JP2005228371A - 半導体記憶装置及びその閾値電圧制御方法 - Google Patents

Abstract

【課題】過消去セルを短時間で救済出来、且つ救済効率を向上できる半導体記憶装置及びその閾値電圧制御方法を提供すること。
【解決手段】 フローティングゲートを有するメモリセルを備えたメモリセルアレイと、前記メモリセルの閾値電圧を第１レベルを上限とした所定の範囲にシフトさせる第１制御と、前記シフトされた閾値電圧の下限を第２レベルに向かってシフトさせる第２制御と、前記第２制御によってシフトされた閾値電圧の下限を前記第２レベルよりも前記第１レベルに近い第３レベルにシフトさせる第３制御を行う制御回路と、前記第２制御に要する時間を計測する計測回路とを具備し、前記制御回路は前記第２制御を繰り返して行い、前記閾値電圧が前記第２レベルを超える、または前記計測回路による計測時間が前記所定の時間範囲を超えた際に、前記第２制御を終了して前記第３の制御を行う。
【選択図】 図３

Description

この発明は、半導体記憶装置及びその閾値電圧制御方法に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。

従来から、不揮発性半導体メモリとして、フラッシュメモリが広く使用されている。

フラッシュメモリの消去動作は、フローティングゲートから電子を引き抜くことにより行われる。消去動作は、メモリセルブロック毎に一括して行われる。この際、閾値が一定の下限値よりも下がりすぎてしまった過消去セルが存在する。そこで、電子をフローティングゲートから引き抜いた後、この過消去セルの閾値電圧を一定の下限値よりも高くするような処理が行われる。この処理としては、セルフコンバージェンス（self-convergence：自己収束）処理（例えば特許文献１参照）や、ウィークプログラム（weak-program：弱プログラム）処理（例えば特許文献２参照）等がある。

上記従来のフラッシュメモリであると、セルフコンバージェンス処理やウィークプログラムによって、過消去セルの閾値を一定値以上に設定している。しかし、従来から提案されている上記手法であると、過消去セルの閾値電圧を高くする処理に長時間を要する。また、過消去セルの閾値電圧を十分に高くすることが困難な場合があり、上記処理を行ったとしても不良チップとして廃棄されるケースが多いという問題があった。
特開平１１−６６８９８号公報 米国特許５，５６８，４１９号明細書

この発明の目的は、過消去セルを短時間で救済出来、且つ救済効率を向上できる半導体記憶装置及びその閾値電圧制御方法を提供することにある。

この発明の第１の態様に係る半導体記憶装置は、フローティングゲートとコントロールゲートとを含む積層ゲートを備えたメモリセルがマトリクス状に配置されたメモリセルアレイと、同一行の前記メモリセルのコントロールゲートを共通接続するワード線と、同一列の前記メモリセルのドレインを共通接続するビット線と、第１のレベルを上限とした所定の範囲に前記メモリセルの閾値電圧を一括してシフトさせる第１の制御と、前記所定の範囲に一括してシフトされた前記閾値電圧の下限を前記第１のレベルより低い第２のレベルに向かってシフトさせる第２の制御と、前記第２の制御によってシフトされた前記閾値電圧の下限を前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせる第３の制御を行う制御回路と、前記第２の制御に要する時間を計測する計測回路とを具備し、前記制御回路は、前記閾値電圧の下限が前記第２のレベルを超えるまで、または前記計測回路によって計測された時間が所定の時間範囲を超えるまで、前記第２の制御を繰り返し、前記閾値電圧の下限が前記第２のレベルを超えるか、または前記計測回路によって計測された時間が前記所定の時間範囲を超えた際に、前記第２の制御を終了して前記第３の制御を行うことを特徴としている。

またこの発明の第２の態様に係る半導体記憶装置は、メモリセルがマトリクス状に配置されたメモリセルアレイと、第１のレベルを上限とした所定の範囲に前記メモリセルの閾値電圧を一括してシフトさせる第１の制御と、前記所定の範囲に一括してシフトされた前記閾値電圧の下限を前記第１のレベルより低い第２のレベルに向かってシフトさせる第２の制御と、前記第２の制御によってシフトされた前記閾値電圧の下限を前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせる第３の制御を行う制御回路と、前記第２の制御を行った回数を計測する計測回路とを具備し、前記制御回路は、前記閾値電圧に下限が前記第２のレベルを超えるまで、または前記計測回路によって計測された回数が所定の回数を超えるまで、前記第２の制御を繰り返し、前記閾値電圧の下限が前記第２のレベルを超えるか、または前記計測回路によって計測された回数が所定の回数を超えた際に、前記第２の制御を終了して前記第３の制御を行うことを特徴としている。

この発明の第１の態様に係る半導体記憶装置の閾値電圧制御方法は、フローティングゲートとコントロールゲートとを含む積層ゲートを備えたメモリセルを有する半導体記憶装置の閾値電圧制御方法であって、前記メモリセルの閾値電圧を第１のレベルを上限とした所定の範囲に一括してシフトさせるステップと、時間の計測を開始するステップと、前記所定の範囲に一括してシフトされた前記閾値電圧の下限を、前記第１のレベルより低い第２のレベルに向かってシフトさせるステップと、前記閾値電圧の下限が前記第２のレベルを超えるか、または前記時間を計測してからの経過時間が所定の時間を超えるまで、前記閾値電圧の下限を第２のレベルに向かってシフトさせるステップを繰り返すステップと、前記閾値電圧の下限が前記第２のレベルを超えるか、または前記時間を計測してからの経過時間が前記所定の時間を超えた際に、前記第２の制御によってシフトされた前記閾値電圧の下限を、前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせるステップとを具備することを特徴としている。

またこの発明の第２の態様に係る半導体記憶装置の閾値電圧制御方法は、フローティングゲートとコントロールゲートとを含む積層ゲートを備えたメモリセルを有する半導体記憶装置の閾値電圧制御方法であって、前記メモリセルの閾値電圧を第１のレベルを上限とした所定の範囲に一括してシフトさせるステップと、前記所定の範囲に一括してシフトされた閾値電圧の下限を、前記第１のレベルより低い第２のレベルに向かってシフトさせるステップと、前記第２シフトステップの回数を計測するカウンタのカウンタ値をプラスするステップと、前記閾値電圧の下限が前記第２のレベルを超えるか、または前記カウンタ値が所定の回数を超えるまで、前記閾値電圧の下限を第２のレベルに向かってシフトさせるステップを繰り返すステップと、前記閾値電圧の下限が前記第２のレベルを超えるか、または前記カウンタ値が前記所定の回数を超えた際に、前記第２の制御によってシフトされた前記閾値電圧の下限を、前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせるステップとを具備することを特徴としている。

上記構成及び方法によれば、第２の制御、例えばセルフコンバージェンス処理をある所定の時間乃至は所定の回数行っても、閾値電圧が所定の値を超えない場合に、セルフコンバージェンスを終了して、第３の制御、例えばウィークプログラム法によって閾値電圧を規定している。従って、セルフコンバージェンスに要する時間を短縮出来る。また、セルフコンバージェンスによって救済できなかったメモリセルについては、ウィークプログラムによって救済している。従って、メモリセルの救済効率を向上できる。

本発明によれば、過消去セルを短時間で救済出来、且つ救済効率を向上できる半導体記憶装置及びその閾値電圧制御方法を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

以下の説明では、データを読み出したとき、ビット線に流れた電流が既定値以上（すなわちメモリセルがオン）の場合をデータ“１”、あるいは“１”読み出し、反対に既定値未満（すなわちメモリセルがオフ）の場合をデータ“０”、あるいは“０”読み出しと呼ぶことにする。なお、データ“１”か“０”かを記憶する二値メモリを例示するが、下記実施例は多値メモリにも当然適用できる。

この発明の第１の実施形態に係る半導体記憶装置及びその閾値電圧制御方法について図１を用いて説明する。図１は、本実施形態に係るＮＯＲ型フラッシュメモリのブロック図である。

図示するように、フラッシュメモリは、メモリセルアレイ１、制御回路２、ビット線バイアス回路３、ソース線バイアス回路４、ワード線バイアス回路５、ロウデコーダ６、カラムセレクタ７、カラムデコーダ８、Ｉ／Ｏ回路９、アドレスバッファ１０、アドレスカウンタ１１、ベリファイ回路１２、タイマー回路１３を備えている。

メモリセルアレイ１は、マトリクス状に配置された複数のメモリセルを備えている。図２はメモリセルアレイ１の回路図であり、例としてＮＯＲ型フラッシュメモリのメモリセルアレイについて示している。

図示するように、メモリセルＭＣは、積層ゲート構造を有するＭＯＳトランジスタを備えている。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートＦＧと、フローティングゲートＦＧ上にゲート間絶縁膜を介在して形成された制御ゲートＣＧとを含んでいる。そして、メモリセルＭＣのドレインはビット線ＢＬに接続され、ソースはソース線ＳＬに接続され、制御ゲートＣＧはワード線ＷＬに接続されている。同一行のメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列のメモリセルＭＣは、同一のビット線ＢＬに接続されている。メモリセルＭＣは、フローティングゲートＦＧに蓄積する電子の量を変えることで、閾値電圧Ｖthを可変出来る。データが“１”か“０”かは、閾値電圧Ｖthに応じて設定され、メモリセルＭＣに記憶される。

制御回路２は、外部から供給されたコマンドＣＭＤに基づいて、データ書き込み時、またはデータ消去時に、メモリセルＭＣの閾値電圧を制御する。例えば制御回路２は、ビット線バイアス回路３、ソース線制御回路４、及びワード線バイアス回路５などを制御し、メモリセルアレイ１のバイアス状態を変える。メモリセルアレイ１のバイアス状態を変えることで、メモリセルＭＣの閾値電圧Ｖthが制御される。

アドレスバッファ１０は、アドレス信号を保持する。そして、ロウアドレスをロウデコーダ６に供給し、カラムアドレスをカラムデコーダ８に供給する。

アドレスカウンタ１１は、通常、外部から与えられるアドレスを、チップ内部で発生させる必要があるとき、例えば制御回路２からの制御信号に基づいて、アドレスをチップ内部で発生させる。アドレスカウンタ１１は、アドレスをインクリメントし、異なるアドレスを順次発生させて、アドレスバッファ１０に供給する。

ロウデコーダ６は、アドレスバッファ１０から与えられるロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、いずれかのワード線ＷＬを選択する。

カラムデコーダ８は、アドレスバッファ１０から与えられるカラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、いずれかのビット線ＢＬを選択する。

カラムセレクタ７は、カラムデコーダ８によって選択されたビット線ＢＬを、Ｉ／Ｏ回路９に接続する。

ビット線バイアス回路３は、カラムデコーダ８によって選択されたビット線ＢＬに対して、ビット線バイアス電圧を供給する。ビット線バイアス回路３は、例えば制御回路２からの制御信号に基づいて、ビット線バイアス電圧を、データ読み出し時とデータ書き込み時とで互いに切り替える。

ワード線バイアス回路５は、ロウデコーダ６によって選択されたワード線ＷＬ、あるいは全てのワード線ＷＬに対して、ワード線バイアス電圧を供給する。ワード線バイアス回路５は、データ読み出し時、データ書き込み時、データ消去時、例えば制御回路２からの制御信号に基づいて、ワード線バイアス電圧をそれぞれ切り替える。

ソース線バイアス回路４は、ソース線ＳＬに対してソース線バイアス電圧を供給する。ソース線バイアス電圧は通常０Ｖである。但し、電子をソース線ＳＬに対して放出させてデータ消去を行う方式の場合、例えば制御回路２からの制御信号に基づいて、データ消去時、ソース線バイアス電圧を０Ｖより高い電圧とする。

Ｉ／Ｏ回路９は、例えばデータ読み出し時、選択されたビット線ＢＬに流れた電流を既定値ＩREFと比較し、データ“０”かデータ“１”かの判断を行う。

ベリファイ回路１２は、データ書き込み時、データ消去時に、メモリセルＭＣの閾値電圧Ｖthが所望のレベルであるか否かを検知する。例えばベリファイ回路１２は、データ書き込み後、またはデータ消去後にベリファイを行う際、Ｉ／Ｏ回路９がデータ“０”と判断したかデータ“１”と判断したかに基づいて、閾値電圧Ｖthが所望のレベルであるか否かを検知する。

タイマー回路１３は、制御回路２からの命令に基づいて、時間を計測する。より具体的には、データ消去時において、セルフコンバージェンス処理にかかる時間を計測する。

次に、本実施形態に係るＮＯＲ型フラッシュメモリの閾値電圧制御方法について、図３を用いて説明する。図３は、閾値電圧制御方法のフローチャートであり、特にデータ消去シークエンスに適用した例を示している。

まずデータ消去に先立ち、ステップＳ１において、予備プログラム（Pre-Program）を行う。予備プログラムでは、データを消去するブロック内の全て、若しくは一部のワード線及びビット線に対して書き込みパルスを与え、全てのメモリセルをデータ“０”かデータ“１”かのいずれかに揃える。図４は、予備プログラム終了時の閾値電圧Ｖthの分布を示している。図４に示すように、本例では、全てのメモリセルＭＣの閾値電圧Ｖthが、データ消去後とは逆の分布となるように、データ“０”の方向にシフトされる。

次にステップＳ２において、データ消去（Erase）を行う。これにより、全てのメモリセルの閾値電圧は、データ“０”からデータ“１”の方向にシフトされる。

本実施形態では、データ消去に自動消去（Auto-Erase）と呼ばれる方式を採用している。自動消去では、データを消去した後（ステップＳ２１）、消去ベリファイを行い（ステップＳ２２）、メモリセルの閾値電圧Ｖthが消去ベリファイ電圧ＶEV未満であるか否かを判断する（ステップＳ２３）。閾値電圧Ｖthが消去ベリファイ電圧ＶEV以上である場合には、データ消去（ステップＳ２１）を繰り返す。図５は自動消去中の閾値電圧の分布を示し、図６は自動消去終了時閾値電圧の分布を示している。

このように消去ベリファイとデータ消去とを繰り返すことで、図６に示すように、全てのメモリセルの閾値電圧Ｖthは、まずＶth＜ＶEVに規定される。

次に、ステップＳ３において、閾値電圧Ｖthの分布幅を縮小化する。本実施形態では、閾値電圧Ｖthの下限値Ｖth-minを、少なくとも２段階以上に分けて段階的に上昇させ、その分布幅を縮小化していく。

その一例として本実施形態では、図３に示すように、下限値Ｖth-minを第１の下限値に上昇させる第１の工程（ステップＳ３１）と、この第１の下限値を更に消去ベリファイ電圧ＶEVに近い第２の下限値に上昇させる第２の工程（ステップＳ３２）とを備えている。以下、第１、第２の工程について説明する。

第１の工程（ステップＳ３１）では、閾値電圧Ｖthの下限値Ｖth-minを、第１の過消去ベリファイ電圧ＶOEV1以上に規定することを目的とする。すなわち、全てのメモリセルの閾値電圧Ｖthを、ＶOEV1＜Ｖth＜ＶEVに規定することを目的とする。

このように規定するための一例は、データが消去されるブロック内の全てのワード線に、ある一定のバイアス電圧を印加した状態で、ビット線に流れるビット線電流を、既定値ＩREF-LEAK以下に減らすことである。

全てのワード線に印加する、ある一定のバイアス電圧の例は、第１の過消去ベリファイ電圧ＶOEV1であり、その数値例は−１Ｖである。この時、閾値電圧Ｖthを−１Ｖ以上にするためには、既定値ＩREF-LEAKを、データ読み出し時の既定値ＩREFより小さく設定すると良い。

例えばワード線の電圧が閾値電圧Ｖthより１Ｖ以上高くなったとき、ビット線に１０μＡ以上の電流が流れると仮定する。そして、この１０μＡを、データ読み出し時に、“０”読み出しか“１”読み出しかを区別するための既定値ＩREFとする。この場合、ビット線電流が１０μＡ以上であれば“１”読み出しとなり、反対に１０μＡ未満であれば“０”読み出しとなる。

このように読み出し時の既定値ＩREFを１０μＡとしたとき、リーク電流検知時（以下ビット線リークチェックと呼ぶ）の既定値ＩREF-LEAKは１０μＡ未満、例えば１μＡに設定される。すなわち、ビット線リークチェック時において、ビット線に１μＡ以上の電流が流れれば“１”読み出しとなり、反対に１μＡ未満であれば“０”読み出しとなる。

いま、ワード線に印加される、ある一定のバイアス電圧が−１Ｖであったとする。すると、ビット線電流Ｉ≧１０μＡであれば、メモリセルの閾値電圧ＶthはＶth≦−２Ｖである、と想定できる。

またビット線に流れる電流Ｉが１０μＡ＞Ｉ≧１μＡであれば、閾値電圧Ｖthは−２Ｖ＜Ｖth≦−１Ｖである、と想定できる。

従って、ビット線に流れる電流ＩをＩ＜１μＡとすれば、閾値電圧ＶthはＶth＞−１Ｖに出来る。

このように“０”読み出しか“１”読み出しかを区別するための既定値を、ビット線リークチェック時に、読み出し時よりも厳しくし、例えばビット線に流れる電流を１μＡ未満とする。これにより、閾値電圧Ｖthを、例えば第１の過消去ベリファイ電圧ＶOEV1以上にすることが出来る。

なお、既定値ＩREF-LEAKを１μＡとして説明したが、この値はビット線の容量など、いくつかの要素を勘案して適切に設定されればよい。

ビット線に流れる電流を１μＡ未満にする、すなわち閾値電圧を第１の過消去ベリファイ電圧ＶOEV1以上にする方法としては、セルフコンバージェンスを用いることが出来る。以下、ステップＳ３１にセルフコンバージェンスを用いた場合について説明する。

図３に示すように、まずステップＳ３１−１において、カラムアドレスを初期化する。

次にステップＳ３１−２において、タイマー回路１３におけるカウンタが０とされ、時間の計測を開始する。タイマー回路１３は、セルフコンバージェンス処理に要する時間（ステップＳ３１に要する時間）を計測する。

次にステップＳ３１−３において、ビット線リークチェックを行う。これは、初期化されたカラムアドレスによってビット線ＢＬ０を選択し、この選択ビット線ＢＬ０のリーク電流を検知する。この時の既定値ＩREF-LEAKは、読み出し時の既定値ＩREF未満の例えば１μＡとされる。図９に、リーク電流検知時のメモリセルアレイ１のバイアス状態を示す。

図示するように、データが消去されるブロック内の全てのワード線ＷＬ０、ＷＬ１、ＷＬ２、…は非選択とされ、例えば−１Ｖの非選択バイアス電圧が、ワード線バイアス回路５によって印加されている。また選択ビット線ＢＬ０には、例えば０．５Ｖの読み出し用バイアス電圧が、ビット線バイアス回路３によって印加されている。非選択ビット線ＢＬ１、ＢＬ２、ＢＬ３、…は開放状態（OPEN）か、あるいは０Ｖとされる。またソース線ＳＬは、０Ｖとされる。

次に、ステップＳ３１−４において、図９に示すバイアス状態で、選択ビット線ＢＬ０に流れたリーク電流が１μＡ未満か否かを判断する。これは、選択ビット線ＢＬ０に流れたリーク電流を既定値ＩREF-LEAKと比較して、“０”読み出しか“１”読み出しかで判断する。

この判断の結果、“０”読み出し、すなわちリーク電流は１μＡ未満であると判断された場合には、ステップＳ３１−５に進む。

ステップＳ３１−５では、カラムアドレスが最終カラムアドレスであるか否かが判断される。最終カラムアドレスであれば、第１の工程Ｓ３１は終了となり、次に第２の工程Ｓ３２に進む。最終アドレスでなければ、ステップＳ３１−６においてカラムアドレスがインクリメントされる。これは、現在のカラムアドレスに＋１すればよい。カラムアドレスをインクリメントした後、再度ステップＳ３１−２に戻る。

さて、図９に示す例であると、メモリセルＭＣ００の閾値電圧Ｖthは、Ｖth≦１Ｖである。従って、ビット線ＢＬ１についてステップＳ３１−３の処理を行った場合、選択ビット線ＢＬ０には１μＡ以上のリーク電流が検出される。これにより、ビット線ＢＬ０には閾値電圧Ｖthが−１Ｖ以下のセルが接続されていると想定することが出来る。

従って、ステップＳ３１−４でリーク電流が１μＡ以上であると判定されるから、次にステップＳ３１−７に進む。ステップＳ３１−７において、制御回路２はタイマー回路１３で計測されている時間をチェックする。すなわち、ステップＳ３１−２からの経過時間が、所定の時間内であるか否かを判定する。所定の時間を過ぎている場合には、ステップＳ３１−５に進む。所定の時間を過ぎていない場合には、ステップＳ３１−８に進み、セルフコンバージェンスを行う。図１０はセルフコンバージェンス時のメモリセルアレイ１のバイアス状態を示す。

図示するように、ビット線バイアス回路３は、選択ビット線ＢＬ０に、読み出し用バイアス電圧よりも高いセルフコンバージェンス用バイアス電圧を印加する。セルフコンバージェンス用バイアス電圧は、例えば書き込み用バイアス電圧と同じであり、５Ｖである。非選択ビット線ＢＬ１、ＢＬ２、ＢＬ３、…は開放状態（OPEN）か、あるいは０Ｖとされる。ソース線ＳＬは０Ｖとされる。またワード線バイアス回路５は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に、自己収束に最適なバイアス電圧、例えば０〜−１Ｖを印加する。以上のようなバイアス状態とすることで、ビット線ＢＬ０に接続されたメモリセルＭＣに対してセルフコンバージェンスな行われ、各メモリセルの閾値電圧Ｖthは上昇する。

セルフコンバージェンスが終了すると、再度ステップＳ３１−３に戻る。すなわち、あるビット線についてリークチェックを行い、リークがあった場合には、リークが無くなるかまたは制限時間を超すまでセルフコンバージェンスを繰り返す。そして、リークが無くなるか、またはリークが無くならなくてもセルフコンバージェンス処理を開始してから一定時間が経過した際には、当該ビット線についてのセルコンバージェンスを終了して、次のビット線について同様の処理を繰り返す。

例えば図９の例において、セルフコンバージェンス（ステップＳ３１−８）によってメモリセルＭＣ００の閾値電圧Ｖthが−１Ｖより大きくなったとする。すると、ビット線リークチェック（ステップＳ３１−３）においてリークは検出されない（ステップＳ３１−４）から、ステップＳ３１−５に進む。最終カラムアドレスではないから、カラムアドレスをインクリメントして（ステップＳ３１−６）、ビット線ＢＬ１対して同様の処理を繰り返す。

すなわち、タイマー回路１３のカウントを０に戻して、時間の計測を開始する（ステップＳ３１−２）。次に、ビット線ＢＬ１についてリークチェックを行う（ステップＳ３１−３）。この様子を示しているのが図１１である。ここで、ビット線ＢＬ１に接続されたメモリセルＭＣ２１の閾値電圧Ｖthが−１Ｖ以下であったとする。すると、ビット線ＢＬ１には１μＡ以上のリーク電流が検出されるので（ステップＳ３１−４）、次に制御回路２はタイマー回路１３によって計測された経過時間が所定の時間を過ぎているか否かをチェックする（ステップＳ３１−７）。過ぎていなければステップＳ３１−８に進み、ビット線ＢＬ１に接続されているメモリセルＭＣに対してセルフコンバージェンスを行う。そして、ビット線リークが無くなるか、または制限時間を過ぎるまで、セルフコンバージェンスとリークチェックとを繰り返す。ここで、図１２に示すように、メモリセルＭＣ２１の閾値電圧Ｖthが−１Ｖを超える前に、タイマー回路１３で計測された経過時間が、所定の時間を越えてしまったとする（ステップＳ３１−８）。すなわち、セルフコンバージェンスによっては、所定の時間内に閾値電圧をＶOEV1より高くすることが出来なかったとする。この場合には、再びセルフコンバージェンスを行うことなく、メモリセルＭＣ２１の閾値電圧Ｖthが−１Ｖ以下のままで、ステップＳ３１−５に進む。すなわち、ビット線ＢＬ３以降について、ステップＳ３１−２〜Ｓ３１−８の処理を繰り返す。

全てのカラムアドレスに対してステップＳ３１の処理が終了すると、次にステップＳ３２に進む。図７は、第１の工程（ステップＳ３１）終了後の、メモリセルの閾値電圧分布を示している。図示するように、閾値電圧Ｖthが−１Ｖ以下のメモリセルの多くは、セルフコンバージェンスによって−１Ｖ以上に変化する。全てのビット線について、ビット線リークが無くなった場合には、全てのメモリセルの閾値電圧Ｖthは、ＶOEV1＜Ｖth＜ＶEVに規定される。しかし、制限時間内にビット線リークが無くならなかったビット線が存在する場合には、当該ビット線に接続されているいずれかのメモリセルの閾値電圧Ｖthは、依然としてＶOEV1以下である。

次に第２の工程（ステップＳ３２）について説明する。第２の工程においては、ウィークプログラム法（weak-program）が用いられる。ウィークプログラムは、セルフコンバージェンスのようにビット線毎に行うのではなく、個々のメモリセル毎に行われる。

まずステップＳ３２−１において、アドレスを初期化する。

次にステップＳ３２−２において、過消去ベリファイ（Overerase Verify）を行う。図１３に過消去ベリファイ時のメモリセルアレイ１のバイアス状態を示す。図示するように、初期化されたアドレスによって選択されたワード線ＷＬ０に、ワード線バイアス回路５が過消去ベリファイ用バイアス電圧を印加する。過消去ベリファイ用バイアス電圧は、第２の過消去ベリファイ電圧ＶOEV2を１．５Ｖとしたとき、これに１Ｖを付加した２．５Ｖである。１Ｖを付加する理由は、ワード線の電圧がメモリセルの閾値電圧Ｖthよりも１Ｖ以上高くなったときに、ビット線に流れる電流を１０μＡとし、これを過消去ベリファイ時の既定値ＩREFとするからである。この既定値ＩREFは、読み出し時と同じである。

なお、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ３、…には、例えば−１Ｖ程度の非選択バイアス電圧が印加される。

次に、初期化されたアドレスによって選択されたビット線ＢＬ０に、ビット線バイアス回路３が０．５Ｖ程度の読み出し用バイアス電圧を印加する。これにより、メモリセルＭＣ００は、過消去ベリファイの対象セルとして選択される。なお、非選択ビット線ＢＬ１、ＢＬ２、ＢＬ３、…は開放状態（OPEN）か、あるいは０Ｖとされる。またソース線は０Ｖとされる。

次にステップＳ３２−３において、図１３に示すバイアス状態で、選択ビット線ＢＬ０に流れるオン電流が、例えば１０μＡ未満か否かを判断する。これは、ビット線ＢＬ１のオン電流を既定値ＩREFと比較して、“０”読み出しか“１”読み出しかで判断する。

図１３において、メモリセルＭＣ００の閾値電圧ＶthがＶth＞１．５Ｖであり、ビット線リーク電流が１０μＡ未満であった場合には、ステップＳ３２−４に進む。

ステップＳ３２−４では、アドレスが最終アドレスであるか否かが判断される。最終アドレスでない場合にはステップＳ３２−５に進む。ステップＳ３２−５では、アドレスがインクリメントされる。これは、現在のアドレスに＋１すれば良い。アドレスをインクリメントした後、再度ステップＳ３２−２に戻る。

ステップＳ３２−２では、図１４に示すように、ビット線ＢＬ０に代わって、インクリメントされたアドレスによって選ばれた選択ビット線ＢＬ１に、読み出し用バイアス電圧（０．５Ｖ）が印加される。これにより、メモリセルＭＣ０１が過消去ベリファイの対象セルとして選択される。

次にステップＳ３２−３において、図１４に示すバイアス状態で、ビット線ＢＬ１に流れたオン電流が１０μＡ未満か否かを判断する。この結果、図１４に示すように、オン電流が１０μＡ以上であった場合、選択メモリセルＭＣ０１の閾値電圧Ｖthは１．５Ｖ以下であると想定できる。

従って、次にステップＳ３２−６に進み、ウィークプログラムを行う。図１５は、ウィークプログラム時のメモリセルアレイ１のバイアス状態を示している。図示するように、選択ワード線ＷＬ０に、ワード線バイアス回路５によって、例えば３Ｖ程度のウィークプログラム用ワード線バイアス電圧が印加される。非選択ワード線ＷＬ１、ＷＬ２、ＷＬ３、…には、−１Ｖ程度の非選択バイアス電圧が印加される。また選択ビット線ＢＬ１には、ビット線バイアス回路３によって、ウィークプログラム用ビット線バイアス電圧が印加される。ウィークプログラム用ビット線バイアス電圧は、例えば書き込み用バイアス電圧と同じであり、５Ｖ程度である。非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３、…は開放状態（OPEN）か、あるいは０Ｖとされ、ソース線も０Ｖとされる。

図１５に示すバイアス状態とすることで、選択メモリセルＭＣ０１に対してウィークプログラムが行われ、その閾値電圧Ｖthが上昇する。このようなウィークプログラム動作では、選択メモリセルＭＣ０１に接続されたワード線ＷＬ０とビット線ＢＬ１とに積極的に電圧を与えて、電子をドレインからフローティングゲートに注入する。このため、選択ワード線ＷＬ０に印加されるウィークプログラム用バイアス電圧、及び選択ビット線ＢＬ１に印加される書き込み用バイアス電圧はそれぞれ、通常の書き込み動作と同様にμｓｅｃ単位のパルスで与えられればよい。

なお、ウィークプログラム用バイアス電圧は、通常のプログラム用バイアス電圧未満の値とされる。例えば通常のプログラム用バイアス電圧は９Ｖ程度である。これにより、ウィークプログラム時、選択メモリセルＭＣ０１の浮遊ゲートに対して注入される電子の量は、通常のプログラム時よりも少なくなる。よって、選択メモリセルＭＣ０１の閾値電圧Ｖthの上昇量は、通常のプログラム時に比べて小さくなり、閾値電圧Ｖthを僅かな量だけ上昇させることが出来る。

ウィークプログラム動作を終えた後、再度ステップＳ３２−２に進み、図１４に示すバイアス状態として、過消去ベリファイを行う。その結果、ビット線ＢＬ１のオン電流が１０μＡ以上であった場合（ステップＳ３２−３）には、ウィークプログラム（ステップＳ３２−６）を繰り返す。逆に、オン電流が１０μＡ未満であった場合には、ステップＳ３２−４に進む。

ステップＳ３２−４では、最終アドレスであるか否かが判断される。最終アドレスでないと判断された際にはステップＳ３２−５に進み、アドレスをインクリメントしたうえで、ステップＳ３２−２以降の動作を繰り返す。

ここで、アドレスのうちカラムアドレスが最終までインクリメントされた後は、カラムアドレスは初期値に戻り、続いてロウアドレスがインクリメントされ、ワード線ＷＬ０に代わってワード線ＷＬ１が選択される。このようにして、データが消去されるブロック内の全てのメモリセルに対して、一つ一つ、ウィークプログラム動作が必要か否かが判断され、必要ならばウィークプログラム動作が行われる。勿論、あるビット線を選択した後、順次ロウアドレスをインクリメントして行き、ロウアドレスが最終までインクリメントされた後に、カラムアドレスをインクリメントしても良い。

なお、第１の工程（ステップＳ３１）におけるセルフコンバージェンス処理で、所定の時間内に閾値電圧ＶthがＶOEV1以上に上昇しなかったメモリセルは、当然ながら、第２の工程（ステップＳ３２）においてウィークプログラムの対象となる。図１２で説明したように、メモリセルＭＣ２１に関しては、閾値電圧Ｖthが−１Ｖ未満でありながら、所定の時間を過ぎたためにセルフコンバージェンス処理を終了している。従って、図１６に示すように、過消去ベリファイ（ステップＳ３２−２）においては、メモリセルＭＣ２１に１０μＡ以上のオン電流が流れる。従って、図１７に示すように、メモリセルＭＣ２１の閾値電圧Ｖthは、ウィークプログラムによって１．５Ｖを超えるように設定される。

上記のようにして最終アドレスまで処理が終了すると、第２の工程が終了する。図８は第２の工程終了後の、メモリセルの閾値電圧分布である。図示するように、全てのメモリセルの閾値電圧Ｖthが、ＶOEV2＜Ｖth＜ＶEVに規定される。

以上のように第２の工程が終了することで、本実施形態に係るデータ消去シークエンスが終了する。

上記のように、この発明の第１の実施形態に係るフラッシュメモリ及びその閾値電圧制御方法であると、下記（１）、（２）の効果が得られる。

（１）消去動作を高速化出来る。
本実施形態に係る閾値電圧制御方法であると、タイマー回路１３がセルフコンバージェンス処理に要する時間を計測している。そして制御回路２は、セルフコンバージェンス処理に要する時間が一定の時間以上になった際に、セルフコンバージェンス処理を終了させ、当該メモリセル（ビット線）に接続されているメモリセルを、次のウィークプログラム処理で救済している。従って、セルフコンバージェンスの処理時間を短時間に設定することが可能である。より具体的には、従来セルフコンバージェンスに数ｍｓｅｃ要していたのが、本実施形態に係る方法であると、数μｓｅｃにすることが可能である。

（２）メモリセルの救済効率を向上できる。
本実施形態に係る閾値電圧制御方法であると、閾値電圧をセルフコンバージェンスによって所定の範囲内に設定できなかったメモリセルについては、その後のウィークプログラムによって閾値を所定の範囲内に設定する。すなわち、従来のように不良チップと判断するのではなく、ウィークプログラムによるメモリセルの救済を行っている。従って、従来方法であると不良と判断されたチップについても救済が出来、メモリセルの救済効率を向上出来る。

次に、この発明の第２の実施形態に係る半導体記憶装置及びその閾値電圧制御方法について図１８、図１９を用いて説明する。図１８は本実施形態に係るＮＯＲ型フラッシュメモリのブロック図であり、図１９は閾値電圧制御方法のフローチャートである。本実施形態は、セルフコンバージェンス処理を時間で制限する代わりに、回数で制限するものである。

図１８に示すように、フラッシュメモリの構成は、上記第１の実施形態で説明した図１８の構成において、タイマー回路１３をカウンタ回路１４に置き換えたものである。カウンタ回路１４は、消去時においてセルフコンバージェンス処理の回数をカウントする。その他の構成は第１の実施形態と同様であるので、説明は省略する。

本実施形態に係る閾値電圧制御方法は、図１９に示すように、第１の実施形態で説明した方法において、タイマー回路１３による時間測定を、カウンタ回路１４による処理回数カウントに置き換えたものである。

すなわち、第１の工程（ステップＳ３１）においてカラムアドレスを初期化した後（ステップＳ３１−１）、制御回路２はカウンタ回路１４のカウント数をリセットする（ゼロにする、ステップＳ３１−９）。次にビット線リークチェックを行い（ステップＳ３１−３）、リーク電流が所定の値以上である場合には、制御回路２はカウンタ回路１４のカウント数をチェックする（ステップＳ３１−１０）。そして、カウント数が所定の値を超えない場合にセルフコンバージェンスを行う（ステップＳ３１−８）。セルフコンバージェンスが終了すると、カウンタ回路１４はカウント数を＋１する。そして、ステップＳ３１−３に戻る。

すなわち、ビット線リークが所定の値より小さくなるか、またはセルフコンバージェンスの回数が所定の回数を超えた場合に、当該ビット線についてのセルフコンバージェンス処理を終了する。例えばセルフコンバージェンスの回数を１０回と規定した場合、セルフコンバージェンスを１０回行っても、ビット線リークが所定の値より大きい場合には、当該ビット線についてはそれ以上セルフコンバージェンスを行わない。従って、当該ビット線に接続されているメモリセルは、次のウィークプログラムによって救済される。

その後の処理は、上記第１の実施形態と同様であるので説明は省略する。

本実施形態に係るフラッシュメモリであっても、上記第１の実施形態で説明した（１）、（２）の効果が得られる。

図２０、図２１は、上記第１、第２の実施形態の変形例に係るフラッシュメモリの閾値電圧制御方法のフローチャートである。上記第１、第２の実施形態では、まずセルフコンバージェンスを全カラム（ビット線）に対して実行した後、先頭カラムに戻ってウィークプログラムシークエンスを実行している。しかし、カラム毎にセルフコンバージェンスを行った後、引き続いてウィークプログラムを行い、最終的にメモリセルの閾値電圧Ｖthを第２の過消去ベリファイ電圧ＶOEV2を上回るようにした後に、カラムアドレスをインクリメントしても良い。

すなわち、図２０に示すように、ステップＳ３１−４において、選択ビット線に流れるリーク電流が１μＡ未満と判断されるか、タイマー回路１３で計測された時間が所定の時間を超えた場合、またはカウンタ回路１４でカウントされたセルフコンバージェンス回数が所定の回数を超えた場合に、最終カラムアドレスか否かを判断することなく、第２の工程（ステップＳ３２）のステップＳ３２−２に進む。そして、選択メモリセルに対して過消去ベリファイを行う。

過消去ベリファイの後、ステップＳ３２−３において、選択メモリセルがビット線に流すオン電流が１０μＡ未満であるか否かを判断する。

この判断の結果、選択メモリセルが流すオン電流が１０μＡ以上であった場合、第１、第２の実施形態と同様にステップＳ３２−６に進み、ウィークプログラムを行った後、ステップＳ３２−２に戻る。反対に、オン電流が１０μＡ未満であった場合、ステップＳ３２−７に進み、最終ロウアドレスであるか否かを判断する。

最終ロウアドレスでない場合には、ステップＳ３２−８に進んでロウアドレスをインクリメントした後、ステップＳ３２−２に戻る。最終ロウアドレスであった場合には、ステップＳ３２−９に進み、最終カラムアドレスであるか否かを判断する。

この判断の結果、最終カラムアドレスでない場合、ステップＳ３２−１０に進み、ロウアドレスを初期化すると共に、カラムアドレスをインクリメントする。そして第１の工程（ステップＳ３１）のステップＳ３１−２またはステップＳ３１−９に戻り、インクリメントされたカラムアドレスによって選択されたビット線に対して、ビット線リークチェックを行う。最終カラムアドレスであった場合には、消去動作が終了する。

本変形例によれば、カラムアドレスをスキャン（インクリメント）する回数を、第１、第２の実施形態の２回から１回に減らすことが出来、消去シークエンスの簡単化を図ることができる。

また、上記第１、第２の実施形態は、ＮＯＲ型フラッシュメモリだけでなく、類似の動作を行う他の種類のフラッシュメモリにも、必要に応じて適用することが出来る。

上記のように、この発明の実施形態に係る第１の半導体記憶装置は、フローティングゲートとコントロールゲートとを含む積層ゲートを備えたメモリセルがマトリクス状に配置されたメモリセルアレイと、同一行の前記メモリセルのコントロールゲートを共通接続するワード線と、同一列の前記メモリセルのドレインを共通接続するビット線と、第１のレベルを上限とした所定の範囲に前記メモリセルの閾値電圧を一括してシフトさせる第１の制御と、前記所定の範囲に一括してシフトされた前記閾値電圧の下限を前記第１のレベルより低い第２のレベルに向かってシフトさせる第２の制御と、前記第２の制御によってシフトされた前記閾値電圧の下限を前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせる第３の制御を行う制御回路と、前記第２の制御に要する時間を計測する計測回路とを具備し、前記制御回路は、前記閾値電圧の下限が前記第２のレベルを超えるまで、または前記計測回路によって計測された時間が所定の時間範囲を超えるまで、前記第２の制御を繰り返し、前記閾値電圧の下限が前記第２のレベルを超えるか、または前記計測回路によって計測された時間が前記所定の時間範囲を超えた際に、前記第２の制御を終了して前記第３の制御を行う。

更にこの発明の実施形態に係る第２の半導体記憶装置は、メモリセルがマトリクス状に配置されたメモリセルアレイと、第１のレベルを上限とした所定の範囲に前記メモリセルの閾値電圧を一括してシフトさせる第１の制御と、前記所定の範囲に一括してシフトされた前記閾値電圧の下限を前記第１のレベルより低い第２のレベルに向かってシフトさせる第２の制御と、前記第２の制御によってシフトされた前記閾値電圧の下限を前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせる第３の制御を行う制御回路と、前記第２の制御を行った回数を計測する計測回路とを具備し、前記制御回路は、前記閾値電圧に下限が前記第２のレベルを超えるまで、または前記計測回路によって計測された回数が所定の回数を超えるまで、前記第２の制御を繰り返し、前記閾値電圧の下限が前記第２のレベルを超えるか、または前記計測回路によって計測された回数が所定の回数を超えた際に、前記第２の制御を終了して前記第３の制御を行う。

更にこの発明の実施形態に係る第３の半導体記憶装置は、上記第１、第２の半導体記憶装置において、前記第２の制御は、同一の前記ビット線に接続された前記メモリセルに一括してデータを書き込むセルフコンバージェンス処理である。

更にこの発明の実施形態に係る第４の半導体記憶装置は、上記第１乃至第３の半導体記憶装置において、前記第３の制御は、閾値電圧が前記第３のレベル以下であるメモリセルを検出し、検出されたメモリセルに対して選択的に行われる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るフラッシュメモリのブロック図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの閾値電圧制御方法のフローチャート。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルの数とその閾値電圧との関係を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルの数とその閾値電圧との関係を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルの数とその閾値電圧との関係を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルの数とその閾値電圧との関係を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルの数とその閾値電圧との関係を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、ビット線リークチェック時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、セルフコンバージェンス時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、ビット線リークチェック時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、セルフコンバージェンス時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、過消去ベリファイ時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、過消去ベリファイ時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、ウィークプログラム時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、過消去ベリファイ時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第１の実施形態に係るフラッシュメモリが備えるメモリセルアレイの一部領域の回路図であり、ウィークプログラム時におけるメモリセルアレイのバイアス状態を示す図。 この発明の第２の実施形態に係るフラッシュメモリのブロック図。 この発明の第２の実施形態に係るフラッシュメモリの閾値電圧制御方法のフローチャート。 この発明の第１の実施形態の変形例に係るフラッシュメモリの閾値電圧制御方法のフローチャート。 この発明の第２の実施形態の変形例に係るフラッシュメモリの閾値電圧制御方法のフローチャート。

符号の説明

１…メモリセルアレイ、２…制御回路、３…ビット線バイアス回路、４…ソース線バイアス回路、５…ワード線バイアス回路、６…ロウデコーダ、７…カラムセレクタ、８…カラムデコーダ、９…Ｉ／Ｏ回路、１０…アドレスバッファ、１１…アドレスカウンタ、１２…ベリファイ回路、１３…タイマー回路、１４…カウンタ回路

Claims (5)

1. フローティングゲートとコントロールゲートとを含む積層ゲートを備えたメモリセルがマトリクス状に配置されたメモリセルアレイと、
   同一行の前記メモリセルのコントロールゲートを共通接続するワード線と、
   同一列の前記メモリセルのドレインを共通接続するビット線と、
   第１のレベルを上限とした所定の範囲に前記メモリセルの閾値電圧を一括してシフトさせる第１の制御と、前記所定の範囲に一括してシフトされた前記閾値電圧の下限を前記第１のレベルより低い第２のレベルに向かってシフトさせる第２の制御と、前記第２の制御によってシフトされた前記閾値電圧の下限を前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせる第３の制御を行う制御回路と、
   前記第２の制御に要する時間を計測する計測回路と
   を具備し、前記制御回路は、前記閾値電圧の下限が前記第２のレベルを超えるまで、または前記計測回路によって計測された時間が所定の時間範囲を超えるまで、前記第２の制御を繰り返し、
   前記閾値電圧の下限が前記第２のレベルを超えるか、または前記計測回路によって計測された時間が前記所定の時間範囲を超えた際に、前記第２の制御を終了して前記第３の制御を行う
   ことを特徴とする半導体記憶装置。
2. メモリセルがマトリクス状に配置されたメモリセルアレイと、
   第１のレベルを上限とした所定の範囲に前記メモリセルの閾値電圧を一括してシフトさせる第１の制御と、前記所定の範囲に一括してシフトされた前記閾値電圧の下限を前記第１のレベルより低い第２のレベルに向かってシフトさせる第２の制御と、前記第２の制御によってシフトされた前記閾値電圧の下限を前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせる第３の制御を行う制御回路と、
   前記第２の制御を行った回数を計測する計測回路と
   を具備し、前記制御回路は、前記閾値電圧に下限が前記第２のレベルを超えるまで、または前記計測回路によって計測された回数が所定の回数を超えるまで、前記第２の制御を繰り返し、
   前記閾値電圧の下限が前記第２のレベルを超えるか、または前記計測回路によって計測された回数が所定の回数を超えた際に、前記第２の制御を終了して前記第３の制御を行う
   ことを特徴とする半導体記憶装置。
3. 前記第３の制御において選択ワード線に印加される電圧は、前記第２の制御において選択ワード線に印加される電圧よりも高い
   ことを特徴とする請求項１または２記載の半導体記憶装置。
4. フローティングゲートとコントロールゲートとを含む積層ゲートを備えたメモリセルを有する半導体記憶装置の閾値電圧制御方法であって、
   前記メモリセルの閾値電圧を第１のレベルを上限とした所定の範囲に一括してシフトさせるステップと、
   時間の計測を開始するステップと、
   前記所定の範囲に一括してシフトされた前記閾値電圧の下限を、前記第１のレベルより低い第２のレベルに向かってシフトさせるステップと、
   前記閾値電圧の下限が前記第２のレベルを超えるか、または前記時間を計測してからの経過時間が所定の時間を超えるまで、前記閾値電圧の下限を第２のレベルに向かってシフトさせるステップを繰り返すステップと、
   前記閾値電圧の下限が前記第２のレベルを超えるか、または前記時間を計測してからの経過時間が前記所定の時間を超えた際に、前記第２の制御によってシフトされた前記閾値電圧の下限を、前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせるステップと
   を具備することを特徴とする半導体記憶装置の閾値電圧制御方法。
5. フローティングゲートとコントロールゲートとを含む積層ゲートを備えたメモリセルを有する半導体記憶装置の閾値電圧制御方法であって、
   前記メモリセルの閾値電圧を第１のレベルを上限とした所定の範囲に一括してシフトさせるステップと、
   前記所定の範囲に一括してシフトされた閾値電圧の下限を、前記第１のレベルより低い第２のレベルに向かってシフトさせるステップと、
   前記第２シフトステップの回数を計測するカウンタのカウンタ値をプラスするステップと、
   前記閾値電圧の下限が前記第２のレベルを超えるか、または前記カウンタ値が所定の回数を超えるまで、前記閾値電圧の下限を第２のレベルに向かってシフトさせるステップを繰り返すステップと、
   前記閾値電圧の下限が前記第２のレベルを超えるか、または前記カウンタ値が前記所定の回数を超えた際に、前記第２の制御によってシフトされた前記閾値電圧の下限を、前記第２のレベルよりも前記第１のレベルに近い第３のレベルにシフトさせるステップと
   を具備することを特徴とする半導体記憶装置の閾値電圧制御方法。

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