JP3709126B2 - 不揮発性半導体メモリ装置の消去方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置の消去方法に関する。典型的には、消去後のメモリセルのしきい値電圧分布を書き込み状態のメモリセルのしきい値電圧分布より低い状態とする不揮発性半導体メモリ装置の消去方法に関する。
【0002】
【従来の技術】
最も一般的に用いられているフラッシュメモリとしては、図11に示すようなETOX(Intelの登録商標)が挙げられる。この基本的構造のメモリセルは、基板(ウエル)11の表面に形成されたソース12と、ドレイン13を有している。これらのソース・ドレイン間のチャネル領域14上に、トンネル酸化膜15を介して浮遊ゲートFGが形成され、さらに層間絶縁膜16を介して制御ゲートCGが形成されている。
【0003】
このETOXタイプのフラッシュメモリの動作原理について述べる。表1中に示すように、書き込み(プログラム)動作では、制御ゲートCGにVpp(例えば10V)を印加し、ソース12に基準電圧Vss(例えば0V)、ドレイン13に6Vの電圧を印加する。なお、ドレイン印加電圧「6V/0V」とは、選択されたメモリセルのドレインに6Vを印加し、非選択メモリセルのドレインに0Vを印加するという意味である。これにより、図12に示すように、チャネル領域14では、多くの電流がながれ、ドレインサイドの電界が高い部分で、チャネルホットエレクトロン(CHE)が発生し、浮遊ゲートFGに、電子が注入され、メモリセルのしきい値電圧が上昇する。図10中に例示するように、書き込み状態のしきい値電圧分布は、平均値が5.0V、下限が4.5Vとなる。
【0004】
【表1】
【0005】
また、表1中に示すように、消去(イレース)動作では、制御ゲートCGにVnn(例えば−9V)、ソース12にVpe(例えば4V)を印加する。そして、図13に示すように、ドレイン13をオープンにして、ソースサイドで電子を引き抜き、メモリセルのしきい値を低下させる(ソースサイド消去)。図10中に例示するように、消去状態のしきい値電圧分布は、上限が2.5V、下限が0.5Vとなる。この消去動作では、バンド間トンネル(BTBT(Band To Band Tunneling))電流がながれ、同時にホットホールと、ホットエレクトロンが発生する。このうち、ホットエレクトロンはドレイン13に流れてしまうが、一方、ホットホールは、トンネル酸化膜側へ引かれ、トンネル酸化膜内にトラップされる。この現象が一般的に、信頼性を悪化させると言われている。
【0006】
また、表1中に示すように、読み出し(リードアウト)動作では、ドレイン13に1Vを印加し、制御ゲートCGに5Vを印加する。メモリセルが消去状態にあり、しきい値電圧が低い場合、メモリセルに電流が流れて、“1”と判定される。一方、メモリセルが書き込み状態にあり、しきい値電圧が高い場合、メモリセルに電流がながれず、“0”と判定される。
【0007】
このような動作方法の問題点は、上述のように、ソースサイド消去動作で発生するバンド間トンネル電流により、メモリセルの信頼性が劣化する点にある。これを解決する手段の1つとして、消去動作において、バンド間トンネル電流が発生しない「チャネル消去」を行う手法がある。このチャネル消去を行うためには、図16に示すような、Pウエルの外側にnウエルを配したトリプルウエル構造のメモリセルが用いられる。このトリプルウエル構造のメモリセルでは、P型基板21の表面にNウエル22が形成され、このNウエル22内にPウエル23が形成されている。さらに、Pウエル23の表面にソース24と、ドレイン25が形成されている。これらのソース・ドレイン間のチャネル領域26上に、トンネル酸化膜(図示せず)を介して浮遊ゲートFGが形成され、さらに層間絶縁膜(図示せず)を介して制御ゲートCGが形成されている。
【0008】
このトリプルウエル構造のメモリセルの場合の書き込み動作と読み出し動作は、表2中に示すように、上記基本的構造のメモリセル(図11)の場合と同じ電圧印加条件で同様に行う。なお、チャネルホットエレクトロンによる書き込み動作を図17に示す。この場合、図12の電圧印加状態に対して、さらにNウエル22に3Vを、基板21とPウエル23には0Vを印加している。
【0009】
【表2】
【0010】
このトリプルウエル構造のメモリセルでチャネル消去を行う場合、図18に示すように、制御ゲートCG(ワード線)にVnn(例えば−9V)、ソース24とNウエル22にはVesc(例えば+7V)を印加する。これにより、チャネル領域26と浮遊ゲートFG間のトンネル酸化膜に強い電界が印加され、ファウラーノーデハイムトンネル現象により、浮遊ゲートFGからチャネル領域26へ電子が引き抜かれて、しきい値電圧が低下する。このとき、ソース24の電位とPウエル23の電位とは等しいので、ソース24とPウエル23との間の境界部では、電界が集中せず、バンド間トンネル電流は発生しない。結果として、ホットホール発生しないためトラップされず、メモリセルの信頼性は向上する。
【0011】
一方、図14は、このようなメモリセルを用いたフラッシュメモリのアレイ構成を例示している。図から判る様に、このタイプのアレイ構成はNOR型のアレイ構成である。このようなアレイ構成において、図10に示したようなしきい値電圧分布になった場合、以下に示す問題点がある。
【0012】
このチャネル消去後のしきい値電圧分布は、基本的に、図10中に示す消去状態のような分布になる。ここで、消去と書き込みを繰り返した後に、特性が変化した場合を考えてみる。例えば、図14中の○印を付したメモリセルM00のしきい値電圧が例えば過剰消去されて負のしきい値電圧(例えば−0.3V)をもち、△印を付したメモリセルM01が書き込み状態(例えば、しきい値電圧が4.5V)になったとする。この場合に、△印を付したメモリセルM01のデータを読み出すとき、△印を付したメモリセルM01は、しきい値電圧が4.5V以上と非常に高いので、電流が流れない。しかしながら、○印を付したメモリセルM00は、しきい値電圧が負の値なので、非選択状態、つまりワード線WL127が0Vであっても、電流が流れる。したがって、ビット線BL0に1Vを印加してビット線BL0を流れる電流を検出すると、結果的に、△印を付したメモリセルM01のデータが“1”(しきい値電圧が低い状態)と判断され、誤読み出しが生じる。このことから判る様に、NOR(否定論理和)型のフラッシュメモリでは、アレイ内で負のしきい値電圧を持つことが許されない。
【0013】
この点を解決する手法として、フラッシュメモリでは、通常、図15に示すような消去アルゴリズムが用いられている(特開平5−182481号公報)。この消去アルゴリズムでは、消去動作をブロック単位で一括して行う。具体的には、或るブロックに対する消去動作がスタートすると、最初に、そのブロック内の全てのメモリセルに対して書き込み動作を行う(消去前書き込み。S501)。これにより、そのブロック内のメモリセルのしきい値電圧は全て高いしきい値電圧(例えば4.5V以上)となる。続けて、そのブロック内の全てのメモリセルに対して消去パルスを印加する(S502)。消去パルス印加は、上記ソースサイド消去もしくは、チャネル消去のどちらかの方法で行う。この消去パルス印加は、ベリファイ動作によってしきい値電圧を検証しながら、全てのメモリセルが所定の値(例えば2.5V)以下になるまで続けられる(S503〜S506)。次に、そのブロック内に、負のしきい値電圧をもつメモリセルが存在していないことを確認する。現実的には、0.5V以下のしきい値電圧がないことを確認する(S507)。もしアレイ内に負のしきい値電圧をもつメモリセルが存在すれば、そのメモリセルつながるビット線上の全てのメモリセルに対して、ソフトプログラム動作(軽度の書き込み)が実行される(S508)。ソフトプログラム動作の電圧印加条件は、例えば図19に示すような基本的構造のメモリセルでは、制御ゲートCG(ワード線)に6V、ドレイン13(ビット線)に6V、ソース12(ソース線)に0Vを印加する。図20に示すようなトリプルウエル構造のメモリセルでは、制御ゲートCG(ワード線)に6V、ドレイン25(ビット線)に6V、ソース24(ソース線)に0V、Pウエル23に0V、Nウエル22に3Vを印加する。これにより、チャネルホットエレクトロンにより浮遊ゲートFGに電子を注入して、しきい値電圧を若干高める。ソフトプログラム動作とベリファイ動作は、そのブロックに負のしきい値電圧をもつメモリセルがなくなり、全て正のしきい値電圧(現実的には0.5V以上)となるまで繰り返される(図15中のS509〜S511)。このようにして、そのブロック内に負のしきい値電圧をもつメモリセルがないようにする。
【0014】
一方、プロセスの微細化とメモリセルの縮小化が進行し、さらに、チャネル消去が用いられることにより、消去状態のしきい値電圧分布のバラツキは大きくなると予想される。このようなバラツキが大きくなった場合、上記消去アルゴリズムにも問題点が生ずる。
【0015】
例えば、図14に示したようなNOR型メモリセルアレイにおいて、△印を付したメモリセルM01のしきい値電圧が負のしきい値電圧(例えば、−2V)を持っていると仮定する。ただし、例えば図8に示すように、メモリセルのしきい値電圧の大半は正に分布しているものとする。例えば、図14中に示す□印を付したメモリセルM00のベリファイ動作を行うため、ワード線WL0を選択し、ビット線BL0に接続されているセンス増幅回路(図示せず)によって、流れる電流をセンス増幅する。このとき、ワード線WL1は非選択であるから0Vが印加されているが、△印を付したメモリセルM01のしきい値電圧が負であるためメモリセルM01にはメモリセル電流が流れてしまう。このため、□印を付したメモリセルM00のしきい値電圧の値に関係なく、メモリセルM00は負のしきい値電圧であると検出されてしまう。この後、順次メモリセルが選択されてベリファイ動作が行われると、ビット線BL0にドレインが接続されているメモリセル全てについて、同様な判断がなされるはずである。従って、ビット線BL0にドレインが接続されているメモリセルにはソフトプログラム動作が行われる。ここで、□印を付したメモリセルM00のしきい値電圧が実際は2.5Vであったとしても、メモリセルM01のしきい値電圧が負にある限り、ベリファイ動作によって誤検出されるため、ソフトプログラム動作が繰り返し行われる。この動作はメモリセルM01のしきい値電圧が正になるまで続けられる(実際には0.5V以上となるまで行われる。)。
【0016】
ここで、△印を付したメモリセルM01のしきい値電圧は、非常に低く−2Vであるから、例えば1μs×5回のソフトプログラムのパルスが印加されるとすると、□印を付したメモリセルM00にも同じく5回のパルスが印加される。その結果、□印を付したメモリセルM00は、パルス印加前のしきい値電圧が2.5Vであるから、ソフトプログラムパルス印加により、しきい値電圧が上昇して、確実に2.5V以上となる。最悪の場合、本来しきい値電圧の低いデータ“1”と判断されるべきであるがデータ“0”(しきい値電圧が高い)と読み出される可能性がある。
【0017】
また、例えば図9に示すように、或るブロック内に過剰消去(オーバーイレース)状態のメモリセルの割合が多く、或るビット線にドレインがつながるメモリセルの大半が負のしきい値電圧を持つ場合を想定する。そして、そのビット線にドレインがつながるメモリセルに対して、ソフトプログラム動作を行おうとすると、次のような状態が発生して書き込みができなくなる。すなわち、1つのビット線に接続されているメモリセルが、例えば、128ビット(128個)で、そのうち、60ビット(60個)のメモリセルが負のしきい値電圧を持っているとすると、ソフトプログラムを行うために、ビット線に印加した電圧(例えば、6V)により流れる電流は60個のメモリセルに並列に分散する。この大きい電流のため、ビット線抵抗等でビット線電圧が降下してしまい、ソフトプログラムができなくなってしまう。
【0018】
以上をまとめると、消去すべきブロック内のメモリセルのしきい値電圧分布がばらついた場合、次の2つの問題が発生する。
(1)そのブロック内に負のしきい値電圧を持つメモリセルが存在すると、他のメモリセルのベリファイ動作で誤検出が発生する。このため、ソフトプログラム動作が誤って行われ、または継続されることで、本来“1”のデータが書き込まれているメモリセルのしきい値電圧が上昇してしまい、データ“0”であるとの誤読み出しが発生してしまう。
(2)同じビット線に接続されるメモリセルの中で、負のしきい値電圧を持つメモリセルが多く存在すると、ビット線電圧降下によりソフトプログラムができなくなる。
【0019】
このように、ブロック内一括消去を行う不揮発性半導体メモリにおいては、ブロック内のメモリセルのしきい値電圧分布のひろがりは大きな問題を引き起こす。先に説明したソースサイド消去でのホットホールのトンネル酸化膜中のトラップによる信頼性劣化に起因したしきい値電圧分布のひろがりは勿論、問題となる。さらに、チャネル消去を用いた場合でも、今後、さらに今後不揮発性半導体メモリの高集積化、大容量化が進むとプロセスの微細化によるメモリセルの面積の縮小化が必須となるから、メモリセルのしきい値電圧分布のひろがりが問題を引き起こす。
【0020】
【発明が解決しようとする課題】
ところで、消去単位を小さくすることによって、このような問題を回避する手法が、特開平6−29499号公報、特開平6−119789号公報にそれぞれ示されている。
【0021】
上記特開平6−29499号公報に記載の技術では、図21に示すように、1つのワード線(例えばWL0とする)につながるメモリセルごとに1本のソース(SL0が対応する)が接続されており、そのソースSL0は、他のワード線WL1,…,WL127につながるソースSL1,…,SL127とは分離されている。そして、この1つのワード線WL0につながるブロックM00,M10,…が1つの消去単位として構成される。この方式の場合、ブロック内一括消去を行っても同一ブロックM00,M10,…内には1つのビット線につながるメモリセルが1つしかないため、上記2つの問題は生じない。
【0022】
しかしながら、この場合、消去単位が小さくなり、ワード線負荷容量、負荷抵抗等を考慮すると1KBつまり8kbit程度の単位になってしまう。多くのメモリセルを消去したい場合、何度もコマンドを発行する必要が生じ、システム側の負担が増大してしまう。なお、デジタルスチルカメラ等では、1枚の写真等に必要なデータ量は増加する傾向にあり、このような場合、消去単位が大きいほうが望ましい。
【0023】
一方、上記特開平6‐119789号公報に記載の技術では、図22に示すように、ワード線WL0につながるメモリセルとワード線WL1につながるメモリセルのソースは共通ソースでソース0であり、これが1ブロックとして消去単位となる。この場合、消去動作が始まると、ワード線WL0につながるメモリセルに消去パルスが印加される。つまり、ワード線WL0は例えば−9V、ソース線0は例えば5V、ビット線はオープン状態とされる。このとき、ワード線WL1は例えば0Vであり、基本的には、消去パルスは印加されない。次に、ワード線WL0を0Vとして消去パルスは印加せず、一方、ワード線WL1には、例えば−9Vを印加し、ソース線0には例えば5V、ビット線は、オープン状態として消去パルスを印加する。つまり、この方法では、ワード線WL0につながるメモリセルに独立して消去パルスを印加することで、しきい値電圧分布の広がりを狭くする。しかしながら、この手法には以下の問題点がある。
(1′)消去パルス印加後にソフトプログラムを用いていないため、しきい値電圧がもし負のしきい値電圧をもつ場合、誤読み出しが生じる。これは先の従来技術で説明したのと同様である。仮に、ソフトプログラムを用いたとしても、消去単位が1つのビット線に2つのメモリセルがつながっているので、例えば、1つのメモリセルが−2Vで、もう1つのメモリセルのしきい値電圧が2.5Vであるとする。この場合、消去パルス印加後、ソフトプログラムを行った場合、上記2.5Vのしきい値電圧を持っていたメモリセルのしきい値電圧が確実に2.5V以上となり、最終的に、誤読み出しが生じることになる。
(2′)消去単位がワード線2本分であり、例えば2KB程度(図21のものと比較して2倍になるだけである。)と非常に小さくなる。このため、上記大容量の消去を行う場合、何度も消去コマンドを入れる必要があり、システムの負担が増大する。
【0024】
以上のことから、この発明の目的は、不揮発性半導体メモリ装置の消去動作をブロック単位で行う場合に、一般的なメモリセルアレイの構成を変更することなく、
(1″)ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了でき、誤読み出しが生じないようにする。
(2″)同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラムが正常に行われるようにする。
以上の二点である。
【0025】
【課題を解決するための手段】
上記課題を解決するため、この発明は、制御ゲートとドレインとソースを有し、かつ電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタがメモリセルアレイを形成するように行列状に配置され、各行中のメモリセルの制御ゲートに接続された複数のワード線と、各列中のメモリセルのドレインに接続された複数のビット線を有し、上記メモリセルアレイは複数行複数列のメモリセルをそれぞれ含む複数のブロックに分割され、各ブロックは行方向に関して複数のセグメントに分割され、各ブロック内で上記ビット線は主ビット線から選択トランジスタを介して複数の副ビット線に分岐され、これらの副ビット線がそれぞれ対応するセグメントに含まれたメモリセルのドレインに接続され、各ブロック内で各メモリセルのソースは共通に接続され、かつ各ブロック内のメモリセルは互いにNOR型に接続されてなる不揮発性半導体メモリ装置の消去動作を上記各ブロック単位で行う消去方法であって、或るブロックの複数のセグメントに関して並行して、かつ或るセグメントを通る複数のワード線について1ワード線ずつ順次、そのワード線につながるメモリセルに対して、情報を消去するための消去パルス印加と、この消去パルス印加によるしきい値電圧のシフトを確認する第1のベリファイ動作と、上記消去パルス印加によって過剰消去が発生したか否かを確認する第2のベリファイ動作とを行い、さらに、過剰消去になったメモリセルが上記第2のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作を行うことを特徴とする。
【0026】
なお、ソフトプログラム動作とは、メモリセルに対してその動作を行ったことにより生じるしきい値電圧シフトが、本来の書き込み動作を行ったことにより生じるしきい値電圧シフトに比して少ないような、軽度の書き込みを行う動作を意味している。
【0027】
この発明の不揮発性半導体メモリ装置の消去方法では、或るセグメントを通る1ワード線につながるメモリセルに対して、情報を消去するための消去パルス印加と、この消去パルス印加によるしきい値電圧のシフトを確認する第1のベリファイ動作と、上記消去パルス印加によって過剰消去が発生していないことを確認する第2のベリファイ動作とを行う。さらに、消去パルス印加によってブロック内のメモリセルのしきい値電圧分布がばらついた結果、過剰消去になったメモリセルが上記第2のベリファイ動作によって発見されたとき、そのメモリセルに対してソフトプログラム動作を行う。ここで、上記第2のベリファイ動作は1ワード線ごとに行われているから、過剰消去になったメモリセルは、副ビット線ごとに1つに特定される。したがって、その過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができ、過剰消去になっていないメモリセルに対してはソフトプログラム動作を行わないことができる。したがって、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラムが正常に行われる。この結果、過剰消去になったメモリセルのしきい値電圧を目標範囲(消去状態のメモリセルのしきい値電圧について予め定められた許容範囲)内にシフトできるとともに、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持できる。これらの消去パルス印加、第1のベリファイ動作、第2のベリファイ動作、ソフトプログラム動作という一連の動作を、或るブロックの複数のセグメントに関して並行して、かつ或るセグメントを通る複数のワード線について1ワード線ずつ順次行うことによって、ブロック内のメモリセルのしきい値電圧分布を目標範囲内に収めることができる。したがって、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了できる。したがって、消去動作後に誤読み出しが生じない。
【0028】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記各メモリセルの消去状態におけるしきい値電圧の目標範囲は書き込み状態におけるしきい値電圧の下限値よりも低く設定されており、上記第1のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の上限値よりも低いことを確認し、上記第2のベリファイ 動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の下限値よりも高いことを確認することを特徴とする。
【0029】
この一実施形態の不揮発性半導体メモリ装置の消去方法では、上記各メモリセルの消去状態におけるしきい値電圧の目標範囲は書き込み状態におけるしきい値電圧の下限値よりも低く設定されていることを前提とする。これに応じて、消去パルス印加後、上記第1のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の上限値よりも低いことを確認し、上記第2のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の下限値よりも高いことを確認する。さらに、消去パルス印加によってブロック内のメモリセルのしきい値電圧分布がばらついた結果、上記第2のベリファイ動作によって過剰消去、すなわちしきい値電圧が上記目標範囲の下限値よりも低くなったメモリセルを発見したとき、そのメモリセルに対してソフトプログラム動作を行う。この結果、過剰消去になったメモリセルのしきい値電圧を目標範囲内に、つまり上記目標範囲の下限値よりも高くシフトできる。なお、既に述べたように、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持される。
【0030】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記第1のベリファイ動作、第2のベリファイ動作を、選択された1ワード線が通るセグメントに対応する副ビット線のための選択トランジスタをオン、残りのセグメントに対応する副ビット線のための選択トランジスタをオフして行うことを特徴とする。
【0031】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記ソフトプログラム動作を、チャネルホットエレクトロンを用いて行うことを特徴とする。
【0032】
この一実施形態の不揮発性半導体メモリ装置の消去方法によれば、各ブロック内のメモリセルは互いにNOR型に接続されていても、ソフトプログラム動作が1ビット単位で首尾良く行われる。
【0033】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記ソフトプログラム動作で上記メモリセルの制御ゲートに印加する電圧は、書き込み動作で上記メモリセルの制御ゲートに印加する電圧と符号が同じでその電圧よりも値が小さく、上記ソフトプログラム動作で上記メモリセルのドレインに印加する電圧は、上記書き込み動作でメモリセルのドレインに印加する電圧と実質的に同じであることを特徴とする。
【0034】
この一実施形態の不揮発性半導体メモリ装置の消去方法によれば、上記ソフトプログラム動作によって、メモリセルに生じるしきい値電圧シフトが本来の書き込み動作を行ったことにより生じるしきい値電圧シフトに比して少ないような、軽度の書き込みが行われる。
【0035】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記消去パルス印加は、或るブロックのソースに第1電圧を印加し、そのブロックを通る複数のワード線のうち選択された1ワード線に第2の電圧、非選択ワード線に第3の電圧をそれぞれ印加して、上記1ワード線につながるメモリセルの浮遊ゲートから上記ソースへ電子を引き抜くことを特徴とする。
【0036】
一実施形態の不揮発性半導体メモリ装置の消去方法は、それぞれ上記第1の電圧が正の電圧、上記第2の電圧が負の電圧、上記第3の電圧が基準電圧であることを特徴とする。
【0037】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記浮遊ゲート電界効果トランジスタからなる各メモリセルは、P型半導体基板上にNウエル領域を介して、チャネル領域をなすPウエルが形成されたトリプルウエル構造を有し、上記消去パルス印加は、或るブロックのソースおよびPウエルに第1の電圧を印加し、そのブロックを通る複数のワード線のうち選択された1ワード線に第2の電圧、非選択ワード線に第3の電圧をそれぞれ印加して、上記1ワード線につながるメモリセルの浮遊ゲートから上記チャネル領域へ電子を引き抜くことを特徴とする。
【0038】
一実施形態の不揮発性半導体メモリ装置の消去方法は、それぞれ上記第1の電圧が正の電圧、上記第2の電圧が負の電圧、上記第3の電圧が基準電圧または上記第1の電圧よりも低い正の電圧であることを特徴とする。
【0039】
【発明の実施の形態】
以下、この発明の不揮発性半導体メモリ装置の消去方法を実施の形態により詳細に説明する。
【0040】
(第1参考例)
図4は、この発明の基礎となる第1参考例の消去方法を適用すべき不揮発性半導体メモリ装置としてのフラッシュメモリのアレイ構成(1ブロック分)を示している。このフラッシュメモリの各ブロックは、行列状に配置された浮遊ゲート電界効果トランジスタからなるメモリセルM00,M01,…,M063,M10,M11,…を備えている。各行中のメモリセルの制御ゲートCGにそれぞれワード線WL0,WL1,…,WL63が接続され、各列中のメモリセルのドレインにそれぞれビット線BL0,BL1,…,BL8191が接続されている。また、各ブロック内で各メモリセルのソースは共通ソース線SL0に接続され、かつ各ブロック内のメモリセルは互いにNOR型に接続されている。このワード線64本、ビット線が8192本から構成される64KB(512kbit)のブロックが消去単位となる。なお、図14に示したようなワード線128本、ビット線4096本から構成される64KBのブロックを消去単位としても良い。
【0041】
各メモリセルM00,M01,…は、この例では図11に示したものと同様の基本的構造を有するタイプのものであり、基板(ウエル)11の表面に形成されたソース12と、ドレイン13を有している。これらのソース・ドレイン間のチャネル領域14上に、トンネル酸化膜15を介して浮遊ゲートFGが形成され、さらに層間絶縁膜16を介して制御ゲートCGが形成されている。
【0042】
この基本的構造を持つ個々のメモリセルに対する書き込み動作、消去動作、読み出し動作は、従来技術で示したものと同様の動作原理で、表3中に示した電圧印加条件を用いて行う。メモリセルの消去は、表3中の「消去」の項で、ソースに4V、Pウエルに0Vを印加していることから分かるように、ソースサイド消去である。また、この基本的構造を持つメモリセルに対するソフトプログラム動作は、図19に示したのと同様に、選択されたメモリセルの制御ゲートCG(ワード線)に6V、ドレイン13(ビット線)に6V、ソース12(共通ソース線)に0Vを印加して、そのメモリセルの浮遊ゲートFGにチャネルホットエレクトロン(CHE)を注入し、しきい値電圧を高める。なお、非選択(ソフトプログラムを行わない)のメモリセルのドレイン13(ビット線)には0Vが印加される。
【0043】
【表3】
【0044】
さて、図1は第1参考例の消去動作のアルゴリズムを示している。
【0045】
このフラッシュメモリでは、ワード線アドレスnを表すカウンタが設置されており、このカウンタ値nによりワード線を順次選択する。ここでは、まずワード線WL0を選択し、次に述べる一連の消去動作が完了すると、アドレスカウンタ値nをインクリメントしてワード線WL1について同様の消去動作を行う。以後アドレスカウンタ値をインクリメントしてワード線WL63まで同様の動作を行っていく。
【0046】
消去動作がスタートすると、最初にワード線WL0につながるメモリセルに対してのみ消去パルスを印加する(S1)。このときの条件は、ワード線WL0には例えば−9V、共通ソース線SL0には4Vを印加する。また、他のワード線WL1,…,WL63には、基準電圧(例えば0V)を印加する。結果として、ワード線WL0につながるメモリセルのしきい値電圧が低下する。一方、ワード線WL1,…,WL63につながるメモリセルは、共通ソース線SL0に4Vが印加されているが、それらのワード線WL1,…,WL63は基準電圧(例えば0V)にあるので、しきい値電圧が低下しない。なお、従来の方法では、消去前書き込みが行われているが、この実施形態では行わない(しかし、この実施形態で消去前書き込みを行っても、もちろん良い)。
【0047】
次に、第1のベリファイ動作を行って、ワード線WL0につながるメモリセルのしきい値電圧が全て2.5V以下になるかどうか検証する(S2)。もし、1ビットでも2.5Vより高いしきい値電圧をもつメモリセルが存在すると、ワード線WL0に再度消去パルス(S1)を印加する。そして、ワード線WL0につながる全てのメモリセルのしきい値電圧が2.5V以下になるまで、この消去パルス印加と第1のベリファイ動作を繰り返す。ここで、上記第1のベリファイ動作は1ワード線ごとに行われているから、消去不足のメモリセルは、ビット線BL0,BL1,…,BL8191ごとに1つに特定される。したがって、ワード線WL0につながる全てのメモリセルのしきい値電圧を確実に2.5V以下にすることができる。
【0048】
次に、第2のベリファイ動作を行って、ワード線WL0につながるメモリセルがのしきい値電圧が全て0.5V以上であるかどうかを検証する(S3)。この第2のベリファイ動作を行う理由は、従来例でも説明したように、NOR型のアレイ内では、負のしきい値電圧をもつメモリセルが存在することを許されないからである。0.5Vという値は、アレイ内でのノイズ等が発生してVssが上昇した場合でも問題のないように、マージンをもたせるために必要な値である。
【0049】
ここで、例えば図6(a)に示すように、ワード線WL0につながるメモリセルのしきい値電圧が0.5V以下のものを含むような分布であるとする。この場合、0.5V以下のしきい値電圧をもつメモリセルが発見された時点で、そのメモリセルに対してソフトプログラム動作を実行する(S4)。そして、そのメモリセルのしきい値電圧が0.5V以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が0.5V以上となるまで繰り返す。ここで、上記第2のベリファイ動作は1ワード線ごとに行われているから、過剰消去になったメモリセルは、ビット線BL0,BL1,…,BL8191ごとに1つに特定される(従来例では、このことは可能でなかった。)。したがって、その過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができ、過剰消去になっていないメモリセルに対してはソフトプログラム動作を行わないことができる。また、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラム動作を正常に行うことができる。この結果、図6(b)に示すように、過剰消去になったメモリセルのしきい値電圧を目標範囲(消去状態のメモリセルのしきい値電圧について予め定められた許容範囲)0.5V〜2.5V内にシフトできる。一方、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持できる。
【0050】
次に、アドレスカウンタnをインクリメントして、次のワード線WL1に処理を移行する(S5,S6)。そして、次のワード線WL1についても上記と同じ処理を繰り返す(S1〜S4)。すなわち、最初に、ワード線WL1のみ消去パルスを印加する(S1)。つまり、ワード線WL1に−9Vの電圧、ソース線には4Vの電圧を印加して、ワード線WL1につながるメモリセルのしきい値電圧を低下させる。一方、ワード線WL0とワード線WL2,…,WL63には基準電圧(例えば0V)を印加する。続いて、ワード線WL0について行ったのと同様に、ワード線WL1につながるメモリセルに対して、その消去パルス印加によりしきい値電圧が2.5V以下にシフトしたことを確認する第1のベリファイ動作(S2)と、その消去パルス印加によってしきい値電圧が0.5V以下になる過剰消去が発生したか否かを確認する第2のベリファイ動作(S3)とを行い、さらに、過剰消去になったメモリセルが第2のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作(S4)を行う。そして、そのメモリセルのしきい値電圧が0.5V以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が0.5V以上となるまで繰り返す。このようにして、ワード線WL1につながるメモリセルのしきい値電圧を0.5V〜2.5Vの範囲になるようにする。
【0051】
ワード線WL1についての処理が終了すると、アドレスカウンタnをさらに1つインクリメントする(S5)。1ワード線ずつ順次処理を進めてゆき(S6)、最終アドレスのワード線WL63まで上記と同じ処理を繰り返す(S7〜S10)。この結果、このブロック内の全てのメモリセルのしきい値電圧を目標範囲0.5V〜2.5V内に収めることができる(消去動作終了)。したがって、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了できる。したがって、消去動作後に誤読み出しが生じない。
【0052】
なお、この第1参考例の消去動作は、メモリセルアレイがトリプルウエル構造を持つメモリセルからなる場合にも適用できる。ただし、このトリプルウエル構造を持つ個々のメモリセルに対するソフトプログラム動作は、図20に示したのと同様に、制御ゲートCG(ワード線)に6V、ドレイン25(ビット線)に6V、ソース24(共通ソース線)に0V、Pウエル23に0V、Nウエル22に3Vを印加する。これにより、チャネルホットエレクトロンにより浮遊ゲートFGに電子を注入して、しきい値電圧を若干高める。なお、非選択(ソフトプログラムを行わない)のメモリセルのドレイン25(ビット線)には0Vが印加される。
【0053】
(第2参考例)
第1参考例では、図6(b)に示したように、消去状態のしきい値電圧を目標範囲0.5V〜2.5V内に収めることができた。しかしながら、不揮発性半導体メモリの低電圧化が進むにつれて、消去状態のメモリセルのしきい値電圧も低電圧化が要求されている。また、第1参考例では、主にソースサイド消去について述べたが、メモリセルの面積の縮小化に伴うプロセスの微細化が進むにつれて、チャネル消去への要求が高まっている。そこで、この発明の基礎となる第2参考例では、消去状態のしきい値電圧の目標範囲を0.5V〜1.5Vにするとともにチャネル消去を用いた場合の例について述べる。
【0054】
この第2参考例の消去方法を適用すべき不揮発性半導体メモリ装置としてのフラッシュメモリは、図4に示したアレイ構成を持ち、かつ各メモリセルM00,M01,…が図16に示したものと同様のトリプルウエル構造を有するタイプのものとする。このトリプルウエル構造のメモリセルでは、P型基板21の表面にNウエル22が形成され、このNウエル22内にPウエル23が形成されている。さらに、Pウエル23の表面にソース24と、ドレイン25が形成されている。これらのソース・ドレイン間のチャネル領域26上に、トンネル酸化膜(図示せず)を介して浮遊ゲートFGが形成され、さらに層間絶縁膜(図示せず)を介して制御ゲートCGが形成されている。
【0055】
このトリプルウエル構造を持つ個々のメモリセルに対する書き込み動作や、読み出し動作は、従来技術と同様の動作原理で行う。また、消去動作における、このトリプルウエル構造を持つメモリセルに対する消去パルス印加(チャネル消去)は、図18に示したのと同様に、表4中に示した電圧印加条件を用いて行う。すなわち、制御ゲートCG(ワード線)にVnn(例えば−9V)、ソース24とNウエル22にはVesc(例えば+7V)を印加する。これにより、チャネル領域26と浮遊ゲートFG間のトンネル酸化膜に強い電界が印加され、ファウラーノーデハイムトンネル現象により、浮遊ゲートFGからチャネル領域26へ電子が引き抜かれて、しきい値電圧が低下する。このとき、ソース24の電位とPウエル23の電位とは等しいので、ソース24とPウエル23との間の境界部では、電界が集中せず、バンド間トンネル電流は発生しない。結果として、ホットホール発生しないためトラップされず、メモリセルの信頼性は向上する。なお、非選択(消去されない)メモリセルの制御ゲートCG(ワード線)には、基準電圧として例えば0V(もしくはソース、Pウエルへの印加電圧以下の正の電圧)が印加される。また、この動作の際に、図18中のNウエル22には、Pウエル23の電圧が基板へ流れ込まないように、Vesc(例えば+7V)以上の電圧が印加される。
【0056】
【表4】
【0057】
また、消去動作における、このトリプルウエル構造を持つメモリセルに対するソフトプログラム動作は、図20に示したのと同様に、制御ゲートCG(ワード線)に6V、ドレイン25(ビット線)に6V、ソース24(共通ソース線)に0V、Pウエル23に0V、Nウエル22に3Vを印加する。これにより、チャネルホットエレクトロンにより浮遊ゲートFGに電子を注入して、しきい値電圧を若干高める。なお、非選択(ソフトプログラムを行わない)のメモリセルのドレイン25(ビット線)には0Vが印加される。
【0058】
さて、図2は第2参考例の消去動作のアルゴリズムを示している。
【0059】
この第2参考例でも、ワード線アドレスnを表すカウンタが設置されており、このカウンタ値nによりワード線を順次選択する。
【0060】
消去動作がスタートすると、最初にワード線WL0につながるメモリセルに対してのみ消去パルスを印加する(S101)。このときの条件は、ワード線WL0には例えば−9V、共通ソース線SL0,Pウエル23,Nウエル22には7Vを印加する。また、他のワード線WL1,…,WL63には、基準電圧(例えば0V)を印加する。結果として、ワード線WL0につながるメモリセルのしきい値電圧が低下する。一方、ワード線WL1,…,WL63につながるメモリセルは、共通ソース線SL0に4Vが印加されているが、それらのワード線WL1,…,WL63は基準電圧(例えば0V)にあるので、しきい値電圧が低下しない。なお、従来の方法では、消去前書き込みが行われているが、この実施形態では行わない(しかし、この実施形態で消去前書き込みを行っても、もちろん良い)。
【0061】
次に、第1のベリファイ動作を行って、ワード線WL0につながるメモリセルのしきい値電圧が全て1.5V以下になるかどうか検証する(S102)。もし、1ビットでも1.5Vより高いしきい値電圧をもつメモリセルが存在すると、ワード線WL0に再度消去パルス(S101)を印加する。そして、ワード線WL0につながる全てのメモリセルのしきい値電圧が1.5V以下になるまで、この消去パルス印加と第1のベリファイ動作を繰り返す。ここで、上記第1のベリファイ動作は1ワード線ごとに行われているから、消去不足のメモリセルは、ビット線BL0,BL1,…,BL8191ごとに1つに特定される。したがって、ワード線WL0につながる全てのメモリセルのしきい値電圧を確実に1.5V以下にすることができる。
【0062】
次に、第2のベリファイ動作を行って、ワード線WL0につながるメモリセルのしきい値電圧が全て0.5V以上であるかどうかを検証する(S103)。この第2のベリファイ動作を行う理由は、従来例でも説明したように、NOR型のアレイ内では、負のしきい値電圧をもつメモリセルが存在することを許されないからである。0.5Vという値は、アレイ内でのノイズ等が発生してVssが上昇した場合でも問題のないように、マージンをもたせるために必要な値である。
【0063】
ここで、例えば図7(a)に示すように、ワード線WL0につながるメモリセルのしきい値電圧が0.5V以下のものを含むような分布であるとする。この場合、0.5V以下のしきい値電圧をもつメモリセルが発見された時点で、そのメモリセルに対してソフトプログラム動作を実行する(S104)。そして、そのメモリセルのしきい値電圧が0.5V以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が0.5V以上となるまで繰り返す。ここで、上記第2のベリファイ動作は1ワード線ごとに行われているから、過剰消去になったメモリセルは、ビット線BL0,BL1,…,BL8191ごとに1つに特定される(従来例では、このことは可能でなかった。)。したがって、その過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができ、過剰消去になっていないメモリセルに対してはソフトプログラム動作を行わないことができる。また、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラム動作を正常に行うことができる。この結果、図7(b)に示すように、過剰消去になったメモリセルのしきい値電圧を目標範囲(消去状態のメモリセルのしきい値電圧について予め定められた許容範囲)0.5V〜1.5V内にシフトできる。一方、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持できる。
【0064】
次に、アドレスカウンタnをインクリメントして、次のワード線WL1に処理を移行する(S105,S106)。そして、次のワード線WL1についても上記と同じ処理を繰り返す(S101〜S104)。すなわち、最初に、ワード線WL1のみ消去パルスを印加する(S101)。つまり、ワード線WL1に−9Vの電圧、ソース線,Pウエル23,Nウエル22には7Vの電圧を印加して、ワード線WL1につながるメモリセルのしきい値電圧を低下させる。一方、ワード線WL0とワード線WL2,…,WL63には基準電圧(例えば0V)を印加する。続いて、ワード線WL0について行ったのと同様に、ワード線WL1につながるメモリセルに対して、その消去パルス印加によりしきい値電圧が1.5V以下にシフトしたことを確認する第1のベリファイ動作(S102)と、その消去パルス印加によってしきい値電圧が0.5V以下になる過剰消去が発生したか否かを確認する第2のベリファイ動作(S103)とを行い、さらに、過剰消去になったメモリセルが第2のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作(S104)を行う。そして、そのメモリセルのしきい値電圧が0.5V以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が0.5V以上となるまで繰り返す。このようにして、ワード線WL1につながるメモリセルのしきい値電圧を0.5V〜1.5Vの範囲になるようにする。
【0065】
ワード線WL1についての処理が終了すると、アドレスカウンタnをさらに1つインクリメントする(S105)。1ワード線ずつ順次処理を進めてゆき(S106)、最終アドレスのワード線WL63まで上記と同じ処理を繰り返す(S107〜S110)。この結果、このブロック内の全てのメモリセルのしきい値電圧を目標範囲0.5V〜1.5V内に収めることができる(消去動作終了)。したがって、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了できる。したがって、消去動作後に誤読み出しが生じない。
【0066】
(一実施形態)
図5は、この発明の一実施形態の消去方法を適用すべき不揮発性半導体メモリ装置としてのフラッシュメモリのアレイ構成(1ブロック分)を示している。このフラッシュメモリの各ブロックは、行列状に配置された浮遊ゲート電界効果トランジスタからなるメモリセルM00,M01,…,M063,M10,M11,…を備えている。各行中のメモリセルの制御ゲートCGにそれぞれワード線WL0,WL1,…,WL63が接続され、各列中のメモリセルのドレインにそれぞれビット線BL0,BL1,…,BL8191が接続されている。また、各ブロック内で各メモリセルのソースは共通ソース線SL0に接続され、かつ各ブロック内のメモリセルは互いにNOR型に接続されている。このワード線64本、ビット線が8192本から構成される64KB(512kbit)のブロックが消去単位となる。
【0067】
このフラッシュメモリの構成が図4に示したものと異なる点は、各ブロックは行方向に関して2つのセグメントSD0,SD1に大別され、ブロック内で上記ビット線(例えばBL0)は主ビット線BL0から選択トランジスタTr00,Tr10を介して2本の副ビット線BL00,BL10に分岐されている点にある。副ビット線BL00はそれに対応するセグメントSD0に含まれたメモリセルM00,…,M031のドレインに接続される一方、副ビット線BL10はそれに対応するセグメントSD1に含まれたメモリセルM032,…,M063のドレインに接続されている。他のビット線に関しても同様に、主ビット線BL1,…,BL8191から選択トランジスタTr01,Tr11;…;Tr08191,Tr18191を介して複数の副ビット線BL01,BL11;…;BL081910,BL18191に分岐され、これらの副ビット線BL01,BL11;…;BL081910,BL1819がそれぞれ対応するセグメントに含まれたメモリセルのドレインに接続されている。
【0068】
各メモリセルM00,M01,…は、この例では第1参考例で主に説明したのと同様に、図11に示したものと同様の基本的構造を有するタイプのものとする。この基本的構造を持つ個々のメモリセルに対する書き込み動作、消去動作、読み出し動作は、第1参考例と同様の動作原理で、表3中に示した電圧印加条件を用いて行う。
【0069】
さて、図3はこの一実施形態の消去動作のアルゴリズムを示している。
【0070】
この一実施形態でも、ワード線アドレスnを表すカウンタが設置されており、このカウンタ値nによりワード線を順次選択する。ただし、第1参考例及び第2参考例では1ワード線ずつ選択していたのに対し、この一実施形態では、消去スピードを高めるために、2つのワード線を同時に選択する。
【0071】
消去動作がスタートすると、最初に2本のワード線WL0,WL32につながるメモリセルに対してのみ消去パルスを印加する(S201)。このときの条件は、ワード線WL0,WL32には例えば−9V、共通ソース線SL0には4Vを印加する。なお、消去動作ではメモリセルのドレインはオープン状態(ソースサイド消去でもチャネル消去でも)にするため選択トランジスタTr00,Tr10;Tr01,Tr11;…;Tr08191,Tr18191はオフ状態で良い。また、他のワード線WL1,…,WL31,WL33,…,WL63には、基準電圧(例えば0V)を印加する。結果として、ワード線WL0,WL32につながるメモリセルのしきい値電圧が低下する。一方、ワード線WL1,…,WL31,WL33,…,WL63につながるメモリセルは、共通ソース線SL0に4Vが印加されているが、それらのワード線WL1,…,WL31,WL33,…,WL63は基準電圧(例えば0V)にあるので、しきい値電圧が低下しない。なお、従来の方法では、消去前書き込みが行われているが、この実施形態では行わない(しかし、この実施形態で消去前書き込みを行っても、もちろん良い)。
【0072】
次に、第1のベリファイ動作を行って、ワード線WL0,WL32につながるメモリセルのしきい値電圧が全て2.5V以下になるかどうか検証する(S202)。具体的には、最初に、セグメントSD0側の選択線SG0を3Vにして選択トランジスタTr00,Tr01…Tr08191をオンする一方、セグメントSD1側の選択線SG1を0Vにして選択トランジスタTr10,Tr11,…Tr18191をオフする。これにより、ワード線WL0につながるメモリセルについて検証を行う。続いて、セグメントSD0側の選択線SG0を0Vにして選択トランジスタTr00,Tr01…Tr08191をオフする一方、セグメントSD1側の選択線SG1を3Vにして選択トランジスタTr10,Tr11,…Tr18191をオンする。これにより、ワード線WL32につながるメモリセルについて検証を行う。もし、1ビットでも2.5Vより高いしきい値電圧をもつメモリセルが存在すると、ワード線WL0,WL32に再度消去パルス(S201)を印加する。そして、ワード線WL0,WL32につながる全てのメモリセルのしきい値電圧が2.5V以下になるまで、この消去パルス印加と第1のベリファイ動作を繰り返す。ここで、この一実施形態では消去パルス印加は2本のワード線WL0,WL32に対して行っているけれども、上記第2のベリファイ動作は1ワード線ごとに行われているから、消去不足のメモリセルは、ビット線ごとに1つに特定される。したがって、ワード線WL0,WL32につながる全てのメモリセルのしきい値電圧を確実に2.5V以下にすることができる。
【0073】
次に、第2のベリファイ動作を行って、ワード線WL0,WL32につながるメモリセルのしきい値電圧が全て0.5V以上であるかどうかを検証する(S203)。この第2のベリファイ動作を行う理由は、従来例でも説明したように、NOR型のアレイ内では、負のしきい値電圧をもつメモリセルが存在することを許されないからである。0.5Vという値は、アレイ内でのノイズ等が発生してVssが上昇した場合でも問題のないように、マージンをもたせるために必要な値である。具体的には、第1のベリファイ動作と同様に、最初に、セグメントSD0側の選択線SG0を3Vにして選択トランジスタTr00,Tr01…Tr08191をオンする一方、セグメントSD1側の選択線SG1を0Vにして選択トランジスタTr10,Tr11,…Tr18191をオフする。これにより、ワード線WL0につながるメモリセルについて検証を行う。続いて、セグメントSD0側の選択線SG0を0Vにして選択トランジスタTr00,Tr01…Tr08191をオフする一方、セグメントSD1側の選択線SG1を3Vにして選択トランジスタTr10,Tr11,…Tr18191をオンする。これにより、ワード線WL32につながるメモリセルについて検証を行う。
【0074】
ここで、例えば図6(a)に示すように、ワード線WL0またはWL32につながるメモリセルのしきい値電圧が0.5V以下のものを含むような分布であるとする。この場合、0.5V以下のしきい値電圧をもつメモリセルが発見された時点で、そのメモリセルに対してソフトプログラム動作を実行する(S204)。そして、そのメモリセルのしきい値電圧が0.5V以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が0.5V以上となるまで繰り返す。
【0075】
具体的には、例えばセグメントSD0側のワード線WL0に接続されているメモリセルの中に過剰消去メモリセルが存在し、この過剰消去メモリセル(M00とする)に対してソフトプログラムを行う場合は、セグメントSD0側の選択線SG0を7Vにして選択トランジスタTr00,Tr01…Tr08191をオンする一方、セグメントSD1側の選択線SG1を0Vにして選択トランジスタTr10,Tr11,…Tr18191をオフする。そして、ワード線WL0には6Vを、共通ソース線には0Vを、そして、メインビット線BL0には6Vを印加する。このとき、セレクトゲートトランジスタTR00がオンしているため、メモリセルM00はソフトプログラムされることになる。このようにして、ワード線WL0につながるメモリセルについてソフトプログラム動作を行う。
【0076】
ここで、この一実施形態では消去パルス印加は2本のワード線WL0,WL32に対して行っているけれども、上記第2のベリファイ動作は1ワード線ごとに行われているから、過剰消去になったメモリセルは、主ビット線BL0,BL1,…,BL8191ごとに1つに特定される(従来例では、このことは可能でなかった。)。したがって、その過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができ、過剰消去になっていないメモリセルに対してはソフトプログラム動作を行わないことができる。また、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラム動作を正常に行うことができる。この結果、図6(b)に示すように、過剰消去になったメモリセルのしきい値電圧を目標範囲(消去状態のメモリセルのしきい値電圧について予め定められた許容範囲)0.5V〜2.5V内にシフトできる。一方、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持できる。
【0077】
次に、アドレスカウンタnをインクリメントして、次の2本のワード線WL1,WL33に処理を移行する(S205,S206)。そして、次の2本のワード線WL1,WL33についても上記と同じ処理を繰り返す(S201〜S204)。すなわち、最初に、2本のワード線WL1,WL33のみ消去パルスを印加する(S201)。つまり、ワード線WL1,WL33に−9Vの電圧、ソース線には4Vの電圧を印加して、ワード線WL1,WL32につながるメモリセルのしきい値電圧を低下させる。一方、ワード線WL0,WL2,…,WL31,WL32,WL34,…,WL63には基準電圧(例えば0V)を印加する。続いて、ワード線WL0,WL32について行ったのと同様に、ワード線WL1,WL33につながるメモリセルに対して、その消去パルス印加によりしきい値電圧が2.5V以下にシフトしたことを確認する第1のベリファイ動作(S202)と、その消去パルス印加によってしきい値電圧が0.5V以下になる過剰消去が発生したか否かを確認する第2のベリファイ動作(S203)とを行い、さらに、過剰消去になったメモリセルが第2のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作(S204)を行う。そして、そのメモリセルのしきい値電圧が0.5V以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が0.5V以上となるまで繰り返す。このようにして、ワード線WL1,WL33につながるメモリセルのしきい値電圧を0.5V〜2.5Vの範囲になるようにする。
【0078】
ワード線WL1,WL33についての処理が終了すると、アドレスカウンタnをさらに1つインクリメントする(S205)。1ワード線ずつ順次処理を進めてゆき(S206)、最終アドレスのワード線WL31,WL63まで上記と同じ処理を繰り返す(S207〜S210)。この結果、このブロック内の全てのメモリセルのしきい値電圧を目標範囲0.5V〜2.5V内に収めることができる(消去動作終了)。したがって、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了できる。したがって、消去動作後に誤読み出しが生じない。しかも、2ワード線ごとに消去パルスを印加するので第1参考例と第2参考例に比較して、消去動作を高速化できる。
【0079】
なお、この一実施形態では2ワード線毎の消去動作について説明したが、各ブロックをm個のセグメントに分けて、それぞれのセグメントに主ビット線から選択トランジスタを介して分岐した副ビット線を設けることによって、mワード線毎の消去動作を行うこともできる。このようにした場合、消去動作をさらに高速化できる。
【0080】
当然ながら、この一実施形態の消去方法は、第2参考例で説明したのと同様のトリプルウエル構造を持つメモリセル及びチャネル消去を行うメモリセルに適用することもできる。
【0081】
【発明の効果】
以上より明らかなように、この発明によれば、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了でき、誤読み出しが生じないようにすることができる。また、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラムを正常に行うことができる。
【図面の簡単な説明】
【図1】 本発明の基礎となる第1参考例の消去動作のアルゴリズムを示す図である。
【図2】 本発明の基礎となる第2参考例の消去動作のアルゴリズムを示す図である。
【図3】 本発明の一実施形態の消去動作のアルゴリズムを示す図である。
【図4】 上記第1参考例、第2参考例の消去動作を適用すべきフラッシュメモリのアレイ構成を示す図である。
【図5】 本発明の一実施形態の消去動作を適用すべきフラッシュメモリのアレイ構成を示す図である。
【図6】 ソフトプログラム動作によるしきい値電圧分布の変化を示す図である。
【図7】 ソフトプログラム動作によるしきい値電圧分布の変化を示す図である。
【図8】 極端にしきい値電圧の低いメモリセルが存在する場合のフラッシュメモリのしきい値電圧分布を示す図である。
【図9】 大半のメモリセルが負のしきい値電圧をもつ場合のフラッシュメモリのしきい値電圧分布を示す図である。
【図10】 フラッシュメモリにおける書き込み状態、消去状態の一般的なしきい値電圧分布を示す図である。
【図11】 フラッシュメモリを構成するメモリセルの基本的構造を示す図である。
【図12】 上記基本的構造を持つメモリセルにおける書き込み動作を示す図である。
【図13】 上記基本的構造を持つメモリセルにおけるソースサイド消去の動作を示す図である。
【図14】 一般的なフラッシュメモリのアレイ構成を示す図である。
【図15】 従来の消去動作のアルゴリズムを示す図である。
【図16】 フラッシュメモリを構成するメモリセルのトリプルウエル構造を示す図である。
【図17】 上記トリプルウエル構造を持つメモリセルにおける書き込み動作を示す図である。
【図18】 上記トリプルウエル構造を持つメモリセルにおけるチャネル消去の動作を示す図である。
【図19】 上記基本的構造を持つメモリセルにおけるソフトプログラム動作を示す図である。
【図20】 上記トリプルウエル構造を持つメモリセルにおけるソフトプログラム動作を示す図である。
【図21】 従来のフラッシュメモリのアレイ構成を示す図である。
【図22】 従来のフラッシユメモリのアレイ構成を示す図である。
【符号の説明】
CG 制御ゲート
FG 浮遊ゲート
12,24 ソース
13,25 ドレイン
11,21 半導体基板
14,24 チャネル領域
22 Nウエル
23 Pウエル
Claims (9)
- 制御ゲートとドレインとソースを有し、かつ電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタがメモリセルアレイを形成するように行列状に配置され、各行中のメモリセルの制御ゲートに接続された複数のワード線と、各列中のメモリセルのドレインに接続された複数のビット線を有し、上記メモリセルアレイは複数行複数列のメモリセルをそれぞれ含む複数のブロックに分割され、各ブロックは行方向に関して複数のセグメントに分割され、各ブロック内で上記ビット線は主ビット線から選択トランジスタを介して複数の副ビット線に分岐され、これらの副ビット線がそれぞれ対応するセグメントに含まれたメモリセルのドレインに接続され、各ブロック内で各メモリセルのソースは共通に接続され、かつ各ブロック内のメモリセルは互いにNOR型に接続されてなる不揮発性半導体メモリ装置の消去動作を上記各ブロック単位で行う消去方法であって、
或るブロックの複数のセグメントに関して並行して、かつ或るセグメントを通る複数のワード線について1ワード線ずつ順次、そのワード線につながるメモリセルに対して、情報を消去するための消去パルス印加と、この消去パルス印加によるしきい値電圧のシフトを確認する第1のベリファイ動作と、上記消去パルス印加によって過剰消去が発生したか否かを確認する第2のベリファイ動作とを行い、さらに、過剰消去になったメモリセルが上記第2のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作を行うことを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1に記載の不揮発性半導体メモリ装置の消去方法において、
上記各メモリセルの消去状態におけるしきい値電圧の目標範囲は書き込み状態におけるしきい値電圧の下限値よりも低く設定されており、
上記第1のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の上限値よりも低いことを確認し、
上記第2のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の下限値よりも高いことを確認することを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1に記載の不揮発性半導体メモリ装置の消去方法において、
上記第1のベリファイ動作、第2のベリファイ動作を、選択された1ワード線が通るセグメントに対応する副ビット線のための選択トランジスタをオン、残りのセグメントに対応する副ビット線のための選択トランジスタをオフして行うことを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1に記載の不揮発性半導体メモリ装置の消去方法において、
上記ソフトプログラム動作を、チャネルホットエレクトロンを用いて行うことを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1に記載の不揮発性半導体メモリ装置の消去方法において、
上記ソフトプログラム動作で上記メモリセルの制御ゲートに印加する電圧は、書き込み動作で上記メモリセルの制御ゲートに印加する電圧と符号が同じでその電圧よりも値が小さく、
上記ソフトプログラム動作で上記メモリセルのドレインに印加する電圧は、上記書き込み動作でメモリセルのドレインに印加する電圧と実質的に同じであることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1に記載の不揮発性半導体メモリ装置の消去方法において、
上記消去パルス印加は、或るブロックのソースに第1電圧を印加し、そのブロックを通る複数のワード線のうち選択された1ワード線に第2の電圧、非選択ワード線に第3の電圧をそれぞれ印加して、上記1ワード線につながるメモリセルの浮遊ゲートから上記ソースへ電子を引き抜くことを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項6に記載の不揮発性半導体メモリ装置の消去方法において、
それぞれ上記第1の電圧が正の電圧、上記第2の電圧が負の電圧、上記第3の電圧が基準電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項1に記載の不揮発性半導体メモリ装置の消去方法において、
上記浮遊ゲート電界効果トランジスタからなる各メモリセルは、P型半導体基板上にNウエル領域を介して、チャネル領域をなすPウエルが形成されたトリプルウエル構造を有し、
上記消去パルス印加は、或るブロックのソースおよびPウエルに第1の電圧を印加し、そのブロックを通る複数のワード線のうち選択された1ワード線に第2の電圧、非選択ワード線に第3の電圧をそれぞれ印加して、上記1ワード線につながるメモリセルの浮遊ゲートから上記チャネル領域へ電子を引き抜くことを特徴とする不揮発性半導体メモリ装置の消去方法。 - 請求項8に記載の不揮発性半導体メモリ装置の消去方法において、
それぞれ上記第1の電圧が正の電圧、上記第2の電圧が負の電圧、上記第3の電圧が基準電圧または上記第1の電圧よりも低い正の電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8634246B2 (en) | 2010-08-26 | 2014-01-21 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, operating method thereof and memory system including the same |
KR20140026150A (ko) * | 2012-08-24 | 2014-03-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW439293B (en) * | 1999-03-18 | 2001-06-07 | Toshiba Corp | Nonvolatile semiconductor memory |
US6671204B2 (en) * | 2001-07-23 | 2003-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with page buffer having dual registers and methods of using the same |
JP3984445B2 (ja) * | 2001-09-12 | 2007-10-03 | シャープ株式会社 | 不揮発性半導体メモリ装置のオーバーイレースセル検出方法 |
ITRM20010647A1 (it) | 2001-11-02 | 2003-05-02 | Micron Technology Inc | Verifica di cancellazione a blocchi per memorie flash. |
TWI259952B (en) * | 2002-01-31 | 2006-08-11 | Macronix Int Co Ltd | Data erase method of flash memory |
US6661711B2 (en) * | 2002-02-06 | 2003-12-09 | Sandisk Corporation | Implementation of an inhibit during soft programming to tighten an erase voltage distribution |
KR100456596B1 (ko) * | 2002-05-08 | 2004-11-09 | 삼성전자주식회사 | 부유트랩형 비휘발성 기억소자의 소거 방법 |
US6940759B2 (en) * | 2003-10-14 | 2005-09-06 | Atmel Corporation | Group erasing system for flash array with multiple sectors |
US7272050B2 (en) * | 2004-08-10 | 2007-09-18 | Samsung Electronics Co., Ltd. | Non-volatile memory device and erase method of the same |
JP4668199B2 (ja) | 2004-08-30 | 2011-04-13 | スパンション エルエルシー | 不揮発性記憶装置の消去方法、および不揮発性記憶装置 |
KR100568118B1 (ko) | 2004-09-30 | 2006-04-05 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법 |
JP2006202400A (ja) * | 2005-01-20 | 2006-08-03 | Renesas Technology Corp | 不揮発性半導体記憶装置の消去方法 |
KR100672125B1 (ko) | 2005-03-15 | 2007-01-19 | 주식회사 하이닉스반도체 | 사전 소거 검증을 위한 페이지 버퍼를 갖는 불휘발성 메모리 장치 |
US7170796B1 (en) * | 2005-08-01 | 2007-01-30 | Spansion Llc | Methods and systems for reducing the threshold voltage distribution following a memory cell erase |
US7768835B2 (en) * | 2006-08-09 | 2010-08-03 | Micron Technology, Inc. | Non-volatile memory erase verify |
US7746706B2 (en) * | 2006-12-15 | 2010-06-29 | Spansion Llc | Methods and systems for memory devices |
US7859904B1 (en) * | 2007-09-20 | 2010-12-28 | Cypress Semiconductor Corporation | Three cycle memory programming |
US7755940B2 (en) * | 2007-12-05 | 2010-07-13 | Micron Technology, Inc. | Method, apparatus, and system for erasing memory |
US7986558B2 (en) * | 2008-12-02 | 2011-07-26 | Macronix International Co., Ltd. | Method of operating non-volatile memory cell and memory device utilizing the method |
JP5316299B2 (ja) | 2009-08-07 | 2013-10-16 | 富士通セミコンダクター株式会社 | 半導体メモリ、システムおよび半導体メモリの動作方法 |
KR101655306B1 (ko) * | 2010-02-24 | 2016-09-07 | 삼성전자주식회사 | 메모리 시스템 및 그것의 액세스 방법 |
US8482987B2 (en) | 2010-09-02 | 2013-07-09 | Macronix International Co., Ltd. | Method and apparatus for the erase suspend operation |
JP5259666B2 (ja) | 2010-09-22 | 2013-08-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8289773B2 (en) * | 2010-11-09 | 2012-10-16 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) erase operation with brownout recovery technique |
US9196366B2 (en) * | 2013-09-18 | 2015-11-24 | Winbond Electronics Corp. | Semiconductor memory apparatus and method for erasing the same |
US10825529B2 (en) | 2014-08-08 | 2020-11-03 | Macronix International Co., Ltd. | Low latency memory erase suspend operation |
JP2016062622A (ja) | 2014-09-16 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置及びその駆動方法 |
JP6144741B2 (ja) * | 2015-09-28 | 2017-06-07 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体メモリ |
KR102442219B1 (ko) * | 2018-10-08 | 2022-09-08 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
CN111739571A (zh) * | 2019-03-25 | 2020-10-02 | 亿而得微电子股份有限公司 | 低电流电子可擦除可重写只读存储器阵列的快速擦除方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2729432B2 (ja) | 1991-10-30 | 1998-03-18 | 三菱電機株式会社 | 電気的に書込消去可能な半導体記憶装置 |
JPH0629499A (ja) | 1992-07-09 | 1994-02-04 | Hitachi Ltd | 半導体記憶装置 |
JP2816062B2 (ja) | 1992-10-05 | 1998-10-27 | 株式会社東芝 | メモリセルの情報の消去方法 |
US6172909B1 (en) * | 1999-08-09 | 2001-01-09 | Advanced Micro Devices, Inc. | Ramped gate technique for soft programming to tighten the Vt distribution |
-
2000
- 2000-07-05 JP JP2000203869A patent/JP3709126B2/ja not_active Expired - Fee Related
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2001
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8634246B2 (en) | 2010-08-26 | 2014-01-21 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, operating method thereof and memory system including the same |
KR20140026150A (ko) * | 2012-08-24 | 2014-03-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
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