JP2816062B2 - メモリセルの情報の消去方法 - Google Patents
メモリセルの情報の消去方法Info
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関するもので、特に、そのメモリセル構造が単純な
ポリシリコンの２層構造であるフラッシュＥＥＰＲＯＭ
における消去時のしきい値の分布を狭くする手段を提供
するものである。
置に関するもので、特に、そのメモリセル構造が単純な
ポリシリコンの２層構造であるフラッシュＥＥＰＲＯＭ
における消去時のしきい値の分布を狭くする手段を提供
するものである。
【０００２】
【従来の技術】従来、図３に示すようなアレイ構成を持
つフラッシュＥＥＰＲＯＭでは、情報の消去は、Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ（以下、Ｆ−Ｎ）トンネリン
グにより、例えばフロ−ティングゲ−トからソ−スへ電
子を引き抜くことで行われる。そして、その消去は、ソ
−スに正電位を、ワ−ド線に負電位を印加することによ
って、全てのメモリセルを一括に、或いは、メモリセル
を複数のブロックに分けその単位ブロック毎に、或い
は、ワ−ド線毎に行われる。
つフラッシュＥＥＰＲＯＭでは、情報の消去は、Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ（以下、Ｆ−Ｎ）トンネリン
グにより、例えばフロ−ティングゲ−トからソ−スへ電
子を引き抜くことで行われる。そして、その消去は、ソ
−スに正電位を、ワ−ド線に負電位を印加することによ
って、全てのメモリセルを一括に、或いは、メモリセル
を複数のブロックに分けその単位ブロック毎に、或い
は、ワ−ド線毎に行われる。
【０００３】しかし、図３に示されるようなＥＥＰＲＯ
Ｍでは、例えば２本のワ−ド線 Ｗ１，Ｗ２は、ソ−ス
線Ｓ１を中心として対となるように配置されている。従
って、２本のワ−ド線 Ｗ１，Ｗ２ の消去時のしきい
値分布は、図４に示されるようにそれぞれが独立した分
布を持っている。
Ｍでは、例えば２本のワ−ド線 Ｗ１，Ｗ２は、ソ−ス
線Ｓ１を中心として対となるように配置されている。従
って、２本のワ−ド線 Ｗ１，Ｗ２ の消去時のしきい
値分布は、図４に示されるようにそれぞれが独立した分
布を持っている。
【０００４】このような２本のワ−ド線 Ｗ１，Ｗ２
の消去時のしきい値分布の差は、ステッパ−の合せずれ
や、プロセスの異方性（特に、インプラやエッチング
等）のような要因が重複した結果として現れるものであ
り、この差を完全になくすことは、非常に困難である。
の消去時のしきい値分布の差は、ステッパ−の合せずれ
や、プロセスの異方性（特に、インプラやエッチング
等）のような要因が重複した結果として現れるものであ
り、この差を完全になくすことは、非常に困難である。
【０００５】そして、かかる場合に、全てのメモリセル
を一括に、或いは、メモリセルを単位ブロック毎に消去
すると、そのしきい値のバラツキは、図４中のａで示さ
れる範囲（破線Ｘ）に広がることになる。即ち、ワ−ド
線 Ｗ１のしきい値分布ｂとワ−ド線 Ｗ２のしきい値
分布ｃが重なることになるのである。
を一括に、或いは、メモリセルを単位ブロック毎に消去
すると、そのしきい値のバラツキは、図４中のａで示さ
れる範囲（破線Ｘ）に広がることになる。即ち、ワ−ド
線 Ｗ１のしきい値分布ｂとワ−ド線 Ｗ２のしきい値
分布ｃが重なることになるのである。
【０００６】これに対し、１本のワ−ド線毎に消去を行
うことも可能であり、かかる場合、それぞれのワ−ド線
毎に消去を行えばよく、全体のしきい値のバラツキの幅
は、例えば図４のｅで示されるように、ほぼワ−ド線１
本分の幅（一点破線Ｙ）となる。しかし、この消去法で
は、ワ−ド線毎に情報の消去を行うため、消去しようと
するワ−ド線の本数分だけ消去動作を必要とする。従っ
て、消去動作に、非常に長い時間を要するという欠点が
ある。
うことも可能であり、かかる場合、それぞれのワ−ド線
毎に消去を行えばよく、全体のしきい値のバラツキの幅
は、例えば図４のｅで示されるように、ほぼワ−ド線１
本分の幅（一点破線Ｙ）となる。しかし、この消去法で
は、ワ−ド線毎に情報の消去を行うため、消去しようと
するワ−ド線の本数分だけ消去動作を必要とする。従っ
て、消去動作に、非常に長い時間を要するという欠点が
ある。
【０００７】
【発明が解決しようとする課題】このように、従来は、
２本のワ−ド線がソ−ス線を中心として対となるように
配置されているＥＥＰＲＯＭにおいて、当該２本のワ−
ド線の消去時のしきい値分布に差があるため、例えば単
位ブロック毎に情報を消去すると、そのしきい値分布が
広がるという欠点がある。
２本のワ−ド線がソ−ス線を中心として対となるように
配置されているＥＥＰＲＯＭにおいて、当該２本のワ−
ド線の消去時のしきい値分布に差があるため、例えば単
位ブロック毎に情報を消去すると、そのしきい値分布が
広がるという欠点がある。
【０００８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、メモリセル構造が単純なポリシリ
コンの２層構造であるフラッシュＥＥＰＲＯＭにおい
て、消去に必要な時間が短く、なおかつ消去時のしきい
値の分布を狭くする消去手段を提供することである。
もので、その目的は、メモリセル構造が単純なポリシリ
コンの２層構造であるフラッシュＥＥＰＲＯＭにおい
て、消去に必要な時間が短く、なおかつ消去時のしきい
値の分布を狭くする消去手段を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリセルの情報の消去方法は、第１のワ
−ド線を共有する第１のメモリセル列と、第２のワ−ド
線を共有する第２のメモリセル列とを有し、上記第１の
メモリセル列及び上記第２のメモリセル列は、一つのソ
−スを共有し、当該ソ−スに対して対称的に配列されい
る不揮発性半導体記憶装置において、上記第１のメモリ
セル列の各メモリセルの情報の消去を一度に行い、その
後、上記第２のメモリセル列の各メモリセルの情報の消
去を一度に行うというものである。
め、本発明のメモリセルの情報の消去方法は、第１のワ
−ド線を共有する第１のメモリセル列と、第２のワ−ド
線を共有する第２のメモリセル列とを有し、上記第１の
メモリセル列及び上記第２のメモリセル列は、一つのソ
−スを共有し、当該ソ−スに対して対称的に配列されい
る不揮発性半導体記憶装置において、上記第１のメモリ
セル列の各メモリセルの情報の消去を一度に行い、その
後、上記第２のメモリセル列の各メモリセルの情報の消
去を一度に行うというものである。
【００１０】また、上記不揮発性半導体記憶装置は、各
々のメモリセルのフロ−ティングゲ−ト中の電子を排出
するための消去電極を有し、上記各メモリセルの情報の
消去は、当該消去電極に一定の電位を印加することによ
り、上記フロ−ティングゲ−トから上記消去電極への電
子のＦ−Ｎトンネリング現象を利用して行われる。な
お、この場合、上記消去電極には、正の電位が印加さ
れ、上記第１又は第２のワ−ド線には、負の電位が印加
される。
々のメモリセルのフロ−ティングゲ−ト中の電子を排出
するための消去電極を有し、上記各メモリセルの情報の
消去は、当該消去電極に一定の電位を印加することによ
り、上記フロ−ティングゲ−トから上記消去電極への電
子のＦ−Ｎトンネリング現象を利用して行われる。な
お、この場合、上記消去電極には、正の電位が印加さ
れ、上記第１又は第２のワ−ド線には、負の電位が印加
される。
【００１１】また、上記各メモリセルの情報の消去は、
上記第１及び第２のメモリセル列に共通のソ−スに一定
の電位を印加することにより、上記第１又は第２のメモ
リセル列の各メモリセルのフロ−ティングゲ−トから上
記ソ−スへの電子のＦ−Ｎトンネリング現象を利用して
行われる。なお、この場合、上記ソ−スには、正の電位
が印加され、上記第１又は第２のワ−ド線には、負の電
位が印加される。
上記第１及び第２のメモリセル列に共通のソ−スに一定
の電位を印加することにより、上記第１又は第２のメモ
リセル列の各メモリセルのフロ−ティングゲ−トから上
記ソ−スへの電子のＦ−Ｎトンネリング現象を利用して
行われる。なお、この場合、上記ソ−スには、正の電位
が印加され、上記第１又は第２のワ−ド線には、負の電
位が印加される。
【００１２】上記不揮発性半導体記憶装置は、上記一つ
のソ−スを共有する第１及び第２のメモリセル列が一つ
の単位となり、複数単位がまとまって一つのメモリセル
アレイを構成し、当該ソ−スに対して対称的に配列され
ている第１及び第２のメモリセル列の第１のメモリセル
列のみ、或いは第２のメモリセル列のみでブロックを構
成する。
のソ−スを共有する第１及び第２のメモリセル列が一つ
の単位となり、複数単位がまとまって一つのメモリセル
アレイを構成し、当該ソ−スに対して対称的に配列され
ている第１及び第２のメモリセル列の第１のメモリセル
列のみ、或いは第２のメモリセル列のみでブロックを構
成する。
【００１３】また、不良セルの置き換えを行うための冗
長セル列を有し、当該冗長セル列は、第３のビット線を
共有する第１の冗長セル列と、第４のビット線を共有す
る第２の冗長セル列と、上記第１及び第２の冗長セル列
に共有される一つのソ−スとから構成され、上記第１又
は第２のメモリセル列は、上記第１又は第２の冗長セル
列に置き換え得る。
長セル列を有し、当該冗長セル列は、第３のビット線を
共有する第１の冗長セル列と、第４のビット線を共有す
る第２の冗長セル列と、上記第１及び第２の冗長セル列
に共有される一つのソ−スとから構成され、上記第１又
は第２のメモリセル列は、上記第１又は第２の冗長セル
列に置き換え得る。
【００１４】
【作用】上記構成によれば、メモリセルアレイ全体とし
て、又は、メモリセルアレイを構成する一つのブロック
を単位として、まず、一つのソ−スを共有する第１及び
第２のメモリセル列の当該第１のメモリセル列の各メモ
リセルの情報の消去を一度に行い、次に、当該上記第２
のメモリセル列の各メモリセルの情報の消去を一度に行
うことによって、メモリセルの情報の消去を行うことが
できる。
て、又は、メモリセルアレイを構成する一つのブロック
を単位として、まず、一つのソ−スを共有する第１及び
第２のメモリセル列の当該第１のメモリセル列の各メモ
リセルの情報の消去を一度に行い、次に、当該上記第２
のメモリセル列の各メモリセルの情報の消去を一度に行
うことによって、メモリセルの情報の消去を行うことが
できる。
【００１５】これにより、メモリセル構造が単純なポリ
シリコンの２層構造であるフラッシュＥＥＰＲＯＭにお
いて、消去をいくつかのブロックに分けて行う場合に、
一つのブロック内において２本の対のワ−ド線の一方を
全て消去した後、当該ワ−ド線の他方を全て消去でき、
消去に必要な時間が短く、なおかつ消去時のしきい値の
分布を狭くする消去手段を提供できる。
シリコンの２層構造であるフラッシュＥＥＰＲＯＭにお
いて、消去をいくつかのブロックに分けて行う場合に、
一つのブロック内において２本の対のワ−ド線の一方を
全て消去した後、当該ワ−ド線の他方を全て消去でき、
消去に必要な時間が短く、なおかつ消去時のしきい値の
分布を狭くする消去手段を提供できる。
【００１６】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
であるフラッシュＥＥＰＲＯＭのブロック構成を示して
いる。このフラッシュＥＥＰＲＯＭにおいて、メモリセ
ルの情報の消去方法について以下に説明する。なお、フ
ラッシュＥＥＰＲＯＭの構成は、従来と変わらないの
で、その説明は省略する。
例について詳細に説明する。図１は、本発明の一実施例
であるフラッシュＥＥＰＲＯＭのブロック構成を示して
いる。このフラッシュＥＥＰＲＯＭにおいて、メモリセ
ルの情報の消去方法について以下に説明する。なお、フ
ラッシュＥＥＰＲＯＭの構成は、従来と変わらないの
で、その説明は省略する。
【００１７】一つのソ−スＳｎを共有する二つのワ−ド
線 Ｗ2n-1、Ｗ2nを一つの単位とする場合に、ｎ個の単
位がまとまって一つのメモリセルアレイ又は一つのブロ
ックが構成されているものとする。
線 Ｗ2n-1、Ｗ2nを一つの単位とする場合に、ｎ個の単
位がまとまって一つのメモリセルアレイ又は一つのブロ
ックが構成されているものとする。
【００１８】ソ−ス線 Ｓｎ（ｎ＝１，２…）は、二つ
のワ−ド線 Ｗ2n-1、Ｗ2n（ｎ＝１，２…）によって共
有されている。本発明では、ｎ番目のソ−ス線 Ｓｎに
対して、これに隣接して配置されているワ−ド線 Ｗ2n
-1、Ｗ2nは、同時に消去されることがない。
のワ−ド線 Ｗ2n-1、Ｗ2n（ｎ＝１，２…）によって共
有されている。本発明では、ｎ番目のソ−ス線 Ｓｎに
対して、これに隣接して配置されているワ−ド線 Ｗ2n
-1、Ｗ2nは、同時に消去されることがない。
【００１９】即ち、図２に示すように、（２ｎ−１）番
目のワ−ド線 Ｗ2n-1に接続されるメモリセルのみを消
去しようとする場合、ソ−ス線 Ｓｎには、例えば正の
電位（５［Ｖ］）を印加し、（２ｎ−１）番目のワ−ド
線 Ｗ2n-1には、例えば負の電位（−１０［Ｖ］）を印
加する。これにより、ワ−ド線 Ｗ2n-1を共通にする各
メモリセルの情報がＦ−Ｎトンネリングにより一度に消
去される。
目のワ−ド線 Ｗ2n-1に接続されるメモリセルのみを消
去しようとする場合、ソ−ス線 Ｓｎには、例えば正の
電位（５［Ｖ］）を印加し、（２ｎ−１）番目のワ−ド
線 Ｗ2n-1には、例えば負の電位（−１０［Ｖ］）を印
加する。これにより、ワ−ド線 Ｗ2n-1を共通にする各
メモリセルの情報がＦ−Ｎトンネリングにより一度に消
去される。
【００２０】この際、２ｎ番目のワ−ド線 Ｗ2nの電位
は、当該ワ−ド線 Ｗ2nを共通にする各メモリセルの情
報がＦ−Ｎトンネリングにより消去されない程度の電
位、例えば接地電位に設定しておくのが良い。なお、消
去時のビット線Ｂi （ｉ＝１，２…）は、フロ−ティン
グ状態でも、又は、接地電位を与えても良い。
は、当該ワ−ド線 Ｗ2nを共通にする各メモリセルの情
報がＦ−Ｎトンネリングにより消去されない程度の電
位、例えば接地電位に設定しておくのが良い。なお、消
去時のビット線Ｂi （ｉ＝１，２…）は、フロ−ティン
グ状態でも、又は、接地電位を与えても良い。
【００２１】逆に、２ｎ番目のワ−ド線 Ｗ2nに接続さ
れるメモリセルのみを消去しようとする場合、ソ−ス線
Ｓｎには、例えば正の電位（５［Ｖ］）を印加し、２
ｎ番目のワ−ド線 Ｗ2nには、例えば負の電位（−１０
［Ｖ］）を印加する。これにより、ワ−ド線 Ｗ2nを共
通にする各メモリセルの情報がＦ−Ｎトンネリングによ
り一度に消去される。
れるメモリセルのみを消去しようとする場合、ソ−ス線
Ｓｎには、例えば正の電位（５［Ｖ］）を印加し、２
ｎ番目のワ−ド線 Ｗ2nには、例えば負の電位（−１０
［Ｖ］）を印加する。これにより、ワ−ド線 Ｗ2nを共
通にする各メモリセルの情報がＦ−Ｎトンネリングによ
り一度に消去される。
【００２２】この際、（２ｎ＋１）番目のワ−ド線 Ｗ
2n+1の電位は、当該ワ−ド線 Ｗ2n+1を共通にする各メ
モリセルの情報がＦ−Ｎトンネリングにより消去されな
い程度の電位、例えば接地電位に設定しておくのが良
い。なお、消去時のビット線Ｂi （ｉ＝１，２…）は、
フロ−ティング状態でも、又は、接地電位を与えても良
い。
2n+1の電位は、当該ワ−ド線 Ｗ2n+1を共通にする各メ
モリセルの情報がＦ−Ｎトンネリングにより消去されな
い程度の電位、例えば接地電位に設定しておくのが良
い。なお、消去時のビット線Ｂi （ｉ＝１，２…）は、
フロ−ティング状態でも、又は、接地電位を与えても良
い。
【００２３】上記方法によれば、メモリセルアレイ又は
一つのブロックを構成するメモリセルの情報の消去は、
ワ−ド線 Ｗ2n+1を共有するメモリセルの情報の消去
（消去１）と、ワ−ド線 Ｗ2nを共有するメモリセルの
情報の消去（消去２）の２回のみで行うことができる。
これにより、メモリセルの情報の消去に必要な時間が短
くできる。しかも、情報の消去は、ワ−ド線 Ｗ2n+1を
共有するメモリセルと、ワ−ド線 Ｗ2nを共有するメモ
リセルとに分けて行っている。従って、ステッパ−の合
せずれや、プロセス異方性のような要因に影響されるこ
とがなく、消去時のしきい値の分布を狭くできる。
一つのブロックを構成するメモリセルの情報の消去は、
ワ−ド線 Ｗ2n+1を共有するメモリセルの情報の消去
（消去１）と、ワ−ド線 Ｗ2nを共有するメモリセルの
情報の消去（消去２）の２回のみで行うことができる。
これにより、メモリセルの情報の消去に必要な時間が短
くできる。しかも、情報の消去は、ワ−ド線 Ｗ2n+1を
共有するメモリセルと、ワ−ド線 Ｗ2nを共有するメモ
リセルとに分けて行っている。従って、ステッパ−の合
せずれや、プロセス異方性のような要因に影響されるこ
とがなく、消去時のしきい値の分布を狭くできる。
【００２４】なお、上記実施例では、メモリセルの情報
の消去は、一つのワ−ド線 Ｗ2n-1又はＷ2nを共有する
メモリセル列に共通のソ−ス線Ｓｎに一定の電位を印加
し、当該メモリセル列の各メモリセルのフロ−ティング
ゲ−トから当該ソ−スへの電子のＦ−Ｎトンネリング現
象を利用して行われている。
の消去は、一つのワ−ド線 Ｗ2n-1又はＷ2nを共有する
メモリセル列に共通のソ−ス線Ｓｎに一定の電位を印加
し、当該メモリセル列の各メモリセルのフロ−ティング
ゲ−トから当該ソ−スへの電子のＦ−Ｎトンネリング現
象を利用して行われている。
【００２５】しかし、各々のメモリセルのフロ−ティン
グゲ−ト中の電子を排出するための消去電極を設け、上
記各メモリセルの情報の消去は、当該消去電極に一定の
電位を印加することにより、上記フロ−ティングゲ−ト
から上記消去電極への電子のＦ−Ｎトンネリング現象を
利用して行ってもよい。
グゲ−ト中の電子を排出するための消去電極を設け、上
記各メモリセルの情報の消去は、当該消去電極に一定の
電位を印加することにより、上記フロ−ティングゲ−ト
から上記消去電極への電子のＦ−Ｎトンネリング現象を
利用して行ってもよい。
【００２６】また、一つのソ−ス線Ｓｎを共有する二つ
のメモリセル列が一つの単位を構成する場合には、複数
単位がまとまって一つのメモリセルアレイ、又は、メモ
リセルアレイのブロックが構成されている。
のメモリセル列が一つの単位を構成する場合には、複数
単位がまとまって一つのメモリセルアレイ、又は、メモ
リセルアレイのブロックが構成されている。
【００２７】また、本実施例におけるフラッシュＥＥＰ
ＲＯＭは、不良セルの置き換えを行うための冗長セル列
を有するものであってもよい。この場合、冗長セル列
は、ソ−ス線を共通にする二つのメモリセル列と同様の
構成を有する。そして、不良セルがある場合には、冗長
セルに置き換えることができる。
ＲＯＭは、不良セルの置き換えを行うための冗長セル列
を有するものであってもよい。この場合、冗長セル列
は、ソ−ス線を共通にする二つのメモリセル列と同様の
構成を有する。そして、不良セルがある場合には、冗長
セルに置き換えることができる。
【００２８】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。メモリセルア
レイ全体として、又は、メモリセルアレイを構成する一
つのブロックを単位として、一つのソ−スを共有する第
１及び第２のメモリセル列における上記第１のメモリセ
ル列の各メモリセルの情報の消去を一度に行い、その
後、上記第２のメモリセル列の各メモリセルの情報の消
去を一度に行うことにより、メモリセルの情報の消去を
行っている。これにより、メモリセル構造が単純なポリ
シリコンの２層構造であるフラッシュＥＥＰＲＯＭにお
いて、消去に必要な時間が短く、なおかつ消去時のしき
い値の分布を狭くする消去手段を提供できる。
装置によれば、次のような効果を奏する。メモリセルア
レイ全体として、又は、メモリセルアレイを構成する一
つのブロックを単位として、一つのソ−スを共有する第
１及び第２のメモリセル列における上記第１のメモリセ
ル列の各メモリセルの情報の消去を一度に行い、その
後、上記第２のメモリセル列の各メモリセルの情報の消
去を一度に行うことにより、メモリセルの情報の消去を
行っている。これにより、メモリセル構造が単純なポリ
シリコンの２層構造であるフラッシュＥＥＰＲＯＭにお
いて、消去に必要な時間が短く、なおかつ消去時のしき
い値の分布を狭くする消去手段を提供できる。
【図１】本発明の一実施例に係わるフラッシュＥＥＰＲ
ＯＭを示す回路図。
ＯＭを示す回路図。
【図２】本発明のメモリセルの消去方法を示す図。
【図３】従来のフラッシュＥＥＰＲＯＭを示す回路図。
【図４】消去後のメモリセルアレイにおける各メモリセ
ルのしきい値分布を示す図。
ルのしきい値分布を示す図。
Ｓｎ …ソ−ス線、 Ｗ2n、Ｗ2n-1 …ワ−ド線、 Ｂi …ビット線。
Claims (3)
- 【請求項１】 複数のワ−ド線対を有し、各々のワ−ド
線対の第１ワ−ド線には複数の第１メモリセルが接続さ
れ、各々のワ−ド線対の第２ワ−ド線には複数の第２メ
モリセルが接続され、１つのワ−ド線対に接続される複
数の第１及び第２メモリセルのソ−スが共有される不揮
発性記憶装置のメモリセルの情報の消去方法において、 各々のワ−ド線対の複数の第１及び第２メモリセルのソ
−スに正電位、各々のワ−ド線対の第１ワ−ド線に負電
位、各々のワ−ド線対の第２ワ−ド線に接地電位をそれ
ぞれ同時に与え、全てのワ−ド線対の第１ワ−ド線に接
続される複数の第１メモリセルの情報の消去を行い、 各々のワ−ド線対の複数の第１及び第２メモリセルのソ
−スに正電位、各々のワ−ド線対の第２ワ−ド線に負電
位、各々のワ−ド線対の第１ワ−ド線に接地電位をそれ
ぞれ同時に与え、全てのワ−ド線対の第２ワ−ド線に接
続される複数の第２メモリセルの情報の消去を行うこと
を特徴とするメモリセルの情報の消去方法。 - 【請求項２】 複数のワ−ド線対を有し、各々のワ−ド
線対の第１ワ−ド線には複数の第１メモリセルが接続さ
れ、各々のワ−ド線対の第２ワ−ド線には複数の第２メ
モリセルが接続され、１つのワ−ド線対に接続される複
数の第１及び第２メモリセルのソ−スが共有され、各々
のワ−ド線対の複数の第１及び第２メモリセルの情報を
消去する消去電極を有する不揮発性記憶装置のメモリセ
ルの情報の消去方法において、 前記消去電極に正電位、各々のワ−ド線対の第１ワ−ド
線に負電位、各々のワ−ド線対の第２ワ−ド線に接地電
位をそれぞれ同時に与え、全てのワ−ド線対の第１ワ−
ド線に接続される複数の第１メモリセルの情報の消去を
行い、 前記消去電極に正電位、各々のワ−ド線対の第２ワ−ド
線に負電位、各々のワ−ド線対の第１ワ−ド線に接地電
位をそれぞれ同時に与え、全てのワ−ド線対の第２ワ−
ド線に接続される複数の第２メモリセルの情報の消去を
行うことを特徴とするメモリセルの情報の消去方法。 - 【請求項３】 複数のワ−ド線対を有し、各々のワ−ド
線対の第１ワ−ド線には複数の第１メモリセルが接続さ
れ、各々のワ−ド線対の第２ワ−ド線には複数の第２メ
モリセルが接続され、１つのワ−ド線対に接続される複
数の第１及び第２メモリセルのソ−スが共有される不揮
発性記憶装置のメモリセルの情報の消去方法において、 各々のワ−ド線対の複数の第１及び第２メモリセルのソ
−スに第１電位、各々のワ−ド線対の第１ワ−ド線に前
記第１電位よりも低い第２電位、各々のワ−ド線対の第
２ワ−ド線に前記第１電位よりも低く前記第２電位より
も高い第３電位をそれぞれ同時に与え、全てのワ−ド線
対の第１ワ−ド線に接続される複数の第１メモリセルの
情報の消去を行い、 各々のワ−ド線対の複数の第１及び第２メモリセルのソ
−スに前記第１電位、各々のワ−ド線対の第２ワ−ド線
に前記第２電位、各々のワ−ド線対の第１ワ−ド線に前
記第３電位をそれぞれ同時に与え、全てのワ−ド線対の
第２ワ−ド線に接続される複数の第２メモリセルの情報
の消去を行うことを特徴とするメモリセルの情報の消去
方法。
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