KR20030009294A - Ｅｅｐｒｏｍ 응용을 위한 1-트랜지스터 셀 - Google Patents

Ｅｅｐｒｏｍ 응용을 위한 1-트랜지스터 셀 Download PDF

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KR20030009294A
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Abstract

일 실시예에서는 비트 대 비트 소거를 허용하고, 다른 실시예들에서는 다수-비트 워드의 소거를 허용하는, 1-트랜지스터 플래시 메모리 셀들을 갖는 메모리 디바이스들이 개시된다. 상기 워드는 8비트, 16비트, 32비트, 64비트, 또는 모든 크기의 워드가 될 수 있다. 메모리 디바이스들은 비트라인들을 제어하는 비트라인 구동기에 연결된 소스 비트라인들을 갖는다. 비트라인 구동기는 선택된 비트라인들 및 소스 비트라인들에 인가되는 전압들을 제어하고, 워드라인 구동기는 선택된 워드라인들에 인가되는 전압들을 제어하여, 선택된 메모리 셀들이 프로그램, 소거, 또는 판독될 수 있게 한다.

Description

ＥＥＰＲＯＭ 응용을 위한 1-트랜지스터 셀{1 TRANSISTOR CELL FOR EEPROM APPLICATION}
마이크로 전자 플래시 또는 블럭 소거 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(플래시 EEPROM)는 독립적으로 프로그램되고 판독될 수 있는 셀들의 어레이를 포함한다. 각 셀 및 이에 의한 메모리의 크기는 셀들이 독립적으로 소거될 수 있게 하는 선택 트랜지스터들로서 공지된 트랜지스터들을 뺌으로써 작게 제조된다. 결과적으로, 모든 셀들이 블럭으로 함께 소거된다.
이러한 타입의 메모리는 개별적인 금속-산화막-반도체(MOS) 전계 효과 트랜지스터 메모리 셀들을 포함하며, 각 메모리 셀은 소스, 드레인, 플로팅 게이트, 및 이진 1 또는 0으로 셀을 프로그램하기 위하여, 또는 모든 셀들을 블록으로 소거하기 위하여 다양한 전압들이 인가되는 제어 게이트를 포함한다.
셀들은 로우들 및 칼럼들의 어레이 내에서 연결되는데, 로우 내의 셀들의 제어 게이트들은 각 워드라인에 연결되며, 칼럼 내의 셀들의 드레인들은 각 비트라인에 연결된다. 셀들의 소스들은 함께 연결된다. 이러한 배열은 NOR 메모리 구성으로서 공지되어 있다.
셀은, 전형적으로 제어 게이트에 9V를 인가하고, 드레인에 약 5V를 인가하며, 그리고 소스를 접지시킴으로써 프로그램되어, 열 전자들이 드레인 공핍 영역으로부터 플로팅 게이트로 주입되게 한다. 프로그래밍 전압들을 제거하게 되면, 주입된 전자들은 플로팅 게이트 내에 트랩되어 그 내에서 음 전하를 생성하는데, 이는 셀의 임계 전압을 약 4V를 초과하는 값으로 증가시킨다.
셀은, 전형적으로 제어 게이트에 5V를 인가하고, 드레인이 연결된 비트라인에 1V를 인가하며, 소스를 접지시키고, 그리고 비트라인 전류를 감지함으로써 판독된다. 만일 셀이 프로그램되고 임계 전압이 비교적 높다면(4V), 비트라인 전류는 제로 또는 적어도 비교적 낮게 될 것이다. 만일 셀이 프로그램 또는 소거되지 않고, 임계 전압이 비교적 낮다면(2V), 제어 게이트 전압은 채널을 인핸스시킬 것이며, 비트라인 전류는 비교적 높게 될 것이다.
셀은 몇 가지의 방법으로 소거될 수 있다. 일 배열에서, 셀은, 소스에 비교적 높은 전압, 전형적으로 12V를 인가하고, 제어 게이트를 접지시키며, 그리고 드레인을 플로팅시킴으로써 소거된다. 이는 프로그래밍되는 동안 프롤팅 게이트로 주입되었던 전자들을 프로팅 게이트로부터 얇은 터널 산화막을 통하여 소스로 파울러-노드하임 터널링되게 한다. 셀은 또한, 제어 게이트에 -10V 정도의 음 전압을 인가하고, 소스에 5V를 인가하며, 그리고 드레인을 플로팅시킴으로써 소거될 수있다. 다른 소거 방법은 P-웰에 5V를 인가하고, 제어 게이트에 -10V를 인가하며, 그리고 소스/드레인을 플로팅시키는 것이다.
이러한 소거 절차는 터널 산화막 내에서 전자 트랩핑이 일어나게 한다. 또한, 미소거(undererase) 및 과소거 절차들도 터널 산화막 내에서 전자 트랩핑이 일어나게 한다. 각 프로그래밍/소거 주기가 단지 적은 수의 전자 트랩핑을 부가함에도 불구하고, 누적 전자 트랩핑은 각 프로그래밍/소거 주기가 완료될 때 증가하여, 소거 시간을 더욱 저하시킨다.
종래 기술의 플래시 메모리 디바이스들은 블록으로서 소거되어야 하기 때문에, 단지 하나의 메모리 셀이 프로그램된 상태에서 프로그램되지 않은 상태로 변경되어야 하는 경우, 전체 메모리 디바이스를 소거해야할 필요가 있다. 메모리 디바이스가 소거될 때 마다, 각각의 소거/프로그래밍 주기가 완료될 때 누적 전자 트랩핑이 증가하게 되고, 상기 설명한 바와 같이 메모리 셀의 기능이 저하된다.
따라서, 메모리 디바이스들이 한 번에 한 비트, 바이트 또는 한 워드씩 소거될 수 있게 하는 1 트랜지스터 메모리 셀들로 구성된 메모리 디바이스들이 필요하게 되었다.
본 발명은 일반적으로 마이크로 전자 회로에 관한 것으로서, 특히 플래시 메모리 디바이스들의 구조에 관한 것이다. 좀 더 특정하게는, 본 발명은 한 번에 한 비트, 한 바이트 또는 한 워드의 소거를 가능하게 하는 1-트랜지스터 메모리 셀들을 이용하는 플래시 메모리 디바이스들의 구조에 관한 것이다.
도 1A는 종래 기술의 플래시 EEPROM의 전기적인 개략도이다.
도 1B는 도 1A와 유사하지만, 두 개의 페이지들 또는 뱅크들로 배열된 셀들을 갖는 종래 기술의 플래시 EEPROM을 도시한다.
도 2는 종래 기술의 여섯 개의 메모리 셀들, 및 이 여섯 개의 메모리 셀들의 제어 게이트들, 소스들 및 드레인들에 대한 연결을 도시한다.
도 3은 로우 내의 메모리 셀들의 다수의 소스들이 소스 비트라인에 연결된 본 발명에 따른 메모리 디바이스의 일부분에서의 메모리 셀들의 제어 게이트들, 소스들 및 드레인들에 대한 연결을 보여주는 메모리 디바이스의 일부분을 도시한다.
도 4는 로우 내의 메모리 셀의 각 소스가 개별적인 소스 비트라인에 연결되는 본 발명의 다른 실시예에 따른 메모리 디바이스의 일부분에서의 메모리 셀들의 제어 게이트들, 소스들 및 드레인들에 대한 연결들을 보여주는, 도 3과 유사한 메모리 디바이스의 일부분을 도시한다.
도 5는 도 1A와 유사한 플래시 EEPROM의 전기적인 개략도이지만, 개별적인 소스 비트라인에 연결된 로우 내의 각 메모리 셀의 소스를 도시한다.
도 6은 도 5와 유사하지만, 소스 비트라인에 연결된 로우 내의 다수의 메모리 셀들의 소스들을 도시한다.
도 7은 공통 소스 라인에 연결된 로우 내의 메모리 셀들의 소스들을 보여주는 종래 기술의 메모리 디바이스의 일부분의 레이아웃을 도시한다.
도 8은 개별적인 소스 비트라인에 연결된 로우 내의 메모리 셀들의 소스들을 보여주는 종래 기술의 메모리 디바이스의 일부분의 레이아웃을 도시한다.
도 9는 소스 비트라인에 연결된 로우 내의 메모리 셀들의 소스들을 보여주는 종래 기술의 메모리 디바이스의 일부분의 레이아웃을 도시한다.
본 발명에 따르면, 상기 목적들과 다른 목적들 및 장점들은 1-트랜지스터 플래시 메모리 셀들을 갖는 메모리 디바이스들에 의해 달성된다.
본 발명의 일 양상에 따르면, 선택된 메모리 셀들의 비트 대 비트 소거를 가능하게 하는 1-트랜지스터 메모리 셀들을 갖는 메모리 디바이스는, 워드라인에 연결된 제어 게이트들과, 비트라인에 연결된 드레인들과, 그리고 각 소스 비트라인에 연결된 칼럼 내의 메모리 셀들의 소스를 갖는 로우들 및 칼럼들의 어레이로 배열된 메모리 셀들을 구비한다.
본 발명의 다른 양상에 따르면, 비트라인 구동기는 비트라인들 및 소스 비트라인들을 제어하며, 워드라인 구동기는 워드라인들을 제어한다. 파워 서플라이는 비트라인 구동기와 워드라인 구동기에 파워를 공급한다. 제어기는 파워 서플라이의 출력과, 비트라인 구동기의 출력과, 그리고 워드라인 구동기의 출력을 제어한다.
본 발명의 다른 양상에 따르면, 선택된 다수-비트 워드의 소거를 가능하게 하는 1-트랜지스터 메모리 셀들을 갖는 메모리 디바이스는, 워드라인에 연결된 제어 게이트들과, 비트라인들에 연결된 칼럼들 내의 셀들의 드레인들과, 그리고 각 소스 컨택 라인들에 연결된 다수-비트 워드들의 소스들을 갖는 로우들 및 칼럼들의어레이로 배열된 메모리 셀들을 구비하며, 상기 소스 컨택 라인들은 소스 비트라인에 연결된 다수-비트 워드들의 칼럼을 형성한다.
본 발명의 다른 양상에 따르면, 비트라인 구동기는 비트라인들 및 소스 비트라인들을 제어하며, 워드라인 구동기는 워드라인들을 제어한다. 파워 서플라이는 비트라인 구동기와 워드라인 구동기에 파워를 공급한다. 제어기는 파워 서플라이의 출력과, 비트라인 구동기의 출력과, 그리고 워드라인 구동기의 출력을 제어한다.
본 발명의 다른 양상에 따르면, 다수-비트 워드는 8비트들, 16비트들, 32비트들 또는 64비트들을 가질 수 있다.
따라서, 상기 설명된 디바이스들은, 일 실시예에서는 메모리 디바이스의 비트 대 비트 소거를 가능하게 하고, 다른 실시예들에서는 다수-비트 워드들의 소거를 가능하게 하는, 플래시 메모리 디바이스들을 제공한다.
본 발명은 첨부 도면들을 참조하여 하기 설명되는 상세한 설명으로부터 좀 더 명확해질 것이다. 당업자에게 있어서, 하기의 상세한 설명이 본 발명을 수행하기 위한 최상의 방법을 단지 예시적으로 설명한 바람직한 실시예들에 관련하여 설명된다는 것은 자명하다. 본 발명은 다른 실시예들을 가지며, 본 발명의 세부적인 사항들은 본 발명의 범위를 벗어나지 않으면서 다양한 측면에서 변형될 수 있다. 따라서, 도면들 및 상세한 설명은 한정적인 것이 아니라 예시적인 것으로 간주된다.
본 발명의 신규 특징들은 첨부된 청구항들에서 기술된다. 그러나, 본 발명의 바람직한 이용 방법, 및 다른 목적들 및 장점들은 첨부 도면들을 참조하여 설명되는 예시적인 실시예들에 관련된 하기의 상세한 설명으로부터 명백해질 것이다.
이제, 발명자들에 의해 고려되는 본 발명을 실행하기 위한 최상의 모드에 대해 설명한 본 발명의 특정 실시예들에 대해 설명한다.
도 1A는 종래 기술의 NOR 타입이 플래시 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)(100)의 기본적인 구성을 도시한다. 플래시 메모리(100)는 다수의 코어 또는 메모리 셀들을 구비하는데, 이들은 직사각형 매트릭스 또는 로우들 및 칼럼들의 어레이로 배열된다. 각 로우는 워드라인(WL)에 결합되며, 각 칼럼은 비트라인(BL)에 결합된다.
n개의 칼럼들과 m개의 로우들이 있다고 가정하면, 비트라인들은 BL0내지 BLn으로 표시되고, 워드라인들은 WL0내지 WLn으로 표시된다. 비트라인 구동기(102)는 적절한 전압들을 비트라인들에 인가하며, 워드라인 구동기(104)는 적절한 전압들을 워드라인들에 인가한다. 구동기들(102 및 104)에 의해 인가된 전압들은, 전형적으로 온칩 논리 회로인 제어기(108)의 제어하에서 파워원(106)에 의해 발생된다. 제어기(108)는 또한 구동기들(102 및 104)을 제어하여 메모리 셀들을 개별적으로 또는 총체적으로 어드레스한다. 이에 대해서는 하기에서 설명된다.
메모리 셀은 워드라인과 비트라인의 각 교차점에 위치된다. 각 셀은 반도체 기판 내에 형성된 소스 및 드레인과, 플로팅 게이트와, 그리고 산화막층에 의해 플로팅 게이트와 분리되는 제어 게이트를 구비하는 금속-산화막-반도체(MOS) 전계 효과 트랜지스터(FET)를 포함한다. 플래시 EEPROM의 셀들은 이들이 플로팅 게이트와, 소스 및 드레인이 형성된 반도체 기판과 제어 게이트 사이에 배열된 터널 산화막층을 포함하다는 점에서, 종래의 FETs와 다르다는 것을 유념하자.
도 1A에 도시된 셀들은 Tn,m를 이용하여 표시되는데, 여기서 m은 로우(워드라인)의 수이며 n은 칼럼(비트라인)의 수이다. 도시된 바와 같이, 셀들의 제어 게이트들은 각 워드라인에 연결되며, 셀들의 드레인들은 각 비트라인에 연결된다. 모든셀들의 소스들은 파워원(106)에 연결된다.
도 1B는 셀들이 (페이지들 또는 섹터들로도 일컬어지는) 뱅크들로 분리되는 것을 제외하고 메모리(100)와 유사한 다른 플래시 EEPROM 메모리(110)를 도시하는데, 도 1B에서는 두 개의 뱅크들을 도시하였으며, 각 뱅크는 독립적으로 프로그램되고, 소거되며, 판독될 수 있다. 메모리(110)는 제 1 셀 뱅크 또는 페이지(112) 및 제 2 셀 뱅크 또는 페이지(114)를 포함한다. 제 1 뱅크(112) 내의 메모리 셀들은 도 1A에서와 동일한 방법으로 표시되는 반면, 제 2 뱅크(114) 내의 셀들의 표시에는 프라임 기호가 부가된다. 뱅크들(112 및 114)의 워드라인들은 각각 개별적인 워드라인 구동기들(116 및 118)에 연결된다.
메모리 셀들에 부가하여, 각 뱅크(112 및 114)는 비트라인에 대한 선택 트랜지스터를 포함한다. 뱅크들(112 및 114)에 대한 선택 트랜지스터들은 각각 S0내지 Sn및 S'0내지 S'n으로 표시된다. 선택 트랜지스터들의 드레인들은 각 비트라인에 연결되며, 선택 트랜지스터들의 소스들은 워드라인들 WL0내지 WLm및 WL'0내지 WL'm에 대한 트랜지스터들의 드레인들에 연결된다.
선택 트랜지스터들은, 이들이 종래의 MOSFETs이며, 이에 따라 플로팅 게이트들이 없다는 점에서, 메모리 셀 트랜지스터들과 다르다. 선택 트랜지스터들은 메모리 요소들이라기 보다는 스위칭 요소들이다. 뱅크(112)에 대한 선택 트랜지스터들의 게이트들은 섹터 디코더(120)의 뱅크 선택 출력(BS1)에 연결되고, 뱅크(114)에대한 선택 트랜지스터들의 게이트들은 섹터 디코더(122)의 뱅크 선택 출력(BS2)에 연결된다.
뱅크(112) 내의 셀들의 소스들은 공통 소스 공급 전압(Vss1)(124)에 연결되며, 뱅크(114) 내의 셀들의 소스들은 공통 소스 공급 전압(Vss2)(126)에 연결된다.
뱅크(112)는, 트랜지스터들(S0및 Sn)를 턴온시키며 비트라인들(BL0내지 BLn)을 아래에 있는 메모리 셀들에 연결시키는 뱅크 선택 라인(BS1)에 논리적으로 하이 신호를 인가함으로써 선택된다. 뱅크(112)는, 트랜지스터들(S0내지 Sn)를 턴오프시키고 비트라인들로부터 메모리 셀들을 분리시키는 뱅크 선택 라인(BS)에 논리적으로 로우 신호를 인가함으로써 선택이 해제된다. 뱅크(114)는 뱅크 선택 신호(BS2) 및 선택 트랜지스터들(S'0내지 S'n)을 이용하여 본질적으로 유사한 방법으로 선택되고 선택이 해제된다. 메모리(110)의 작동은, 프로그램, 소거 및 판독 작동들이 뱅크들(112 및 114) 상에서 독립적으로 수행될 수 있다는 것을 제외하고는, 메모리(100)(도 1A)의 작동과 본질적으로 유사하다.
도 2는 메모리 디바이스의 일부분(200)의 상세도로서, 여섯 개의 1-트랜지스터 플래시 메모리 셀들(202, 204, 206, 208, 210 및 212), 및 종래 기술에서 처럼 여섯 개의 메모리 셀들의 제어 게이트들, 소스들 및 드레인들에 대한 전기적인 연결들을 도시한다. 여섯 개의 메모리 셀들(202, 204, 206, 208, 210 및 212)은 두 개의 로우들 및 세 개의 칼럼들로 배열되며, 다른 메모리 셀들은 도시하지 않았다.메모리 셀들(202, 204 및 206)의 제어 게이트들은 워드라인(WL0)에 연결되며, 메모리 셀들(208, 210 및 212)의 제어 게이트들은 워드라인(WL1)에 연결된다. 도 1A를 참조하여 상기 설명한 바와 같이, 워드라인들(WL0및 WL1)은 워드라인 구동기(104)(도 1A)에 연결된다. 메모리 셀들(202 및 208)의 드레인들은 드레인 비트라인(214)에 연결되고, 메모리 셀들(204 및 210)의 드레인들은 드레인 비트라인(216)에 연결되며, 그리고 메모리 셀들(206 및 208)의 드레인들은 드레인 비트라인(218)에 연결된다. 메모리 셀들(202 및 208)의 소스들은 소스 라인(220)에 연결되고, 메모리 셀들(204 및 210)의 소스들은 소스 라인(222)에 연결되며, 그리고 메모리 셀들(206 및 212)의 소스들은 소스 라인(224)에 연결된다. 소스 라인들(220, 222 및 224)은 모든 Vss에 연결되며, 이 Vss는 파워원(106)(도 1A)에 연결된다. 메모리 셀들(202, 204, 206, 208, 210 및 212)의 모든 소스들은 모든 경우에 있어서 동일한 전기적인 전위를 갖는 다는 것을 유념하자. 워드라인 및 비트라인을 선택함으로써 특정한 메모리 셀이 선택될 수 있고, 선택된 워드라인 및 비트라인의 교차점에 있는 메모리 셀이 선택되며, 그리고 선택된 메모리 셀의 제어 게이트 및 드레인에는 선택되지 않은 메모리 셀들의 제어 게이트들 및 드레인들에 존재하는 전기적인 전위들과 다른 전기적인 전위들이 인가될 수 있다는 것을 유념하자. 그러나, 모든 메모리 셀들의 소스들이 공통 단자에 연결되기 때문에, 다른 메모리 셀들의 소스들에 존재하는 전기적인 전위와 다른 전기적인 전위가 특정한 메모리 셀의 소스에 인가될 수 없게 된다. 또한, 셀들은 전형적으로, 소거될 메모리 셀의 소스에 비교적 높은 전압을인가하고, 제어 게이트를 접지시키며, 그리고 드레인을 플로팅시킴으로써 소거되기 때문에, 도 2에 도시된 종래 기술의 구성은 메모리 셀들이 개별적으로 소거될 수 없게 한다.
도 3은 메모리 디바이스의 일부분(300)의 상세도로서, WL1에 연결된 제어 게이트들을 갖는 메모리 셀들(302, 304, 306 및 308) 및 WL2에 연결된 메모리 셀들(310, 312, 314 및 316)을 도시한다. 메모리 셀들(302, 304, 306 및 308)은 "워드"를 나타내며, 워드는 임의 길이를 가질 수 있다는 것을 유념하자. 예를 들어, 한 워드는 4비트, 8비트, 16비트, 32비트 또는 다른 어떠한 비트 길이를 가질 수 있다. 메모리 셀들(302 및 310)의 드레인들은 드레인 비트라인(318)에 연결되고, 메모리 셀들(304 및 312)의 드레인들은 드레인 비트라인(320)에 연결되며, 메모리 셀들(306 및 314)의 드레인들은 드레인 비트라인(322)에 연결되고, 그리고 메모리 셀들(308 및 316)의 드레인들은 드레인 비트라인(324)에 연결된다. 메모리 셀들(302, 304, 306 및 308)은 공통 소스 라인(326)에 연결된다. 메모리 셀들(306 및 308) 간의 모든 메모리 셀들의 소스들은 또한 공통 소스 라인(326)에 연결된다는 것을 유념하자. 유사하게, 메모리 셀들(310, 312, 314 및 316)의 소스들은 공통 소스 라인(328)에 연결된다. 메모리 셀들(314 및 316) 간의 모든 메모리 셀들의 소스들 또한 공통 소스 라인(328)에 연결된다. 공통 소스 라인들(326 및 316)은 또한 소스 비트라인(330)에 연결된다. 소스 비트라인은 본 발명에 따라 소스 비트라인들을 구동시키도록 변형된 비트라인 구동기(102)(도 1A)에 연결된다. 변형된 비트라인 구동기는 도 5를 참조하여 하기에서 설명된다.
메모리 셀들(302, 304, 306 및 308)이 소스들에는 고전압이 인가되고, 메모리 셀들(302, 304, 306 및 308)의 제어 게이트들 및 드레인들에는, 다른 메모리 셀들(선택되지 않는 메모리 셀들)의 제어 게이트들 및 드레인들에 인가된 전압들과 다른 전압이 인가되기 때문에, 메모리 셀들(302, 304, 306 및 308)은, 가령 메모리 셀들(310, 312, 314 및 316)과 같은 어레이 내의 다른 메모리 셀들과 독립적으로 소거될 수 있다. 따라서, 메모리 셀들(302, 304, 306 및 308)에 소거 펄스를 인가하는 동안, 다른 (선택되지 않은) 메모리 셀들의 상태는 영향을 받지 않는다.
도 4는 메모리 디바이스의 일부분(400)의 상세도로서, WL1에 연결된 제어 게이트들을 갖는 메모리 셀들(402, 404, 406 및 408) 및 WL2에 연결된 제어 게이트들을 갖는 메모리 셀들(410, 412, 414 및 416)을 도시한다. 메모리 셀들(402 내지 408)은 WL1에 연결된 모든 메모리 셀들을 나타낸다는 것을 유념하자. 메모리 셀들(402 및 410)의 드레인들은 드레인 비트라인(418)에 연결되고, 메모리 셀들(404 및 412)의 드레인들은 드레인 비트라인(420에 연결되며, 메모리 셀들(406 및 414)의 드레인들은 드레인 비트라인(422)에 연결되고, 그리고 메모리 셀들(408 및 416)의 드레인들은 드레인 비트라인(424)에 연결된다. 메모리 셀들(402 및 410)의 소스들은 소스 비트라인(426)에 연결되고, 메모리 셀들(404 및 412)의 소스들은 소스 비트라인(428)에 연결되며, 메모리 셀들(406 및 414)의 소스들은 소스 비트라인(430)에 연결되고, 그리고 메모리 셀들(408 및 416)의 소스들은 소스비트라인(432)에 연결된다. 소스 비트라인들(426, 428, 430 및 432)은 본 발명에 따라 소스 비트라인들을 구동시키도록 변형된 비트라인 구동기(102)(도 1A)에 연결된다. 변형된 비트라인 구동기는 도 5를 참조하여 하기에서 설명된다.
도 5는 본 발명에 따라 워드라인 상에 각 메모리 셀에 대한 소스 비트라인들을 갖도록 구성된 NOR 타입의 플래시 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)의 기본적인 구성을 도시한다. 플래시 메모리(500)는 다수의 코어 또는 메모리 셀들을 포함하는데, 이들은 직사각형 매트릭스 또는 로우들 또는 칼럼들의 어레이로 배열된다. 각 로우는 워드라인(WL)에 연결되고, 각 칼럼은 비트라인(BL)에 연결된다. 또한, 각 칼럼은 소스 비트라인(SBL)에 연결된다.
n개의 칼럼들과 m개의 로우들이 있다고 가정하면, 비트라인들은 BL0내지 BLn로 표시되고, 소스 비트라인들은 SBL0내지 SBLn으로 표시되며, 그리고 워드라인들은 WL0내지 WLm으로 표시된다. 비트라인 구동기(502)는 비트라인들 및 소스 비트라인들에 적절한 전압들을 인가하며, 워드라인 구동기(504)는 워드라인들에 적절한 전압들을 인가한다. 구동기들(502 및 504)에 의해 인가된 전압들은, 전형적으로 온칩 논리 회로인 제어기(508)의 제어하에서 파워원(506)에 의해 발생된다. 제어기(508)는 또한 구동기들(502 및 504)을 제어하여 메모리 셀들을 개별적으로 또는 총체적으로 어드레스한다.
종래 기술에서와 같이, 메모리 셀은 워드라인과 비트라인의 각 교차점에 위치된다. 각 셀은 반도체 기판 내에 형성된 소스 및 드레인과, 플로팅 게이트와, 그리고 산화막층에 의해 플로팅 게이트와 분리되는 제어 게이트를 구비하는 금속-산화막-반도체(MOS) 전계 효과 트랜지스터(FET)를 포함한다. 플래시 EEPROM의 셀들은 이들이 플로팅 게이트와, 소스 및 드레인이 형성된 반도체 기판과 제어 게이트 사이에 배열된 터널 산화막층을 포함하다는 점에서, 종래의 FETs와 다르다는 것을 유념하자.
도 5A에 도시된 셀들은 Tn,m를 이용하여 표시되는데, 여기서 m은 로우(워드라인)의 수이며 n은 칼럼(비트라인)의 수이다. 도시된 바와 같이, 셀들의 제어 게이트들은 각 워드라인에 연결되며, 셀들의 드레인들은 각 비트라인에 연결된다. 도시된 바와 같이, 모든 셀들의 소스들은 각 소스 비트라인들에 연결된다.
도 6은 본 발명에 따라 소스 비트라인에 연결된 다수의 메모리 셀들의 소스들을 갖도록 구성된 NOR 타입의 플래시 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)의 다른 기본적인 구성을 도시한다. 소스 비트라인에 연결된 다수의 메모리 셀들의 수는 "워드"이며, 이는 8 비트, 16 비트, 32 비트, 또는 더 높거나 낮은 다른 모든 수의 비트를 가질 수 있다. 플래시 메모리(600)는 다수의 코어 또는 메모리 셀들을 포함하는데, 이들은 직사각형 매트릭스 또는 로우들 및 칼럼들의 어레이로 배열된다. 각 로우는 워드라인(WL)에 연결되고, 각 칼럼은 비트라인(BL)에 연결된다. 또한, 로우 내의 다수의 메모리 셀들의 소스들은 소스 비트라인에 연결된다.
n개의 칼럼들과 m개의 로우들이 있다고 가정하면, 비트라인들은 BL0내지BLn으로 표시되고, 소스 비트라인들은 SBL로 표시된다. 비트라인 구동기(602)는 적절한 전압들을 비트라인들 및 소스 비트라인들에 인가하며, 워드라인 구동기(604)는 적절한 전압들을 워드라인들에 인가한다. 구동기들(602 및 604)에 의해 인가된 전압들은, 전형적으로 온칩 논리 회로인 제어기(68)의 제어하에서 파워원(606)에 의해 발생된다. 제어기(608)는 또한 구동기들(602 및 604)을 제어하여 메모리 셀들을 개별적으로 또는 총체적으로 어드레스한다.
종래 기술에서와 같이, 메모리 셀은 워드라인과 비트라인의 각 교차점에 위치된다. 각 셀은 반도체 기판 내에 형성된 소스 및 드레인과, 플로팅 게이트와, 그리고 산화막층에 의해 플로팅 게이트와 분리되는 제어 게이트를 구비하는 금속-산화막-반도체(MOS) 전계 효과 트랜지스터(FET)를 포함한다. 플래시 EEPROM의 셀들은 이들이 플로팅 게이트와, 소스 및 드레인이 형성된 반도체 기판과 제어 게이트 사이에 배열된 터널 산화막층을 포함하다는 점에서, 종래의 FETs와 다르다는 것을 유념하자.
도 7은 종래 기술의 메모리 디바이스의 일부분(700)의 레이아웃으로서, 공통 소스 라인에 연결된 메모리 셀들의 소스들을 도시한다. 도시된 메모리 디바이스의 일부분(700)은 네 개의 워드라인들(WL2내지 WL5)을 포함하는데, 이들은 세 개의 비트라인들(BL2내지 BL4)과 교차한다. 상기 설명한 바와 같이, 워드라인들과 비트라인들의 교차점들에는, 트랜지스터들이 형성된다. 트랜지스터들은 Tn,m으로 표시되는데,여기서 m은 로우 (워드라인) 수이고, n은 칼럼 (비트라인) 수이다. 예를 들어,WL2과 BL2의 교차점에는, T2,2으로 표시된 트랜지스터가 형성된다. 드레인 컨택들(702 내지 712)이 도시된다. 소스 영역(S)이 각 트랜지스터에 대하여 형성된다. 예를 들어, 소스 영역(714)이 트랜지스터(T2,2)에 대하여 형성된다. 소스 컨택 라인(716)은 트랜지스터들(T2,2, T3,2, T4,2, T2,3, T3,3, 및 T4,2)의 소스 영역들을 연결한다. 유사하게, 소스 컨택 라인(718)은 트랜지스터들(T2,4, T3,4, T4,4, T2,5, T3,5및 T4,5)의 소스 영역들을 연결한다. 소스 연결 라인들(716 및 718)은 파워원(106)(도 1A)에 연결된 공통 단자를 갖는다. 일부분(700)을 포함하는 종래 기술의 메모리 디바이스에서의 모든 소스들은 파워원(106)에 연결된 공통 단자에 연결된다.
도 8은 메모리 디바이스의 일부분(800)의 레이아웃으로서, 소스 비트라인에 연결된 칼럼 내의 각 메모리 셀의 소스를 도시한다. 메모리 디바이스의 일부분(800)은 두 개의 비트라인들(BL2및 BL3)을 교차하는 네 개의 워드라인들(WL2내지 WL5)을 도시한다. 상기 설명한 바와 같이, 워드라인들과 비트라인들의 교차점들에는 트랜지스터들이 형성된다. 트랜지스터들은 Tn,m으로 표시되며, 여기서 m은 로우 (워드라인) 수이고 n은 칼럼 (비트라인) 수이다. 예를 들어, WL2과 비트라인 2의 교차점에는, T2,2로 표시된 트랜지스터가 형성된다. 드레인 컨택들(802, 804, 806 및 808)이 도시된다. 소스 영역(S)이 각 트랜지스터에 대하여 형성된다. 예를 들어, 소스 영역(810)이 트랜지스터(T2,2)에 대하여 형성된다. 또한, 소스 비트라인들 2 및3이 도시된다. 소스 컨택 라인(812)은 트랜지스터(T2,2)의 소스 영역(810)을 소스 비트라인 2에 연결한다. 소스 컨택 라인(814)은 트랜지스터(T3,2)의 소스 영역(816)을 소스 비트라인 3에 연결한다. 소스 컨택 라인(818)은 트랜지스터(T2,4)의 소스 영역(820)을 소스 비트라인 2에 연결한다. 소스 컨택 라인(822)은 트랜지스터(T3,4)의 소스 영역(824)을 소스 비트라인 3에 연결한다. 소스 컨택 라인들(812, 814, 818 및 822)은, SAS(자기-정렬 소스), 확산, 금속 연결을 포함하는 반도체 제조 분야에 있어서 공지된 모든 방법들에 의해, 그리고 국부적인 상호연결들을 형성함으로써 형성될 수 있다. 이러한 모든 방법들은 반도체 제조 분야에 널리 공지된 것들이므로, 이들에 대하여 더 이상 설명하지 않는다. 소스 컨택들(826, 828, 830 및 832)이 도시된다. 이 소스 컨택들은 제 1 금속층 내의 구조와 다른 금속층 내의 구조를 연결하는 역할을 한다. 비트라인들 및 소스 비트라인들은 비트라인 구동기(602)에 연결되는데, 이 비트라인 구동기(602)는 비트라인들 및 소스 비트라인들에 인가되는 전압들을 제어한다. 소스 비트라인들이 비트라인들 및 워드라인들과 함께 개별적으로 선택될 수 있기 때문에, 각 메모리 셀들을 선택하고, 프로그램하며, 판독 또는 소거할 수 있게 된다. 예를 들어, WL2, 비트라인 2 및 소스 비트라인 2에 적절한 전압들을 인가함으로써, 트랜지스터(T2,2)가 프로그램, 판독 또는 소거될 수 있게 된다.
도 9는 메모리 디바이스의 일부분(900)의 레이아웃으로서, 소스 비트라인에연결된 로우 내의 다수의 메모리 셀들의 소스들을 도시한다. 메모리 디바이스의 일부분(900)은 세 개의 비트라인들(비트라인 2 내지 비트라인 4)을 교차하는 네 개의 워드라인들(WL2내지 WL5)을 도시한다. 상기 설명한 바와 같이, 워드라인들과 비트라인들의 교차점들에는 트랜지스터들이 형성된다. 트랜지스터들은 Tn,m으로 표시되며, 여기서 m은 로우 (워드라인) 수이고 n은 칼럼 (비트라인) 수이다. 예를 들어, WL2과 비트라인 2의 교차점에는, T2,2로 표시된 트랜지스터가 형성된다. 드레인 컨택들(902, 904, 906, 908, 910, 912, 914 및 918)이 도시된다. 소스 영역(S)이 각 트랜지스터에 대하여 형성된다. 예를 들어, 소스 영역(914)이 트랜지스터(T2,2)에 대하여 형성된다. 트랜지스터들(T2,2, T3,2, T4,2, T2,3, T3,3및 T4,3)의 소스들이 소스 컨택 라인(920)에 연결되며, 트랜지스터들(T2,4, T3,4, T4,4, T2,5, T3,5및 T4,5)의 소스들이 소스 컨택 라인(922)에 연결된다. 소스 컨택 라인들(920 및 922)은 소스 컨택들(924 및 926)을 통하여 소스 비트라인 1에 연결된다. 소스 컨택 라인들(920 및 922)의 형성 방법은 상기에서 도 8을 참조하여 설명되었다. 반도체 제조 분야에 공지된 바와 같이, 소스 컨택들(924 및 926)은, 가령 한 금속층 내의 구조들과 다른 금속층 내의 구조들을 연결하는 비아들과 같은 구조들이다. 비트라인 및 소스 비트라인은 비트라인 구동기(602)(도 6)에 연결되며, 이 비트라인 구동기(602)는 비트라인들 및 소스 비트라인들에 인가되는 전압들을 제어한다. 그러나, 워드라인 내에 단지 세 개의 교차점들(이에 따라 단지 세 개의 트랜지스터들) 만이 도시되었지만, 소스 컨택 라인들(920 및 922)에 연결된 소스들을 갖는 워드라인 상에 모든 수의 트랜지스터들이 있을 수도 있다는 것을 유념하자. 상기 설명한 바와 같이, 공통 소스를 갖는 워드라인 상의 트랜지스터들의 수는 일 바이트, 16 비트 워드, 32 비트 워드 또는 다른 모든 수의 트랜지스터들이 될 수 있다. 워드라인 구동기(604)(도 6)가 선택된 워드라인에 적절한 전압을 인가하는 동시에, 비트라인 구동기가 선택된 소스 비트라인 및 선택된 비트라인들에 적절한 전압들을 인가하기 때문에, 가령 소스 컨택 라인들(920 및 922)과 같은 적절한 소스 컨택 라인에 부착된 다수의 트랜지스터들이, 종래 기술의 디바이스들에서 처럼 전체 메모리 디바이스드을 소거하지 않으면서, 소거될 수 있게 된다.
요컨대, 상기 메모리 디바이스들의 결과들 및 장점들이 더 완전하게 구현될 수 있게 된다. 상기 설명된 디바이스들은, 일 실시예에서는 메모리 디바이스의 비트 대 비트 소거를 허용하고, 다른 실시예들에서는 다수-비트 워드들의 소거를 허용하는 플래시 메모리 디바이스드을 제공한다.
본 발명의 바람직한 실시예들에 대한 상기의 설명은 단지 예시적인 목적으로 제시된 것이다. 본 발명은 개시된 형태에 한정되지 않는다. 상기 개시된 본 발명의 원리 내에서 많은 변경들 및 변형들이 이루어질 수 있다. 상기 선택된 실시예들은 본 발명의 원리들 및 실질적인 적용에 대한 최상의 실례를 제공함으로써, 당업자들이 다양한 실시예들에서, 특정한 이용에 적절하도록 다양하게 변형하면서 본 발명을 이용할 수 있게 한다. 이러한 모든 변형들은 이들이 공정하고, 합법적으로, 그리고 정당하게 권리가 부여되는 범위에 의거하여 해석될 때, 첨부된 청구항들에 의해 규정되는 본 발명의 범위 내에 포함된다.

Claims (12)

  1. 선택된 메모리 셀들의 비트 대 비트 소거를 허용하는 1-트랜지스터 메모리 셀들을 갖는 메모리 디바이스로서,
    각각 로우들 및 칼럼들의 어레이 내에 연결된 드레인, 소스, 플로팅 게이트 및 제어 게이트를 갖는 다수의 1-트랜지스터 메모리 셀들과, 여기서 상기 로우 내의 상기 메모리 셀들의 제어 게이트들은 각 워드라인에 연결되고, 상기 칼럼 내의 상기 메모리 셀들의 드레인들은 각 비트라인에 연결되며; 그리고
    각 소스 비트라인에 연결된 상기 칼럼 내의 상기 메모리 셀들의 소스들을 포함하는 것을 특징으로 하는 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 비트라인들 및 상기 소스 비트라인들에 연결된 비트라인 구동기와; 그리고
    상기 워드라인들에 연결된 워드라인 구동기를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  3. 제 2 항에 있어서, 상기 비트라인 구동기 및 상기 워드라인 구동기에 파워를 공급하는 파워원을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  4. 제 3 항에 있어서, 상기 파워원의 출력과, 상기 비트라인 구동기의 출력과, 그리고 상기 워드라인 구동기의 출력을 제어하는 제어기를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  5. 선택된 다수-비트 워드의 소거를 허용하는 1-트랜지스터 메모리 셀들을 갖는 메모리 디바이스로서,
    각각 로우들 및 칼럼들의 어레이 내에 연결된 드레인, 소스, 플로팅 게이트 및 제어 게이트를 갖는 다수의 1-트랜지스터 메모리 셀들과, 여기서 상기 로우 내의 상기 메모리 셀들의 제어 게이트들은 각 워드라인에 연결되고, 상기 칼럼 내의 상기 메모리 셀들의 드레인들은 각 비트라인에 연결되며;
    소스 비트라인에 연결된 상기 다수-비트 워드들의 칼럼을 형성하는 소스 컨택 라인들과; 그리고
    상기 소스 컨택 라인들에 연결된 상기 다수-비트 워드들을 형성하는 상기 로우들 내의 메모리 셀들의 소스들을 포함하는 것을 특징으로 하는 메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 비트라인들 및 상기 소스 비트라인들에 연결된 비트라인 구동기와; 그리고
    상기 워드라인들에 연결된 워드라인 구동기를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  7. 제 6 항에 있어서, 상기 비트라인 구동기 및 상기 워드라인 구동기에 파워를 공급하는 파워원을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  8. 제 7 항에 있어서, 상기 파워원의 출력과, 상기 비트라인 구동기의 출력과, 그리고 상기 워드라인 구동기의 출력을 제어하는 제어기를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  9. 제 8 항에 있어서, 상기 다수-비트 워드들은 8비트를 갖는 워드인 것을 특징으로 하는 메모리 디바이스.
  10. 제 8 항에 있어서, 상기 다수-비트 워드들은 16비트를 갖는 워드인 것을 특징으로 하는 메모리 디바이스.
  11. 제 8 항에 있어서, 상기 다수-비트 워드들은 32비트를 갖는 워드인 것을 특징으로 하는 메모리 디바이스.
  12. 제 8 항에 있어서, 상기 다수-비트 워드들은 64비트를 갖는 워드인 것을 특징으로 하는 메모리 디바이스.
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