JP4646636B2 - 半導体装置 - Google Patents
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Description
アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第202頁から第203頁(2002年)(2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 202-203.) アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト、第923頁から第926頁(2002年)(2002 IEEE International Electron Devices Meeting, Technical Digest, pp. 923-926.) ノンボラタイル・セミコンダクタ・メモリ・ワークショップ、ダイジェスト・オブ・テクニカル・ペーパーズ、第91頁から第92頁(2003年)(2003 Non-Volatile Semiconductor Memory Workshop, Digest of Technical Papers, pp. 91-92.)
続いて、メモリブロック100について図5を用いて詳細に説明する。メモリアレイARRAYは、複数のワード線WLと複数のビット線BLより構成されており、ワード線WLとビット線BLの交点にメモリセルCELLが接続されている。各メモリセルCELLは、メモリセルCELL00で例示されているようにノードN1でワード線と、ノードN2でビット線と、ノードN3で接地電位と接続されている。各メモリセルCELLの詳細を図6に示す。メモリセルの夫々は、Nチャネル型MOSトランジスタMN00と記憶素子であるPCM00で構成されている。記憶素子PCM00は、たとえば相変化素子と呼ばれる素子であり、例えば、結晶状態では1KΩ〜10KΩ程度の低い抵抗で、アモルファス状態では100KΩ以上の高い抵抗であることを特徴とする素子である。また、記憶素子PCM00は、記憶素子に加える温度でその状態が変化させることができる。具体的には、高い温度を記憶素子に加えることによりアモルファス状態となり、低い温度を加えることにより結晶状態となる。記憶素子PCM00がアモルファス状態となるか、結晶状態となるかは、記憶素子PCM00に流す電流値、及び、記憶素子PCM00に電流を流す時間を変更することにより、記憶素子PCM00の状態が変更される。記憶素子PCM00は、特に制限されないが、カルコゲナイド材料と呼ばれる相変化材料が用いられる。カルゴゲナイド材料としては、GeSbTe(ゲルマニウム・アンチモン・テルル)やZeTn(ジンク・テルル)等がある。Nチャネル型MOSトランジスタMN00のゲート電極には、ノード1N1を介してワード線WL0が接続され、Nチャネル型MOSトランジスタを選択状態ではオン状態に、非選択状態ではオフ状態となるように制御する。また、本実施例のメモリセルは、記憶素子PCM00の抵抗値、言い換えれば、ビット線とソース線に流れる電流値の大小により情報を読み出す。従って、(a)に示すように相変化素子PCM00の一方の端子がノードN3を介して接地電位に接続されても、(b)に示すようにPCM00の一方の端子がノードN2を介してビット線に接続されてもよい。(b)に示すメモリセルを用いると、Nチャネル型MOSトランジスタのソース電極が接地電位に直接接続されるため、NチャネルMOSトランジスタのゲート電極とソース電極の電圧が大きくなり(a)のメモリセルと比較して大きい電流を得ることが可能となる。なお、本明細書では、特に言及しない限り、(a)に示されるメモリセルを用いる。
図10は、図2におけるメモリブロック100の他の実施例を説明する図である。図10におけるメモリブロック100は、図5のメモリブロックと比較して、メモリセルの第3ノードを接地電位とするのではなく、ソース線SLに接続している。また、各ソース線SLには、ソースドライバ回路が接続されており、電位を制御することが可能な構成としている。また、ソース線は、ワード線単位での制御を行うためワード線が延在する方向と同じ方向に延在している。ソースドライバ回路は、アンド回路AND0から構成されており、デコーダ回路ADECのデータと制御信号RSによりソース線SLを制御することが可能である。書込み回路は、インバータCIVN1,3,5,7で構成される。また、ソース線に接続されるメモリセルの数は、ビット線に接続されるメモリセルの数より多くされる。これにより、ビット線は、負荷が軽くなり高速に動作させることが可能となる。
次に、図2におけるメモリブロック100の他の実施例を図12を用いて説明する。上述のように最小加工寸法のMOSトランジスタを用いて得られる電流を大きくすることでリセット電流を得ることができる。しかし、しきい値電圧を低くすると、非選択状態であってもMOSトランジスタのリーク電流が大きくなり、リーク電流が読み出し動作時にビット線に流れ込むことでノイズとして無視出来なくなる場合がある。また、故意にメモリセルに用いられるMOSトランジスタのしきい値電圧を小さくしなくとも、MOSトランジスタの微細化により、サブスレッショルド電流等のリーク電流が発生し、ノイズとして無視できない場合がある。
続いて、図2に示されるメモリブロック100の他の実施例を図16を用いて説明する。相変化素子は、与えられる温度により抵抗値が変化する特性をもつ。従って、相変化素子に情報を記憶させた場合、情報を書換える必要がないがリード時にも電流が流れるため熱が発生し、情報が破壊される恐れがある。これは、リード時(ベリファイリード時を含む)に素早くビット線をディスチャージすることにより情報破壊を防止することができる。しかし、ビット線に付加された容量等によっては、素早くディスチャージできない可能性がある。
更に図19を用いて図2に用いられるメモリブロック100の他の実施例を説明する。相変化素子を記憶素子に使用した場合、上述したようにセット動作時からリセット動作時への遷移時、リセット動作終了時及びリード動作時(ベリファイリード動作時を含む)に、ビット線又はソース線の遷移時間に制約がある。具体的には、セット動作時からリセット動作の遷移時では、ソース線SL0の遷移が速すぎると素子がアモルファス化してしまい抵抗値が上がってしまうため、少なくとも5ナノ秒以上かけて遷移させる必要がある。次に、リセット動作終了時には、記憶素子がアモルファス化しないために、ビット線BL0を‘L’から‘H’に素早く遷移させることにより素子に印加される電圧を急激に下げて急冷する必要がある。更に、リード動作時には、素早く(例えば数ナノ秒)ディスチャージすることにより発生する熱量が制限し、記憶素子PCM02の結晶構造を変化させず、データ破壊を防ぐ必要がある。即ち、ソース線の遷移は、時間をかけ、ビット線の遷移は、急速に行う必要がある。
次に、図20から図22を用いて、ワードドライバ回路WDRとソースドライバ回路SDRのレイアウトについて説明する。図20は、ワードドライバ回路WDRとソースドライバ回路SDRのレイアウトを示す第1の例である。ワードドライバ回路WDRとソースドライバ回路SDRは、ワード線WL、ビット線BL、メモリセルCELLを含むメモリアレイARRAYの1辺に沿って配置されている。このように配置することにより、レイアウトがシンプルになりサイズ変更がしやすくなる。なお、図では、一つのメモリアレイARRAYのみを記載しているが、ワードドライバ回路WDRとソースドライバ回路SDRをワードドライバ回路WDR、ソースドライバ回路SDRの両側にあるメモリアレイARRAYで共有してもよい。共有することにより一つのソース線に接続されるメモリセルの数を増やすことができ、セット時からリセット時に遷移する際にゆっくりと遷移することになり、誤書き込みを防止することが可能となる。
次に、実施例1で説明したシステムLSI(10)の別の実施例であるシステムLSI(20)を図23を用いて説明する。シリコン基板上には,実施例1に示すシステムLSI10に加えて、1次キャッシュまたはオンチップRAMとして使用されるメモリSRAMが形成されている。メモリブロック100の詳細は、既に説明した各実施例を適用することが可能である。メモリSRAMは、中央処理装置CPUの動作周波数に対してメモリブロック100の動作周波数が遅い場合、バッファとして用いられる。このようにバッファとして用いることにより動作周波数の違いを吸収でき、中央処理装置CPUを高速に動作させることが可能となる。例えば、メモリブロック100に中央処理装置が処理すべきプログラムを格納している場合、1つメモリアクセスで2命令をメモリSRAMに転送することで動作周波数の違いを吸収することが可能である。
MOSトランジスタは、酸化膜が薄いほどゲート長を短くでき、面積を小さくすることが可能である。従ってメモリセルサイズを小さくするためには、セルトランジスタは、薄い酸化膜を使うことが望ましい。ここで、薄い酸化膜とは例えば3nmの厚さであり、ゲート耐圧の観点から印加できる電圧は、1.2V程度となる。しかし、素子の書き込みにはこれより高い電圧、例えば2.4V程度が必要な場合がある。本実施例では薄膜のMOSトランジスタを用いて高電圧を使って書き込みを行なう場合について図25を用いて説明する。図16と相違する主な点は、次の通りである。
相変化素子を記憶素子に使用した場合、読出し時にも電流が流れるため素子が発熱し、連続して同一素子の読み出しを行った場合には、リセット状態の素子がセットしてしまう読出しディスターブが問題となる。セット状態の素子をリセットするにはかなりのエネルギーが必要となりほとんど問題とはならない。
薄膜MOSを使っても、限られた時間であれば耐圧以上の電圧をMOSに印加することができる。本実施例ではこの特性を使って薄膜のMOSトランジスタを用いて高電圧で書き込みを行なう場合について、図30を用いて説明する。図25と相違する主な点は、次の通りである。
Claims (12)
- 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルを有するメモリブロックと、
外部端子に接続される入出力回路とを有し、
前記メモリブロック及び前記入出力回路は一つの半導体基板上に形成され、
前記複数のメモリセルの夫々は、第1MOSトランジスタと、記憶素子と、前記第1MOSトランジスタのゲートが接続される第1ノードと、前記第1MOSトランジスタのソース・ドレイン経路と前記記憶素子とが間に接続される第2及び第3ノードとを有し、
前記記憶素子は、与えられる電流値の相違より抵抗値が変化する相変化素子であり、
前記第1ノードは、前記複数のワード線のうち対応する1本に接続され、
前記第2ノードは、前記複数のビット線のうち対応する1本に接続され、
前記入出力回路は、前記外部端子に接続される第2MOSトランジスタを有し、
前記第1MOSトランジスタのしきい値電圧の絶対値は、前記第2MOSトランジスタのしきい値電圧の絶対値より小さく、
前記メモリセルからのデータの読み出し時には、前記ビット線の電圧を下げて読み出しを行う構成であり、
前記メモリセルからのデータの読み出し時には、前記ワード線をオンしてから前記ビット線をプリチャージし、当該データを読み出し、当該ビット線をディスチャージし、当該ワード線をオフする順序で動作することにより、前記メモリセルに電圧が印加される時間を短くすることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記一つの半導体基板上に形成される中央処理装置をさらに有し、
前記中央処理装置は、第3MOSトランジスタを有し、
前記第1MOSトランジスタのしきい値電圧は、前記中央処理装置に用いられる第3MOSトランジスタのしきい値電圧の絶対値より小さく、
前記中央処理装置に用いられる第3MOSトランジスタのしきい値電圧は、前記第2MOSトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記中央処理装置及び前記メモリセルに供給される電圧は、前記入出力回路に供給される電圧より小さく、
前記第1MOSトランジスタの酸化膜厚及び前記第3MOSトランジスタの酸化膜厚は、前記第2MOSトランジスタの酸化膜厚より薄いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2MOSトランジスタの酸化膜厚は、前記第1MOSトランジスタの酸化膜厚より厚いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数のワード線の夫々に接続されるワードドライバをさらに有し、
前記ワードドライバは、前記複数のワード線のうち対応するメモリセルが待機状態又は非選択の場合は、負の第1電位を供給することを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記複数のメモリセルの夫々の前記第3ノードに接続される複数のソース線と、
前記複数のソース線のそれぞれに接続される複数のソースドライバとをさらに有し、
前記ソースドライバは、前記複数のソース線のうち対応するメモリセルに第1情報を書き込むソース線に、接地電位よりも大きい第2電位を供給し、対応するメモリセルが待機状態又は非選択状態のソース線に、接地電位よりも大きく前記第2電位よりも小さい第3電位を供給することを特徴とする半導体装置。 - 請求項1又は5に記載の半導体装置において、
前記複数のメモリセルの夫々の前記第3ノードに接続される複数のソース線と、
前記複数のソース線のそれぞれに接続される複数のソースドライバとをさらに有し、
前記複数のメモリセルのうちいずれか一つに、第1情報を書き込む場合と前記第1情報とは異なる第2情報を書き込む場合とで、前記第1MOSトランジスタのソース・ドレイン経路に流れる電流の向きを変化させることを特徴とする半導体装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルを有するメモリアレイと、
前記複数のワード線の夫々に接続される複数のワードドライバ回路とを有し、
前記複数のメモリセルの夫々は、第1MOSトランジスタと、記憶素子と、前記第1MOSトランジスタのゲートが接続される第1ノードと、前記第1MOSトランジスタのソース・ドレイン経路と前記記憶素子とが間に接続される第2及び第3ノードとを有し、
前記記憶素子は、与えられる電流値の相違より抵抗値が変化する相変化素子であり、
前記第1ノードは、前記複数のワード線のうち対応する1本に接続され、
前記第2ノードは、前記複数のビット線のうち対応する1本に接続され、
前記複数のワードドライバ回路は、前記複数のワード線のうち対応するメモリセルが非選択の場合は、負の第1電圧を供給し、
前記メモリセルからのデータの読み出し時には、前記ビット線の電圧を下げて読み出しを行う構成であり、
前記メモリセルからのデータの読み出し時には、前記ワード線をオンしてから前記ビット線をプリチャージし、当該データを読み出し、当該ビット線をディスチャージし、当該ワード線をオフする順序で動作することにより、前記メモリセルに電圧が印加される時間を短くすることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記複数のメモリセルの夫々の前記第3ノードに接続される複数のソース線と、
前記複数のソース線のそれぞれに接続される複数のソースドライバとをさらに有し、
前記ソースドライバは、前記複数のソース線のうち待機状態又は非選択状態のソース線に、接地電位よりも大きく電源電位よりも小さい第2電位を供給することを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記複数のメモリセルの夫々の前記第3ノードに接続される複数のソース線と、
前記複数のソース線のそれぞれに接続される複数のソースドライバとをさらに有し、
前記複数のメモリセルのうちいずれか一つに、第1情報を書き込む場合と前記第1情報とは異なる第2情報を書き込む場合とで、前記第1MOSトランジスタのソース・ドレイン経路に流れる電流の向きを変化させることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ビット線をメモリバンクに分割して階層化した構成であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記メモリセルへのデータの書き込み時用の回路として、メモリバンクに分割せずにグローバルな書き込み回路を設けた構成であることを特徴とする半導体装置。
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