JP5127665B2

JP5127665B2 - 半導体記憶装置

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Inventors: 洋前嶋
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Description

本発明は、半導体記憶装置に関し、特に半導体基板上にメモリセルアレイを積層した構造を有する半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。

半導体基板上に設けられたメモリセルアレイに対し、データを書き込むセット動作、データを消去するリセット動作及びデータを読み出すリード動作を実行する際には、一定の処理時間が必要とされる。セット動作、リセット動作及びリード動作時の抵抗変化メモリ装置の処理を高速化させるためには、メモリセルアレイ内で同時に動作させるメモリセル数を増やす必要がある。しかし、同時に動作させるメモリセル数が多いほど、メモリセルアレイ内の配線の寄生抵抗による電圧降下が大きくなる。この電圧降下によって、メモリセルに十分な電圧・電流をかけることができず、所望のメモリセルに対する動作が実行されないおそれがある。
特表２００５−５２２０４５号公報

本発明は、多数のメモリセルに対して、確実にセット動作、リセット動作及びリード動作を実行することのできる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、前記第１配線及び前記第２配線を選択駆動する制御回路とを備え、前記制御回路により前記第１配線及び前記第２配線の交差部に配置された選択メモリセルに所定の電位差をかける際に、複数のアドレス信号のうちの一の前記アドレス信号により指定されて同時に選択駆動される複数の前記第１配線は、前記メモリセルアレイ内で分散して配置されていることを特徴とする。

本発明によれば、多数のメモリセルに対して、確実にセット動作、リセット動作及びリード動作を実行することのできる半導体記憶装置を提供することができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。

図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。

図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図２は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向（図２に示すｙ方向）、及びワード線ＷＬの長手方向（図２に示すｘ方向）にそれぞれ複数個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

本実施の形態に係る抵抗変化メモリ装置のセット動作について、図２を参照して説明する。図２には、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣは、ＭＣ１１であるとして説明を行う。

選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ１０、ＢＬ１１は、“Ｌ”状態（本実施の形態ではＶｓｓ＝０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（Ｖｓｓ＝０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れる。選択メモリセルＭＣ１１に電位差ＶＳＥＴが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

次に、抵抗変化メモリ装置のリセット動作について、図３を参照して説明する。図３は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。図３において、図２と同様の構成を有する箇所については、同一の符号を付すことによりその説明を省略する。図３に示すメモリセルアレイＭＡは、図２に示すメモリセルアレイＭＡと同様の構成を有するが、図３においてはワード線ＷＬ００、ＷＬ０２、ＷＬ０３の構成を省略して図示している。

図３には、メモリセルＭＣのリセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧及び電流の状態が示されている。ここで、リセット動作により並列に（同時に）データが消去される選択メモリセルＭＣは、メモリセルＭＣ１０〜ＭＣ１３の４つであるとして説明を行う。

リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ビット線ＢＬ００〜ＢＬ１１は、“Ｈ”状態（本実施の形態では電圧ＶＲＥＳＥＴ）に駆動される。また、リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。ここで、選択メモリセルＭＣ１０〜ＭＣ１３に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（例えば、電圧ＶＲＥＳＥＴ）である。そして、ビット線ＢＬ００〜ＢＬ１１に印加されているリセット電圧ＶＲＥＳＥＴは、メモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させることのできる基準電圧である。

選択ビット線ＢＬ００〜ＢＬ１１への電圧印加により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。各メモリセルＭＣには、それぞれリセット動作を実行するこのとできるリセット電流ＩＲＥＳＥＴが流れる。ワード線ＷＬ０１に流れる電流ＩＡＬＬは、リセット動作が並列に実行されるＮ個（本実施の形態では４個）のメモリセルＭＣに流れるリセット電流ＩＲＥＳＥＴの総計なのでＮ＊ＩＲＥＳＥＴとなる。

ビット線ＢＬ００〜ＢＬ１１に印加されたリセット電圧ＶＲＥＳＥＴ及びリセット電流ＩＲＥＳＥＴにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。

ここで、ビット線ＢＬの寄生抵抗ＰＲｂ及びワード線ＷＬの寄生抵抗ＰＲｗによる電圧降下について考える。ビット線ＢＬの寄生抵抗ＰＲｂ（抵抗値Ｒｂ）による電圧降下は、抵抗値Ｒｂと流れる電流ＩＲＥＳＥＴとの積により求まる。ビット線ＢＬの寄生抵抗ＰＲｂによる電圧降下は、ＩＲＥＳＥＴ＊Ｒｂとなる。また、ワード線ＷＬの寄生抵抗ＰＲｗ（抵抗値Ｒｗ）による電圧降下は、抵抗値Ｒｗと流れる電流ＩＡＬＬとの積により求まる。ワード線ＷＬの寄生抵抗ＰＲｗによる電圧降下は、Ｎ＊ＩＲＥＳＥＴ＊Ｒｗとなる。よって、メモリセルＭＣにリセット電圧を印加する際の電圧降下の値は、ＩＲＥＳＥＴ＊（Ｎ＊Ｒｗ＋Ｒｂ）となる。

ビット線ＢＬに印加したリセット電圧ＶＲＥＳＥＴが、ビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗにより電圧降下すると、メモリセルＭＣに十分なリセット電圧ＶＲＥＳＥＴを印加することができない。その場合、メモリセル１０〜ＭＣ１３に対するリセット動作が実行することができないおそれがある。

特に、リセット動作が実行される複数のメモリセルＭＣがワード線ＷＬの一端の側に集中し、複数のメモリセルＭＣとワード線の他端の側にあるワード線コンタクト７との距離が長くなると、ワード線ＷＬの寄生抵抗ＰＲｗの抵抗値Ｒｗが大きくなる。上述のように、リセット動作時の電圧降下では、ワード線ＷＬの寄生抵抗ＰＲｗは、電流ＩＡＬＬ（＝Ｎ＊ＩＲＥＳＥＴ）との積がとられる。メモリセルアレイＭＡ内で同時に動作させるメモリセル数（Ｎ）を増やし、抵抗変化メモリ装置の処理を高速化させようとすると、ワード線ＷＬの寄生抵抗ＰＲｗによる電圧降下が大きくなる。そのため、ワード線ＷＬの寄生抵抗ＰＲｗによる電圧降下の値を抑える必要がある。

次に、本実施の形態に係る抵抗変化メモリ装置のメモリセルアレイＭＡにおけるリセット動作について、図４を参照して説明する。図４は、リセット動作時において、同時にリセット動作が実行されるメモリセルＭＣのメモリセルアレイＭＡ内の位置を示す図である。図４において、黒丸はリセット動作が実行されるメモリセルＭＣを示し、白丸はリセット動作が実行されるメモリセルＭＣと同一のワード線ＷＬ上の非選択のメモリセルＭＣを示す。

図４のメモリセルアレイＭＡには、例えば３２本のビット線ＢＬｙ＜１：０＞（ｙ＝＜１５：０＞）及び４本のワード線ＷＬ００〜ＷＬ０３が示されている。ビット線ＢＬ及びワード線ＷＬの交差部には、それぞれ上述のようにメモリセルＭＣが配置されている。

図４において、２本のビット線ＢＬからなるビット線群（例えば、ビット線群ＢＬ０＜１：０＞）は、１つのカラムスイッチ２０に接続されている。また、１つのカラムスイッチ２０には、それぞれ一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１５：０＞）が接続されている。このカラム選択線ＣＳＬｙ、ＣＳＬｂｙによりカラムスイッチ２０が選択駆動され、カラムスイッチ２０はビット線群ＢＬｙ＜１：０＞を後述するローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞に接続し、選択駆動できるようにする。駆動されるビット線ＢＬは、複数（ここでは８通り）のカラムアドレス信号ＣＡ７〜ＣＡ０により指定される。本実施の形態において、１つのカラムアドレス信号ＣＡにより同時に選択駆動されるビット線は４本であるとして説明を行う。

本実施の形態において、複数のカラムアドレス信号ＣＡ７〜ＣＡ０のうちの一のカラムアドレス信号（例えば、カラムアドレス信号ＣＡ７）により指定される４本のビット線ＢＬは、メモリセルアレイＭＡ内で分散するように配置されている。

具体的には、カラムアドレス信号ＣＡ０〜ＣＡ７の１つにより同時に選択駆動される４本のビット線ＢＬは、２本ずつの２組に分けられる。そして、その２組のビット線ＢＬは、メモリセルアレイＭＡ中で互いに一定の距離だけ離間した位置に配置されている。

例えば、カラムアドレス信号ＣＡ７により指定される４本のビット線ＢＬのうちのある２本の組（ビット線ＢＬ０＜１：０＞）は、カラム選択線ＣＳＬ０、ＣＳＬｂ０が接続されたカラムスイッチ２０に接続するように配置されている。また、カラムアドレス信号ＣＡ７により指定される４本のビット線ＢＬのうちの残りの２本の組（ビット線ＢＬ８＜１：０＞）は、カラム選択線ＣＳＬ８、ＣＳＬｂ８が接続されたカラムスイッチ２０に接続するように配置されている。これにより、カラムアドレス信号ＣＡ７によって同時に選択駆動される４本のビット線ＢＬのうちの２本ずつの組は、それぞれメモリセルアレイＭＡ中で互いに一定の距離だけ離間した位置に配置されることとなる。

また、カラムアドレス信号ＣＡ６により指定される４本のビット線ＢＬのうちの２本ずつの組は、カラム選択線ＣＳＬ１、ＣＳＬｂ１が接続されたカラムスイッチ２０、又はカラム選択線ＣＳＬ９、ＣＳＬｂ９が接続されたカラムスイッチ２０にそれぞれ接続するように配置されている。これにより、カラムアドレス信号ＣＡ６によって同時に選択駆動される４本のビット線ＢＬのうちの２本ずつの組は、それぞれメモリセルアレイＭＡ中で互いに一定の距離だけ離間した位置に配置されることとなる。ここで、カラムアドレス信号ＣＡ７又はＣＡ６によって同時に選択駆動される４本のビット線ＢＬのうちの２本ずつの組がそれぞれ離間している距離は略等しい。

同様に、カラムアドレス信号ＣＡ５〜ＣＡ０によりそれぞれ指定される２本ずつのビット線ＢＬの組が、それぞれ異なるカラム選択線が接続されたカラムスイッチ２０に接続するように配置されている。そのため、カラムアドレス信号ＣＡ５〜ＣＡ０によって同時に選択駆動される４本のビット線ＢＬのうちの２本ずつの組は、それぞれメモリセルアレイＭＡ中で互いに一定の距離だけ離間した位置に配置されることとなる。

また、複数のカラムアドレス信号ＣＡ７〜ＣＡ０のうちの１つにより指定される４本のビット線ＢＬのうち、２本ずつのビット線ＢＬの組が、メモリセルアレイＭＡの端から順に並べて配置されている。そして、複数のカラムアドレス信号ＣＡ７〜ＣＡ０に基づきメモリセルアレイＭＡの端から並べられた２本ずつのビット線ＢＬの配置が繰り返すように、残りの２本ずつのビット線ＢＬの組が、メモリセルアレイＭＡに並べて配置される。これにより、異なる複数のアドレス信号ＣＡ７〜ＣＡ０により指定されるビット線ＢＬの並びがメモリセルアレイＭＡ内で繰り返すように配置される。換言すると、複数のアドレス信号ＣＡ７〜ＣＡ０により指定されるビット線ＢＬの配置が並進対称となるように、ビット線ＢＬはメモリセルアレイＭＡ内で分散して配置されている。

このように構成された抵抗変化メモリ装置におけるリセット動作について説明する。同時にリセット動作が実行される４つのメモリセルＭＣは、カラムアドレス信号ＣＡ（例えば、カラムアドレス信号ＣＡ７）により指定される。カラムアドレス信号ＣＡ７により、カラム選択線ＣＳＬ０、ＣＳＬｂ０及びカラム選択線ＣＳＬ８、ＣＳＬｂ８が選択駆動され、２つのカラムスイッチ２０が選択される。カラムスイッチ２０は、ビット線群ＢＬ０＜１：０＞及びＢＬ８＜１：０＞の４本のビット線にリセット電圧ＶＲＥＳＥＴを印加する。また、リセット動作時に、選択ワード線ＷＬ０１は、電圧Ｖｓｓ＝０Ｖに駆動され、非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、電圧ＶＲＥＳＥＴに駆動される。

図４に黒丸で示す選択メモリセルには、電圧ＶＲＥＳＥＴが印加され、リセット動作が実行される。一方、図４に白丸で示すメモリセルは、カラムスイッチ２０がカラム選択線ＣＳＬ１、ＣＳＬｂ１及びカラム選択線ＣＳＬ９、ＣＳＬｂ９により選択駆動されていないため、ビット線ＢＬにリセット電圧ＶＲＥＳＥＴが印加されない。そのため、白丸で示すメモリセルＭＣにはリセット動作は実行されない。また、その他のビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルＭＣも、ビット線ＢＬ及びワード線ＷＬが選択駆動されていないため、リセット動作は実行されない。

次に、このようにしてリセット動作が実行された場合における、ビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗによる電圧降下について図５を参照して説明する。図５は、リセット動作時におけるビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗを示した図である。

ビット線ＢＬの寄生抵抗ＰＲｂ（抵抗値Ｒｂ）による電圧降下は、抵抗値Ｒｂと流れる電流ＩＲＥＳＥＴとの積により求まる。ビット線ＢＬの寄生抵抗ＰＲｂによる電圧降下は、ＩＲＥＳＥＴ＊Ｒｂとなる。

ここで、リセット動作が実行されるメモリセルＭＣは、図４に示すようにワード線ＷＬの端部近傍と、中央付近とに分散している。この場合、ワード線ＷＬの寄生抵抗ＰＲｗは、２つの寄生抵抗ＰＲｗ１、ＰＲｗ２（抵抗値Ｒｗ／２）と考えることができる。ここで、寄生抵抗ＰＲｗ１に流れる電流は、同時にリセット動作が実行されるＮ個のうち、半分のメモリセルＭＣに流れるリセット電流ＩＲＥＳＥＴの合計なので、電流量はＮ／２＊ＩＲＥＳＥＴとなる。ワード線ＷＬの寄生抵抗ＰＲｗ１（抵抗値Ｒｗ／２）による電圧降下は、抵抗値Ｒｗ／２と流れる電流Ｎ／２＊ＩＲＥＳＥＴとの積により求まる。寄生抵抗ＰＲｗ１による電圧降下は、Ｎ／４＊ＩＲＥＳＥＴ＊Ｒｗとなる。

また、ワード線ＷＬの寄生抵抗ＰＲｗ２（抵抗値Ｒｗ／２）による電圧降下は、抵抗値Ｒｗ／２と流れる電流Ｎ＊ＩＲＥＳＥＴとの積により求まる。寄生抵抗ＰＲｗ２による電圧降下は、Ｎ／２＊ＩＲＥＳＥＴ＊Ｒｗとなる。ワード線全体の寄生抵抗ＰＲｗによる電圧降下の値は、３／４＊Ｎ＊ＩＲＥＳＥＴ＊Ｒｗとなる。

よって、メモリセルＭＣにリセット電圧を印加する際の電圧降下の値は、ＩＲＥＳＥＴ＊（３／４＊Ｎ＊Ｒｗ＋Ｒｂ）となる。

一つのカラムアドレス信号ＣＡにより選択駆動されるビット線群ＢＬｙ＜１：０＞が隣接してメモリセルアレイＭＡ内に配置されている場合、図３に示すようにリセット動作を実行するメモリセルＭＣがワード線ＷＬの端部の側に集中することがある。この場合において、リセット動作を実行する際の電圧降下の値はＩＲＥＳＥＴ＊（Ｎ＊Ｒｗ＋Ｒｂ）となる。

これに対し、本実施の形態に係る抵抗変化メモリ装置において、１つのカラムアドレス信号ＣＡ７〜ＣＡ０により指定されるビット線ＢＬは、メモリセルアレイＭＡ内において分散して配置されている。そのため、電圧降下が最大になるカラムアドレス信号ＣＡ７により指定されるメモリセルＭＣのリセット動作時の電圧降下の値は、ＩＲＥＳＥＴ＊（３／４＊Ｎ＊Ｒｗ＋Ｒｂ）となり、リセット動作時の電圧降下の値が低減される。

本実施の形態において、１つのカラムアドレス信号ＣＡにおいて指定される４本のビット線ＢＬは、メモリセルアレイＭＡ内において分散して配置されている。すなわちビット線ＢＬは、一のカラムアドレス信号ＣＡにより指定されて同時に選択駆動される複数のビット線ＢＬの一部と、一のカラムアドレス信号ＣＡにより指定されて同時に選択駆動される複数のビット線ＢＬの残りの部分とが、メモリセルアレイＭＡ内において一定の距離だけ離間して配置されている。また、ビット線ＢＬは、異なるカラムアドレス信号により指定されるビット線ＢＬの並びがメモリセルアレイＭＡ内で繰り返すように配置されている。このようなビット線ＢＬの配置によれば、リセット動作を実行する際にビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗによる電圧降下の値を低減することができる。特に、同時にリセット動作が実行されるメモリセル数（Ｎ）とワード線ＷＬとに起因する電圧降下を低減することができる。

本実施の形態に係る抵抗変化メモリ装置において、同時に動作させるメモリセル数を増やしたとしても、配線抵抗の電圧降下により、メモリセルＭＣに印加するリセット電圧ＶＲＥＳＥＴが減少することを防ぐことができる。本実施の形態に係る抵抗変化メモリ装置は、多数のメモリセルに対して、確実にリセット動作を実行することができる。

［制御回路の構成］
次に、リセット動作時に、メモリセルアレイＭＡ内において分散して配置されたビット線ＢＬにリセット電圧ＶＲＥＳＥＴを印加する抵抗変化メモリ装置の回路構成について、図６〜図１４を参照して説明する。ここで、図６に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向に例えば２Ｋｂｉｔ（２０４８個）、ワード線ＷＬの長手方向に例えば５１２ｂｉｔの単位メモリセルＭＣが配置されている。これにより、１つのメモリセルアレイＭＡ内に１Ｍｂｉｔ（約１０^６個）の単位メモリセルＭＣが配置されている場合を例として説明する。図６は、抵抗変化メモリ装置のカラム制御回路及びロウ制御回路の配置例を示すブロック図である。

図６に示されるように、ロウ制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、カラム系周辺回路２４により構成される。

本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのロウデコーダ１０に接続される。ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。

書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、リセット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＲＥＳＥＴを供給する。また、ロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬに供給される電圧（ＶＲＥＳＥＴ）が印加される。

ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、２５６対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜２５５：０＞）のうち、複数の対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙを選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラムスイッチ２０に接続される。カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある２本のビット線ＢＬからなるビット線群ＢＬｙ＜１：０＞を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、ビット線ＢＬが選択駆動される。

センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞が接続されている。このローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞の２本ずつの組に分けられて、カラムスイッチ２０に接続される。一つのカラムスイッチにはローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞のいずれか一方の組が接続される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。ローカルデータ線ＬＤＱ＜３：０＞には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、リセット動作時において４本のローカルデータ線ＬＤＱ＜３：０＞に電圧ＶＲＥＳＥＴが供給される。センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１を介して、カラム電源線ドライバ２３が接続されている。

カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

次に、図７〜図１０を参照して、ロウ制御回路の構成を詳細に説明する。図７〜図１０は抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。

［ロウデコーダ１０の構成］
図６及び図７に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線群ＷＬｘ＜７：０＞が接続されており、このワード線群ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのロウデコーダ１０に接続されるワード線群ＷＬｘ＜７：０＞は、ワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。

図７に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなるトランジスタ対を８つ備えて構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線群ＷＬｘ＜７：０＞のいずれか１本に接続されている。

［メインロウデコーダ１１の構成］
図６及び図８に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置のワード線ＷＬは階層化構造を有している。メインロウデコーダ１１はプリデコーダである。一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図７のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図８に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。

図８に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。

また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。

［書き込み駆動線ドライバ１２の構成］
図６及び図９に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。

書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続される。論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＲＥＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。

［ロウ電源線ドライバ１３の構成］
図６及び図１０に示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続される。トランジスタＱＮ６のソースがＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。

また、ロウ電源線ドライバ１３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

次に、図１１〜図１４を参照して、カラム制御回路の構成を詳細に説明する。図１１〜図１４は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。

［カラムスイッチ２０の構成］
図６及び図１１に示されるように、カラムスイッチ２０には２５６対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜２５５：０＞）のいずれか一対及びローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞のいずれか一組が接続されている。ここで、同一のカラムアドレス信号ＣＡ（例えば図４のＣＡ７）により選択される２対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（図４のＣＳＬ０、ＣＳＬｂ０又はＣＳＬ８、ＣＳＬｂ８）のうち、一対（例えばＣＳＬ０、ＣＳＬｂ０）が接続されたカラムスイッチ２０にローカルデータ線ＬＤＱ＜１：０＞が接続される。また、他の対（例えばＣＳＬ８、ＣＳＬｂ８）が接続されたカラムスイッチ２０にローカルデータ線ＬＤＱ＜３：２＞が接続されるものとする。カラムスイッチ２０には、ビット線群ＢＬｙ＜１：０＞が接続されており、このビット線群ＢＬｙ＜１：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜１：０＞は２本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞は、ＬＤＱ０、ＬＤＱ１又はＬＤＱ２、ＬＤＱ３の２本ずつの組からなる配線である。

図１１に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなるトランジスタ対を２つ備えて構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞のいずれか１本が接続されている。また、トランジスタＱＮ１２のゲートにはカラム選択線ＣＳＬｂｙが接続され、ドレインは接地されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線群ＢＬｙ＜１：０＞のいずれか１本に接続されている。

［カラムデコーダ２１の構成］
図６及び図１２に示されるように、カラムデコーダ２１には２５６対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜２５５：０＞）、並びにカラムアドレス信号ＣＡが入力されるアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の２つのトランジスタ対（図１１のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は２本のビット線群ＢＬｙ＜１：０＞を選択駆動することができる。カラムデコーダ２１は、図１２に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙごとに有している。

図１２に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続される。

また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続される。

［センスアンプ／書き込みバッファ２２の構成］
図６及び図１３に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜３：０＞及びデータ入出力線ＩＯ＜３：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するようにリセット電圧ＶＲＥＳＥＴが印加されている。また、トランジスタＱＮ１５のソースは接地されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介して、ローカルデータ線ＬＤＱ＜３：０＞に接続されている。

次に、センスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜３：０＞に接続されている。

［カラム電源線ドライバ２３の構成］
図６及び図１４に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及び制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。

また、カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＳＥＴｏｎは、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

次に、このように構成された抵抗変化メモリ装置のリセット動作について説明する。まず、リセット動作時における抵抗変化メモリ装置のロウ制御回路の動作について、図６〜図１０を参照して説明する。図６に示すようにワード線ＷＬは階層化構造を有している。メインロウデコーダ１１及びロウデコーダ１０により選択駆動されるワード線群ＷＬｘ＜７：０＞には、書き込み駆動線ＷＤＲＶ＜７：０＞又はロウ電源線ＶＲｏｗに印加されている電圧が印加される。まず、ロウデコーダ１０に接続された書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗに対する電圧の印加動作について説明する。

［ロウ電源線ドライバ１３の動作］
リセット動作時には、ロウ電源線ドライバ１３において、トランジスタＱＰ５のゲートに供給されていた制御信号（ＲＥＳＥＴｏｎ信号）が“Ｌ”状態になり、トランジスタＱＰ５が導通する。ロウ電源線ドライバ１３は、リセット動作時にロウ電源線ＶＲｏｗを電圧ＶＲＥＳＥＴに駆動する。

［書き込み駆動線ドライバ１２の動作］
書き込み駆動線ドライバ１２の論理ゲートＧＡＴＥ２には、アドレス信号が入力される。このアドレス信号に基づき、論理ゲートＧＡＴＥ２は、アドレス信号に対応する一の書き込み駆動線（例えばＷＤＲＶ１）について、“Ｈ”信号を、対応しない他の書き込み駆動線について“Ｌ”信号をＣＭＯＳインバータＣＭＯＳ３の入力端子に供給する。アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ５を介して接地電圧Ｖｓｓ（例えば０Ｖ）が書き込み駆動線ＷＤＲＶ１に印加される。アドレス信号に対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ３を介してロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が書き込み駆動線ＷＤＲＶに印加される。

次に、メインロウデコーダ１１及びロウデコーダ１０によるメインワード線ＭＷＬｘ、ＭＷＬｂｘとワード線ＷＬｘ＜７：０＞の選択駆動動作について説明する。

［メインロウデコーダ１１の動作］
メインロウデコーダ１１の論理ゲートＧＡＴＥ１の入力端子にも、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ１は、ｘ＝＜２５５：０＞のうち選択されたｘ（例えばｘ＝０）について“Ｌ”信号を、選択されていないｘについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１の入力端子に供給する。

まず、選択されたｘ（例えばｘ＝０）について説明する。選択されたｘ（例えばｘ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬ０に供給される。また、メインワード線ＭＷＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＮ４を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｂ０に供給される。すなわち、選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給される。

次に、選択されていないｘについて説明する。選択されていないｘの場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ３を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｘに供給される。また、メインワード線ＭＷＬｘの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＰ２を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬｂｘに供給される。すなわち、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給される。

［ロウデコーダ１０の動作］
ロウデコーダ１０は、メインワード線ＭＷＬｘ及びＭＷＬｂｘに供給された信号に基づき、ロウ電源線ＶＲｏｗ又は書き込み駆動線ＷＤＲＶの電圧をワード線ＷＬに対して印加する。選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ２のゲートに“Ｈ”信号が供給されるため、ワード線群ＷＬ０＜７：０＞には導通したトランジスタＱＮ２を介して書き込み駆動線ＷＤＲＶ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）には、接地電圧（例えば０Ｖ）が印加され、アドレス信号に対応しないその他の書き込み駆動線には、ロウ電源線ＶＲｏｗの電圧（例えばＶＲＥＳＥＴ）が印加されている。ワード線群ＷＬ０＜７：０＞のうち、アドレス信号に対応するワード線ＷＬ０１の１本のみに接地電圧（例えば０Ｖ）が印加され、その他のワード線ＷＬには電圧ＶＲＥＳＥＴが印加される。

また、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ２のゲートに“Ｌ”信号が供給されるため、ワード線群ＷＬｘ＜７：０＞には導通したトランジスタＱＮ１を介してロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が印加される。これにより、リセット動作時にはアドレス信号により選択された１本のワード線ＷＬ０１のみに接地電圧（０Ｖ）が印加され、その他の全てのワード線ＷＬにはロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が印加される。

次に、リセット動作時における抵抗変化メモリ装置のカラム制御回路の動作について、図６及び図１１〜図１４を参照して説明する。カラムデコーダ２１及びカラムスイッチ２０により選択駆動されるビット線群ＢＬｙ＜１：０＞には、ローカルデータ線ＬＤＱ＜３：０＞に印加されている電圧が印加される。また、ローカルデータ線ＬＤＱ＜３：０＞には、センスアンプ／書き込みバッファ２２を介してカラム電源線ＶＣｏｌ１の電圧が印加される。まず、ローカルデータ線ＬＤＱ＜３：０＞及びカラム電源線ＶＣｏｌ１に対する電圧の印加動作について説明する。

［カラム電源線ドライバ２３の動作］
リセット動作時には、カラム電源線ドライバ２３において、トランジスタＱＰ１５のゲートに供給されていた制御信号（ＲＥＳＥＴｏｎ信号）が“Ｌ”状態になり、トランジスタＱＰ１５が導通する。リセット動作時に、カラム電源線ドライバ２３はカラム電源線ＶＣｏｌ１を電圧ＶＲＥＳＥＴに駆動する。

［センスアンプ／書き込みバッファ２２の動作］
センスアンプ／書き込みバッファ２２において、リセット動作時に書き込みバッファ部のスイッチＳＷ１がオンとなり導通状態になるとともに、センスアンプ部のスイッチＳＷ２がオフとなり非導通状態になる。センスアンプ／書き込みバッファ２２には、データ入出力線ＩＯ＜３：０＞より書き込みデータが供給される。この書き込みデータがレベルシフタＬ／Ｓを介してＣＭＯＳインバータＣＭＯＳ１３の入力端子に供給される。このデータに応じて、ＣＭＯＳインバータＣＭＯＳ１３の出力端子からスイッチＳＷ１を介して、４本のローカルデータ線ＬＤＱ＜３：０＞にリセット電圧ＶＲＥＳＥＴが転送される。

次に、カラムデコーダ２１及びカラムスイッチ２０によるカラム選択線ＣＳＬｙ、ＣＳＬｂｙとビット線群ＢＬｙ＜３：０＞との選択駆動動作について説明する。

［カラムデコーダ２１の動作］
カラムデコーダ２１の論理ゲートＧＡＴＥ３の入力端子には、カラムアドレス信号ＣＡが供給される。このカラムアドレス信号ＣＡに基づき、論理ゲートＧＡＴＥ３は、ｙ＝＜２５５：０＞のうち選択されたｙ（例えばｙ＝０、８）について“Ｌ”信号を、選択されていないｙについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給する。

まず、選択されたｙ（例えばｙ＝０、８）について説明する。選択されたｙ（例えばｙ＝０、８）の場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１１を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬ０、ＣＳＬ８に供給される。また、カラム選択線ＣＳＬ０、ＣＳＬ８の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＮ１４を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｂ０、ＣＳＬｂ８に供給される。すなわち、選択されたｙ（例えばｙ＝０、８）の場合、カラム選択線ＣＳＬ０、ＣＳＬ８には“Ｈ”信号、カラム選択線ＣＳＬｂ０、ＣＳＬｂ８には“Ｌ”信号が供給される。

次に、選択されていないｙについて説明する。選択されていないｙの場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１３を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｙに供給される。また、カラム選択線ＣＳＬｙの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＰ１２を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬｂｙに供給される。すなわち、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給される。

［カラムスイッチ２０の動作］
カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙに供給された信号に基づき、ローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞の電圧をビット線ＢＬに対して印加する。選択されたｙ（例えばｙ＝０、８）の場合、カラム選択線ＣＳＬ０、ＣＳＬ８には、“Ｈ”信号、カラム選択線ＣＳＬｂ０、ＣＳＬｂ８には、“Ｌ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｌ”信号が供給される。そのため、選択されたビット線群ＢＬ０＜１：０＞、ＢＬ８＜１：０＞には導通したトランジスタＱＮ１１を介してローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞の電圧が印加される。ローカルデータ線ＬＤＱ＜３：０＞にはリセット電圧（ＶＲＥＳＥＴ）が印加されており、これがビット線ＢＬ００、０１及びＢＬ８０、８１に印加される。

一方、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｈ”信号が供給される。そのため、ビット線群ＢＬｙ＜１：０＞には導通したトランジスタＱＮ１２を介して接地電圧Ｖｓｓ＝０Ｖが印加される。これにより、リセット動作時にはアドレス信号により選択されたビット線ＢＬ００、０１及びＢＬ８０、８１に電圧ＶＲＥＳＥＴが印加され、その他の全てのビット線群ＢＬｙ＜１：０＞には接地電圧（０Ｖ）が印加される。

このように、本実施の形態のカラム制御回路によれば、リセット動作時にビット線ＢＬ００、０１及びＢＬ８０、８１に対してリセット電圧ＶＲＥＳＥＴを印加することができる。この４本のビット線ＢＬ００、０１及びＢＬ８０、８１は、図４に示すようにメモリセルアレイＭＡ内において分散している。本実施の形態において、カラムアドレス信号ＣＡに基づいてカラムデコーダ２１により、２つのカラムスイッチ２０が選択される。カラムスイッチ２０において、２本のビット線ＢＬからなるビット線群ＢＬｙ＜１：０＞を選択駆動することにより、分散して配置されたビット線ＢＬに電圧ＶＲＥＳＥＴを印加することができる。

メモリセルアレイＭＡ内においてビット線ＢＬを分散して配置することにより、リセット動作を実行する際にビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗによる電圧降下の値を低減することができる。特に、同時にリセット動作が実行されるメモリセル数（Ｎ）とワード線ＷＬとに起因する電圧降下を低減することができる。

［第２の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第２の実施の形態について図１５を参照して説明する。図１５は、抵抗変化メモリ装置のリセット動作時において、同時にリセット動作が実行されるメモリセルＭＣのメモリセルアレイＭＡ内の位置を示す図である。図１５において、黒丸はリセット動作が実行されるメモリセルＭＣを示し、白丸はリセット動作が実行されるメモリセルＭＣと同一のワード線ＷＬ上の非選択のメモリセルＭＣを示す。

ここで、第２の実施形態に係る抵抗変化メモリ装置の制御回路の構成は、第１の実施形態に係る抵抗変化メモリ装置と同様である。第２の実施の形態に係る抵抗変化メモリ装置において、第１の実施の形態と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。本実施の形態に係る抵抗変化メモリ装置は、カラムアドレス信号ＣＡにより選択され、リセット電圧ＶＲＥＳＥＴが印加されるビット線ＢＬの配置が第１の実施の形態と異なる。

本実施の形態においても、カラムアドレス信号ＣＡ７〜ＣＡ０により指定される４本のビット線ＢＬは、メモリセルアレイＭＡ内で分散するように配置されている。

具体的には、一のカラムアドレス信号ＣＡにより同時に選択駆動される４本のビット線ＢＬは、２本ずつの２組に分けられる。次に、カラムアドレス信号ＣＡ７〜ＣＡ０により指定される２本ずつのビット線ＢＬが、メモリセルアレイＭＡの端から順に配置される。そして、カラムアドレス信号ＣＡ０により指定される２本のビット線ＢＬまでが配置された後、この配置と鏡映対称となるように、メモリセルアレイＭＡの中心を通りビット線ＢＬと平行な対称軸Ａで折り返して、ビット線ＢＬが配置される。

このようにして、カラムアドレス信号ＣＡ７〜ＣＡ０により指定されるビット線ＢＬがメモリセルアレイＭＡ内で分散するように、カラムアドレス信号ＣＡが設定される。

このように構成された抵抗変化メモリ装置におけるリセット動作について説明する。同時にリセット動作が実行される４つのメモリセルＭＣは、カラムアドレス信号ＣＡ（例えば、カラムアドレス信号ＣＡ７）により指定される。カラムアドレス信号ＣＡ７により、カラム選択線ＣＳＬ０、ＣＳＬｂ０及びカラム選択線ＣＳＬ１５、ＣＳＬｂ１５が選択駆動され、２つのカラムスイッチ２０が選択される。カラムスイッチ２０は、ビット線群ＢＬ０＜１：０＞及びＢＬ１５＜１：０＞の４本のビット線にリセット電圧ＶＲＥＳＥＴを印加する。また、リセット動作時に、選択ワード線ＷＬ０１は、電圧Ｖｓｓ＝０Ｖに駆動され、非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、電圧ＶＲＥＳＥＴに駆動される。

図１５に黒丸で示す選択メモリセルには、電圧ＶＲＥＳＥＴが印加され、リセット動作が実行される。一方、図１５に白丸で示すメモリセルは、カラムスイッチ２０がカラム選択線ＣＳＬ１、ＣＳＬｂ１及びカラム選択線ＣＳＬ１４、ＣＳＬｂ１４により選択駆動されていないため、ビット線ＢＬにリセット電圧ＶＲＥＳＥＴが印加されない。そのため、白丸で示すメモリセルＭＣにはリセット動作は実行されない。また、その他のビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルＭＣも、ビット線ＢＬ及びワード線ＷＬが選択駆動されていないため、リセット動作は実行されない。

次に、このようにしてリセット動作が実行された場合における、ビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗによる電圧降下について図１６を参照して説明する。図１６は、リセット動作時におけるビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗを示した図である。

ここで、リセット動作が実行されるメモリセルＭＣは、ワード線ＷＬの一の端部の近傍と、他の端部の近傍とに分散している。リセット動作が実行されるメモリセルＭＣがワード線コンタクト７に近い端部にある場合、ワード線ＷＬによる電圧降下はほとんど発生しない。ワード線ＷＬの寄生抵抗ＰＲｗは、１つの寄生抵抗ＰＲｗ（抵抗値Ｒｗ）と考えることができる。ここで、寄生抵抗ＰＲｗに流れる電流は、同時にリセット動作が実行されるＮ個のうち、半分のメモリセルＭＣに流れるリセット電流ＩＲＥＳＥＴの合計なので、電流量はＮ／２＊ＩＲＥＳＥＴとなる。ワード線ＷＬの寄生抵抗ＰＲｗ（抵抗値Ｒｗ）による電圧降下は、抵抗値Ｒｗと流れる電流Ｎ／２＊ＩＲＥＳＥＴとの積により求まる。寄生抵抗ＰＲｗによる電圧降下は、Ｎ／２＊ＩＲＥＳＥＴ＊Ｒｗとなる。

よって、メモリセルＭＣにリセット電圧を印加する際の電圧降下の値は、ＩＲＥＳＥＴ＊（１／２＊Ｎ＊Ｒｗ＋Ｒｂ）となる。

これに対し、本実施の形態に係る抵抗変化メモリ装置において、１つのカラムアドレス信号ＣＡ７〜ＣＡ０により指定されるビット線ＢＬは、メモリセルアレイＭＡ内において分散して配置されている。カラムアドレス信号ＣＡ７により指定されるメモリセルＭＣのリセット動作時の電圧降下の値は、ＩＲＥＳＥＴ＊（１／２＊Ｎ＊Ｒｗ＋Ｒｂ）となる。また、本実施形態に係る抵抗変化メモリ装置によれば、カラムアドレス信号ＣＡ７〜ＣＡ０のいずれを選択しても、電圧降下の値は、ＩＲＥＳＥＴ＊（１／２＊Ｎ＊Ｒｗ＋Ｒｂ）とほぼ等しくなるため、リセット動作時の電圧降下の値が低減される。

本実施の形態においても、１つのカラムアドレス信号ＣＡにおいて指定される４本のビット線ＢＬは、メモリセルアレイＭＡ内において分散している。ビット線ＢＬは、カラムアドレス信号ＣＡ７〜ＣＡ０により指定される２本ずつのビット線ＢＬが配置された後、この配置と鏡映対称となるように折り返して配置されている。このようなビット線ＢＬの配置によれば、リセット動作を実行する際にビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗによる電圧降下の値を低減することができる。特に、同時にリセット動作が実行されるメモリセル数（Ｎ）とワード線ＷＬとに起因する電圧降下を低減することができる。またこれとともに、カラムアドレス信号ＣＡ７〜ＣＡ０のいずれを選択しても、電圧降下の値がほぼ等しくなる。

［第３の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第３の実施の形態について図１７を参照して説明する。図１７は、抵抗変化メモリ装置のリセット動作時において、同時にリセット動作が実行されるメモリセルアレイＭＡのメモリブロック２内の位置を示す図である。

ここで、第３の実施形態に係る抵抗変化メモリ装置の構成は、第１及び第２の実施形態に係る抵抗変化メモリ装置と同様である。第３の実施の形態に係る抵抗変化メモリ装置において、第１及び第２の実施の形態と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。第１及び第２の実施の形態においては、リセット動作を実行するメモリセルＭＣは、１つの層のメモリセルアレイＭＡ内にあるものとして説明を行った。本実施の形態に係る抵抗変化メモリ装置は、リセット動作が実行される複数のメモリセルＭＣが、異なる階層のメモリセルアレイＭＡに設けられている点において、第１の実施の形態と異なる。

図１７に示すメモリセルブロック２は、複数のメモリセルアレイＭＡ０〜ＭＡｎが半導体基板１に垂直な方向に積層されている。複数のメモリセルアレイＭＡに配設されたワード線ＷＬは、ワード線コンタクト７を介して配線領域３に接続される。本実施の形態に係る抵抗変化メモリ装置において、リセット動作が実行されるメモリセルアレイＭＡは、メモリセルアレイアドレス信号ＭＡＡにより指定される。ここで、メモリセルアレイアドレス信号ＭＡＡにより同時にリセット動作が実行されるメモリセルアレイＭＡは２層であるとして説明を行う。

本実施の形態において、メモリセルアレイアドレス信号ＭＡＡにより指定される２層のメモリセルアレイＭＡは、メモリブロック２内で分散するように配置されている。

具体的には、一つのメモリセルアレイアドレス信号ＭＡＡにより同時に選択駆動される２層のメモリセルアレイＭＡは、メモリブロック２の上方及び下方から順に配置され、１つのメモリブロック内で中間の層を境界に対称となるように配置されている。このようにしてメモリセルアレイアドレス信号ＭＡＡにより指定されるメモリセルアレイＭＡがメモリブロック２内で分散するように、メモリセルアレイアドレス信号ＭＡＡが設定される。

このように構成された抵抗変化メモリ装置におけるリセット動作について説明する。同時にリセット動作が実行される２層のメモリセルアレイＭＡは、メモリセルアレイアドレス信号ＭＡＡ（例えば、メモリセルアレイアドレス信号ＭＡＡ７）により指定される。メモリセルアレイアドレス信号ＭＡＡ７により、メモリセルアレイＭＡ０及びメモリセルアレイＭＡｎ内のメモリセルＭＣに対しリセット動作が実行される。

ここで、リセット動作が実行される２層のメモリセルアレイＭＡが、ともにメモリブロック２の上方にあった場合（例えばメモリセルアレイＭＡｎ、ＭＡｎ−１の場合）、ワード線コンタクト７の寄生抵抗ＰＲｗｃによる電圧降下が大きくなる。しかし、本実施の形態において、リセット動作が実行されるメモリセルアレイＭＡは、メモリブロック２内で分散するように配置されている。例えば、メモリセルアレイアドレス信号ＭＡＡ７により指定される２層のメモリセルアレイＭＡ０、ＭＡｎはメモリブロック２の上方と下方とに設けられている。メモリセルアレイＭＡ０は、半導体基板１に近いため、ワード線コンタクト７の寄生抵抗ＰＲｗｃによる電圧降下が少ない。このようなメモリセルアレイＭＡの配置によれば、複数のメモリセルアレイＭＡに対してリセット動作を実行する際に、ワード線コンタクト７の寄生抵抗ＰＲｗｃによる電圧降下の値を低減することができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。例えば、実施の形態においてリセット動作として抵抗変化メモリ装置の動作を説明した。この抵抗変化メモリ装置の動作は、メモリセルＭＣに印加する電圧や電流、電圧の印加時間等を調整することにより選択メモリセルＭＣが高抵抗状態から低抵抗状態へと変化するセット動作や、リード動作とすることができる。また、実施の形態において、ビット線群ＢＬｙ＜１：０＞は２本の配線からなり、ワード線群ＷＬｘ＜７：０＞は８本の配線からなっていた。このビット線群及びワード線群に含まれるビット線ＢＬの本数及びワード線ＷＬの本数は、抵抗変化メモリ装置の設計により、変更することが可能である。

第１の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。第１の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のリセット動作が実行されるメモリセルの位置を示す図である。第１の実施の形態の抵抗変化メモリ装置のビット線及びワード線の寄生抵抗を示した図である。第１の実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第２の実施の形態の抵抗変化メモリ装置のリセット動作が実行されるメモリセルの位置を示す図である。第２の実施の形態の抵抗変化メモリ装置のビット線及びワード線の寄生抵抗を示した図である。第３の実施の形態の抵抗変化メモリ装置のリセット動作が実行されるメモリセルアレイの位置を示す斜視図である。

符号の説明

１・・・半導体基板、２・・・メモリブロック、３・・・配線領域、４・・・ビット線コンタクト領域、５・・・ワード線コンタクト領域、６・・・ビット線コンタクト、７・・・ワード線コンタクト、１０・・・ロウデコーダ、１１・・・メインロウデコーダ、１２・・・書き込み駆動線ドライバ、１３・・・ロウ電源線ドライバ、１４・・・ロウ系周辺回路、２０・・・カラムスイッチ、２１・・・カラムデコーダ、２２・・・センスアンプ／書き込みバッファ、２３・・・カラム電源線ドライバ、２４・・・カラム系周辺回路、ＭＡ・・・メモリセルアレイ、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、Ｄｉ・・・ダイオード、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＷＬ・・・メインワード線、ＣＳＬ・・・カラム選択線。

Claims

整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動する制御回路と
を備え、
前記制御回路により前記第１配線及び前記第２配線の交差部に配置された選択メモリセルに所定の電位差をかける際に、
複数のアドレス信号のうちの一の前記アドレス信号により指定されて同時に選択駆動される複数の前記第１配線は、前記メモリセルアレイ内で分散して配置されている
ことを特徴とする半導体記憶装置。
前記第１配線は、
一の前記アドレス信号により指定されて同時に選択駆動される複数の前記第１配線の一部と、一の前記アドレス信号により指定されて同時に選択駆動される複数の前記第１配線の残りの部分とが、前記メモリセルアレイ内において一定の距離だけ離間して配置されるとともに、異なる前記アドレス信号により指定される前記第１配線の並びが前記メモリセルアレイ内で繰り返すように配置されている
ことを特徴とする請求項１記載の半導体記憶装置。
前記第１配線は、
一の前記アドレス信号により指定されて同時に選択駆動される複数の前記第１配線の一部と、一の前記アドレス信号により指定されて同時に選択駆動される複数の前記第１配線の残りの部分とが、前記メモリセルアレイ内の中心を通り前記第１の配線に平行な線を対称軸にして鏡映対称に前記メモリセルアレイ内に配置されている
ことを特徴とする請求項１記載の半導体記憶装置。
前記メモリセルアレイが半導体基板に垂直な方向に積層されたメモリブロックをさらに備え、
一のアドレス信号により指定されて同時に選択駆動される複数の前記メモリセルアレイは、前記メモリブロック内で分散して配置されている
ことを特徴とする請求項１記載の半導体記憶装置。
前記制御回路は、
複数の前記第１配線が接続され、前記第１配線を選択駆動するカラムスイッチと、
前記カラムスイッチに接続されたカラム選択線と
を備え、
一の前記アドレス信号により指定されて同時に選択駆動される複数の前記第１配線の一部と、一の前記アドレス信号により指定されて同時に選択駆動される複数の前記第１配線の残りの部分とは、異なるカラムスイッチに接続されている
ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。