JP5161981B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、各メモリセルが抵抗値の差によって情報を記憶する記憶装置、代表的には、各メモリセルがカルコゲナイド材料の状態変化を利用して情報を記憶する相変化メモリ等の記憶装置を含む半導体装置に適用して有効な技術に関する。

例えば、非特許文献１および非特許文献２には、カルコゲナイド材料を記憶素子とし、ダイオードを選択素子とする相変化メモリに関して記載されている。カルコゲナイド材料としては、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系やＡｇ−Ｉｎ−Ｓｂ−Ｔｅ系などが用いられる。

図５１は、非特許文献１のＦｉｇ．２に記載されたメモリコア構成からローカル・セル・アレイＬＣＡ０〜ＬＣＡｎを抜粋した図である。ローカル・セル・アレイの各々は、ローカル・セル・アレイＬＣＡ０に代表されるように、（ｎ＋１）本のローカル・ビット線ＬＢＬ０〜ＬＢＬｎと、（ｎ＋１）本のワード線ＷＬ０〜ＷＬｎとの交点に、相変化材料を用いた抵抗性記憶素子Ｒと選択用ダイオードＤとが直列接続されたメモリセルＭＣ００〜ＭＣｎｎが配置された構成となっている。

ローカル・ビット線ＬＢＬ０〜ＬＢＬｎの各々は、ＮＭＯＳトランジスタＭＮＹＳ０〜ＭＮＹＳｎを介してグローバル・ビット線ＧＢＬ０に接続される。ＭＮＹＳ０〜ＭＮＹＳｎは、夫々のゲート電極に接続されたローカル・カラム選択信号ＬＹ０〜ＬＹｎによって制御される。すなわち、ＭＮＹＳ０〜ＭＮＹＳｎの何れか一つが活性化されて導通することにより、ＬＢＬ０〜ＬＢＬｎの何れか一つがＧＢＬ０に電気的に接続される。なお、ＬＢＬ０〜ＬＢＬｎと接地電圧ＶＳＳとの間には、ＮＭＯＳトランジスタＭＮＤ０〜ＭＮＤｎが夫々挿入される。ＭＮＤ０〜ＭＮＤｎは、夫々のゲート電極に接続されたローカル・ビット線放電信号ＬＢＬＤＩＳにより制御される。

図５２は、非特許文献２のＦｉｇ．６に記載された読出し経路における回路ブロック図から、読出し動作において選択されたブロックを抜粋した図である。選択されたブロックＢＬＯＣＫ＿ｉは、四つの入出力ブロックＩＯ−ｂｌｏｃｋ０〜ＩＯ−ｂｌｏｃｋ３で構成される。各入出力ブロックの上下には、ビット線とグローバル・ビット線ＧＢＬとの接続を制御する回路（ローカル・カラム・デコーダ）ＬＹＤＥＣが配置される。また、各入出力ブロックの左右には、セクション・ワード線駆動回路ＳＷＤが配置される。接地電圧にすべきワード線の電圧変動を抑えるために、セクション・ワード線駆動回路ＳＷＤの各々は、左右の入出力ブロックに延伸されたワード線を夫々駆動する。なお、セクション・ワード線駆動回路ＳＷＤの各々は、共通のメインワード線にて制御される。

また、特許文献１の図７には、クロスポイントメモリにマルチバンク方式を採用した場合のブロック構成が示されている。同文献では、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリセル内でデータ線（行選択線）とビット線（列選択線）に接続されたメモリセルアレイ構成の半導体記憶装置のことをクロスポイントメモリと呼んでいる。特に、図７では、可変抵抗素子が記憶素子に用いられている。また、同文献におけるマルチバンク方式とは、小規模のメモリセルアレイを１つのメモリバンクと称し、このメモリバンクを複数個、行方向及び列方向にマトリクス状に配置して、所望のメモリ容量（メモリセル数）を実現するものである。

このメモリセルアレイでは、１本のデータ線及び１本のビット線に接続されるメモリセルの数は任意の値に制限される。このマルチバンク方式では、行方向に沿って配列した各バンクＢＫｋのデータ線と同数の主データ線ＧＤＬｉが、当該各バンクを横断して行方向に延伸し、バンク選択トランジスタＢＤｋを介して、各データ線ＤＬｉに接続されている。また、列方向に沿って配列した各バンクのビット線と同数の主ビット線ＧＢＬｊが、当該各バンクを縦断して列方向に延伸し、バンク選択トランジスタＢＢｋを介して、各ビット線ＢＬｊに接続されている。ここで、ｉはデータ線番号を示し、ｊはビット線番号を示し、ｋはバンク番号を示す。バンクの各々においては、主データ線ＧＤＬｉとデータ線ＤＬｉ、及び、主ビット線ＧＢＬｊとビット線ＢＬｊは、夫々同数で構成される。

このような構成では、主データ線ＧＤＬｉに接続するデータ線ドライバ１０から供給される所定のデータ線電圧が、主データ線ＧＤＬｉを介して、選択されたバンクのデータ線ＤＬｉに夫々供給される。また、主ビット線ＧＢＬｊに接続するビット線ドライバ２０から供給される所定のビット線電圧が、主ビット線ＧＢＬｊを介して、選択されたバンクのビット線ＢＬｊに夫々供給される。よって、所望のメモリセルを選択することが可能となる。また、マルチバンク方式のクロスポイントメモリでは、選択されたバンクのみ、各データ線ＤＬｉと各ビット線ＢＬｊに所定の電圧が印加されて、電流が流れる。他の非選択のバンクには、当該電圧印加が行われず、電流消費もないため、低消費電力にも寄与する。

また、特許文献１の図８には、一般的な仮想接地型のメモリセルアレイ構成のマスクＲＯＭにおいて、上記バンク（メモリセルアレイ）を複数配置した場合に、１つのバンク中のメモリセルを読み出す場合の電流経路、及び、同じバンク内にプリチャージ電圧を供給した場合の電流経路の一例が示されている。仮想接地型のメモリセルのメモリセルトランジスタにおけるドレインがビット線に、ソースが仮想接地線に接続され、ビット線及び仮想接地線が交互に夫々列方向に延伸している。ビット線を挟んで行方向に隣接するメモリセルはビット線を、仮想接地線を挟んで行方向に隣接するメモリセルは仮想接地線を、夫々共有している。メモリセルトランジスタのゲートは、行方向に延伸するワード線に接続されている。

同図に示すマルチバンク方式では、各バンクのワード線は、対応するワード線同士が相互に接続されて共通のワード線ドライバで駆動される構成となっており、バンクの選択は、ビット線と仮想接地線で行われる。つまり、主ビット線と主仮想接地線が、列方向に配列する各バンクを縦断するように設けられ、各バンクでは、２本のビット線に対し１本の主ビット線が、２本の仮想接地線に対し１本の主仮想接地線が設けられる。１本の主ビット線は、異なるバンク選択線が夫々ゲート入力となっている２つのバンク選択トランジスタを介して、２本のビット線に各別に接続され、同様に、１本の主仮想接地線は、異なるバンク選択線が夫々ゲート入力となっている２つのバンク選択トランジスタを介して、２本の仮想接地線に各別に接続される。

同図に例示する構成では、例えば、各バンクＢＫ０〜３内では、行方向に３２個のメモリセル、及び、列方向に３２個のメモリセルが夫々マトリクス状に配列されており、更に、バンクＢＫ０〜３も２×２のマトリクス状に配列されている。例えば、読み出し対象のメモリセルがバンクＢＫ０内に存在する場合は、バンクＢＫ１〜３に接続されたバンク選択トランジスタの全てをオフすることによって、バンクＢＫ０以外のバンクＢＫ１〜３には電流供給を行わず、消費電流の削減が実現可能な点は、クロスポイントメモリと同じである。同図において、バンクＢＫ０内の読み出し対象の図中丸印で囲まれた選択メモリセルのメモリセル電流を読み出すためには、一方のバンク選択線を活性化して、一方のバンク選択トランジスタをオンにし、他方のバンク選択トランジスタをオフにする。実線矢印は、メモリセル電流経路を示している。ビット線選択用と仮想接地線選択用の夫々２本のバンク選択線の信号レベルは、選択メモリセルを読み出す際に決定される。よって、選択メモリセルから図中右側へ３本離れたビット線にはプリチャージ電圧が供給される。このプリチャージ電圧が供給される電流経路は、破線矢印にて示されている。

さらに、特許文献１の図１には、同一行に配置された各バンクに接続する主データ線ＧＤＬｍの本数が、各バンクのデータ線ＤＬｉの本数（８本）の半数となる４本であるマルチバンク方式の例が示されている。ここで、主データ線ＧＤＬｍのｍは主データ線番号である。主データ線ＧＤＬｍには、夫々を個別に駆動し、所定のデータ線電圧を供給するデータ線ドライバ１０が接続されている。主データ線とデータ線との間には、データ線選択トランジスタＴＤｉｋが配置される。データ線選択トランジスタＴＤｉｋは、そのゲートに接続されたバンクデータ選択線ＳＤｉｋにより制御される。バンクデータ選択線ＳＤｉｋを適切に制御することによって、バンクＢＫｋの何れか一つが選択されると共に、一本の主データ線ＧＤＬに対応する二本のデータ線ＤＬの何れか一方、又は両方が選択される。

特開２００６−０７９７５６号公報

「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ-Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、 Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、２００７年２月、ｐ．４７２−４７３ 「アイ・イー・イー・イー、ジャーナル・オブ・ソリッド・ステート・サーキット、第４３巻、第１号（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ．４３、ＮＯ．１、）」、２００８年１月、ｐ．１５０−１６１

本願発明者等は、本願に先立ち、カルコゲナイド材料からなる記録層とダイオードからなるメモリセルを用いた相変化メモリに関して検討を行った。その結果、主な課題の一つとして、メモリセルに電流を供給してアクセスを行う際に、その電流供給経路で生じるＩＲドロップに伴い信頼性が低下する虞があることが判明した。また、主な課題の他の一つとして、高速化や大容量化に向けて更なる工夫が必要であることが判明した。

例えば、特許文献１の図７に記載の可変抵抗素子からなるクロスポイントメモリでは、選択データ線上の非選択セルにおけるリーク電流を削減するために、データ線を階層化して、任意のバンクに配置されるデータ線のみに所定のデータ線電圧を供給している。また、主データ線の本数を削減するために、同文献の図１では複数のデータ線毎に主データ線を設けている。このような構成を相変化メモリに適用した場合、データ線と主データ線との間に挿入されたデータ線選択トランジスタにおいて生じる電圧降下が問題になる。相変化メモリでは、書換え動作が前述したようにジュール熱を利用して行われるために、メモリセルに大きな電流を高精度で印加する必要がある。そのためには、メモリセルに十分な電圧を印加する必要がある。この一方で、大きな電流を流すと、書換え電流経路に含まれる配線や選択トランジスタにおいて、電圧降下（ＩＲドロップ）が発生する。このような動作条件は、トランジスタの微細加工や信頼性向上の妨げになる虞がある。よって、データ線選択トランジスタが不要となる給電方法が求められる。

また、特許文献１の図８に記載された仮想接地型メモリセルアレイ構成のマスクＲＯＭでは、各バンクのワード線は、対応するワード線同士が、相互に接続して共通のワード線ドライバで駆動される構成となっている。ここで、マスクＲＯＭは三端子素子であるので、バンクの選択は、ビット線と仮想接地線で行われている。一方、この方式を可変抵抗素子からなる二端子メモリセルに適用する際には、特許文献１の図１のような構成とする必要がある。すなわち、データ線またはビット線の一方側からメモリセル読出し電流を供給し、さらにメモリセルを通りデータ線またはビット線の他方側に流すような制御を実現するために、複数のデータ線毎に主データ線を設け、データ線と主データ線との間に挿入したデータ線選択トランジスタにバンク選択機能を持たせる必要がある。このような構成では、データ線ドライバ１０の数を削減することが出来る反面、データ線と主データ線との間にデータ線選択トランジスタが新たに必要になるので、前述したようなＩＲドロップの問題に加えて、周辺回路の面積削減効果も小さくなる虞がある。

さらに、特許文献１の図１の構成では、前述したようにデータ線選択トランジスタを用いて、同一主データ線上にある複数のバンクから何れか一つのバンクが選択されて、当該バンク内のデータ線に所定のデータ線電圧が給電されている。このために、同時に書換え動作を行うセル数が制限されてしまい、データ転送速度を上げられず、高速化が困難となる虞がある。したがって、同時に書換え動作を行うセル数を増やせるようなメモリセルアレイ構成と制御方式を実現することが望まれる。また、特許文献１の図１の構成では、信頼性の観点でも問題がある。すなわち、読出し動作において、データ線ドライバ、またはビット線ドライバによって直接駆動することのない非選択データ線、或いは非選択ビット線が複数発生する。これらの非選択データ線及び非選択ビット線には、非選択のメモリセルを介して、間接的に当該読出し電圧（プリチャージ電圧）が供給される。しかし、このような給電方法では、電流が流れ込む非選択のメモリセルにおいて、記憶情報の誤書込みが起こる虞がある。よって、非選択のメモリセルに電流が流れ込まないような制御方式、或いはメモリセル構成が望ましい。

一方、例えば、非特許文献１および非特許文献２に記載のＰＲＡＭ（フェイズ・チェンジ・ランダム・アクセス・メモリ）チップでは、メモリセル面積がＦの２乗の５．８倍に縮小されているにも拘らず、セル占有率が３０％弱となっている。ここで、Ｆは最小加工寸法である。前述したように、図５２に示した読出し経路における回路ブロック図では、各入出力ブロックの左右に、セクション・ワード線駆動回路ＳＷＤが配置されている。このような分散配置構成としたのは、接地電圧にすべきワード線の電圧変動を抑えるためである。しかし、ＰＲＡＭでは、大きな電流をメモリセルに流してジュール熱を利用した書換え動作が行われるので、セクション・ワード線駆動回路ＳＷＤの面積が大きくなってしまうという本質的な課題がある。

すなわち、セクション・ワード線駆動回路ＳＷＤを大きく設計することで、例えば、一つのセクション・ワード線駆動回路ＳＷＤで同時に複数のメモリセルを電流駆動することも可能となるが、このような構成が必ずしも高い面積効率を実現できるとは限らない。例えば、メモリセルの選択素子にダイオードを適用すると、メモリセルの配置間隔よりも、セクション・ワード線駆動回路ＳＷＤを構成する要素回路の配置間隔の方が大きくなり、セクション・ワード線駆動回路ＳＷＤの面積が相対的に大きくなってしまい、高集積化が図れない虞がある。さらに、ＰＲＡＭをＳＳＤ（ソリッド・ステート・ドライブ）に適用する場合には、データ転送速度を上げるために、セクション・ワード線駆動回路ＳＷＤを多数配置して、同時に書換え動作を行うセル数を増やさなければならない。すなわち、ＳＳＤ用途のＰＲＡＭでは、セクション・ワード線駆動回路ＳＷＤの数は純増となる。したがって、セクション・ワード線駆動回路ＳＷＤの配置方法に何らかの工夫が必要と考えられる。

本発明は、このような問題を鑑みてなされたものであり、前記ならびに前記以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による半導体装置は、第１および第２グローバル・ワード線と、第１グローバル・ビット線を含む複数のグローバル・ビット線と、第１グローバル・ビット線と第１および第２グローバル・ワード線との交点にそれぞれ設けられた第１および第２メモリタイルと、第１および第２ワード線駆動回路とを有するものとなっている。第１および前記第２メモリタイルのそれぞれは、第１および第２ワード線を含む複数のワード線と、複数のビット線と、これらの交点にそれぞれ配置され、選択用のダイオードおよび情報記憶用の可変抵抗素子を含んだ複数のメモリセルと、複数のビット線と第１グローバル・ビット線との接続を制御するビット線選択回路とを備える。ここで、第１ワード線駆動回路は、第１グローバル・ワード線の制御に応じて第１および第２メモリタイルに含まれる第１ワード線を駆動し、第２ワード線駆動回路は、第２グローバル・ワード線の制御に応じて第１および第２メモリタイルに含まれる第２ワード線を駆動する。そして、書換え動作に伴い例えば第１ワード線駆動回路が活性化された際、第１ワード線駆動回路の出力は、第１および第２メモリタイルの第１ワード線に接続された複数のメモリセルのいずれか１つのみを介して第１グローバル・ビット線のみに接続される。

このように、一つのワード線駆動回路が複数のメモリタイルのワード線で共有され、また、書換え動作等の際に一つのメモリセルのみを駆動するような構成とすることで、高集積化が図れ、また、書換え動作等におけるＩＲドロップ等の影響を低減できる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すれば、カルコゲナイド材料を用いた相変化メモリにおいて、信頼性の向上や、高集積化が実現可能になる。

本発明の実施の形態１による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。 図１に記載の相変化メモリのメモリセルアレイにおける制御信号の例を示す図である。 図１に記載の相変化メモリのメモリセルアレイにおけるメモリタイル及びワード線駆動回路の詳細な構成例を示す回路図である。 図１に記載の相変化メモリのメモリセルアレイにおけるグローバル・ワード線駆動回路群の構成例を示す回路図である。 図４の動作例を示す動作真理値表である。 図１に記載の相変化メモリのメモリセルアレイにおいて、Ｘアドレス信号により制御される信号の動作例を示す真理値表である。 図２に記載の相変化メモリのメモリセルアレイにおけるビット線制御回路群の詳細な構成例を示す回路図である。 図７の動作例を示す動作真理値表である。 図１に記載の相変化メモリのメモリセルアレイにおける書換え動作の動作例を示すタイミングチャートである。 図１に記載の相変化メモリのメモリセルアレイにおいて、待機状態の導通状態の例を示す図である。 図１に記載の相変化メモリのメモリセルアレイにおいて、全ビット非選択状態の導通状態の例を示す図である。 図１に記載の相変化メモリのメモリセルアレイにおいて、書換え状態の導通状態の例を示す図である。 本発明の実施の形態２による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。 図１３に記載の相変化メモリのメモリセルアレイにおけるメモリタイル及びワード線駆動回路群の詳細な構成例を示す回路図である。 図１３に記載の相変化メモリのメモリセルアレイにおいて、ビット線制御回路群に関係する信号の動作例を示す真理値表である。 図１３に記載の相変化メモリのメモリセルアレイにおいて、グローバル・ワード線駆動回路に関係する信号の動作例を示す真理値表である。 図１３に記載の相変化メモリのメモリセルアレイにおいて、読書き制御回路に関係する信号の動作例を示す真理値表である。 図１３に記載の相変化メモリのメモリセルアレイにおける書換え動作の動作例を示すタイミングチャートである。 図１３に記載の相変化メモリのメモリセルアレイにおいて、待機状態の導通状態の例を示す図である。（その１） 図１３に記載の相変化メモリのメモリセルアレイにおいて、待機状態の導通状態の例を示す図である。（その２） 図１３に記載の相変化メモリのメモリセルアレイにおいて、全ビット非選択状態の導通状態の例を示す図である。（その１） 図１３に記載の相変化メモリのメモリセルアレイにおいて、全ビット非選択状態の導通状態の例を示す図である。（その２） 図１３に記載の相変化メモリのメモリセルアレイにおいて、書換え状態の導通状態の例を示す図である。（その１） 図１３に記載の相変化メモリのメモリセルアレイにおいて、書換え状態の導通状態の例を示す図である。（その２） 本発明の実施の形態３による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。 図２５に記載の相変化メモリのメモリセルアレイにおけるメモリタイル及びワード線駆動回路群の詳細な構成例を示す回路図である。 図２５に記載の相変化メモリのメモリセルアレイにおけるビット線制御回路群に関係する信号の動作例を示す真理値表である。（その１） 図２５に記載の相変化メモリのメモリセルアレイにおけるビット線制御回路群に関係する信号の動作例を示す真理値表である。（その２） 図２５に記載の相変化メモリのメモリセルアレイにおける書換え動作の動作例を示すタイミングチャートである。 図２５に記載の相変化メモリのメモリセルアレイにおいて、待機状態の導通状態の例を示す図である。（その１） 図２５に記載の相変化メモリのメモリセルアレイにおいて、待機状態の導通状態の例を示す図である。（その２） 図２５に記載の相変化メモリのメモリセルアレイにおいて、全ビット非選択状態の導通状態の例を示す図である。（その１） 図２５に記載の相変化メモリのメモリセルアレイにおいて、全ビット非選択状態の導通状態の例を示す図である。（その２） 図２５に記載の相変化メモリのメモリセルアレイにおいて、書換え状態の導通状態の例を示す図である。（その１） 図２５に記載の相変化メモリのメモリセルアレイにおいて、書換え状態の導通状態の例を示す図である。（その２） 本発明の実施の形態４による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。 図３６に記載の相変化メモリのメモリセルアレイにおけるメモリタイル及びワード線駆動回路群の詳細な構成例を示す回路図である。 図３６に記載の相変化メモリのメモリセルアレイにおける書換え動作の動作例を示すタイミングチャートである。 図３６に記載の相変化メモリのメモリセルアレイにおいて、待機状態の導通状態の例を示す図である。（その１） 図３６に記載の相変化メモリのメモリセルアレイにおいて、待機状態の導通状態の例を示す図である。（その２） 図３６に記載の相変化メモリのメモリセルアレイにおいて、全ビット非選択状態の導通状態の例を示す図である。（その１） 図３６に記載の相変化メモリのメモリセルアレイにおいて、全ビット非選択状態の導通状態の例を示す図である。（その２） 図３６に記載の相変化メモリのメモリセルアレイにおいて、書換え状態の導通状態の例を示す図である。（その１） 図３６に記載の相変化メモリのメモリセルアレイにおいて、書換え状態の導通状態の例を示す図である。（その２） 本発明の実施の形態５による半導体装置において、そのメモリセルアレイの構造例を模式的に示す概念図である。 図４５に記載の相変化メモリのメモリセルアレイにおいて、メモリタイルの断面構造例を示す図である。（その１） 図４５に記載の相変化メモリのメモリセルアレイにおいて、メモリタイルの断面構造例を示す図である。（その２） 本発明の実施の形態６による半導体装置において、その回路ブロックの構成例を示す概略図である。 本発明の実施の形態７による半導体装置において、その回路ブロックの構成例を示す概略図である。 本発明の実施の形態８による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。 非特許文献１に記載のカルコゲナイド材料とダイオードを用いた相変化メモリにおけるローカル・セル・アレイの構成を示す図である。 非特許文献２に記載の相変化メモリにおいて、読出し動作で選択された回路ブロックの構成例を示す概略図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。このメモリセルアレイ構成の主要な特徴は、四つある。第一の特徴は、各アクセスサイクルにおいて、一つのワード線駆動回路ＷＤが一つのメモリセルＭＣのみを駆動する構成となっている点にある。第二の特徴は、メモリセルアレイが、二つのメモリタイルＭＴと一つのワード線駆動回路群ＷＤＢＫとで構成されるメモリタイル群ＭＴＢＫを行列状に配置することで形成され、一つのワード線駆動回路ＷＤが、二つのメモリタイルＭＴで共有して用いられている点にある。以下では、ワード線駆動回路ＷＤと、後述するビット線選択回路ＢＳＬＣ及びビット線駆動回路ＢＤＲＶによって区切られたメモリセルアレイを特にメモリタイルＭＴと呼ぶ。第三の特徴は、各メモリタイルＭＴが小規模（ここでは２行×２列）のメモリセルＭＣで構成されている点にある。第四の特徴は、ワード線駆動回路群ＷＤＢＫに接続される電圧給電線（ＶＡＰＬ，ＶＳＰＬ）が、グローバル・ビット線ＧＢＬと並行に延伸している点にある。以下、これらの特徴を含めて、本実施の形態１の半導体装置の詳細について説明を行う。

《メモリセルアレイの構成》
図１では、説明を簡単にするために、４個のメモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１が示されている。これら４個のメモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１は、二つのグローバル・ワード線群ＧＷＰ０，ＧＷＰ１と二本のグローバル・ビット線ＧＢＬ０，ＧＢＬ１との交点に、２行×２列の行列を形成するように配置される。メモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１の各々は、二つのメモリタイルＭＴ０，ＭＴ１と一つのワード線駆動回路群ＷＤＢＫとで構成される。二つのメモリタイルＭＴ０，ＭＴ１の各々は、行列状（ここでは２行×２列）に配置されたメモリセルＭＣ００〜ＭＣ１１を有する。例えば、メモリタイル群ＭＴＢＫ００に代表されるように、メモリタイルＭＴ０内のメモリセルＭＣ００〜ＭＣ１１は、二本のワード線ＷＬ０００，ＷＬ００１と二本のビット線ＢＬ０００，ＢＬ００１との各交点に配置される。また、メモリタイルＭＴ１内のメモリセルＭＣ００〜ＭＣ１１は、二本のワード線ＷＬ０００，ＷＬ００１と二本のビット線ＢＬ００２，ＢＬ００３との各交点に配置される。

メモリタイルＭＴ０，ＭＴ１の各々は、メモリセルＭＣ００〜ＭＣ１１の両端に配置されたビット線選択回路ＢＳＬＣとビット線駆動回路ＢＤＲＶを有する。ビット線選択回路ＢＳＬＣは、選択ビット線と対応するグローバル・ビット線とを接続するための制御回路である。ビット線駆動回路ＢＤＲＶは、非選択ビット線に所定の電圧を供給するための制御回路である。

ワード線駆動回路群ＷＤＢＫは、メモリタイルＭＴ０とＭＴ１とが共有できるように、メモリタイルＭＴ０とＭＴ１の隣に配置される。ワード線駆動回路群ＷＤＢＫは、２つのワード線駆動回路ＷＤ０，ＷＤ１を有する。これらワード線駆動回路ＷＤ０，ＷＤ１は、グローバル・ワード線群ＧＷＰ０の電圧に応じてワード線ＷＬ０００，ＷＬ００１を夫々駆動する。ここで、グローバル・ワード線群ＧＷＰ０は、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂで構成され、ワード線駆動回路ＷＤ０は、ＧＷＬ００Ｂの電圧に応じてワード線ＷＬ０００を駆動し、ワード線駆動回路ＷＤ１は、ＧＷＬ０１Ｂの電圧に応じてワード線ＷＬ００１を駆動する。なお、グローバル・ワード線群ＧＷＰ１も同様に、グローバル・ワード線ＧＷＬ１０Ｂ，ＧＷＬ１１Ｂで構成される。これらグローバル・ワード線群ＧＷＰ０，ＧＷＰ１は、グローバル・ワード線駆動回路群ＧＷＤＢＫによって制御される。

ワード線ＷＬ０００，ＷＬ００１の夫々は、メモリタイルＭＴ０とＭＴ１の領域を、グローバル・ワード線群ＧＷＰ０と並行するように延伸する。また、メモリタイルＭＴ０とＭＴ１の領域内を通過するワード線と直交するような配線（ワード線）が設けられる。このような配線構造により、メモリタイルＭＴ０とＭＴ１が同一のワード線駆動回路ＷＤを共有することが可能となる。

ワード線ＷＬに与えられる電圧は、アレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ１と接地電圧給電線ＶＳＰＬ０，ＶＳＰＬ１とで供給される。これらの給電線は、グローバル・ビット線ＧＢＬ０，ＧＢＬ１と並行に配置される。このうち、アレイ電圧給電線ＶＡＰＬ０と接地電圧給電線ＶＳＰＬ０は、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ１０のワード線駆動回路群ＷＤＢＫ内におけるワード線駆動回路ＷＤ０，ＷＤ１に夫々接続される。他方の、アレイ電圧給電線ＶＡＰＬ１と接地電圧給電線ＶＳＰＬ１は、メモリタイル群ＭＴＢＫ０１，ＭＴＢＫ１１のワード線駆動回路群ＷＤＢＫ内におけるワード線駆動回路ＷＤ０，ＷＤ１に夫々接続される。

アレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ１の電圧は、アレイ電圧選択回路ＶＳＬＣ０，ＶＳＬＣ１によって夫々制御される。アレイ電圧選択回路ＶＳＬＣ０，ＶＳＬＣ１は、読出し起動信号ＲＥと書換え起動信号ＷＥの電圧レベルに応じて、アレイ読出し電圧ＶＲＤかアレイ書換え電圧ＶＷＴの何れか一方をアレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ１に夫々供給する。詳細は後述するが、図１に示したメモリセルアレイでは、グローバル・ワード線群ＧＷＰ０，ＧＷＰ１の信号電圧に応じてメモリタイル群ＭＴＢＫ００とＭＴＢＫ０１の組か、メモリタイル群ＭＴＢＫ１０とＭＴＢＫ１１の組の何れか一方が選択されて、書換え動作または読出し動作が行われる。よって、アレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ１と接地電圧給電線ＶＳＰＬ０，ＶＳＰＬ１を、グローバル・ワード線群ＧＷＰ０，ＧＷＰ１と垂直方向、すなわちグローバル・ビット線ＧＢＬ０，ＧＢＬ１に並行な方向に配置することによって、電流の集中を回避することができる。すなわち、アレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ１に流れる電流量を一つのメモリセルＭＣを駆動するだけの値に制限することにより、アレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ１における寄生抵抗による電圧降下（ＩＲドロップ）を抑制することができる。

グローバル・ビット線ＧＢＬ０，ＧＢＬ１は、それぞれ、読書き回路ＲＷ０，ＲＷ１に接続される。読書き回路ＲＷ０，ＲＷ１内の読書き選択回路ＲＷＳＬＣは、前述の読出し起動信号ＲＥと書換え起動信号ＷＥにて制御される。すなわち、読出し起動信号ＲＥと書換え起動信号ＷＥの電圧レベルに応じて、グローバル・ビット線ＧＢＬ０，ＧＢＬ１に、センスアンプＳＡか書換え電流駆動回路ＷＣＤの何れか一方を接続する。

《メモリタイル及びワード線駆動回路の具体的な構成》
図２には、図１に示したメモリセルアレイにおけるビット線選択回路ＢＳＬＣとビット線駆動回路ＢＤＲＶの制御信号が示されている。ビット線選択回路ＢＳＬＣを制御するビット線選択信号ＢＬＳ００〜ＢＬＳ１３の電圧と、ビット線駆動回路ＢＤＲＶを制御するビット線駆動信号ＢＬＳ００Ｂ〜ＢＬＳ１３Ｂの電圧の夫々は、ビット線制御回路群ＢＣＢＫにて制御される。なお、同図では、図面を見易くするために、図１に示したアレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ１、接地電圧給電線ＶＳＰＬ０，ＶＳＰＬ１、アレイ電圧選択回路ＶＳＬＣ０，ＶＳＬＣ１が省略されている。

メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１において、メモリタイルＭＴ０におけるビット線選択回路ＢＳＬＣは、共通のビット線選択信号ＢＬＳ００，ＢＬＳ０１によって制御される。また、このメモリタイルＭＴ０におけるビット線駆動回路ＢＤＲＶは、共通のビット線駆動信号ＢＬＳ００Ｂ，ＢＬＳ０１Ｂによって制御される。ビット線選択信号ＢＬＳ００とビット線駆動信号ＢＬＳ００Ｂの組と、ビット線選択信号ＢＬＳ０１とビット線駆動信号ＢＬＳ０１Ｂの組は、夫々相補信号である。

メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１において、メモリタイルＭＴ１におけるビット線選択回路ＢＳＬＣは、共通のビット線選択信号ＢＬＳ０２，ＢＬＳ０３によって制御される。また、このメモリタイルＭＴ１におけるビット線駆動回路ＢＤＲＶは、共通のビット線駆動信号ＢＬＳ０２Ｂ，ＢＬＳ０３Ｂによって制御される。ビット線選択信号ＢＬＳ０２とビット線駆動信号ＢＬＳ０２Ｂの組と、ビット線選択信号ＢＬＳ０３とビット線駆動信号ＢＬＳ０３Ｂの組は、夫々相補信号である。

同様に、メモリタイル群ＭＴＢＫ１０，ＭＴＢＫ１１において、メモリタイルＭＴ０におけるビット線選択回路ＢＳＬＣは、共通のビット線選択信号ＢＬＳ１０，ＢＬＳ１１によって制御される。また、このメモリタイルＭＴ０におけるビット線駆動回路ＢＤＲＶは、共通のビット線駆動信号ＢＬＳ１０Ｂ，ＢＬＳ１１Ｂによって制御される。ビット線選択信号ＢＬＳ１０とビット線駆動信号ＢＬＳ１０Ｂの組と、ビット線選択信号ＢＬＳ１１とビット線駆動信号ＢＬＳ１１Ｂの組は、夫々相補信号である。

同様に、メモリタイル群ＭＴＢＫ１０，ＭＴＢＫ１１において、メモリタイルＭＴ１におけるビット線選択回路ＢＳＬＣは、共通のビット線選択信号ＢＬＳ１２，ＢＬＳ１３によって制御される。また、このメモリタイルＭＴ１におけるビット線駆動回路ＢＤＲＶは、共通のビット線駆動信号ＢＬＳ１２Ｂ，ＢＬＳ１３Ｂによって制御される。ビット線選択信号ＢＬＳ１２とビット線駆動信号ＢＬＳ１２Ｂの組と、ビット線選択信号ＢＬＳ１３とビット線駆動信号ＢＬＳ１３Ｂの組は、夫々相補信号である。

図３は、図１に示したメモリセルアレイにおける、メモリタイルとワード線駆動回路群の具体的な構成の例を示している。同図では、代表例として、メモリタイル群ＭＴＢＫ００におけるメモリタイルＭＴ０とワード線駆動回路群ＷＤＢＫが示されている。メモリセルＭＣ００〜ＭＣ１１の各々は、ダイオードＤとカルコゲナイド材料からなる可変抵抗Ｒで構成され、これらがワード線−ダイオードＤ−可変抵抗Ｒ−ビット線の順で接続されている。このような接続順序とすると、通常、製造時においてもダイオードＤ−可変抵抗Ｒの順番で形成されるため、この順番を逆にした場合と比較して製造時に可変抵抗Ｒに加わる熱負荷を低減することができる。

ビット線選択回路ＢＳＬＣは、ＮＭＯＳトランジスタＭＮＹＳ０，ＭＮＹＳ１で構成される。トランジスタＭＮＹＳ０のドレイン電極又はソース電極の何れか一方はビット線ＢＬ０００に、他方はグローバル・ビット線ＧＢＬ０に接続される。また、トランジスタＭＮＹＳ０のゲート電極には、ビット線選択信号ＢＬＳ００が接続される。トランジスタＭＮＹＳ１のドレイン電極又はソース電極の何れか一方はビット線ＢＬ００１に、他方はグローバル・ビット線ＧＢＬ０に接続される。また、トランジスタＭＮＹＳ１のゲート電極には、ビット線選択信号ＢＬＳ０１が接続される。

ビット線駆動回路ＢＤＲＶは、ＮＭＯＳトランジスタＭＮＢＤ０，ＭＮＢＤ１で構成される。トランジスタＭＮＢＤ０のドレイン電極又はソース電極の何れか一方はビット線ＢＬ０００に、他方は前述したアレイ電圧給電線ＶＡＰＬ０から分岐したアレイ電圧給電線ＶＡＰＬ００に接続される。また、トランジスタＭＮＢＤ０のゲート電極には、ビット線選択信号ＢＬＳ００Ｂが接続される。トランジスタＭＮＢＤ１のドレイン電極又はソース電極の何れか一方はビット線ＢＬ００１に、他方はアレイ電圧給電線ＶＡＰＬ００に接続される。また、トランジスタＭＮＢＤ１のゲート電極には、ビット線選択信号ＢＬＳ０１Ｂが接続される。ここで、アレイ電圧給電線ＶＡＰＬ００は、読出し動作において読出し電圧ＶＲＤ、書換え動作において書換え電圧ＶＷＴに駆動される。これらの動作電圧は、ワード線駆動回路ＷＤの給電線（ここでは、アレイ電圧給電線ＶＡＰＬ０）と同じである。よって、アレイ電圧給電線ＶＡＰＬ００とアレイ電圧給電線ＶＡＰＬ０とを接続しても良い。

ところで、図３の構成は、前述した図５１の構成と異なり、ダイオードＤのアノード（Ｐ側）がワード線に接続され、カソード（Ｎ側）が可変抵抗Ｒに接続されている。書換え動作において十分大きな電流を印加するためには、相変化材料を用いた可変抵抗には１Ｖ程度、ダイオードにはＰＮ接合電圧以上（約１Ｖ以上）の電圧を印加する必要があるので、メモリセルにおける電圧降下は約２Ｖと見込まれる。したがって、ワード線からビット線の方向に電流を流すようにダイオードを挿入した方が、ビット線選択回路ＢＳＬＣにおけるＮＭＯＳトランジスタＭＮＹＳ０，ＭＮＹＳ０のドレイン及びソースに印加される電圧を抑制することが可能となる。すなわち、図５１に示されたＮＭＯＳトランジスタＭＮＹＳ０〜ＭＮＹＳｎにおける基板バイアス効果を抑制することが可能となる。また、ゲート−ソース間の電圧の目減りを抑制することが可能となる。よって、図５１の場合と比較して、ＮＭＯＳトランジスタＭＮＹＳ０，ＭＮＹＳ１の導通抵抗を低減することができ、ＩＲドロップを低減することが可能となる。また、ゲート電圧を抑制することも可能となるので、メモリセルの電気特性によっては昇圧回路が不要となり、チップ面積を削減することもできる。さらに、図４６および図４７で後述するようなプロセス構造とした場合、ワード線に対してＰ側の膜を堆積する方が製造が容易となる利点もある。

《ワード線駆動回路群の構成》
図３において、ワード線駆動回路群ＷＤＢＫにおけるワード線駆動回路ＷＤ０，ＷＤ１の各々は、ＰＭＯＳトランジスタＭＰ８０とＮＭＯＳトランジスタＭＮ８０とで構成される。ワード線駆動回路ＷＤ０に代表されるように、トランジスタＭＰ８０のドレイン電極又はソース電極の何れか一方がアレイ電圧給電線（ここでは、ＶＡＰＬ０）に、他方がワード線（ここでは、ＷＬ０００）に接続される。また、トランジスタＭＰ８０のゲート電極には、グローバル・ワード線（ここでは、ＧＷＬ００Ｂ）が接続される。また、トランジスタＭＮ８０のドレイン電極又はソース電極の何れか一方が接地電圧給電線（ここでは、ＶＳＰＬ０）に、他方がワード線（ここでは、ＷＬ０００）に接続される。また、トランジスタＭＮ８０のゲート電極には、グローバル・ワード線（ここでは、ＧＷＬ００Ｂ）が接続される。

図４は、図１に示したグローバル・ワード線駆動回路群ＧＷＤＢＫの構成の例を示している。グローバル・ワード線駆動回路群ＧＷＤＢＫは、四つのグローバル・ワード線駆動回路ＧＷＤ０〜ＧＷＤ３で構成される。グローバル・ワード線駆動回路ＧＷＤ０〜ＧＷＤ３の各々は、Ｘデコード・アドレス信号ＤＸ００〜１１、電流印加信号ＸＩＪＴＣＲＧ、放電信号ＤＩＳＣＲＧＢに応じて、グローバル・ワード線ＧＷＬ００Ｂ〜ＧＷＬ１１Ｂを駆動する。グローバル・ワード線駆動回路ＧＷＤ０〜ＧＷＤ３は、グローバル・ワード線駆動回路ＧＷＤ０を代表例に説明すると、ＮＯＲ回路ＮＲ９０、インバータ回路ＩＶ９０、ＮＡＮＤ回路ＮＤ９０とで構成される。ＮＡＮＤ回路ＮＤ９０の一方の入力端子にはＸデコード・アドレス信号ＤＸ００が、他方の入力端子には電流印加信号ＸＩＪＴＣＲＧが夫々入力される。ＮＯＲ回路ＮＲ９０の一方の入力端子には、前述のＮＡＮＤ回路ＮＤ９０の出力信号をインバータ回路ＩＶ９０で反転した信号が、他方の入力端子には放電信号ＤＩＳＣＲＧＢが夫々入力される。他のグローバル・ワード線駆動回路ＧＷＤ１〜ＧＷＤ３も同様に、Ｘデコード・アドレス信号ＤＸ０１〜１１と、共通の電流印加信号ＸＩＪＴＣＲＧ及び放電信号ＤＩＳＣＲＧＢとで制御される。

図５は、図４に示したグローバル・ワード線駆動回路ＧＷＤ０〜ＧＷＤ３のうち、グローバル・ワード線駆動回路ＧＷＤ０の動作真理値表を示している。待機状態において、電流印加信号ＸＩＪＴＣＲＧが接地電圧ＶＳＳ、放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに駆動されているので、グローバル・ワード線ＧＷＬ００Ｂは接地電圧ＶＳＳに保持される。よって、図３に示したメモリタイル群ＭＴＢＫ００内のワード線駆動回路群ＷＤＢＫにおけるワード線駆動回路ＷＤ０のＰＭＯＳトランジスタＭＰ８０が導通することにより、ワード線ＷＬ０００にはアレイ電圧給電線ＶＡＰＬ０と同じ電圧ＶＡが供給される。ここで、ＶＡは書換え電圧ＶＷＴ、若しくは読出し電圧ＶＲＤである。

次に、読出し動作或いは書換え動作が開始されると、電流印加信号ＸＩＪＴＣＲＧが接地電圧ＶＳＳに保持された状態で、書換え電圧ＶＷＴとなっていた放電信号ＤＩＳＣＲＧＢが接地電圧ＶＳＳに駆動されることにより、接地電圧ＶＳＳとなっていたグローバル・ワード線ＧＷＬ００Ｂが書換え電圧ＶＷＴに駆動される。よって、図３に示したメモリタイル群ＭＴＢＫ００内のワード線駆動回路群ＷＤＢＫにおけるワード線駆動回路ＷＤ０のＮＭＯＳトランジスタＭＮ８０が導通することにより、ワード線ＷＬ０００は接地電圧ＶＳＳに放電される。なお、この放電動作はＸデコード・アドレス信号ＤＸ００〜１１の電圧に依存せず、グローバル・ワード線駆動回路ＧＷＤ０〜ＧＷＤ３に共通使用される放電信号ＤＩＳＣＲＧＢによって、全ワード線において強制的に行われる。このような動作によって、メモリタイル内の全メモリセルＭＣ００〜ＭＣ１１は、一旦、非選択状態になる。

さらに、Ｘアドレスのデコード動作が完了して、Ｘデコード・アドレス信号ＤＸ００〜１１の中から選択されたＸデコード・アドレス信号ＤＸ００が書換え電圧ＶＷＴに駆動され、接地電圧ＶＳＳとなっていた電流印加信号ＸＩＪＴＣＲＧがＶＷＴに駆動されると、書換え電圧となっていたグローバル・ワード線ＧＷＬ００Ｂは接地電圧ＶＳＳに駆動される。よって、図３に示したメモリタイル群ＭＴＢＫ００内のワード線駆動回路群ＷＤＢＫにおけるワード線駆動回路ＷＤ０のＰＭＯＳトランジスタＭＰ８０が導通することにより、ワード線ＷＬ０００にはアレイ電圧ＶＡが供給される。なお、非選択状態に保持されたＸデコード・アドレス信号ＤＸ０１〜１１に対応するグローバル・ワード線では、放電状態が継続される。図６は、Ｘアドレス信号Ｘ０，Ｘ１とＸデコード・アドレス信号ＤＸ００〜１１の関係をまとめたものである。同図では、理解を助けるために、読出し動作或いは書換え動作中におけるグローバル・ビット線ＧＢＬ００〜ＧＢＬ１１とワード線ＷＬ０００〜ＷＬ００１の電圧も示されている。

《ビット線制御回路群の構成》
図７は、図２に示したビット線制御回路群ＢＣＢＫの構成の例を示している。ビット線制御回路群ＢＣＢＫは、八つのビット線制御回路ＢＬＣＴＬ０〜ＢＬＣＴＬ７で構成され、Ｙデコード・アドレス信号ＤＹ００〜１３と電流印加信号ＹＩＪＴＣＲＧに応じて、ビット線選択信号ＢＬＳ００〜ＢＬＳ１３及びビット線駆動信号ＢＬＳ００Ｂ〜ＢＬＳ１３Ｂを駆動する。ビット線制御回路ＢＬＣＴＬ０〜ＢＬＣＴＬ７の各々は、ビット線制御回路ＢＬＣＴＬ０を代表例に説明すると、ＮＡＮＤ回路ＮＤ１２０とインバータ回路ＩＶ１２０とで構成される。ＮＡＮＤ回路ＮＤ１２０の一方の入力端子にはＹデコード・アドレス信号ＤＹ００が、他方の入力端子には電流印加信号ＹＩＪＴＣＲＧが夫々入力される。ＮＡＮＤ回路ＮＤ１２０の出力信号をビット線駆動信号ＢＬＳ００Ｂとする。また、ＮＡＮＤ回路ＮＤ１２０の出力信号をインバータ回路ＩＶ１２０で反転した信号をビット線選択信号ＢＬＳ００とする。他のビット線選択信号ＢＬＳ０１〜ＢＬＳ１３及びビット線駆動信号ＢＬＳ０１Ｂ〜ＢＬＳ１３Ｂも同様に、Ｙデコード・アドレス信号ＤＹ０１〜１３と共通の電流印加信号ＹＩＪＴＣＲＧによって制御される。

図８は、Ｘアドレス信号Ｘ１、Ｙアドレス信号Ｙ０，Ｙ１とＹデコード・アドレス信号ＤＹ００〜１３の関係をまとめたものである。同図では、理解を助けるために、選択動作中におけるビット線選択信号ＢＬＳ００〜ＢＬＳ１３の電圧も示されている。八本のビット線選択信号ＢＬＳ００〜ＢＬＳ１３の中から一本が活性化されるので、前述のグローバル・ワード線群ＧＷＰ０によってメモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１の組、または、前述のグローバル・ワード線群ＧＷＰ１によってメモリタイル群ＭＴＢＫ１０，ＭＴＢＫ１１の組の何れか一方が選択された時に、当該メモリタイル群内のメモリタイルからビット線が一本ずつ選択され、対応するグローバル・ビット線ＧＢＬ０，ＧＢＬ１に夫々接続される。

《メモリセルアレイの動作》
以上の構成によるメモリセルアレイの動作を、図９〜図１２に従い説明する。図９には、図１に示したメモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０におけるメモリセルＭＣ００において書換え動作を行う場合を仮定し、メモリセルＭＣ００に関係する制御信号が示されている。以下では、簡単のためにメモリタイル群ＭＴＢＫ００に注目して、その動作を説明する。

まず、待機状態において、放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに保持されているので、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂは接地電圧ＶＳＳに、ワード線ＷＬ０００，ＷＬ００１は書換え電圧ＶＷＴに夫々駆動される。また、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３が接地電圧ＶＳＳに、ビット線駆動信号ＢＬＳ００Ｂ〜ＢＬＳ０３Ｂが書換え電圧ＶＷＴに駆動されることにより、ビット線ＢＬ０００，ＢＬ００１は、書換え電圧ＶＷＴ付近にまで駆動される。

図１０は、待機状態におけるメモリタイル群ＭＴＢＫ００の導通状態を示している。同図では簡略化のため、ＭＯＳトランジスタがスイッチ記号で示されている。ワード線ＷＬ０００，ＷＬ００１には、ワード線駆動回路ＷＤ０，ＷＤ１内のＰＭＯＳトランジスタＭＰ８０を介して書換え電圧ＶＷＴが供給されている。また、ビット線ＢＬ０００，ＢＬ００１は、ビット線駆動回路ＢＤＲＶ内のＮＭＯＳトランジスタＭＮＢＤ０，ＭＮＢＤ１を介してアレイ電圧給電線ＶＡＰＬ００に接続される。アレイ電圧給電線ＶＡＰＬ００はアレイ電圧給電線ＶＡＰＬ０に接続されており、ビット線ＢＬ０００〜ＢＬ００３は書換え電圧ＶＷＴ付近にまで駆動される。よって、メモリタイルＭＴ０，ＭＴ１におけるメモリセルＭＣ００〜ＭＣ１１に印加される電圧は、ほぼ０Ｖとなる。よって、この時のメモリセルには、電流が殆ど流れない。

図９に戻って、次に、書換え動作が開始される。この時、書換え電圧ＶＷＴにあった放電信号ＤＩＳＣＲＧＢが接地電圧ＶＳＳに駆動されて、接地電圧ＶＳＳにあったグローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂが書換え電圧ＶＷＴに駆動される。よって、書換え電圧ＶＷＴにあったワード線ＷＬ０００，ＷＬ００１が接地電圧ＶＳＳに駆動される。

図１１は、この状態におけるメモリタイル群ＭＴＢＫ００の導通状態を示している。ワード線ＷＬ０００，ＷＬ００１には、ワード線駆動回路ＷＤ０，ＷＤ１内のＮＭＯＳトランジスタＭＮ８０を介して接地電圧ＶＳＳ（ここでは０Ｖ）が供給されている。一方、ビット線ＢＬ０００〜ＢＬ００３は、引き続き書換え電圧ＶＷＴ付近にまで駆動される。よって、メモリタイルＭＴ０，ＭＴ１におけるメモリセルＭＣ００〜ＭＣ１１に印加される電圧は、およそ−ＶＷＴとなる。メモリセル内のダイオードＤは、逆バイアス状態にあるので極めて微小な電流が流れることになるが、書換え動作に必要な電流に比べれば桁違いに小さな値であるので、記憶情報は保持される。このように、全メモリセルＭＣ００〜ＭＣ１１を一旦、非選択状態にすることで、選択動作における予期しないバイアス状態による誤書込みを回避することができる。すなわち、例えば、レイアウト上の遠近差やノイズ等に伴う電位変動によって非選択メモリセルのダイオードＤが意図せずに順バイアス状態となるのを防止する。

再び図９に戻って、動作の説明を続ける。アドレス信号のデコードが完了すると、Ｘデコード・アドレス信号ＤＸ００が書換え電圧ＶＷＴに駆動される。また、接地電圧ＶＳＳであった電流印加信号ＸＩＪＴＣＲＧが書換え電圧ＶＷＴに駆動されると、書換え電圧ＶＷＴであったグローバル・ワード線ＧＷＬ００Ｂが接地電圧ＶＳＳに駆動されることにより、接地電圧ＶＳＳであったワード線ＷＬ０００に書換え電圧ＶＷＴが供給される。同様に、Ｙデコード・アドレス信号ＤＹ００が書換え電圧ＶＷＴに駆動されるのに続いて、接地電圧ＶＳＳであった電流印加信号ＹＩＪＴＣＲＧが書換え電圧ＶＷＴに駆動される。すると、書換え電圧ＶＷＴにあったビット線駆動信号ＢＬＳ００Ｂが接地電圧ＶＳＳ、接地電圧ＶＳＳにあったビット線選択信号ＢＬＳ００が書換え電圧ＶＷＴに駆動される。

図１２は、この状態におけるメモリタイル群ＭＴＢＫ００の導通状態を示している。ワード線ＷＬ０００には、ワード線駆動回路ＷＤ０内のＰＭＯＳトランジスタＭＰ８０を介して書換え電圧ＶＷＴが供給されている。また、ビット線駆動回路ＢＤＲＶ内のＮＭＯＳトランジスタＭＮＢＤ０がカットオフ状態になることにより、ビット線ＢＬ０００とアレイ電圧給電線ＶＡＰＬ００との接続が遮断される。一方で、ビット線駆動回路ＢＳＬＣ内のＮＭＯＳトランジスタＭＮＹＳ０が導通状態になることにより、ビット線ＢＬ０００は、グローバル・ビット線ＧＢＬ０と接続され、書換え電流駆動回路ＷＣＤを介して接地電圧ＶＳＳ付近に駆動される。よって、メモリタイルＭＴ０内のメモリセルＭＣ００に、書換え電圧ＶＷＴにほぼ等しい電圧が印加される。この時、メモリセルＭＣ００に印加される電流ＩＭＣ００は、書換え電流駆動回路ＷＣＤによって制御される。すなわち、可変抵抗Ｒを高抵抗状態に書換える場合は、図９に示すように、リセット電流ＩＲＳＴが短時間印加される。反対に、可変抵抗Ｒを低抵抗状態に書換える場合は、リセット電流ＩＲＳＴよりも小さなセット電流ＩＳＥＴが長時間印加される。

なお、ビット線ＢＬ００１には、ビット線駆動回路ＢＤＲＶ内のＮＭＯＳトランジスタＭＮＢＤ１からアレイ電圧給電線ＶＡＰＬ００を介して書換え電圧ＶＷＴが供給されているので、選択されたワード線ＷＬ０００上のメモリセルＭＣ０１に印加される電圧は、０Ｖにほぼ等しい。よって、メモリセルＭＣ０１に流れる電流は無視できる値であるので、メモリセルＭＣ０１に記憶された情報は保持される。さらに、ワード線ＷＬ００１がワード線駆動回路ＷＤ１内のＭＮＯＳトランジスタＭＮ８０を介して接地電圧給電線ＶＳＰＬ０接続されているので、選択されたビット線ＢＬ０００上のメモリセルＭＣ１０に印加される電圧は０Ｖにほぼ等しい。よって、メモリセルＭＣ１０に流れる電流も無視できる値であり、メモリセルＭＣ１０に記憶された情報は保持される。なお、メモリタイルＭＴ１内のメモリセルＭＣ００，ＭＣ０１に印加される電圧も、ビット線ＢＬ００２，ビット線ＢＬ００３には、ビット線駆動回路ＢＤＲＶからアレイ電圧給電線ＶＡＰＬ０１及びＶＡＰＬ０を介して書換え電圧ＶＷＴが供給されているので、メモリタイルＭＴ０内のメモリセルＭＣ０１と同様に０Ｖにほぼ等しい。

書換え電流の印加を終えると、書換え電圧ＶＷＴであった電流印加信号ＸＩＪＴＣＲＧが接地電圧ＶＳＳに駆動されることにより、接地電圧ＶＳＳであったグローバル・ワード線ＧＷＬ００Ｂが書換え電圧ＶＷＴに駆動される。また、書換え電圧ＶＷＴであった電流印加信号ＹＩＪＴＣＲＧが接地電圧ＶＳＳに駆動されることにより、書換え電圧ＶＷＴであったビット線選択信号ＢＬＳ００が接地電圧ＶＳＳに、接地電圧ＶＳＳであったビット線駆動信号ＢＬＳ００Ｂが書換え電圧ＶＷＴに夫々駆動される。よって、図１１に示したように、全メモリセルが再び非選択状態になる。

最後に、接地電圧ＶＳＳであった放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに駆動されることにより、書換え電圧ＶＷＴであったグローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂが接地電圧ＶＳＳに夫々駆動される。よって、接地電圧ＶＳＳであったワード線ＷＬ０００，ＷＬ００１が書換え電圧ＶＷＴに夫々駆動されて、図１０に示した待機状態に戻る。

以上では、簡単のためにメモリタイル群ＭＴＢＫ００に注目して、その動作を説明してきた。しかし、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂやビット線選択信号ＢＬＳ００〜ＢＬＳ０３、ビット線駆動信号ＢＬＳ００Ｂ〜ＢＬＳ０３Ｂにより、メモリタイル群ＭＴＢＫ００と共に制御され、同時に活性化することが可能なメモリタイル群ＭＴＢＫ０１においても、そのメモリタイルＭＴ０内のメモリセルＭＣ００に対して同時に書換え動作が行われることは、容易に理解できる。

また、これまでは、書換え動作について説明してきたが、読出し動作においても同様の手順で選択動作が行われる。読出し動作の場合は、図１０〜図１２に示したアレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ００，ＶＡＰＬ０１の電圧を図１に記載のアレイ電圧選択回路ＶＳＬＣ０を用いて読出し電圧ＶＲＤに切り替えて、選択ワード線ＷＬ０００に供給する電圧を読出し電圧ＶＲＤとする。また、図１２において、書換え電流駆動回路ＷＣＤの換わりに図１に示したセンスアンプＳＡをグローバル・ビット線ＧＢＬ０に接続する。さらに、図９に示した制御信号の駆動時間を適宜調整することにより、記憶情報すなわちメモリセル内の可変抵抗Ｒの値に応じた電流の検出動作が可能となる。

《本実施の形態による効果》
最後に、これまで述べてきた構成と動作から得られる主要な五つの効果をまとめる。第一の効果として、各アクセスサイクルにおいて、一つのワード線駆動回路（例えば図１２のＷＤ０）が一つのメモリセル（例えば図１２のＭＴ０内のＭＣ００）のみに電流を供給する構成とすることで、例えば複数のメモリセルに電流を供給するような構成と比べて、ＩＲドロップの低減が実現可能となる。これにより、高精度な書換え並びに読み出し動作が行え、信頼性の向上が得られる。

第二の効果として、一つのワード線駆動回路（例えばＷＤ０）が二つのメモリタイル（例えばＭＴ０，ＭＴ１）で共有されているため、高集積化（大容量化）が実現可能になる。すなわち、仮に、ワード線駆動回路を共有させずに、第一の効果で述べたような、ワード線駆動回路とメモリセルを１対１で対応させるような構成とすると、ワード線駆動回路の数が増大し、メモリセルアレイの面積が増大する虞がある。メモリセルアレイの面積は、相対的にワード線駆動回路群ＷＤＢＫの面積に大きく依存することが予想されるため、共有構成とすることでワード線駆動回路群ＷＤＢＫの面積を削減でき、大容量化に対応できる。

第三の効果として、各メモリタイルＭＴが、小規模のメモリセルＭＣで構成されると共に対応する一本のグローバル・ビット線ＧＢＬに接続され、このメモリタイルＭＴが、グローバル・ワード線ＧＷＬが延伸する方向に複数配置されることで、同時に活性化されるメモリセル数（同時アクセス可能なグローバル・ビット線ＧＢＬの数）を維持することができる。これによって、半導体装置の高速化に対応可能になる。なお、第二の効果と関連して、高集積化を図るためにワード線側ではなくビット線側を共有するという考え方もあるが、この場合、同時アクセスの数が減り、高速化が図れない虞がある。また、各メモリタイルＭＴを小規模のメモリセルＭＣで構成すると、前述した高速化と共に、ワード線駆動回路に接続される負荷も低減でき、これによるＩＲドロップの改善効果も得られる。

第四の効果として、アレイ電圧給電線ＶＡＰＬへの電流の集中を回避し、配線における電圧降下（ＩＲドロップ）やエレクトロ・マイグレーションの抑制が可能となる。この効果は、アレイ電圧給電線（例えば、アレイ電圧給電線ＶＡＰＬ０）が、グローバル・ビット線と並行するように配線され、このグローバル・ビット線の延伸方向に配置される複数のメモリタイル群（例えば、ＭＴＢＫ００，ＭＴＢＫ１０）内のワード線駆動回路群ＷＤＢＫに給電を行うことで実現される。前述の１対１対応のメモリセル選択動作とこの配線方式によって、アレイ電圧給電線に流れる電流を選択されたメモリセル一個分の書換え電流または読出し電流に抑制することが可能となる。第五の効果として、前述したように、図５１の構成と比較してダイオードＤの向きを変更したことにより、ＩＲドロップの低減等が可能となる。

なお、これまでの説明では、グローバル・ビット線の延伸方向に隣接する二つのメモリタイルが、一つのワード線駆動回路を共有する構成が示されていたが、共有の仕方に対する制限は特にない。例えば、四つのメモリタイルにて、ワード線駆動回路を共有することも可能である。この場合は、チップ全体で見たワード線駆動回路の面積を、さらに１／４にまで削減することができる。また、本実施の形態では、各メモリタイル内にビット線駆動回路ＢＤＲＶを設け、これによって、図１１に示したダイオードＤの逆バイアス状態や図１２に示したメモリセルＭＣ０１等の０Ｖ状態を作り出したが、場合によっては、このビット線駆動回路ＢＤＲＶを削減することも可能である。この場合、非選択のメモリセルに接続されるビット線はフローティング状態になるため、ワード線からグローバル・ビット線に至る電流経路は形成されず、理想的には非選択メモリセルに電流は殆ど流れない。また、選択メモリセルに接続されるビット線と同じビット線に接続されるメモリセル（例えば図１２のＭＴ０のＭＣ１０）も０Ｖ状態を維持できる。ただし、現実的にはフローティング状態が頻繁に生じると信頼性の低下が懸念されるため、信頼性を向上させるためにはビット線駆動回路ＢＤＲＶを設ける方が望ましい。

（実施の形態２）
本実施の形態２では、メモリセルアレイ構成の別の例を説明する。図１３は、本発明の実施の形態２による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。このメモリセルアレイ構成の特徴は、メモリタイルＭＴの規模が図２に示したメモリタイルよりも大きくなり、４行×４列のメモリセルＭＣ００〜ＭＣ３３を有する点にある。これに応じて、ビット線選択回路ＢＳＬＣとビット線駆動回路ＢＤＲＶの数が倍増されている。また、ワード線駆動回路群ＷＤＢＫに含まれるワード線駆動回路ＷＤの数も倍増されている。これらの相違点に注目しながら、本実施の形態について説明する。

《メモリセルアレイの構成》
図１３では、説明を簡単にするために、４個のメモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１が示されている。これら４個のメモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１は、二つのグローバル・ワード線群ＧＷＰ０，ＧＷＰ１と二つのグローバル・ビット線群ＧＢＰ０，ＧＢＰ１との交点に、２行×２列の行列を形成するように配置される。メモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１の各々は、二つのメモリタイルＭＴ０，ＭＴ１と一つのワード線駆動回路群ＷＤＢＫとで構成される。二つのメモリタイルＭＴ０，ＭＴ１の各々は、前述のように１６個のメモリセルＭＣ００〜ＭＣ３３を夫々有する。例えば、メモリタイル群ＭＴＢＫ００に代表されるように、メモリタイルＭＴ０内のメモリセルＭＣ００〜ＭＣ３３は、四本のワード線ＷＬ０００〜ＷＬ００３と四本のビット線ＢＬ０００〜ＢＬ００３との各交点に配置される。また、メモリタイルＭＴ１内のメモリセルＭＣ００〜ＭＣ３３は、四本のワード線ＷＬ０００〜ＷＬ００３と四本のビット線ＢＬ００４〜ＢＬ００７との各交点に配置される。メモリセルＭＣ００〜ＭＣ３３の各々は、図３で述べたように、ワード線−ダイオード−可変抵抗−ビット線の順に接続されている。

メモリタイルＭＴ０，ＭＴ１の各々は、メモリセルＭＣ００〜ＭＣ３３の両端に配置されたビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１とビット線駆動回路ＢＤＲＶ０，ＢＤＲＶ１を有する。例えば、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０の場合、ビット線選択回路ＢＳＬＣ０はビット線ＢＬ０００，ＢＬ００１を制御し、ビット線選択回路ＢＳＬＣ１はビット線ＢＬ００２，ＢＬ００３を制御する。これらのビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１は、共通のビット線選択信号ＢＬＳ００，ＢＬＳ０１により、夫々制御される。また、ビット線駆動回路ＢＤＲＶ０はビット線ＢＬ０００，ＢＬ００１を制御し、ビット線駆動回路ＢＤＲＶ１はビット線ＢＬ００２，ＢＬ００３を制御する。これらのビット線駆動回路ＢＤＲＶ０，ＢＤＲＶ１は、共通のビット線駆動信号ＢＬＳ００Ｂ，ＢＬＳ０１Ｂにより、夫々制御される。

同様に、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ１においては、ビット線選択回路ＢＳＬＣ０はビット線ＢＬ００４，ＢＬ００５を制御し、ビット線選択回路ＢＳＬＣ１はビット線ＢＬ００６，ＢＬ００７を制御する。これらのビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１は、共通のビット線選択信号ＢＬＳ０２，ＢＬＳ０３により、夫々制御される。また、ビット線駆動回路ＢＤＲＶ０はビット線ＢＬ００４，ＢＬ００５を制御し、ビット線駆動回路ＢＤＲＶ１はビット線ＢＬ００６，ＢＬ００７を制御する。これらのビット線駆動回路ＢＤＲＶ０，ＢＤＲＶ１は、共通のビット線駆動信号ＢＬＳ０２Ｂ，ＢＬＳ０３Ｂにより、夫々制御される。以上で説明したビット線選択信号ＢＬＳ００〜ＢＬＳ０３及びビット線駆動信号ＢＬＳ００Ｂ〜ＢＬＳ０３Ｂの電圧の夫々は、ビット線制御回路群ＢＣＢＫにて制御される。

ワード線駆動回路群ＷＤＢＫは、メモリタイルＭＴ０とＭＴ１とが共有できるように、メモリタイルＭＴ０とＭＴ１の隣に配置される。ワード線駆動回路群ＷＤＢＫは、四つのワード線駆動回路ＷＤ０〜ＷＤ３を有する。これらワード線駆動回路ＷＤ０〜ＷＤ３は、グローバル・ワード線群ＧＷＰ０の電圧に応じてワード線ＷＬ０００〜ＷＬ００３を夫々駆動する。ここで、グローバル・ワード線群ＧＷＰ０は、グローバル・ワード線ＧＷＬ００Ｂ〜ＧＷＬ０３Ｂで構成され、ワード線駆動回路ＷＤ０〜ＷＤ３は、ＧＷＬ００Ｂ〜ＧＷＬ０３Ｂの電圧に応じてワード線ＷＬ０００〜ＷＬ００３を夫々駆動する。なお、グローバル・ワード線群ＧＷＰ１も同様に、グローバル・ワード線ＧＷＬ１０Ｂ〜ＧＷＬ１３Ｂで構成される。これらグローバル・ワード線群ＧＷＰ０，ＧＷＰ１は、グローバル・ワード線駆動回路群ＧＷＤＢＫによって制御される。

ワード線ＷＬ０００〜ＷＬ００３の夫々は、メモリタイルＭＴ０とＭＴ１の領域を、グローバル・ワード線群ＧＷＰ０と並行するように延伸する。また、メモリタイルＭＴ０とＭＴ１の領域内を通過するワード線と直交するような配線（ワード線）が設けられる。このような配線構造により、メモリタイルＭＴ０とＭＴ１の双方のワード線に同じ電圧を給電することが可能となる。なお、同図では、簡単のためにアレイ電圧給電線が省略されているが、図１と同様に、グローバル・ビット線と並行に設けられる。

グローバル・ビット線群ＧＢＰ０，ＧＢＰ１の夫々には、読書き回路ＲＷＵ０，ＲＷＵ１が配置される。読書き回路ＲＷＵ０，ＲＷＵ１内の読書き選択回路ＲＷＵＳＬＣは、グローバル・ビット線駆動信号群ＤＥＢＳ、読出し起動信号群ＲＥＢＳと書換え起動信号群ＷＥＢＳにて制御される。これらの信号群は、読書き制御回路ＲＷＵＣによって生成される。これらの信号群の電圧レベルに応じて、グローバル・ビット線群ＧＢＰ０，ＧＢＰ１に、センスアンプＳＡ、書換え電流駆動回路ＷＣＤ、アレイ電圧ＶＡが適宜接続される。

《メモリタイルの具体的な構成》
図１４は、図１３に示したメモリセルアレイにおける、メモリタイルとワード線駆動回路群の具体的な構成の例を示している。同図では、代表例として、メモリタイル群ＭＴＢＫ００におけるメモリタイルＭＴ０，ＭＴ１とワード線駆動回路群ＷＤＢＫが示されている。メモリセルＭＣ００〜ＭＣ３３の各々は、ダイオードＤと可変抵抗Ｒが、図３の場合と同様に、ワード線−ダイオードＤ−可変抵抗Ｒ−ビット線の順に接続された構成となっている。

メモリタイルＭＴ０内のビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１のそれぞれは、図３に示したビット線選択回路ＢＳＬＣと同様にＮＭＯＳトランジスタＭＮＹＳ０，ＭＮＹＳ１で構成される。ビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１におけるトランジスタＭＮＹＳ０のゲート電極には、共通でビット線選択信号ＢＬＳ００が接続される。ビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１におけるトランジスタＭＮＹＳ１のゲート電極には、共通でビット線選択信号ＢＬＳ０１が接続される。

メモリタイルＭＴ０内のビット線駆動回路ＢＤＲＶ０，ＢＤＲＶ１のそれぞれも、図３に示したビット線駆動回路ＢＤＲＶと同様に、ＮＭＯＳトランジスタＭＮＢＤ０，ＭＮＢＤ１で構成される。ビット線駆動回路ＢＤＲＶ０，ＢＤＲＶ１におけるトランジスタＭＮＢＤ０のゲート電極には、共通でビット線駆動信号ＢＬＳ００Ｂが接続される。ビット線駆動回路ＢＤＲＶ０，ＢＤＲＶ１におけるトランジスタＭＮＢＤ１のゲート電極には、共通でビット線駆動信号ＢＬＳ０１Ｂが接続される。

図１５は、図１３に示したビット線制御回路群ＢＣＢＫに入力されるＸアドレス信号Ｘ２およびＹアドレス信号Ｙ０，Ｙ１と、ビット線選択信号ＢＬＳ００〜ＢＬＳ１３との関係をまとめた真理値表である。八本のビット線選択信号ＢＬＳ００〜ＢＬＳ１３の中から一本が選択的に活性化されるので、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１の組、またはメモリタイル群ＭＴＢＫ１０，ＭＴＢＫ１１の組の何れか一方が選択される。また、各メモリタイル群からは、二本のビット線が選択されて、対応するグローバル・ビット線群に接続される。

《ワード線駆動回路群の構成》
ワード線駆動回路群ＷＤＢＫにおけるワード線駆動回路ＷＤ０〜ＷＤ３の各々は、図１４に示すようにＰＭＯＳトランジスタＭＰ８０とＮＭＯＳトランジスタＭＮ８０とで構成される。ワード線駆動回路ＷＤ０〜ＷＤ３の各々は、グローバル・ワード線群ＧＷＰ０の構成要素であるグローバル・ワード線ＧＷＬ００Ｂ〜ＧＷＬ０３Ｂの電圧に応じて、ワード線ＷＬ０００〜ＷＬ００３を駆動する。

図１６は、図１３に示したグローバル・ワード線駆動回路ＧＷＤＢＫに入力されるＸアドレス信号Ｘ０，Ｘ１，Ｘ２と、グローバル・ワード線ＧＷＬ００Ｂ〜ＧＷＬ０３Ｂ，ＧＷＬ１０Ｂ〜ＧＷＬ１３Ｂおよびワード線ＷＬ０００〜ＷＬ００３，ＷＬ１００〜ＷＬ１０３の関係をまとめた真理値表である。なお、ワード線ＷＬ１００〜ＷＬ１０３は、図示はしないが、メモリタイル群ＭＴＢＫ１０内のワード線駆動回路群ＷＤＢＫに接続されている。ワード線ＷＬ０００〜ＷＬ００３，ＷＬ１００〜ＷＬ１０３の高電圧の値は、書換え動作における選択状態を仮定して、書換え電圧ＶＷＴとしている。図１３のメモリセルアレイでは、Ｘアドレス信号Ｘ０，Ｘ１，Ｘ２を用いて、八本のワード線ＷＬ０００〜ＷＬ００３，ＷＬ１００〜ＷＬ１０３からの任意の一本が選択的に活性化される。

《読書き回路の構成》
読書き回路、特に読書き選択回路ＲＷＵＳＬＣは読書き回路ＲＷＵ０を代表例にすると、図１４に示すように六つのＮＭＯＳトランジスタＭＮ１９００，ＭＮ１９０１，ＭＮ１９１０，ＭＮ１９１１，ＭＮ１９２０，ＭＮ１９２１で構成される。トランジスタＭＮ１９００，ＭＮ１９０１は、グローバル・ビット線群ＧＢＰ０とアレイ電圧給電線ＶＡＰＬとの接続を制御するトランジスタである。アレイ電圧給電線ＶＡＰＬには、動作に応じて読出し電圧ＶＲＤ或いは書換え電圧ＶＷＴが供給される。トランジスタＭＮ１９００のドレイン電極又はソース電極の何れか一方がグローバル・ビット線群ＧＢＰ０の構成要素であるグローバル・ビット線ＧＢＬ００に、他方がアレイ電圧給電線ＶＡＰＬに接続される。また、トランジスタＭＮ１９００のゲート電極には、グローバル・ビット線駆動信号群ＤＥＢＳの構成要素であるグローバル・ビット線駆動信号ＤＥ０が接続される。同様に、トランジスタＭＮ１９０１のドレイン電極又はソース電極の何れか一方がグローバル・ビット線群ＧＢＰ０の構成要素であるグローバル・ビット線ＧＢＬ０１に、他方がアレイ電圧給電線ＶＡＰＬに接続される。また、トランジスタＭＮ１９０１のゲート電極には、グローバル・ビット線駆動信号群ＤＥＢＳの構成要素であるグローバル・ビット線駆動信号ＤＥ１が接続される。

トランジスタＭＮ１９１０，ＭＮ１９１１は、グローバル・ビット線群ＧＢＰ０とセンスアンプＳＡとの接続を制御するトランジスタである。トランジスタＭＮ１９１０のドレイン電極又はソース電極の何れか一方がグローバル・ビット線ＧＢＬ００に、他方がセンスアンプＳＡに接続される。また、トランジスタＭＮ１９１０のゲート電極には、読出し信号群ＲＥＢＳの構成要素である読出し起動信号ＲＥ０が接続される。同様に、トランジスタＭＮ１９１１のドレイン電極又はソース電極の何れか一方がグローバル・ビット線ＧＢＬ０１に、他方がセンスアンプＳＡに接続される。また、トランジスタＭＮ１９１１のゲート電極には、読出し起動信号群ＲＥＢＳの構成要素である読出し起動信号ＲＥ１が接続される。

トランジスタＭＮ１９２０，ＭＮ１９２１は、グローバル・ビット線群ＧＢＰ０と書換え電流駆動回路ＷＣＤとの接続を制御するトランジスタである。トランジスタＭＮ１９２０のドレイン電極又はソース電極の何れか一方がグローバル・ビット線ＧＢＬ００に、他方が書換え電流駆動回路ＷＣＤに接続される。また、トランジスタＭＮ１９２０のゲート電極には、書換え起動信号群ＷＥＢＳの構成要素である書換え起動信号ＷＥ０が接続される。同様に、トランジスタＭＮ１９２１のドレイン電極又はソース電極の何れか一方がグローバル・ビット線ＧＢＬ０１に、他方が書換え電流駆動回路ＷＣＤに接続される。また、トランジスタＭＮ１９２１のゲート電極には、書換え起動信号群ＷＥＢＳの構成要素である書換え起動信号ＷＥ１が接続される。

図１７は、図１３に示した読書き制御回路ＲＷＵＣに入力される読出し起動信号ＲＥ、書換え起動信号ＷＥ、およびＹアドレス信号Ｙ１と、グローバル・ビット線駆動信号群ＤＥＢＳ、読出し起動信号群ＲＥＢＳ、および書換え起動信号群ＷＥＢＳとの関係をまとめた真理値表である。待機状態において、グローバル・ビット線駆動信号群ＤＥＢＳは書換え電圧ＶＷＴに保持される。また、読出し起動信号群ＲＥＢＳ及び書換え起動信号群ＷＥＢＳは接地電圧ＶＳＳに保持される。よって、トランジスタＭＮ１９００，ＭＮ１９０１のみが導通することにより、グローバル・ビット線群ＧＢＰ０，ＧＢＰ１がアレイ電圧ＶＡ（読出し電圧ＶＲＤまたは書換え電圧ＶＷＴ）に駆動される。

書換え動作においては、書換え起動信号ＷＥが論理値“１”となることにより、ＹアドレスＹ１に応じて、グローバル・ビット線駆動信号ＤＥ０，ＤＥ１の一方が接地電圧ＶＳＳ、書換え起動信号ＷＥ０，ＷＥ１の一方が書換え電圧ＶＷＴに夫々駆動される。よって、トランジスタＭＮ１９００，ＭＮ１９０１の何れか一方がカットオフ状態、トランジスタＭＮ１９１０，ＭＮ１９１１の何れか一方が導通状態となる。よって、グローバル・ビット線群ＧＢＰ０，ＧＢＰ１の各々において、何れか一方のグローバル・ビット線が書換え電流駆動回路ＷＣＤに接続される。このような制御により、図１４及び図１５の説明で述べたように、任意のメモリタイル群から選択されてグローバル・ビット線群に接続された任意の二本のビット線のうち、一方のビット線には待機状態と同じアレイ電圧ＶＡ（ここでは書換え電圧ＶＷＴ）を供給し、他方のビット線を書換え電流駆動回路ＷＣＤに接続することが可能となる。

同様に、読出し動作においては、読出し起動信号ＲＥが論理値“１”となることにより、ＹアドレスＹ１に応じて、グローバル・ビット線駆動信号の一方が接地電圧ＶＳＳ、読出し起動信号の一方が書換え電圧ＶＷＴとなる。よって、トランジスタＭＮ１９００，ＭＮ１９０１の何れか一方がカットオフ状態、トランジスタＭＮ１９２０，ＭＮ１９２１の何れか一方が導通状態となる。よって、グローバル・ビット線群ＧＢＰ０，ＧＢＰ１の各々において、何れか一方のグローバル・ビット線がセンスアンプＳＡに接続される。このような制御により、図１４及び図１５の説明で述べたように、任意のメモリタイル群から選択されてグローバル・ビット線群に接続された任意の二本のビット線のうち、一方のビット線には待機状態と同じアレイ電圧ＶＡ（ここでは読出し電圧ＶＲＤ）を供給し、他方のビット線をセンスアンプＳＡに接続することが可能となる。

以上のように、ビット線の選択機能をメモリタイル内のビット線選択回路ＢＳＬＣと読書き回路ＲＷＵ内の読書き選択回路ＲＷＵＳＬＣに分散させることにより、メモリタイル内のビット線選択回路ＢＳＬＣ（ならびにビット線駆動回路ＢＤＲＶ）を制御するための信号（すなわち、ビット線選択信号やビット線駆動信号）の数を抑制することが可能となる。配線数が抑制されることにより、配置されるトランジスタの密度が向上し、ビット線選択回路ＢＳＬＣ（ならびにビット線駆動回路ＢＤＲＶ）の面積を削減することが可能となる。

より具体的には、図１３における１つのメモリタイル群ＭＴＢＫを４行×８列構成のメモリセルアレイとみなすと、八本のビット線から一本を選択する際には、通常は八個のトランジスタ（ここでは、ビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１内に含まれる計八個のＮＭＯＳトランジスタ）を個別に制御するために八本の選択信号が必要である。なお、ここでは、説明を簡単にするためビット線駆動回路ＢＤＲＶの駆動信号は考慮しない。しかし、図１３の構成例では、例えば、ビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１内の各トランジスタＭＮＹＳ０がビット線選択信号ＢＬＳ００を共有するように、二つのトランジスタがビット線選択信号を共有して、一旦、二本のビット線（ここでは、ビット線ＢＬ０００，ＢＬ００２）を選択する。次いで、二本の選択ビット線にそれぞれ対応する二本のグローバル・ビット線（ここでは、グローバル・ビット線ＧＢＬ００，ＧＢＬ０１）を、読書き選択回路ＲＷＵＳＬＣにて選択的にアレイ電圧給電線、センスアンプ、書換え電流駆動回路に接続する。

このような制御方式により、図１３に示したように、各メモリタイル群ＭＴＢＫの中には四本の選択信号（ビット線選択信号ＢＬＳ００〜ＢＬＳ０１）を設ければよく、各メモリタイルＭＴに着目すると、選択信号の配線を二本設ければよい。このように各メモリタイルＭＴ毎の選択信号の配線数が削減されることにより、配置されるトランジスタの密度が向上する。さらに、選択機能の一部を読書き選択回路ＲＷＵＳＬＣに担わせることで、前述した配線数の削減に加えて、各メモリタイルＭＴにおける、ビット線選択に伴うトランジスタ数の増加も抑制されるため、ビット線選択回路ＢＳＬＣ（同様にビット線駆動回路ＢＤＲＶ）の面積を削減することができる。これらによって、高集積化が実現可能となる。

《メモリセルアレイの動作》
以上の構成によるメモリセルアレイの動作を、図１８〜図２４に従い説明する。図１８には、図１３に示したメモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０におけるメモリセルＭＣ００において書換え動作を行う場合を仮定し、メモリセルＭＣ００に関係する制御信号が示されている。以下では、簡単のためにメモリタイル群ＭＴＢＫ００に注目して、図９との相違点を中心に動作を説明する。

まず、待機状態において、放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに保持されているので、グローバル・ワード線ＧＷＬ００Ｂ〜ＧＷＬ０３Ｂは接地電圧ＶＳＳに、ワード線ＷＬ０００〜ＷＬ００３は書換え電圧ＶＷＴに夫々駆動される。また、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３が接地電圧ＶＳＳに、ビット線駆動信号ＢＬＳ００Ｂ〜ＢＬＳ０３Ｂが書換え電圧ＶＷＴに駆動されることにより、ビット線ＢＬ０００〜ＢＬ００７は、書換え電圧ＶＷＴ付近にまで駆動される。よって、図１９と図２０に示すように、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０，ＭＴ１におけるメモリセルＭＣ００〜ＭＣ３３に印加される電圧は、ほぼ０Ｖとなる。この時、メモリセルには、電流が殆ど流れない。

図１８に戻って、次に、書換え動作が開始される。始めに、図９と同様に書換え電圧ＶＷＴにあった放電信号ＤＩＳＣＲＧＢが接地電圧ＶＳＳに駆動されることにより、書換え電圧ＶＷＴにあったワード線ＷＬ０００〜ＷＬ００３が接地電圧ＶＳＳに駆動される。よって、図２１、図２２に示すように、メモリタイルＭＴ０，ＭＴ１内の全メモリセルＭＣ００〜ＭＣ３３が一旦、非選択状態になる。

再び図１８に戻って、動作の説明を続ける。アドレス信号のデコードが完了すると、接地電圧ＶＳＳであったワード線ＷＬ０００に書換え電圧ＶＷＴが供給される。また、接地電圧ＶＳＳにあったビット線選択信号ＢＬＳ００が書換え電圧ＶＷＴに駆動される。さらに、接地電圧ＶＳＳにあった書換え起動信号ＷＥ（図１３の読書き制御回路ＲＷＵＣへの入力）が書換え電圧ＶＷＴに駆動されることにより、書換え電圧ＶＷＴにあったグローバル・ビット線駆動信号ＤＥ０が接地電圧ＶＳＳに、接地電圧ＶＳＳにあった書換え起動信号ＷＥ０が書換え電圧ＶＷＴに夫々駆動される。

図２３と図２４は、この状態におけるメモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０，ＭＴ１の導通状態を示している。ワード線ＷＬ０００には、ワード線駆動回路ＷＤ０内のＰＭＯＳトランジスタＭＰ８０を介して書換え電圧ＶＷＴが供給されている。また、メモリタイルＭＴ０内のビット線駆動回路ＢＤＲＶ０，ＢＤＲＶ１内のＮＭＯＳトランジスタＭＮＢＤ０が夫々カットオフ状態になることにより、ビット線ＢＬ０００，ＢＬ００２とアレイ電圧給電線ＶＡＰＬ００との接続が遮断される。一方で、メモリタイルＭＴ０内のビット線駆動回路ＢＳＬＣ０，ＢＳＬＣ１内のＮＭＯＳトランジスタＭＮＹＳ０が夫々導通状態になることにより、ビット線ＢＬ０００，ＢＬ００２は、グローバル・ビット線ＧＢＬ００，ＧＢＬ０１と夫々接続される。このうち、ビット線ＢＬ０００は、ＮＭＯＳトランジスタＭＮ１９２０から書換え電流駆動回路ＷＣＤを介して接地電圧ＶＳＳ付近に駆動される。よって、メモリタイルＭＴ０内のメモリセルＭＣ００に、書換え電圧ＶＷＴにほぼ等しい電圧が印加される。また、ビット線ＢＬ００２は、ＮＭＯＳトランジスタＭＮ１９０１からアレイ電圧給電線ＶＡＰＬを介して書換え電圧ＶＷＴ付近に駆動される。よって、メモリタイルＭＴ０内のメモリセルＭＣ０２には、０Ｖにほぼ等しい電圧が印加される。すなわち、メモリセルＭＣ０２は非選択状態となる。

書換え電流の印加を終えると、書換え電圧ＶＷＴであった電流印加信号ＸＩＪＴＣＲＧが接地電圧ＶＳＳに、書換え電圧ＶＷＴであった電流印加信号ＹＩＪＴＣＲＧが接地電圧ＶＳＳに、書換え電圧ＶＷＴであった書換え起動信号ＷＥが接地電圧ＶＳＳに夫々駆動される。よって、図２１と図２２に示したように、全メモリセルが再び非選択状態になる。さらに、接地電圧ＶＳＳであった放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに駆動されることにより、図１９と図２０に示した待機状態に戻る。

以上では、簡単のためにメモリタイル群ＭＴＢＫ００内に注目して、その動作を説明してきた。グローバル・ワード線ＧＷＬ００Ｂ〜ＧＷＬ０３Ｂや、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３およびビット線駆動信号ＢＬＳ００Ｂ〜ＢＬＳ０３Ｂにより、メモリタイル群ＭＴＢＫ００と共に制御されるメモリタイル群ＭＴＢＫ０１においても、メモリタイルＭＴ０内のメモリセルＭＣ００に同様の書換え動作が行われることは、容易に理解できる。

また、これまでは、書換え動作について説明してきたが、読出し動作においても同様の手順で選択動作が行われる。読出し動作の場合は、図１９〜図２４に示したアレイ電圧給電線ＶＡＰＬ０、ＶＡＰＬ００、ＶＡＰＬ０１の電圧を、図１に記載したのと同様のアレイ電圧選択回路ＶＳＬＣ０を用いて読出し電圧ＶＲＤに切り替え、選択ワード線ＷＬ０００に供給する電圧を読出し電圧ＶＲＤとする。また、図２３において、書換え電流駆動回路ＷＣＤの換わりにセンスアンプＳＡをグローバル・ビット線ＧＢＬ００に接続する。さらに、図１８に示した制御信号の駆動時間を適宜調整することにより、記憶情報すなわちメモリセル内の可変抵抗の値に応じた電流の検出動作が可能となる。

《本実施の形態による効果》
最後に、これまで述べてきた構成と動作から得られる効果をまとめる。本実施の形態２の半導体装置を用いると、実施の形態１で述べた各種効果に加えて、次のような効果が得られる。すなわち、ビット線の選択機能をメモリタイル内のビット線選択回路ＢＳＬＣと読書き回路内の読書き選択回路ＲＷＵＳＬＣに分散させることにより、メモリタイル内でビット線を選択するための各種制御信号（ここでは、ビット線選択信号、ビット線駆動信号）の数を抑制することが可能になる。配線数が削減されることにより、配置されるトランジスタの密度が向上し、ビット線選択回路ＢＳＬＣ（ビット線駆動回路ＢＤＲＶ）の面積を削減することが可能となる。よって、高集積のメモリセルアレイを実現することができる。

なお、これまでの説明では、グローバル・ビット線方向に隣接する二つのメモリタイルが、一つのワード線駆動回路を共有する構成が示されていたが、共有の仕方に対する制限は特にない。例えば、四つのメモリタイルにて、ワード線駆動回路を共有することも可能である。この場合は、チップ全体で見たワード線駆動回路の面積を、さらに１／４にまで削減することができる。また、説明を簡単にするために、４行×８列のメモリセルを有するメモリタイル構成について説明してきたが、メモリセル数に関する制限は特にない。例えば、メモリタイル構成が４行×１６列に倍増された場合においても、ビット線選択回路等の数を倍増することによって、同様の選択動作を行うことが可能である。

（実施の形態３）
本実施の形態３では、メモリセルアレイ構成のさらに別の例を説明する。図２５は、本発明の実施の形態３による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。このメモリセルアレイ構成の特徴は、二つのメモリセルが同軸上に積み重ねられた、所謂積層型のメモリセルアレイ構成を用いている点にある。例えば、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０において、メモリセルＭＣ００Ｕ，ＭＣ００Ｌは同軸上に積み重ねられたメモリセル対である。ここで、メモリセルＭＣ００Ｕが上層、メモリセルＭＣ００Ｌが下層に形成されている。添え字“Ｕ”は上層、添え字“Ｌ”は下層を示す記号である。同様に、メモリセルＭＣ０１Ｕ，ＭＣ０１Ｌがメモリセル対を成す。また、メモリセルＭＣ１０Ｕ，ＭＣ１０Ｌがメモリセル対を成す。さらに、メモリセルＭＣ１１Ｕ，ＭＣ１１Ｌがメモリセル対を成す。したがって、このメモリタイルは、一層当たり２行×２列のメモリセルが二つ積み重ねられた構成である。これに応じて、メモリタイルには、層選択機能が追加されている。これらの相違点に注目しながら、本実施の形態について説明する。

《メモリセルアレイの構成》
図２５では、説明を簡単にするために、４個のメモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１が示されている。これら４個のメモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１は、二つのグローバル・ワード線群ＧＷＰ０，ＧＷＰ１と二本のグローバル・ビット線ＧＢＬ０，ＧＢＬ１との交点に、２行×２列の行列を形成するように配置される。メモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１の各々は、二つのメモリタイルＭＴ０，ＭＴ１と一つのワード線駆動回路群ＷＤＢＫとで構成される。二つのメモリタイルＭＴ０，ＭＴ１の各々は、前述のように八個のメモリセルＭＣ００Ｕ〜ＭＣ１１Ｕ，ＭＣ００Ｌ〜ＭＣ１１Ｌを夫々有する。

例えば、メモリタイル群ＭＴＢＫ００に代表されるように、メモリタイルＭＴ０内のメモリセルＭＣ００Ｕ〜ＭＣ１１Ｕは、二本のワード線ＷＬ０００，ＷＬ００１と二本のローカル・ビット線ＬＢＬ０００Ｕ，ＬＢＬ００１Ｕとの各交点に配置される。また、メモリセルＭＣ００Ｌ〜ＭＣ１１Ｌは、二本のワード線ＷＬ０００，ＷＬ００１と二本のローカル・ビット線ＬＢＬ０００Ｌ，ＬＢＬ００１Ｌとの各交点に配置される。よって、例えばメモリセル対ＭＣ００Ｕ，ＭＣ００Ｌのように、同軸上に積み重ねられたメモリセル対のワード線（ここでは、ワード線ＷＬ０００）は共通である。同様に、メモリタイルＭＴ１内のメモリセルＭＣ００Ｕ〜ＭＣ１１Ｕは、二本のワード線ＷＬ０００，ＷＬ００１と二本のローカル・ビット線ＬＢＬ００２Ｕ，ＬＢＬ００３Ｕとの各交点に配置される。また、メモリセルＭＣ００Ｌ〜ＭＣ１１Ｌは、二本のワード線ＷＬ０００，ＷＬ００１と二本のローカル・ビット線ＬＢＬ００２Ｌ，ＬＢＬ００３Ｌとの各交点に配置される。

メモリタイルＭＴ０，ＭＴ１の各々は、メモリセルＭＣ００Ｕ〜ＭＣ１１Ｕ、ＭＣ００Ｌ〜ＭＣ１１Ｌの両端に配置されたローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１、ビット線選択回路ＢＳＬＣ、およびローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１を有する。例えば、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０の場合、ローカル・ビット線選択回路ＬＳＬＣ０はローカル・ビット線ＬＢＬ０００ＵとＬＢＬ０００Ｌの一方を選択し、ローカル・ビット線選択回路ＬＳＬＣ１はローカル・ビット線ＬＢＬ００１ＵとＬＢＬ００１Ｌの一方を選択する。また、ビット線選択回路ＢＳＬＣは、ローカル・ビット線選択回路ＬＳＬＣ０の出力信号であるビット線ＢＬ０００と、ローカル・ビット線選択回路ＬＳＬＣ１の出力信号であるビット線ＢＬ００１の何れか一方を選択する。

同様に、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ１においては、ローカル・ビット線選択回路ＬＳＬＣ０はローカル・ビット線ＬＢＬ００２ＵとＬＢＬ００２Ｌの一方を選択し、ローカル・ビット線選択回路ＬＳＬＣ１はローカル・ビット線ＬＢＬ００３ＵとＬＢＬ００３Ｌの一方を選択する。また、ビット線選択回路ＢＳＬＣは、ローカル・ビット線選択回路ＬＳＬＣ０の出力信号であるビット線ＢＬ００２と、ローカル・ビット線選択回路ＬＳＬＣ１の出力信号であるビット線ＢＬ００３の何れか一方を選択する。

ワード線駆動回路群ＷＤＢＫは、図３と同様に、メモリタイルＭＴ０とＭＴ１とが共有できるように、メモリタイルＭＴ０とＭＴ１の隣に配置される。ワード線駆動回路群ＷＤＢＫは、二つのワード線駆動回路ＷＤ０，ＷＤ１を有する。これらワード線駆動回路ＷＤ０，ＷＤ１は、グローバル・ワード線群ＧＷＰ０の電圧に応じてワード線ＷＬ０００，ＷＬ００１を夫々駆動する。ここで、グローバル・ワード線群ＧＷＰ０は、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂで構成される。よって、ワード線駆動回路ＷＤ０，ＷＤ１は、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂの電圧に応じてワード線ＷＬ０００，ＷＬ００１を夫々駆動する。なお、グローバル・ワード線群ＧＷＰ１も同様に、グローバル・ワード線ＧＷＬ１０Ｂ，ＧＷＬ１１Ｂで構成される。これらグローバル・ワード線群ＧＷＰ０，ＧＷＰ１は、グローバル・ワード線駆動回路群ＧＷＤＢＫによって制御される。

ワード線ＷＬ０００，ＷＬ００１の夫々は、メモリタイルＭＴ０とＭＴ１の領域を、グローバル・ワード線群ＧＷＰ０と並行するように延伸する。また、メモリタイルＭＴ０とＭＴ１の領域内を通過するワード線と直交するような配線（ワード線）が設けられる。このような配線構造により、メモリタイルＭＴ０とＭＴ１の双方のワード線に同じ電圧を給電することが可能となる。なお、同図では、簡単のためにアレイ電圧給電線が省略されているが、図１と同様に、グローバル・ビット線と並行に設けられる。

グローバル・ビット線ＧＢＬ０，ＧＢＬ１の夫々には、図１に示したのと同じように、読書き回路ＲＷ０，ＲＷ１が配置される。これら読書き回路ＲＷ０，ＲＷ１の各々は、センスアンプＳＡ、書換え電流駆動回路ＷＣＤ、および読書き選択回路ＲＷＳＬＣで構成される。センスアンプＳＡは、メモリタイルから選択されたメモリセルの記憶情報を弁別するための回路である。書換え電流駆動回路ＷＣＤは、記憶情報に応じてメモリセルに印加する電流を制御するための回路である。読書き選択回路ＲＷＳＬＣは、センスアンプＳＡ若しくは書換え電流駆動回路ＷＣＤの何れか一方をグローバル・ビット線に接続するための回路である。

《メモリタイルの具体的な構成》
図２６は、図２５に示したメモリセルアレイにおける、メモリタイルとワード線駆動回路群の具体的な構成の例を示している。同図では、代表例として、メモリタイル群ＭＴＢＫ００におけるメモリタイルＭＴ０，ＭＴ１とワード線駆動回路群ＷＤＢＫが示されている。メモリセルＭＣ００Ｕ〜ＭＣ１１Ｕ，ＭＣ００Ｌ〜ＭＣ１１Ｌの各々は、ダイオードＤと可変抵抗Ｒが、前述した図３と同様に、ワード線−ダイオードＤ−可変抵抗Ｒ−ローカル・ビット線の順に接続された構成となっている。

ローカル・ビット線選択回路ＬＳＬＣ０は、上層のメモリセルＭＣ００Ｕ，ＭＣ１０Ｕが接続されるローカル・ビット線ＬＢＬ０００Ｕか、下層のメモリセルＭＣ００Ｌ，ＭＣ１０Ｌが接続されるローカル・ビット線ＬＢＬ０００Ｌかの何れか一方を選択して、ビット線ＢＬ０００に接続する回路である。また、ローカル・ビット線選択回路ＬＳＬＣ１は、上層のメモリセルＭＣ０１Ｕ，ＭＣ１１Ｕが接続されるローカル・ビット線ＬＢＬ００１Ｕか、下層のメモリセルＭＣ０１Ｌ，ＭＣ１１Ｌが接続されるローカル・ビット線ＬＢＬ００１Ｌかの何れか一方を選択して、ビット線ＢＬ００１に接続する回路である。これらのローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１のそれぞれは、ＮＭＯＳトランジスタＭＮＬＳ０，ＭＮＬＳ１で構成される。

ローカル・ビット線選択回路ＬＳＬＣ０内のトランジスタＭＮＬＳ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ０００Ｕに、他方がビット線ＢＬ０００に接続される。ローカル・ビット線選択回路ＬＳＬＣ０内のトランジスタＭＮＬＳ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ０００Ｌに、他方がビット線ＢＬ０００に接続される。ローカル・ビット線選択回路ＬＳＬＣ１内のトランジスタＭＮＬＳ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００１Ｕに、他方がビット線ＢＬ００１に接続される。ローカル・ビット線選択回路ＬＳＬＣ１内のトランジスタＭＮＬＳ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００１Ｌに、他方がビット線ＢＬ００１に接続される。

ローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１における各トランジスタＭＮＬＳ０のゲート電極には、共通でローカル・ビット線選択信号ＬＳ００が接続される。また、ローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１における各トランジスタＭＮＬＳ１のゲート電極には、共通でローカル・ビット線選択信号ＬＳ０１が接続される。

ローカル・ビット線駆動回路ＬＤＲＶ０は、上層のメモリセルＭＣ００Ｕ，ＭＣ１０Ｕが接続されるローカル・ビット線ＬＢＬ０００Ｕと、下層のメモリセルＭＣ００Ｌ，ＭＣ１０Ｌが接続されるローカル・ビット線ＬＢＬ０００Ｌを選択的にアレイ電圧供給線ＶＡＰＬ００に接続する回路である。また、ローカル・ビット線駆動回路ＬＤＲＶ１は、上層のメモリセルＭＣ０１Ｕ，ＭＣ１１Ｕが接続されるローカル・ビット線ＬＢＬ００１Ｕと、下層のメモリセルＭＣ０１Ｌ，ＭＣ１１Ｌが接続されるローカル・ビット線ＬＢＬ００１Ｌを選択的にアレイ電圧供給線ＶＡＰＬ００に接続する回路である。これらのローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１のそれぞれは、ＮＭＯＳトランジスタＭＮＬＤ０，ＭＮＬＤ１で構成される。

ローカル・ビット線駆動回路ＬＤＲＶ０内のトランジスタＭＮＬＤ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ０００Ｕに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ０内のトランジスタＭＮＬＤ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ０００Ｌに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ１内のトランジスタＭＮＬＤ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００１Ｕに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ１内のトランジスタＭＮＬＤ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００１Ｌに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１におけるトランジスタＭＮＬＤ０のゲート電極には、ローカル・ビット線駆動信号ＬＳ００Ｂが接続される。ローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１におけるトランジスタＭＮＬＤ１のゲート電極には、ローカル・ビット線駆動信号ＬＳ０１Ｂが接続される。これらローカル・ビット線駆動信号ＬＳ００Ｂ，ＬＳ０１Ｂは、ローカル・ビット線選択信号ＬＳ００，ＬＳ０１の反転信号である。このような構成において、ローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１とローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１は、層選択機能を実現する。

ビット線選択回路ＢＳＬＣは、図３に示したビット線選択回路ＢＳＬＣと同様に、ＮＭＯＳトランジスタＭＮＹＳ０，ＭＮＹＳ１で構成される。トランジスタＭＮＹＳ０のドレイン電極又はソース電極の何れか一方がビット線ＢＬ０００に、他方がグローバル・ビット線ＧＢＬ０に接続される。また、トランジスタＭＮＹＳ０のゲート電極には、ビット線選択信号ＢＬＳ００が接続される。トランジスタＭＮＹＳ１のドレイン電極又はソース電極の何れか一方がビット線ＢＬ００１に、他方がグローバル・ビット線ＧＢＬ０に接続される。また、トランジスタＭＮＹＳ１のゲート電極には、ビット線選択信号ＢＬＳ０１が接続される。

図２７は、図２５に示したビット線制御回路群ＢＣＢＫに入力されるＸアドレス信号Ｘ１およびＹアドレス信号Ｙ０，Ｙ２と、ローカル・ビット線選択信号ＬＳ００〜ＬＳ１３との関係をまとめた真理値表である。Ｘアドレス信号Ｘ１は、選択するグローバル・ワード線群を示す。すなわち、Ｘアドレス信号Ｘ１が論理値“０”の時にグローバル・ワード線群ＧＷＰ０が選択され、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１の組が選択される。一方、Ｘアドレス信号Ｘ１が論理値“１”の時にグローバル・ワード線群ＧＷＰ１が選択され、メモリタイル群ＭＴＢＫ１０，ＭＴＢＫ１１の組が選択される。

Ｙアドレス信号Ｙ０は、ローカル・ビット線が接続されるメモリセルが形成された層を示す。すなわち、Ｙアドレス信号Ｙ０が論理値“０”の時に上層を選択する。一方、Ｙアドレス信号Ｙ０が論理値“１”の時に下層を選択する。また、Ｙアドレス信号Ｙ２は、メモリタイル群におけるメモリタイルを選択するためのアドレスである。Ｙアドレス信号Ｙ２が論理値“０”の時にメモリタイルＭＴ０を選択する。一方、Ｙアドレス信号Ｙ２が論理値“１”の時にメモリタイルＭＴ１を選択する。

以上のアドレス割付けから、ローカル・ビット線選択信号ＬＳ００は、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１内のメモリタイルＭＴ０における上層のローカル・ビット線ＬＢＬ０００Ｕ，ＬＢＬ００１Ｕの接続を制御するのに用いられる。ローカル・ビット線選択信号ＬＳ０１は、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１内のメモリタイルＭＴ０における下層のローカル・ビット線ＬＢＬ０００Ｌ，ＬＢＬ００１Ｌの接続を制御するのに用いられる。ローカル・ビット線選択信号ＬＳ０２は、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１内のメモリタイルＭＴ１における上層のローカル・ビット線ＬＢＬ００２Ｕ，ＬＢＬ００３Ｕの接続を制御するのに用いられる。ローカル・ビット線選択信号ＬＳ０３は、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１内のメモリタイルＭＴ１における下層のローカル・ビット線ＬＢＬ００２Ｌ，ＬＢＬ００３Ｌの接続を制御するのに用いられる。同様に、ローカル・ビット線選択信号ＬＳ１０〜ＬＳ１３は、メモリタイル群ＭＴＢＫ１０，ＭＴＢＫ１１におけるローカル・ビット線の選択に用いられる。

図２８は、図２５に示したビット線制御回路群ＢＣＢＫに入力されるＸアドレス信号Ｘ１およびＹアドレス信号Ｙ１，Ｙ２と、ビット線選択信号ＢＬＳ００〜ＢＬＳ１３との関係をまとめた真理値表である。Ｙアドレス信号Ｙ１は、ビット線を選択するためのアドレス信号である。メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０を例にすると、Ｙアドレス信号Ｙ１が論理値“０”の時には偶数番目のビット線が選択される。例えば、ビット線選択信号ＢＬＳ００によって、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１内のメモリタイルＭＴ０におけるビット線ＢＬ０００が選択される。また、ビット線選択信号ＢＬＳ０２によって、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１内のメモリタイルＭＴ１におけるビット線ＢＬ００２が選択される。一方、Ｙアドレス信号Ｙ１が論理値“１”の時には奇数番目のビット線が選択される。例えば、ビット線選択信号ＢＬＳ０１によって、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１内のメモリタイルＭＴ０におけるビット線ＢＬ００１が選択される。また、ビット線選択信号ＢＬＳ０３によって、メモリタイル群ＭＴＢＫ００，ＭＴＢＫ０１内のメモリタイルＭＴ１におけるビット線ＢＬ００３が選択される。同様に、ビット線選択信号ＢＬＳ１０〜ＢＬＳ１３は、メモリタイル群ＭＴＢＫ１０，ＭＴＢＫ１１におけるビット線の選択に用いられる。

《メモリセルアレイの動作》
以上の構成によるメモリセルアレイの動作を、図２９〜図３５に従い説明する。図２９には、図２５に示したメモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０におけるメモリセルＭＣ００Ｕにおいて書換え動作を行う場合を仮定し、メモリセルＭＣ００Ｕに関係する制御信号が示されている。以下では、簡単のためにメモリタイル群ＭＴＢＫ００に注目して、図９との相違点を中心に動作を説明する。

まず、待機状態において、放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに保持されているので、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂは接地電圧ＶＳＳに、ワード線ＷＬ０００，ＷＬ００１は書換え電圧ＶＷＴに夫々駆動される。また、ローカル・ビット線選択信号ＬＳ００〜ＬＳ０３が接地電圧ＶＳＳに、ローカル・ビット線駆動信号ＬＳ００Ｂ〜ＬＳ０３Ｂが書換え電圧ＶＷＴに駆動されることにより、ローカル・ビット線ＬＢＬ０００Ｕ〜ＬＢＬ００３Ｕ，ＬＢＬ０００Ｌ〜ＬＢＬ００３Ｌは、書換え電圧ＶＷＴ付近にまで駆動される。なお、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３は接地電圧ＶＳＳに保持される。よって、図３０と図３１に示すように、メモリタイル群ＭＴＢＫ００内の両メモリタイルＭＴ０，ＭＴ１におけるメモリセルＭＣ００Ｕ〜ＭＣ１１Ｕ，ＭＣ００Ｌ〜ＭＣ１１Ｌに印加される電圧は、ほぼ０Ｖとなる。この時、メモリセルには、電流が殆ど流れない。

図２９に戻って、次に、書換え動作が開始される。始めに、書換え電圧ＶＷＴにあった放電信号ＤＩＳＣＲＧＢが接地電圧ＶＳＳに駆動されることにより、図３２と図３３に示すように、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０，ＭＴ１におけるメモリセルＭＣ００Ｕ〜ＭＣ１１Ｕ，ＭＣ００Ｌ〜ＭＣ１１Ｌが一旦、非選択状態になる。続いて、再び図２９に戻って、アドレス信号のデコードが完了すると、接地電圧ＶＳＳであったワード線ＷＬ０００に書換え電圧ＶＷＴが供給される。また、接地電圧ＶＳＳにあったローカル・ビット線選択信号ＬＳ００とビット線選択信号ＢＬＳ００が書換え電圧ＶＷＴに、書換え電圧ＶＷＴにあったローカル・ビット線駆動信号ＬＳ００Ｂが接地電圧ＶＳＳに駆動される。

図３４と図３５は、この状態におけるメモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０，ＭＴ１の導通状態を示している。ワード線ＷＬ０００には、ワード線駆動回路ＷＤ０内のＰＭＯＳトランジスタＭＰ８０を介して書換え電圧ＶＷＴが供給されている。また、メモリタイルＭＴ０内のローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１内の各ＮＭＯＳトランジスタＭＮＬＤ０が夫々カットオフ状態になることにより、ローカル・ビット線ＬＢＬ０００Ｕ，ＬＢＬ００１Ｕとアレイ電圧給電線ＶＡＰＬ００との接続が遮断される。一方で、メモリタイルＭＴ０内のローカル・ビット線選択回路ＬＳＬＣ０のＮＭＯＳトランジスタＭＮＬＳ０とビット線選択回路ＢＳＬＣのＮＭＯＳトランジスタＭＮＹＳ０が夫々導通状態になることにより、ビット線ＢＬ０００はグローバル・ビット線ＧＢＬ０から書換え電流駆動回路ＷＣＤを介して接地電圧ＶＳＳ付近に駆動される。よって、メモリタイルＭＴ０内のメモリセルＭＣ００Ｕに、書換え電圧ＶＷＴにほぼ等しい電圧が印加される。

また、ローカル・ビット線選択回路ＬＳＬＣ１ではＮＭＯＳトランジスタＭＮＬＳ０が導通状態になるが、ビット線選択回路ＢＳＬＣのＮＭＯＳトランジスタＭＮＹＳ１がカットオフ状態に保持されるので、ビット線ＢＬ００１は浮遊状態となる。よって、メモリセルＭＣ０１ＵとＭＣ１１Ｕに印加される電圧は、順バイアス状態となるメモリセルＭＣ０１Ｕ内のダイオードＤと逆バイアス状態となるメモリセルＭＣ１１Ｕ内のダイオードＤに流れる電流が等しくなるような値となる。この時、双方のメモリセルに流れる電流は、逆バイアス状態にあるメモリセルＭＣ１１Ｕ内のダイオード電流で律則される。この状態での電流は、書換え動作に必要な電流よりも桁違いに小さいので、双方のメモリセルに記憶されていた情報は保持される。なお、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ１は、図３５に示すように、図３４に示したメモリタイルＭＴ０のローカル・ビット線ＬＢＬ０００Ｌ，ＬＢＬ００１Ｌと同様の状態に保持される。

再び図２９に戻って、書換え電流の印加を終えると、書換え電圧ＶＷＴであった電流印加信号ＸＩＪＴＣＲＧが接地電圧ＶＳＳに、書換え電圧ＶＷＴであった電流印加信号ＹＩＪＴＣＲＧが接地電圧ＶＳＳに夫々駆動される。よって、図３２と図３３に示したように、全メモリセルが再び非選択状態になる。さらに、接地電圧ＶＳＳであった放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに駆動されることにより、図３０と図３１に示した待機状態に戻る。

以上では、簡単のためにメモリタイル群ＭＴＢＫ００に注目して、その動作を説明してきた。しかし、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂ、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３、ローカル・ビット線選択信号ＬＳ００〜ＬＳ０３、およびローカル・ビット線駆動信号ＬＳ００Ｂ〜ＬＳ０３Ｂにより、メモリタイル群ＭＴＢＫ００と共に制御されるメモリタイル群ＭＴＢＫ０１においても、メモリタイルＭＴ０内のメモリセルＭＣ００Ｕに同様の書換え動作が行われることは、容易に理解できる。

また、これまでは、書換え動作について説明してきたが、読出し動作においても同様の手順で選択動作が行われる。読出し動作の場合は、図３０〜図３５に示したアレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ００の電圧を図１に記載したのと同様のアレイ電圧選択回路ＶＳＬＣ０を用いて読出し電圧ＶＲＤに切り替えて、選択ワード線ＷＬ０００に供給する電圧を読出し電圧ＶＲＤとする。また、図３４において、書換え電流駆動回路ＷＣＤの換わりにセンスアンプＳＡをグローバル・ビット線ＧＢＬ０に接続する。さらに、図２９に示した制御信号の駆動時間を適宜調整することにより、記憶情報すなわちメモリセル内の可変抵抗の値に応じた電流の検出動作が可能となる。

《本実施の形態による効果》
最後に、これまで述べてきた構成と動作から得られる効果をまとめる。本実施の形態３の半導体装置を用いると、実施の形態１で述べた各種効果に加えて、更に次のような三つの効果を得ることができる。第一の効果として、メモリセルを積層して、単位面積あたりのメモリセル数を増加したことにより、集積度が向上し、小面積で大容量のメモリセルアレイを実現することが可能となる。第二の効果として、積層したメモリセルに接続されたワード線を共有することで、ワード線駆動回路の面積が抑制され、集積度の向上が図れる。第三の効果として、メモリセルを積層した場合のローカル・ビット線の選択機能をメモリタイル内のローカル・ビット線選択回路ＬＳＬＣおよびローカル・ビット線駆動回路ＬＤＲＶと、ビット線選択回路ＢＳＬＣとに分散させることにより、ビット線を選択するための各種制御信号（ここでは、ローカル・ビット線選択信号、ローカル・ビット線駆動信号、ビット線選択信号）の数を抑制することが可能になる。この効果は、次段落や実施の形態４で述べるように、図２５に示した（２行×２列）×２層構成のメモリタイルを拡張したメモリタイルにおいてより効力を発揮する。よって、ここでは、メモリタイルの基本構成を説明するのに留めることにする。

なお、これまでの説明では、グローバル・ビット線方向に隣接する二つのメモリタイルが、一つのワード線駆動回路を共有する構成が示されていたが、共有の仕方に対する制限は特にない。例えば、四つのメモリタイルにて、ワード線駆動回路を共有することも可能である。この場合は、チップ全体で見たワード線駆動回路の面積を、さらに１／４にまで削減することができる。また、説明を簡単にするために、（２行×２列）×２層のメモリセルを有するメモリタイル構成について説明してきたが、メモリセルの積層数に関する制限は特にない。例えば、メモリタイル構成が（２行×２列）×４層に倍増された場合においても、ローカル・ビット線選択回路（ローカル・ビット線駆動回路）及びビット線選択回路を拡張することによって、同様の選択動作を行うことが可能である。

（実施の形態４）
本実施の形態４では、メモリセルアレイ構成のさらに別の例を説明する。図３６は、本発明の実施の形態４による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。このメモリセルアレイ構成の特徴は、図２５に示したメモリセルアレイ構成と比べると、メモリタイルの規模が（２行×２列）×２層から（２行×４列）×２層に拡張されて、複数のビット線選択回路を用いて選択動作を行っている点にある。ワード線駆動回路群ＷＤＢＫなどのロウ系回路構成は、図２５に示した構成と同じである。また、グローバル・ビット線群ＧＢＰ０，ＧＢＰ１と、読書き回路ＲＷＵ０，ＲＷＵ１の構成は、前述した図１３に示した構成と同様である。よって、以下では、図２５との相違点に注目しながら、本実施の形態について説明する。

《メモリセルアレイの構成》
図２６では、説明を簡単にするために、４個のメモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１が示されている。これら４個のメモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１は、二つのグローバル・ワード線群ＧＷＰ０，ＧＷＰ１と二つのグローバル・ビット線群ＧＢＰ０，ＧＢＰ１との交点に、２行×２列の行列を形成するように配置される。メモリタイル群ＭＴＢＫ００〜ＭＴＢＫ１１の各々は、二つのメモリタイルＭＴ０，ＭＴ１と一つのワード線駆動回路群ＷＤＢＫとで構成される。二つのメモリタイルＭＴ０，ＭＴ１の各々は、１６個のメモリセルＭＣ００Ｕ〜ＭＣ１３Ｕ，ＭＣ００Ｌ〜ＭＣ１３Ｌを夫々有する。

例えば、メモリタイル群ＭＴＢＫ００に代表されるように、メモリタイルＭＴ０内のメモリセルＭＣ００Ｕ〜ＭＣ１３Ｕは、二本のワード線ＷＬ０００，ＷＬ００１と四本のローカル・ビット線ＬＢＬ０００Ｕ〜ＬＢＬ００３Ｕとの各交点に配置される。また、メモリセルＭＣ００Ｌ〜ＭＣ１３Ｌは、二本のワード線ＷＬ０００，ＷＬ００１と四本のローカル・ビット線ＬＢＬ０００Ｌ〜ＬＢＬ００３Ｌとの各交点に配置される。よって、例えばＭＣ００ＵおよびＭＣ００Ｌのように、同軸上に積み重ねられたメモリセル対のワード線（ここでは、ワード線ＷＬ０００）は共通である。

メモリタイルＭＴ０，ＭＴ１の各々は、メモリセルＭＣ００Ｕ〜ＭＣ１３Ｕ，ＭＣ００Ｌ〜ＭＣ１３Ｌの両端に配置されたローカル・ビット線選択回路ＬＳＬＣ０〜ＬＳＬＣ３、ビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１、およびローカル・ビット線駆動回路ＬＤＲＶ０〜ＬＤＲＶ３を有する。例えば、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０の場合、ローカル・ビット線選択回路ＬＳＬＣ０はローカル・ビット線ＬＢＬ０００Ｕ，ＬＢＬ０００Ｌを、ローカル・ビット線選択回路ＬＳＬＣ１はローカル・ビット線ＬＢＬ００１Ｕ，ＬＢＬ００１Ｌを、ローカル・ビット線選択回路ＬＳＬＣ２はローカル・ビット線ＬＢＬ００２Ｕ，ＬＢＬ００２Ｌを、ローカル・ビット線選択回路ＬＳＬＣ３はローカル・ビット線ＬＢＬ００３Ｕ，ＬＢＬ００３Ｌを夫々制御する。

ビット線選択回路ＢＳＬＣ０は、ローカル・ビット線選択回路ＬＳＬＣ０の出力信号であるビット線ＢＬ０００と、ローカル・ビット線選択回路ＬＳＬＣ１の出力信号であるビット線ＢＬ００１の何れか一方を選択する。同様に、ビット線選択回路ＢＳＬＣ１は、ローカル・ビット線選択回路ＬＳＬＣ２の出力信号であるビット線ＢＬ００２と、ローカル・ビット線選択回路ＬＳＬＣ３の出力信号であるビット線ＢＬ００３の何れか一方を選択する。また、ローカル・ビット線駆動回路ＬＤＲＶ０はローカル・ビット線ＬＢＬ０００Ｕ，ＬＢＬ０００Ｌを、ローカル・ビット線駆動回路ＬＤＲＶ１はローカル・ビット線ＬＢＬ００１Ｕ，ＬＢＬ００１Ｌを、ローカル・ビット線駆動回路ＬＤＲＶ２はローカル・ビット線ＬＢＬ００２Ｕ，ＬＢＬ００２Ｌを、ローカル・ビット線駆動回路ＬＤＲＶ３はローカル・ビット線ＬＢＬ００３Ｕ，ＬＢＬ００３Ｌを夫々制御する。

《メモリタイルの具体的な構成》
図３７は、図３６に示したメモリセルアレイにおける、メモリタイルとワード線駆動回路群の具体的な構成の例を示している。同図では、代表例として、メモリタイル群ＭＴＢＫ００におけるメモリタイルＭＴ０，ＭＴ１とワード線駆動回路群ＷＤＢＫが示されている。メモリセルＭＣ００Ｕ〜ＭＣ１３Ｕ，ＭＣ００Ｌ〜ＭＣ１３Ｌの各々は、ダイオードＤと可変抵抗Ｒが、ワード線−ダイオードＤ−可変抵抗Ｒ−ローカル・ビット線の順に接続された構成となっている。

メモリタイルＭＴ０内のローカル・ビット線選択回路ＬＳＬＣ０は、上層のメモリセルＭＣ００Ｕ，ＭＣ１０Ｕが接続されるローカル・ビット線ＬＢＬ０００Ｕか、下層のメモリセルＭＣ００Ｌ，ＭＣ１０Ｌが接続されるローカル・ビット線ＬＢＬ０００Ｌかの何れか一方を選択して、ビット線ＢＬ０００に接続する回路である。また、ローカル・ビット線選択回路ＬＳＬＣ１は、上層のメモリセルＭＣ０１Ｕ，ＭＣ１１Ｕが接続されるローカル・ビット線ＬＢＬ００１Ｕか、下層のメモリセルＭＣ０１Ｌ，ＭＣ１１Ｌが接続されるローカル・ビット線ＬＢＬ００１Ｌかの何れか一方を選択して、ビット線ＢＬ００１に接続する回路である。ローカル・ビット線選択回路ＬＳＬＣ２は、上層のメモリセルＭＣ０２Ｕ，ＭＣ１２Ｕが接続されるローカル・ビット線ＬＢＬ００２Ｕか、下層のメモリセルＭＣ０２Ｌ，ＭＣ１２Ｌが接続されるローカル・ビット線ＬＢＬ００２Ｌかの何れか一方を選択して、ビット線ＢＬ００２に接続する回路である。また、ローカル・ビット線選択回路ＬＳＬＣ３は、上層のメモリセルＭＣ０３Ｕ，ＭＣ１３Ｕが接続されるローカル・ビット線ＬＢＬ００３Ｕか、下層のメモリセルＭＣ０３Ｌ，ＭＣ１３Ｌが接続されるローカル・ビット線ＬＢＬ００３Ｌかの何れか一方を選択して、ビット線ＢＬ００３に接続する回路である。

これらのローカル・ビット線選択回路ＬＳＬＣ０〜ＬＳＬＣ３は、図２６に示したローカル・ビット線選択回路ＬＳＬＣと同様に、ＮＭＯＳトランジスタＭＮＬＳ０，ＭＮＬＳ１で構成される。メモリタイルＭＴ０内のローカル・ビット線選択回路ＬＳＬＣ０内のトランジスタＭＮＬＳ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ０００Ｕに、他方がビット線ＢＬ０００に接続される。ローカル・ビット線選択回路ＬＳＬＣ０内のトランジスタＭＮＬＳ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ０００Ｌに、他方がビット線ＢＬ０００に接続される。ローカル・ビット線選択回路ＬＳＬＣ１内のトランジスタＭＮＬＳ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００１Ｕに、他方がビット線ＢＬ００１に接続される。ローカル・ビット線選択回路ＬＳＬＣ１内のトランジスタＭＮＬＳ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００１Ｌに、他方がビット線ＢＬ００１に接続される。

同様に、ローカル・ビット線選択回路ＬＳＬＣ２内のトランジスタＭＮＬＳ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００２Ｕに、他方がビット線ＢＬ００２に接続される。ローカル・ビット線選択回路ＬＳＬＣ２内のトランジスタＭＮＬＳ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００２Ｌに、他方がビット線ＢＬ００２に接続される。ローカル・ビット線選択回路ＬＳＬＣ３内のトランジスタＭＮＬＳ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００３Ｕに、他方がビット線ＢＬ００３に接続される。ローカル・ビット線選択回路ＬＳＬＣ３内のトランジスタＭＮＬＳ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００３Ｌに、他方がビット線ＢＬ００３に接続される。

メモリタイルＭＴ０内のローカル・ビット線選択回路ＬＳＬＣ０〜ＬＳＬＣ３におけるトランジスタＭＮＬＳ０のゲート電極には、共通でローカル・ビット線選択信号ＬＳ００が接続される。また、ローカル・ビット線選択回路ＬＳＬＣ０〜ＬＳＬＣ３におけるトランジスタＭＮＬＳ１のゲート電極には、共通でローカル・ビット線選択信号ＬＳ０１が接続される。

メモリタイルＭＴ０内のローカル・ビット線駆動回路ＬＤＲＶ０は、上層のメモリセルＭＣ００Ｕ，ＭＣ１０Ｕが接続されるローカル・ビット線ＬＢＬ０００Ｕと、下層のメモリセルＭＣ００Ｌ，ＭＣ１０Ｌが接続されるローカル・ビット線ＬＢＬ０００Ｌを選択的にアレイ電圧供給線ＶＡＰＬ００に接続する回路である。また、ローカル・ビット線駆動回路ＬＤＲＶ１は、上層のメモリセルＭＣ０１Ｕ，ＭＣ１１Ｕが接続されるローカル・ビット線ＬＢＬ００１Ｕと、下層のメモリセルＭＣ０１Ｌ，ＭＣ１１Ｌが接続されるローカル・ビット線ＬＢＬ００１Ｌを選択的にアレイ電圧供給線ＶＡＰＬ００に接続する回路である。さらに、ローカル・ビット線駆動回路ＬＤＲＶ２は、上層のメモリセルＭＣ０２Ｕ，ＭＣ１２Ｕが接続されるローカル・ビット線ＬＢＬ００２Ｕと、下層のメモリセルＭＣ０２Ｌ，ＭＣ１２Ｌが接続されるローカル・ビット線ＬＢＬ００２Ｌを選択的にアレイ電圧供給線ＶＡＰＬ００に接続する回路である。また、ローカル・ビット線駆動回路ＬＤＲＶ３は、上層のメモリセルＭＣ０３Ｕ，ＭＣ１３Ｕが接続されるローカル・ビット線ＬＢＬ００３Ｕと、下層のメモリセルＭＣ０３Ｌ，ＭＣ１３Ｌが接続されるローカル・ビット線ＬＢＬ００３Ｌを選択的にアレイ電圧供給線ＶＡＰＬ００に接続する回路である。

これらのローカル・ビット線駆動回路ＬＤＲＶ０〜ＬＤＲＶ３は、図２６に示したローカル・ビット線駆動回路ＬＤＲＶと同様に、ＮＭＯＳトランジスタＭＮＬＤ０，ＭＮＬＤ１で構成される。メモリタイルＭＴ０におけるローカル・ビット線駆動回路ＬＤＲＶ０内のトランジスタＭＮＬＤ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ０００Ｕに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ０内のトランジスタＭＮＬＤ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ０００Ｌに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ１内のトランジスタＭＮＬＤ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００１Ｕに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ１内のトランジスタＭＮＬＤ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００１Ｌに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。

同様に、ローカル・ビット線駆動回路ＬＤＲＶ２内のトランジスタＭＮＬＤ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００２Ｕに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ２内のトランジスタＭＮＬＤ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００２Ｌに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ３内のトランジスタＭＮＬＤ０のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００３Ｕに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。ローカル・ビット線駆動回路ＬＤＲＶ３内のトランジスタＭＮＬＤ１のドレイン電極又はソース電極の何れか一方がローカル・ビット線ＬＢＬ００３Ｌに、他方がアレイ電圧供給線ＶＡＰＬ００に接続される。

メモリタイルＭＴ０内のローカル・ビット線駆動回路ＬＤＲＶ０〜ＬＤＲＶ３におけるトランジスタＭＮＬＤ０のゲート電極には、共通でローカル・ビット線駆動信号ＬＳ００Ｂが接続される。ローカル・ビット線駆動回路ＬＤＲＶ０〜ＬＤＲＶ３におけるトランジスタＭＮＬＤ１のゲート電極には、共通でローカル・ビット線駆動信号ＬＳ０１Ｂが接続される。これらローカル・ビット線駆動信号ＬＳ００Ｂ，ＬＳ０１Ｂは、ローカル・ビット線選択信号ＬＳ００，ＬＳ０１の反転信号である。このような構成において、ローカル・ビット線選択回路ＬＳＬＣ０〜ＬＳＬＣ３とローカル・ビット線駆動回路ＬＤＲＶ０〜ＬＤＲＶ３は、層選択機能を実現する。

メモリタイルＭＴ０内のビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１のそれぞれは、図３に示したビット線選択回路ＢＳＬＣと同様に、ＮＭＯＳトランジスタＭＮＹＳ０，ＭＮＹＳ１で構成される。ビット線選択回路ＢＳＬＣ０において、トランジスタＭＮＹＳ０のドレイン電極又はソース電極の何れか一方がビット線ＢＬ０００に、他方がグローバル・ビット線ＧＢＬ００に接続される。また、トランジスタＭＮＹＳ０のゲート電極には、ビット線選択信号ＢＬＳ００が接続される。トランジスタＭＮＹＳ１のドレイン電極又はソース電極の何れか一方がビット線ＢＬ００１に、他方がグローバル・ビット線ＧＢＬ００に接続される。また、トランジスタＭＮＹＳ１のゲート電極には、ビット線選択信号ＢＬＳ０１が接続される。

同様に、ビット線選択回路ＢＳＬＣ１において、トランジスタＭＮＹＳ０のドレイン電極又はソース電極の何れか一方がビット線ＢＬ００２に、他方がグローバル・ビット線ＧＢＬ０１に接続される。また、トランジスタＭＮＹＳ０のゲート電極には、ビット線選択信号ＢＬＳ００が接続される。トランジスタＭＮＹＳ１のドレイン電極又はソース電極の何れか一方がビット線ＢＬ００３に、他方がグローバル・ビット線ＧＢＬ０１に接続される。また、トランジスタＭＮＹＳ１のゲート電極には、ビット線選択信号ＢＬＳ０１が接続される。

以上で説明した、ローカル・ビット線選択信号ＬＳ００〜ＬＳ０３は、図２７に示した真理値表のように制御される。但し、図２７の真理値表を図２５のメモリセルアレイに適用する場合、アドレスＹ０によって、偶数番目のローカル・ビット線か奇数番目のローカル・ビット線の何れか一方が選択されていた。しかし、図３６のメモリセルアレイに適用する場合、アドレスＹ０が論理値“０”の時に上層のローカル・ビット線が選択され、アドレスＹ０が論理値“１”の時に下層のローカル・ビット線が選択される。また、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３は、図２８に示した真理値表のように制御される。さらに、読書き制御回路ＲＷＵＣに入力される読出し起動信号ＲＥ、書換え起動信号ＷＥ、およびＹアドレス信号Ｙ１と、グローバル・ビット線駆動信号群ＤＥＢＳ、読出し起動信号群ＲＥＢＳ、および書換え起動信号群ＷＥＢＳとの関係は、図１７に示した真理値表と同じである。

《メモリセルアレイの動作》
以上の構成によるメモリセルアレイの動作を、図３８〜図４４に従い説明する。図３８には、図３６に示したメモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０におけるメモリセルＭＣ００Ｕにおいて書換え動作を行う場合を仮定し、メモリセルＭＣ００Ｕに関係する制御信号が示されている。以下では、簡単のためにメモリタイル群ＭＴＢＫ００に注目して、図２９との相違点を中心に動作を説明する。

まず、待機状態において、放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに保持されているので、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂは接地電圧ＶＳＳに、ワード線ＷＬ０００，ＷＬ００１は書換え電圧ＶＷＴに夫々駆動される。また、ローカル・ビット線選択信号ＬＳ００〜ＬＳ０３が接地電圧ＶＳＳに、ローカル・ビット線駆動信号ＬＳ００Ｂ〜ＬＳ０３Ｂが書換え電圧ＶＷＴに駆動されることにより、ローカル・ビット線ＬＢＬ０００Ｕ〜ＬＢＬ００７Ｕ，ＬＢＬ０００Ｌ〜ＬＢＬ００７Ｌは、書換え電圧ＶＷＴ付近にまで駆動される。なお、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３は接地電圧ＶＳＳに保持される。よって、図３９と図４０に示すようにメモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０，ＭＴ１におけるメモリセルＭＣ００Ｕ〜ＭＣ１３Ｕ，ＭＣ００Ｌ〜ＭＣ１３Ｌに印加される電圧は、ほぼ０Ｖとなる。この時、メモリセルには、電流が殆ど流れない。

図３８に戻って、次に、書換え動作が開始される。始めに、書換え電圧ＶＷＴにあった放電信号ＤＩＳＣＲＧＢが接地電圧ＶＳＳに駆動されることにより、図４１と図４２に示すように、メモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０，ＭＴ１の全メモリセルＭＣ００Ｕ〜ＭＣ１３Ｕ，ＭＣ００Ｌ〜ＭＣ１３Ｌが一旦、非選択状態になる。次に、再び図３８に戻って、アドレス信号のデコードが完了すると、接地電圧ＶＳＳであったワード線ＷＬ０００に書換え電圧ＶＷＴが供給される。また、接地電圧ＶＳＳにあったローカル・ビット線選択信号ＬＳ００とビット線選択信号ＢＬＳ００が書換え電圧ＶＷＴに、書換え電圧ＶＷＴにあったローカル・ビット線駆動信号ＬＳ００Ｂが接地電圧ＶＳＳに駆動される。

図４３と図４４は、この状態におけるメモリタイル群ＭＴＢＫ００内のメモリタイルＭＴ０，ＭＴ１の導通状態を示している。ワード線ＷＬ０００には、ワード線駆動回路ＷＤ０内のＰＭＯＳトランジスタＭＰ８０を介して書換え電圧ＶＷＴが供給されている。また、メモリタイルＭＴ０におけるローカル・ビット線駆動回路ＬＤＲＶ０〜ＬＤＲＶ３内のＮＭＯＳトランジスタＭＮＬＤ０が夫々カットオフ状態になることにより、ローカル・ビット線ＬＢＬ０００Ｕ〜ＬＢＬ００３Ｕは、アレイ電圧給電線ＶＡＰＬ００との接続が夫々遮断される。

ここで、ローカル・ビット線選択回路ＬＳＬＣ０のＮＭＯＳトランジスタＭＮＬＳ０とビット線選択回路ＢＳＬＣ０のＮＭＯＳトランジスタＭＮＹＳ０が夫々導通状態になることにより、ビット線ＢＬ０００はグローバル・ビット線ＧＢＬ００に接続される。同様に、ローカル・ビット線駆動回路ＬＳＬＣ２のＮＭＯＳトランジスタＭＮＬＳ０とビット線駆動回路ＢＳＬＣ１のＮＭＯＳトランジスタＭＮＹＳ０が夫々導通状態になることにより、ビット線ＢＬ００２はグローバル・ビット線ＧＢＬ０１に接続される。このうち、ビット線ＢＬ０００（ローカル・ビット線ＬＢＬ０００Ｕ）は、ＮＭＯＳトランジスタＭＮ１９２０から書換え電流駆動回路ＷＣＤを介して接地電圧ＶＳＳ付近に駆動される。よって、メモリタイルＭＴ０内のメモリセルＭＣ００Ｕに、書換え電圧ＶＷＴにほぼ等しい電圧が印加される。一方、ビット線ＢＬ００２（ローカル・ビット線ＬＢＬ００２Ｕ）は、ＮＭＯＳトランジスタＭＮ１９０１からアレイ電圧給電線ＶＡＰＬを介して書換え電圧ＶＷＴ付近に駆動される。よって、メモリタイルＭＴ０内のメモリセルＭＣ０２Ｕには、０Ｖにほぼ等しい電圧が印加され、メモリセルＭＣ０２Ｕは非選択状態となる。また、このローカル・ビット線ＬＢＬ００２Ｕの書換え電圧ＶＷＴへの駆動に伴い、非選択のワード線ＷＬ００１に接続されたメモリタイルＭＴ０内のメモリセルＭＣ１２Ｕは、負の書換え電圧（−ＶＷＴ）が印加され、非選択状態となる。

さらに、前述したローカル・ビット線選択回路ＬＳＬＣ０内のトランジスタＭＮＬＳ０の導通に伴い、ローカル・ビット線選択回路ＬＳＬＣ１のトランジスタＭＮＬＳ０も導通状態となるが、ビット線選択回路ＢＳＬＣ０のトランジスタＭＮＹＳ１がカットオフ状態に保持されるので、ローカル・ビット線ＬＢＬ００１Ｕは浮遊状態となる。よって、メモリセルＭＣ０１Ｕ，ＭＣ１１Ｕに印加される電圧は、ワード線選択に伴い順バイアス状態となるメモリセルＭＣ０１Ｕ内のダイオードＤと、ワード線非選択に伴い逆バイアス状態となるメモリセルＭＣ１１Ｕ内のダイオードＤとに流れる電流が等しくなるような値となる。この時、双方のメモリセルに流れる電流は、逆バイアス状態にあるメモリセルＭＣ１１Ｕ内のダイオード電流で律則される。この電流は、記憶情報が保持される程度の値であるので、無視して構わない。

同様に、ローカル・ビット線選択回路ＬＳＬＣ３のトランジスタＭＮＬＳ０も導通状態となるが、ビット線選択回路ＢＳＬＣ１のトランジスタＭＮＹＳ１がカットオフ状態に保持されるので、ローカル・ビット線ＬＢＬ００３Ｕも浮遊状態となる。よって、メモリセルＭＣ０３Ｕ，ＭＣ１３Ｕに印加される電圧は、順バイアス状態となるメモリセルＭＣ０３Ｕ内のダイオードＤと逆バイアス状態となるメモリセルＭＣ１３Ｕ内のダイオードＤに流れる電流が等しくなるような値となる。この時、双方のメモリセルに流れる電流は、逆バイアス状態にあるメモリセルＭＣ１３Ｕ内のダイオード電流で律則される。この電流も、記憶情報が保持される程度の値であるので、無視して構わない。なお、メモリタイルＭＴ１内の状態は、図４４に示すように、図４３に示したメモリタイルＭＴ０におけるローカル・ビット線ＬＢＬ００１Ｌ，ＬＢＬ００３Ｌ上のメモリセルと同じ状態に保持される。

再び図３８に戻って、書換え電流の印加を終えると、書換え電圧ＶＷＴであった電流印加信号ＸＩＪＴＣＲＧが接地電圧ＶＳＳに、書換え電圧ＶＷＴであった電流印加信号ＹＩＪＴＣＲＧが接地電圧ＶＳＳに夫々駆動される。よって、図４１と図４２に示したように、全メモリセルが再び非選択状態になる。さらに、接地電圧ＶＳＳであった放電信号ＤＩＳＣＲＧＢが書換え電圧ＶＷＴに駆動されることにより、図３９と図４０に示した待機状態に戻る。

以上では、簡単のためにメモリタイル群ＭＴＢＫ００内に注目して、その動作を説明してきた。しかし、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂや、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３、ローカル・ビット線選択信号ＬＳ００〜ＬＳ０３、およびローカル・ビット線駆動信号ＬＳ００Ｂ〜ＬＳ０３Ｂにより、メモリタイル群ＭＴＢＫ００と共に制御されるメモリタイル群ＭＴＢＫ０１においても、同様の動作が行われることは、容易に理解できる。

また、これまでは、書換え動作について説明してきたが、読出し動作においても同様の手順で選択動作が行われる。読出し動作の場合は、図３９〜図４４に示したアレイ電圧給電線ＶＡＰＬ０，ＶＡＰＬ００の電圧を図１に記載したのと同様のアレイ電圧選択回路ＶＳＬＣ０を用いて読出し電圧ＶＲＤに切り替えて、選択ワード線ＷＬ０００に供給する電圧を読出し電圧ＶＲＤとする。また、図４３において、書換え電流駆動回路ＷＣＤの換わりにセンスアンプＳＡをグローバル・ビット線ＧＢＬ００に接続する。さらに、図３８に示した制御信号の駆動時間を適宜調整することにより、記憶情報すなわちメモリセル内の可変抵抗の値に応じた電流の検出動作が可能となる。

《本実施の形態による効果》
最後に、これまで述べてきた構成と動作から得られる効果をまとめる。本実施の形態４の半導体装置を用いると、実施の形態３で述べた各種効果に加えて、更に次のような効果を得ることができる。すなわち、メモリセルを積層した場合の大規模なメモリタイルにおいて、ローカル・ビット線の選択機能を、メモリタイル内のローカル・ビット線駆動回路ＬＤＲＶ、ローカル・ビット線選択回路ＬＳＬＣ、およびビット線選択回路ＢＳＬＣに加えて、読書き回路内の読書き選択回路ＲＷＵＳＬＣに分散させることにより、メモリタイル内でローカル・ビット線を選択するための各種制御信号（ここでは、ローカル・ビット線駆動信号、ローカル・ビット線選択信号、ビット線選択信号）の数を抑制することが可能になる。

より具体的には、図３６における一つのメモリタイル群ＭＴＢＫを（２行×８列）×２層構成のメモリセルアレイとみなすと、十六本のローカル・ビット線から一本を選択する際には、通常は、十六個のトランジスタ（すなわち、メモリタイルＭＴ０，ＭＴ１内のローカル・ビット線選択回路ＬＳＬＣ０〜ＬＳＬＣ３内に含まれる計十六個のＮＭＯＳトランジスタ）を個別に制御するために十六本の選択信号が必要である。なお、ここでは、説明を簡単にするためビット線駆動回路ＢＤＲＶの駆動信号は考慮しない。

しかし、本実施の形態では、例えば、ローカル・ビット線選択回路ＬＳＬＣ０〜ＬＳＬＣ３内のトランジスタＭＮＬＳ０がローカル・ビット線選択信号ＬＳ００を共有するように、四つのトランジスタがローカル・ビット線選択信号を共有することで、一旦、四本のローカル・ビット線選択信号（ＬＳ００〜ＬＳ０３）により十六本の中から四本のローカル・ビット線（ここでは、ローカル・ビット線ＬＢＬ０００Ｕ〜ＬＢＬ００３Ｕ）を選択する。次に、この選択した四本のローカル・ビット線（すなわちビット線ＢＬ０００〜ＢＬ００３に該当）の中から、四本の選択信号を用いて一本を選択するのではなく、二本のビット線選択信号（ＢＬＳ００，ＢＬＳ０１）を用いてビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１を介して二本を選択する。この選択された二本のビット線は、それぞれ二本のローカル・ビット線（ＧＢＬ００，ＧＢＬ０１）に接続され、この二本のローカル・ビット線は、読書き回路内の読書き選択回路ＲＷＵＳＬＣにて何れか一方が選択される。その結果、図３６に示したように、一つのメモリタイル群の中には八本の選択信号（ローカル・ビット線選択信号ＬＳ００〜ＬＳ０３、ビット線選択信号ＢＬＳ００〜ＢＬＳ０３）を設ければよく、一つのメモリタイルＭＴに着目すると、選択信号の配線を四本設ければよい。

このように、各メモリタイルＭＴ毎の配線数が削減されることにより、配置されるトランジスタの密度が向上する。さらに、選択機能の一部を読書き選択回路ＲＷＵＳＬＣに担わせることで、前述した配線数の削減に加えて、各メモリタイルＭＴにおける、ビット線選択に伴うトランジスタ数の増加も抑制されるため、ローカル・ビット線選択回路ＬＳＬＣ（同様にローカル・ビット線駆動回路ＬＤＲＶ）及びビット線選択回路ＢＳＬＣの面積を削減することができる。これらによって、高集積化が実現可能となる。

なお、これまでの説明では、グローバル・ビット線方向に隣接する二つのメモリタイルが、一つのワード線駆動回路を共有する構成が示されていたが、共有の仕方に対する制限は特にない。例えば、四つのメモリタイルにて、ワード線駆動回路を共有することも可能である。この場合は、チップ全体で見たワード線駆動回路の面積を、さらに１／４にまで削減することができる。また、説明を簡単にするために、（２行×４列）×２層のメモリセルを有するメモリタイル構成について説明してきたが、メモリセルの積層数に関する制限は特にない。例えば、メモリタイル構成が（２行×４列）×４層に倍増された場合においても、ローカル・ビット線選択回路（ローカル・ビット線駆動回路）及びビット線選択回路を拡張することによって、同様の選択動作を行うことが可能である。

（実施の形態５）
本実施の形態５では、図２５に示したメモリセルアレイの構造の例を説明する。図４５は、本発明の実施の形態５による半導体装置において、そのメモリセルアレイの構造例を模式的に示す概念図である。ここでは、図２５に示したメモリセルアレイ内のメモリタイル群ＭＴＢＫ００を例として説明する。このメモリセルアレイ構造の特徴は、ＣＭＯＳ集積回路層ＣＭＬ、メモリセル層ＭＣＬ、グローバル配線層ＧＬの積層構造になっている点にある。

ＣＭＯＳ集積回路層ＣＭＬは、シリコン基板上にＣＭＯＳ集積回路技術を用いて形成したローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１、ローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１、ビット線選択回路ＢＳＬＣ、ワード線駆動回路群ＷＤＢＫで構成される。メモリセル層ＭＣＬには、図２６に示したようなダイオードと相変化材料を用いた可変抵抗素子を有するメモリセルが積層されている。

図４５では、点Ａ〜点Ｈで囲まれたメモリセル群ＭＣＢＫ０に、メモリタイルＭＴ０内のメモリセルＭＣ００Ｕ〜ＭＣ１１Ｕ，ＭＣ００Ｌ〜ＭＣ１１Ｌが形成される。また、点Ａ’〜点Ｈ’で囲まれたメモリセル群ＭＣＢＫ１に、メモリタイルＭＴ１内のメモリセルＭＣ００Ｕ〜ＭＣ１１Ｕ，ＭＣ００Ｌ〜ＭＣ１１Ｌが形成される。ＣＭＯＳ集積回路層ＣＭＬに形成されたローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１、ローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１、ビット線選択回路ＢＳＬＣ，ワード線駆動回路群ＷＤＢＫを覆うように、これらのメモリセル群ＭＣＢＫ０，ＭＣＢＫ１を形成することにより、単位面積あたりのメモリセル密度を向上させることができる。同図では、後述するようにワード線の接続と各回路ブロック面積の比率を考慮して、メモリセル群ＭＣＢＫ０，ＭＣＢＫ１が、ＣＭＯＳ集積回路層ＣＭＬに形成されたローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＳ１、ローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１、ビット線選択回路ＢＳＬＣを覆うように形成された例が示されている。

ＣＭＯＳ集積回路層ＣＭＬに形成されたローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１、ローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１、ビット線選択回路ＢＳＬＣ、ワード線駆動回路群ＷＤＢＫと、メモリセル層ＭＣＬに形成されたメモリセル群ＭＣＢＫ０は、例えばメモリタイルＭＴ０のように、ローカル・ビット線ＬＢＬ０００Ｕ，ＬＢＬ００１Ｕ，ＬＢＬ０００Ｌ，ＬＢＬ００１Ｌやワード線ＷＬ０００，ＷＬ００１で接続される。これらの配線は、各層における金属配線と、多層配線を接続するための所謂ビアとで形成される。グローバル配線層ＧＬには、制御信号や電源の配線が形成される。同図には、説明を簡単にするために、メモリタイル群内の二つのメモリタイルＭＴ０，ＭＴ１に跨るワード線ＷＬ０００，ＷＬ００１の接続形態（配線トポロジー）の例が示されている。すなわち、メモリタイルＭＴ０，ＭＴ１内のワード線ＷＬ０００，ＷＬ００１はグローバル・配線層ＧＬにおいて、ローカル・ビット線ＬＢＬ０００Ｕ及びＬＢＬ０００Ｌと並行に形成された金属配線を含んでいる。

図４６は、図４５に示したメモリセルアレイにおける、ローカル・ビット線ＬＢＬ０００Ｕ及びＬＢＬ０００Ｌ（すなわち、Ｙ方向）に沿った断面構造例を示している。ローカル・ビット線選択回路ＬＳＬＣ０、ローカル・ビット線駆動回路ＬＤＲＶ０、ビット線選択回路ＢＳＬＣは、Ｐ型シリコン基板１００上に形成されたＰウェル領域１０１内に夫々形成される。１０３は、ＮＭＯＳトランジスタのゲート電極となるポリシリコン層である。カッコ内の記号は、ローカル・ビット線選択回路ＬＳＬＣ０、ローカル・ビット線駆動回路ＬＤＲＶ０、ビット線選択回路ＢＳＬＣに入力される制御信号を示している（以下で説明するデバイス番号に添えられているカッコ内の記号も、同様に、各回路ブロックの入出力信号である）。１０４は、ＮＭＯＳトランジスタのソース電極またはドレイン電極となるＮ＋拡散層領域である。１０５は、トランジスタ間の通電を遮断するための素子分離用の酸化物である。

２０１、２０２の各々は、ＣＭＯＳ集積回路層ＣＭＬに形成された第一、第二のタングステン層である。これらのタングステン層は、ＣＭＯＳ集積回路層ＣＭＬに形成された各回路ブロックの接続に用いられる。また、２１１〜２１４の各々は、メモリセル層ＭＣＬに形成された第三〜第六のタングステン層である。２１１に示した第三のタングステン層は、下層のメモリセル（例えば、メモリセルＭＣ００Ｌ）におけるワード線（例えば、ＷＬ０００）に用いられる。２１２に示した第四のタングステン層は、下層のメモリセル（例えば、メモリセルＭＣ００Ｌ）におけるローカル・ビット線（例えば、ＬＢＬ０００Ｌ）に用いられる。２１３に示した第五のタングステン層は、上層のメモリセル（例えば、メモリセルＭＣ００Ｕ）におけるワード線（例えば、ＷＬ０００）に用いられる。２１４に示した第六のタングステン層は、上層のメモリセル（例えば、メモリセルＭＣ００Ｕ）におけるローカル・ビット線（例えば、ＬＢＬ０００Ｕ）に用いられる。さらに、２２１、２２２の各々は、グローバル配線層ＧＬに形成された第七、第八のタングステン層である。これらのタングステン層は、例えば、同一メモリタイル群内のメモリタイルに形成されるワード線（ここでは、ワード線ＷＬ０００）の接続に用いられる。

３００は、第一のタングステン層とＮ＋拡散層とを接続するためのコンタクトである。３０１は、第二のタングステン層と第一のタングステン層とを接続するための第一のビアである。３０２は、第三のタングステン層と第二のタングステン層とを接続するための第二のビアである。３０３は、第五のタングステン層と第三のタングステン層とを接続するための第三のビアである。３０５は、第八のタングステン層と第七のタングステン層とを接続するための第五のビアである。３１１は、第四のタングステン層と第三のタングステン層とを接続するための第六のビアである。３１２は、第六のタングステン層と第五のタングステン層とを接続するための第七のビアである。なお、同図には示されていないが、他の領域では、第七のタングステン層と第五のタングステン層とを接続するための第四のビアが用いられる。

メモリセルは、例えばメモリセルＭＣ１０Ｕのように、ワード線ＷＬ００１となるタングステン層（ここでは２１３）とローカル・ビット線ＬＢＬ０００Ｕとなるタングステン層（ここでは２１４）の間に、柱状に形成される。４００は、ＰＮダイオードのＰ層、４０１はＰＮダイオードのＮ層、４０２はカルコゲナイド材料層である。また、５００はＰＮダイオードとカルコゲナイド材料層との間のバッファ層となる第九のタングステン層、５０１はカルコゲナイド材料層とローカル・ビット線との間のバッファ層となる第十のタングステン層である。

図４７は、図４５に示したメモリセルアレイにおける、ワード線ＷＬ０００（すなわち、Ｘ方向）に沿った断面構造例を示している。この方向には、ワード線駆動回路群ＷＤＢＫのＰＭＯＳトランジスタが形成されるＮウェル領域（１０２）が含まれる。ＰＭＯＳトランジスタのソース電極は、第七のタングステン層と第五のタングステン層とを接続するための第四のビア（３０４）を介して、グローバル配線層ＧＬの第八のタングステン層で形成されたアレイ電圧給電線ＶＡＰＬ０に接続される。

以上のような構成により、本実施の形態５によるメモリセルアレイは、メモリセルの集積度を向上させることができる。すなわち、メモリセルをＣＭＯＳ集積回路層の上部に形成することにより、メモリセル形成に必要な占有面積を大幅に削減することができる。また、メモリタイル上空のグローバル配線層にて複数のメモリタイルに跨るワード線を接続することにより、面積増加を抑えながら、ワード線同士を接続することができる。さらに、メモリセル群を、ローカル・ビット線選択回路ＬＳＬＣ０，ＬＳＬＣ１、ローカル・ビット線駆動回路ＬＤＲＶ０，ＬＤＲＶ１、ビット線選択回路ＢＳＬＣの上空に形成することにより、ワード線駆動回路群ＷＤＢＫ上空の領域が開放されるので、面積増加を抑えながら、ワード線駆動回路群ＷＤＢＫとグローバル配線層ＧＬに形成されたアレイ電圧給電線とを接続することができる。ここで、実施の形態４等で述べたように、ビット線関連の選択信号（ローカル・ビット線選択信号、ローカル・ビット線駆動信号、ビット線選択信号）の配線数を低減すると、図４６等から判るように、ローカル・ビット線駆動回路ＬＤＲＶ、ビット線選択回路ＢＳＬＣ、およびローカル・ビット線選択回路ＬＳＬＣの面積が低減され、より高集積化が可能となる。

なお、これまでの説明では、ＣＭＯＳ集積回路層ＣＭＬとグローバル配線層ＧＬの各々には、二つのタングステン層が形成されていた。しかし、配線層数の限定はない。配線層数を増やせば、各回路ブロック内外の配線が容易になる。逆に、配線層数を減らせば、製造コストを削減することが可能となる。また、グローバル配線層ＧＬに形成される配線の材料は、タングステンに限定されず、種々の材料を導入することができる。例えば、アレイ電圧給電線ＶＡＰＬ００用に銅配線層を追加することにより、アレイ電圧給電線ＶＡＰＬ００の抵抗を低減することが可能となる。よって、配線における電圧降下が抑制されることにより、低電圧動作を実現することができる。

（実施の形態６）
本実施の形態６は、図５２に示した回路ブロックを進化させて、セグメント・ワード線駆動回路ＳＷＤを共有する場合の回路ブロック構成の例について説明する。図４８は、本発明の実施の形態６による半導体装置において、その回路ブロックの構成例を示す概略図である。同図の特徴は、グローバル・ビット線方向に隣接する入出力ブロックが、共通セグメント・ワード線駆動回路ＣＮＳＷＤを共有する点にある。

同図には、八つの入出力ブロックで構成されたブロックＤＢＬＯＣＫ１＿ｉが示されている。八つの入出力ブロックのうち、グローバル・ビット線（ＧＢＬ）に沿って上下に配置された四対の入出力ブロックの左右に、共通セグメント・ワード線駆動回路ＣＮＳＷＤ０１０〜ＣＮＳＷＤ０１４が配置される。すなわち、第一の入出力ブロック対である入出力ブロックＩＯ−ｂｌｏｃｋ００と入出力ブロックＩＯ−ｂｌｏｃｋ１０の左右には、共通セグメント・ワード線駆動回路ＣＮＳＷＤ０１０，ＣＮＳＷＤ０１１が配置される。第二の入出力ブロック対である入出力ブロックＩＯ−ｂｌｏｃｋ０１と入出力ブロックＩＯ−ｂｌｏｃｋ１１の右側には、共通セグメント・ワード線駆動回路ＣＮＳＷＤ０１２が配置される。第三の入出力ブロック対である入出力ブロックＩＯ−ｂｌｏｃｋ０２と入出力ブロックＩＯ−ｂｌｏｃｋ１２の右側には、共通セグメント・ワード線駆動回路ＣＮＳＷＤ０１３が配置される。第四の入出力ブロック対である入出力ブロックＩＯ−ｂｌｏｃｋ０３と入出力ブロックＩＯ−ｂｌｏｃｋ１３の右側には、共通セグメント・ワード線駆動回路ＣＮＳＷＤ０１４が配置される。

共通セグメント・ワード線駆動回路ＣＮＳＷＤ０１０〜ＣＮＳＷＤ０１４の各々において、メインワード線ＭＷＬとワード線ＷＬとの交点に、ワード線ＷＬを駆動する回路が配置される。そして、ワード線ＷＬが上段の入出力ブロックＩＯ−ｂｌｏｃｋ００〜ＩＯ−ｂｌｏｃｋ０３と、下段の入出力ブロックＩＯ−ｂｌｏｃｋ１０〜ＩＯ−ｂｌｏｃｋ１３の夫々に延伸される。メインワードドライバＭＷＤによって、メインワード線ＭＷＬが活性化されて、ワード線ＷＬが選択されると、上段の入出力ブロックＩＯ−ｂｌｏｃｋ００〜ＩＯ−ｂｌｏｃｋ０３と下段の入出力ブロックＩＯ−ｂｌｏｃｋ１０〜ＩＯ−ｂｌｏｃｋ１３に含まれるワード線ＷＬ上のメモリセルに、接地電圧ＶＳＳが印加される。この時、上段の入出力ブロックＩＯ−ｂｌｏｃｋ００〜ＩＯ−ｂｌｏｃｋ０３に配置されるローカル・カラム・デコーダＬＹＤＥＣ００Ｕ〜ＬＹＤＥＣ０３Ｕ及びＬＹＤＥＣ００Ｌ〜ＬＹＤＥＣ０３Ｌか、下段の入出力ブロックＩＯ−ｂｌｏｃｋ１０〜ＩＯ−ｂｌｏｃｋ１３に配置されるローカル・カラム・デコーダＬＹＤＥＣ１０Ｕ〜ＬＹＤＥＣ１３Ｕ及びＬＹＤＥＣ１０Ｌ〜ＬＹＤＥＣ１３Ｌの何れか一方を活性化することにより、上段の入出力ブロックＩＯ−ｂｌｏｃｋ００〜ＩＯ−ｂｌｏｃｋ０３に含まれるワード線ＷＬ上のメモリセルか、下段の入出力ブロックＩＯ−ｂｌｏｃｋ１０〜ＩＯ−ｂｌｏｃｋ１３に含まれるワード線ＷＬ上のメモリセルの何れか一方をグローバル・ビット線ＧＢＬに接続することが可能となる。

以上で述べたように、グローバル・ビット線に沿った二つの入出力ブロックが共通セグメント・ワード線駆動回路を共有することにより、共通セグメント・ワード線駆動回路の面積を半減させることが可能となる。ここで、選択されるメモリセル数が図５１に示した構成と同数となるので、一度に書換え動作を行えるセル数は維持される。また、上段の入出力ブロックＩＯ−ｂｌｏｃｋ００〜ＩＯ−ｂｌｏｃｋ０３に配置されるローカル・カラム・デコーダＬＹＤＥＣ００Ｕ〜ＬＹＤＥＣ０３Ｕ及びＬＹＤＥＣ００Ｌ〜ＬＹＤＥＣ０３Ｌか、下段の入出力ブロックＩＯ−ｂｌｏｃｋ１０〜ＩＯ−ｂｌｏｃｋ１３に配置されるローカル・カラム・デコーダＬＹＤＥＣ１０Ｕ〜ＬＹＤＥＣ１３Ｕ及びＬＹＤＥＣ１０Ｌ〜ＬＹＤＥＣ１３Ｌの何れか一方を活性化することにより、任意のメモリセル選択が実現される。よって、１Ｄ−１Ｒ型相変化メモリのセル占有率向上と書換えデータ転送速度の向上を両立することができる。

なお、同図に示したメモリセルは、相変化材料を用いた可変抵抗と選択用のダイオードで構成される。仮に非選択ワード線や非選択ビット線がフローティング状態となっても、当該非選択ワード線や非選択ビット線上の非選択メモリセルへの電流流入は、ダイオードによって抑制される。よって、誤書込みを抑制することが可能となり、信頼度の高い、高集積、高速の相変化メモリを実現することができる。

また、図４８には、グローバル・ビット線方向に隣接する二つの入出力ブロックが、共通セグメント・ワード線駆動回路ＣＮＳＷＤを共有する構成が示されていたが、共有の仕方に対する制限は特にない。例えば、グローバル・ビット線方向に隣接する四つの入出力ブロックにて、共通セグメント・ワード線駆動回路ＣＮＳＷＤを共有することも可能である。この場合は、チップ全体で見た共通セグメント・ワード線駆動回路の面積を、図５２に示した構成と比べて１／４に削減することができる。

（実施の形態７）
本実施の形態７では、前述した図４８の変形例について説明する。図４９は、本発明の実施の形態７による半導体装置において、その回路ブロックの構成例を示す概略図である。図４９に示すブロックＤＢＬＯＣＫ２＿ｉの大きな特徴は、入出力ブロックＩＯ−ｂｌｏｃｋ００〜ＩＯ−ｂｌｏｃｋ１３が、入出力ブロックＩＯ−ｂｌｏｃｋＰ００〜ＩＯ−ｂｌｏｃｋＰ１３に置き換えられている点にある。より具体的には、メモリセルにおいて、選択用ダイオードの極性が図４８と比べて逆になっている点にある。すなわち、選択用ダイオードを介した可変抵抗への電流経路が、ワード線−ダイオード−可変抵抗−ビット線の順に形成される。

この様な変更に伴い、共通セグメント・ワード線駆動回路ＣＮＳＷＤ０１０〜ＣＮＳＷＤ０１４がＣＰＳＷＤ０１０〜ＣＰＳＷＤ０１４に入れ換えられている。共通セグメント・ワード線駆動回路ＣＰＳＷＤ０１０〜ＣＰＳＷＤ０１４は、選択ワード線に高電圧を供給する。この高電圧は電源電圧であっても良いし、メモリセルの電気特性に合わせて接地電圧とは異なる任意の電圧でも良い。ここで、任意の電圧は、読出し動作と書換え動作とで異なる電圧に設定される場合もあり得る。

このような構成によると、実施の形態６と同様の効果を得ると共に、ローカル・カラム・デコーダＬＹＤＥＣ００Ｕ〜ＬＹＤＥＣ０３Ｕ及びＬＹＤＥＣ００Ｌ〜ＬＹＤＥＣ０３ＬとＬＹＤＥＣ１０Ｕ〜ＬＹＤＥＣ１３Ｕ及びＬＹＤＥＣ１０Ｌ〜ＬＹＤＥＣ１３Ｌが導通時の抵抗を低減することが可能となる。すなわち、書換え動作において十分大きな電流を印加するためには、相変化材料を用いた可変抵抗には１Ｖ程度、ダイオードにはＰＮ接合電圧以上（約１Ｖ以上）の電圧を印加する必要があるので、メモリセルにおける電圧降下は約２Ｖと見込まれる。したがって、ワード線からビット線の方向に電流を流すようにダイオードを挿入した方が、ローカル・カラム・デコーダＬＹＤＥＣにおけるトランジスタのドレイン及びソースに印加される電圧を抑制することが可能となる。すなわち、図５１に示されたＮＭＯＳトランジスタＭＮＹＳ０〜ＭＮＹＳｎにおける基板バイアス効果を抑制することが可能となる。また、ゲート−ソース間の電圧の目減りを抑制することが可能となる。よって、ＮＭＯＳトランジスタＭＮＹＳ０〜ＭＮＹＳｎが導通時の抵抗を低減することができる。また、ゲート電圧を抑制することも可能となるので、メモリセルの電気特性によっては昇圧回路が不要となり、チップ面積を削減することもできる。

なお、図４９には、グローバル・ビット線方向に隣接する二つの入出力ブロックが、共通セグメント・ワード線駆動回路ＣＰＳＷＤを共有する構成が示されていたが、共有の仕方に対する制限は特にない。例えば、グローバル・ビット線方向に隣接する四つの入出力ブロックにて、共通セグメント・ワード線駆動回路ＣＰＳＷＤを共有することも可能である。この場合は、チップ全体で見た共通セグメント・ワード線駆動回路の面積を、さらに１／４にまで削減することができる。

（実施の形態８）
本実施の形態８では、ワード線駆動回路の別の配置の例を説明する。図５０は、本発明の実施の形態８による半導体装置において、そのメモリセルアレイの構成例を示す概略図である。このメモリセルアレイ構成の特徴は、実施の形態１でも述べたように二つある。第一の特徴は、多分割したメモリセルアレイ（メモリタイル）毎にワード線駆動回路ＷＤを配置し、各アクセスサイクルにおいて、一つのワード線駆動回路ＷＤが一つのメモリセルＭＣのみを駆動する構成となっている点にある。第二の特徴は、各メモリタイルＭＴが小規模（ここでは２行×２列）のメモリセルＭＣで構成されている点にある。

図５０では、説明を簡単にするために、４個のメモリタイルＭＴ００〜ＭＴ１１が示されている。これら４個のメモリタイルＭＴ００〜ＭＴ１１は、二つのグローバル・ワード線群ＧＷＰ０，ＧＷＰ１と二本のグローバル・ビット線ＧＢＬ０，ＧＢＬ１との交点に、２行×２列の行列を形成するように配置される。メモリタイルＭＴ００〜ＭＴ１１の各々は、メモリセルＭＣ００〜ＭＣ１１を有する。これらのメモリセルＭＣ００〜ＭＣ１１は、例えばメモリタイルＭＴ００に示すように、二本のワード線ＷＬ０００，ＷＬ００１と二本のビット線ＢＬ０００，ＢＬ００１との各交点に配置される。メモリセルＭＣ００〜ＭＣ１１の各々は、図３等に示したように、ワード線−ダイオード−可変抵抗−ビット線の順に接続されている。

メモリタイルＭＴ００〜ＭＴ１１の各々は、メモリセルＭＣ００〜ＭＣ１１の両端に夫々配置されたビット線選択回路ＢＳＬＣとビット線駆動回路ＢＤＲＶを有する。ビット線選択回路ＢＳＬＣは、選択ビット線と対応するグローバル・ビット線とを接続するための制御回路である。ビット線駆動回路ＢＤＲＶは、非選択ビット線に所定の電圧を供給するための制御回路である。

これら４個のメモリタイルＭＴ００〜ＭＴ１１の隣には、対応するワード線駆動回路群ＷＤＢＫ００〜ＷＤＢＫ１１が夫々配置される。ワード線駆動回路群ＷＤＢＫ００〜ＷＤＢＫ１１の各々は、例えばワード線駆動回路群ＷＤＢＫ００のように、２つのワード線駆動回路ＷＤ０，ＷＤ１を有する。これらワード線駆動回路ＷＤ０，ＷＤ１は、グローバル・ワード線群ＧＷＰ０の電圧に応じてワード線ＷＬ０００，ＷＬ００１を夫々駆動する。ここで、グローバル・ワード線群ＧＷＰ０は、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂで構成される。よって、ワード線駆動回路ＷＤ０，ＷＤ１は、グローバル・ワード線ＧＷＬ００Ｂ，ＧＷＬ０１Ｂの電圧に応じてワード線ＷＬ０００，ＷＬ００１を夫々駆動する。なお、グローバル・ワード線群ＧＷＰ１も同様に、グローバル・ワード線ＧＷＬ１０Ｂ，ＧＷＬ１１Ｂで構成される。これらグローバル・ワード線群ＧＷＰ０，ＧＷＰ１は、グローバル・ワード線駆動回路群ＧＷＤＢＫによって制御される。

グローバル・ビット線ＧＢＬ０，ＧＢＬ１には、読書き回路ＲＷ０，ＲＷ１が夫々接続される。これら読書き回路ＲＷ０，ＲＷ１の各々は、センスアンプＳＡ、書換え電流駆動回路ＷＣＤ、読書き選択回路ＲＷＳＬＣで構成される。センスアンプＳＡは、メモリタイルから選択されたメモリセルの記憶情報を弁別するための回路である。書換え電流駆動回路ＷＣＤは、記憶情報に応じてメモリセルに印加する電流を制御するための回路である。読書き選択回路ＲＷＳＬＣは、センスアンプＳＡ若しくは書換え電流駆動回路ＷＣＤの何れか一方をグローバル・ビット線に接続するための回路である。

このような構成において、ワード線駆動回路の各々は、一つのメモリセルを書き換えるのに必要な電流を駆動するような大きさに設計されている。すなわち、一つのメモリタイルから一つのメモリセルを選択して書換え動作や読出し動作を行う。このような制御により、一つのワード線駆動回路で複数のメモリセルを駆動する場合と比べて、ＩＲドロップの低減が可能となり、また、ワード線及びビット線に流れる電流のデータパターン依存性を軽減することが可能となる。すなわち、ワード線駆動回路における電圧降下の変動や、ワード線及びビット線における電圧変動が抑制されることにより、動作マージンが拡大されて、信頼度の高い動作を実現することができる。

さらに、各メモリタイルＭＴが、小規模のメモリセルＭＣで構成されると共に対応する一本のグローバル・ビット線ＧＢＬに接続され、このメモリタイルＭＴが、グローバル・ワード線ＧＷＬが延伸する方向に複数配置されることで、同時に活性化されるメモリセル数（同時アクセス可能なグローバル・ビット線ＧＢＬの数）を維持することができる。これによって、半導体装置の高速化に対応可能になる。また、各メモリタイルＭＴを小規模のメモリセルＭＣで構成すると、前述した高速化と共に、ワード線駆動回路に接続される負荷も低減でき、これによるＩＲドロップの改善効果も得られる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、積層するメモリセルは二層に限定されず、それ以下またはそれ以上（例えば、一層や四層）でも良い。また、本実施の形態の半導体装置は、単体メモリ・チップに限らず、オンチップ・メモリのインタフェイスに適用することも可能である。さらに、本実施の形態では、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提にしていたが、本実施の形態の概念は、記憶素子の材料は限定されず、相変化メモリに限らず、磁気抵抗ランダム・アクセス・メモリや抵抗性メモリなど、可変抵抗を用いた様々な半導体メモリに適用することも可能である。

本実施の形態による半導体装置は、相変化メモリ内のメモリセルアレイが、ローカル・ビット線駆動回路、ローカル・ビット線選択回路及びビット線選択回路、ワード線駆動回路群によって区切られた複数のメモリタイルにて構成される。各メモリタイルは、積層されたメモリセルで構成される。同軸上に積層されたメモリセルを駆動するためのワード線駆動回路は、共通である。また、グローバル・ビット線方向に配置された複数のメモリタイルがワード線駆動回路を共有する。以上により、ワード線駆動回路の面積が抑制されるので、メモリタイルの密度が向上する。すなわち、相変化メモリの集積度を向上させることが可能となり、チップ面積或いは製造コストを抑制することができる。よって、高集積、大容量の相変化メモリを用いた半導体装置を低コストで実現するのに適している。

１００ Ｐ型シリコン基板
１０１ Ｐウェル領域
１０２ Ｎウェル領域
１０３ ポリシリコン層
１０４ Ｎ＋拡散層領域
１０５ 素子分離用の酸化物
２０１，２０２，２１１〜２１４，２２１，２２２，５００，５０１ タングステン層
３００ コンタクト
３０１〜３０５，３１１，３１２ ビア
４００ ＰＮダイオードのＰ層
４０１ ＰＮダイオードのＮ層
４０２ カルコゲナイド材料層
ＢＣＢＫ ビット線制御回路群
ＢＤＲＶ ビット線駆動回路
ＢＬ ビット線
ＢＬＣＴＬ ビット線制御回路
ＢＬＯＣＫ＿ｉ 選択されたブロック
ＢＬＳ ビット線選択信号
ＢＬＳｎＢ ビット線駆動信号
ＢＳＬＣ ビット線選択回路
ＣＭＬ ＣＭＯＳ集積回路層
Ｄ 選択用ダイオード
ＤＥ グローバル・ビット線駆動信号
ＤＥＢＳ グローバル・ビット線駆動信号群
ＤＩＳＣＲＧＢ 放電信号
ＤＸ Ｘデコード・アドレス信号
ＤＹ Ｙデコード・アドレス信号
ＧＢＬ グローバル・ビット線
ＧＢＰ グローバル・ビット線群
ＧＬ グローバル配線層
ＧＷＤ グローバル・ワード線駆動回路
ＧＷＤＢＫ グローバル・ワード線駆動回路群
ＧＷＬｎＢ グローバル・ワード線
ＧＷＰ グローバル・ワード線群
ＩＶ インバータ回路
ＩＯ−ｂｌｏｃｋ 入出力ブロック
ＬＢＬ ローカル・ビット線
ＬＢＬＤＩＳ ローカル・ビット線放電信号
ＬＣＡ ローカル・セル・アレイ
ＬＤＲＶ ローカル・ビット線駆動回路
ＬＳ ローカル・ビット線選択信号
ＬＳＬＣ ローカル・ビット線選択回路
ＬＳｎＢ ローカル・ビット線駆動信号
ＬＹ ローカル・カラム選択信号
ＬＹＤＥＣ ローカル・カラム・デコーダ
ＭＣ メモリセル
ＭＣＢＫ メモリセル群
ＭＣＬ メモリセル層
ＭＮ，ＭＮＹＳ，ＭＮＢＤ，ＭＮＤ，ＭＮＬＳ，ＭＮＬＤ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＭＴ メモリタイル
ＭＴＢＫ メモリタイル群
ＭＷＤ メインワードドライバ
ＮＤ ＮＡＮＤ回路
ＮＲ ＮＯＲ回路
Ｒ 抵抗性記憶素子
ＲＥ 読出し起動信号
ＲＥＢＳ 読出し起動信号群
ＲＷＣ，ＲＷＵＣ 読書き制御回路
ＲＷ，ＲＷＵ 読書き回路
ＲＷＵＳＬＣ 読書き選択回路
ＳＡ センスアンプ
ＳＷＤ セクション・ワード線駆動回路
ＣＮＳＷＤ，ＣＰＳＷＤ 共通セグメント・ワード線駆動回路
ＶＡ，ＶＡＰＬ アレイ電圧（アレイ電圧給電線）
ＶＲＤ 読出し電圧
ＶＳＬＣ アレイ電圧選択回路
ＶＳＰＬ 接地電圧給電線
ＶＷＴ 書換え電圧
ＷＣＤ 書換え電流駆動回路
ＷＤ ワード線駆動回路
ＷＤＢＫ ワード線駆動回路群
ＷＥ 書換え起動信号
ＷＥＢＳ 書換え起動信号群
ＷＬ ワード線
Ｘ Ｘアドレス信号
ＸＩＪＴＣＲＧ，ＹＩＪＴＣＲＧ 電流印加信号
Ｙ Ｙアドレス信号

Claims (22)

1. 第１方向に向けて延伸する第１および第２グローバル・ワード線と、
   前記第１方向と直交する第２方向に向けて延伸し、第１グローバル・ビット線を含む複数のグローバル・ビット線と、
   前記第１グローバル・ビット線と前記第１および前記第２グローバル・ワード線の交点にそれぞれ設けられた第１および第２メモリタイルと、
   前記第１グローバル・ワード線によって制御される第１ワード線駆動回路と、
   前記第２グローバル・ワード線によって制御される第２ワード線駆動回路とを備え、
   前記第１および前記第２メモリタイルのそれぞれは、
   第１および第２ワード線を含んだ複数のワード線と、
   複数のビット線と、
   前記複数のビット線と前記第１グローバル・ビット線との接続を制御するビット線選択回路と、
   前記複数のワード線と前記複数のビット線の各交点にそれぞれ配置され、選択用のダイオードおよび情報記憶用の可変抵抗素子を含んだ複数のメモリセルとを含み、
   前記第１および前記第２メモリタイルに含まれる前記第１ワード線は、前記第１ワード線駆動回路に共通に接続され、
   前記第１および前記第２メモリタイルに含まれる前記第２ワード線は、前記第２ワード線駆動回路に共通に接続され、
   書換え動作に伴い前記第１ワード線駆動回路が活性化された際、前記第１ワード線駆動回路の出力は、前記第１および前記第２メモリタイル内に含まれる前記第１ワード線に接続されたいずれか一つのメモリセルのみと前記ビット線選択回路とを介して前記第１グローバル・ビット線のみに接続され、書換え動作に伴い前記第２ワード線駆動回路が活性化された際、前記第２ワード線駆動回路の出力は、前記第１および前記第２メモリタイル内に含まれる前記第２ワード線に接続されたいずれか一つのメモリセルのみと前記ビット線選択回路とを介して前記第１グローバル・ビット線のみに接続されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１および前記第２ワード線駆動回路は、共通の電圧供給線によって電源電圧が供給されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記選択用のダイオードは、アノードが前記複数のワード線のいずれか１本に接続され、カソードが前記可変抵抗素子の一端に接続され、
   前記可変抵抗素子の他端は、前記複数のビット線のいずれか１本に接続されることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１グローバル・ビット線は、第２グローバル・ビット線と第３グローバル・ビット線に分割され、
   前記半導体装置は、さらに、書換え動作に伴い前記第２および前記第３グローバル・ビット線を制御する書換え回路を備え、
   前記第１メモリタイルに含まれる前記複数のビット線の一部は、前記ビット線選択回路を介して前記第２グローバル・ビット線に接続され、
   前記第１メモリタイルに含まれる前記複数のビット線の他の一部は、前記ビット線選択回路を介して前記第３グローバル・ビット線に接続され、
   前記書換え回路は、書換え動作に伴い前記第１ワード線駆動回路または前記第２ワード線駆動回路が活性化された際には、前記第２グローバル・ビット線を書換え電流に駆動すると共に、前記第３グローバル・ビット線を前記第１ワード線駆動回路または前記第２ワード線駆動回路の出力電圧以上に設定し、
   前記ビット線選択回路は、前記複数のビット線の一部の中の一本を前記第２グローバル・ビット線に接続し、前記複数のビット線の他の一部の中の一本を前記第３グローバル・ビット線に接続することを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１および前記第２メモリタイルのそれぞれは、さらに、制御信号に応じて前記複数のビット線に第１電圧を印加することで前記選択用のダイオードを逆バイアス状態にするビット線駆動回路を有することを特徴とする半導体装置。
6. 第１方向に向けて延伸し、第１および第２グローバル・ワード線を含んだグローバル・ワード線群と、
   前記第１方向と直交する第２方向に向けて延伸する第１および第２グローバル・ビット線と、
   前記グローバル・ワード線群と前記第１および前記第２グローバル・ビット線の交点にそれぞれ設けられ、前記第１方向に隣接して配置された第１および第２メモリタイル群とを備え、
   前記第１および前記第２メモリタイル群のそれぞれは、
   前記第２方向で隣接して配置され、第１および第２メモリタイルを含む複数のメモリタイルと、
   前記第１グローバル・ワード線によって制御される第１ワード線駆動回路および前記第２グローバル・ワード線によって制御される第２ワード線駆動回路を含んだワード線駆動回路群とを備え、
   前記第１および前記第２メモリタイルのそれぞれは、
   前記第１方向に向けて延伸し、第１および第２ワード線を含んだ複数のワード線と、
   前記第２方向に向けて延伸する複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点にそれぞれ配置され、選択用のダイオードおよび情報記憶用の可変抵抗素子を含んだ複数のメモリセルと、
   書換え動作の際に、前記複数のビット線の中のいずれか１本のみが、対応するグローバル・ビット線に接続されるように選択動作を行うビット線選択回路とを備え、
   前記第１メモリタイル群の前記第１および前記第２メモリタイルに含まれる前記ビット線選択回路は、前記選択動作を行ったビット線を前記第１グローバル・ビット線に接続し、
   前記第２メモリタイル群の前記第１および前記第２メモリタイルに含まれる前記ビット線選択回路は、前記選択動作を行ったビット線を前記第２グローバル・ビット線に接続し、
   前記第１および前記第２メモリタイル群では、
   前記第１ワード線駆動回路の出力が、前記第１メモリタイル内の前記第１ワード線と前記第２メモリタイル内の前記第１ワード線とに接続され、前記第２ワード線駆動回路の出力が、前記第１メモリタイル内の前記第２ワード線と前記第２メモリタイル内の前記第２ワード線とに接続され、前記第１および前記第２メモリタイル内の前記ビット線選択回路の一方が前記選択動作を行っている際には他方が前記選択動作を行わないように制御されることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１メモリタイル群に含まれる前記第１および前記第２ワード線駆動回路は、前記２方向に向けて延伸する第１電圧供給線によって電源電圧が供給され、
   前記第２メモリタイル群に含まれる前記第１および前記第２ワード線駆動回路は、前記２方向に向けて延伸する第２電圧供給線によって電源電圧が供給されることを特徴とする半導体装置。
8. 請求項６記載の半導体装置において、
   前記選択用のダイオードは、アノードが前記複数のワード線のいずれか１本に接続され、カソードが前記可変抵抗素子の一端に接続され、
   前記可変抵抗素子の他端は、前記複数のビット線のいずれか１本に接続されることを特徴とする半導体装置。
9. 請求項６記載の半導体装置において、
   前記第１および前記第２メモリタイルのそれぞれは、さらに、制御信号に応じて前記複数のビット線に第１電圧を印加することで前記選択用のダイオードを逆バイアス状態にするビット線駆動回路を有することを特徴とする半導体装置。
10. 第１方向に向けて延伸する第１および第２グローバル・ワード線と、
    前記第１方向と直交する第２方向に向けて延伸し、第１グローバル・ビット線を含む複数のグローバル・ビット線と、
    前記第１グローバル・ビット線と前記第１および前記第２グローバル・ワード線の交点にそれぞれ設けられた第１および第２メモリタイルと、
    前記第１グローバル・ワード線によって制御される第１ワード線駆動回路と、
    前記第２グローバル・ワード線によって制御される第２ワード線駆動回路とを備え、
    前記第１および前記第２メモリタイルのそれぞれは、
    第１および第２上層ワード線を含んだ複数の上層ワード線と、
    第１および第２下層ワード線を含んだ複数の下層ワード線と、
    複数の上層ビット線および複数の下層ビット線と、
    前記複数の上層ビット線および前記複数の下層ビット線と前記第１グローバル・ビット線との接続を制御するビット線選択回路と、
    前記複数の上層ワード線と前記複数の上層ビット線の各交点にそれぞれ配置され、選択用のダイオードおよび情報記憶用の可変抵抗素子を含んだ複数の上層メモリセルと、
    前記複数の下層ワード線と前記複数の下層ビット線の各交点にそれぞれ配置され、選択用のダイオードおよび情報記憶用の可変抵抗素子を含んだ複数の下層メモリセルとを含み、
    前記第１および前記第２メモリタイルに含まれる前記第１上層ワード線および前記第１下層ワード線は、前記第１ワード線駆動回路に共通に接続され、
    前記第１および前記第２メモリタイルに含まれる前記第２上層ワード線および前記第２下層ワード線は、前記第２ワード線駆動回路に共通に接続され、
    書換え動作に伴い前記第１ワード線駆動回路が活性化された際、前記第１ワード線駆動回路の出力は、前記第１および前記第２メモリタイル内に含まれる前記第１上層ワード線および前記第１下層ワード線に接続されたいずれか一つのメモリセルのみと前記ビット線選択回路とを介して前記第１グローバル・ビット線のみに接続され、書換え動作に伴い前記第２ワード線駆動回路が活性化された際、前記第２ワード線駆動回路の出力は、前記第１および前記第２メモリタイル内に含まれる前記第２上層ワード線および前記第２下層ワード線に接続されたいずれか一つのメモリセルのみと前記ビット線選択回路とを介して前記第１グローバル・ビット線のみに接続されることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第１および前記第２ワード線駆動回路は、共通の電圧供給線によって電源電圧が供給されていることを特徴とする半導体装置。
12. 請求項１０記載の半導体装置において、
    前記選択用のダイオードは、アノードが前記複数の上層ワード線または前記複数の下層ワード線のいずれか１本に接続され、カソードが前記可変抵抗素子の一端に接続され、
    前記可変抵抗素子の他端は、前記複数の上層ビット線または前記複数の下層ビット線のいずれか１本に接続されることを特徴とする半導体装置。
13. 請求項１０記載の半導体装置において、
    前記ビット線選択回路は、
    前記複数の上層ビット線か前記複数の下層ビット線かを選択する第１ビット線選択回路と、
    前記第１ビット線選択回路によって選択された前記複数の上層ビット線または前記複数の下層ビット線の中のいずれか１本を前記第１グローバル・ビット線に接続する第２ビット線選択回路とを有することを特徴とする半導体装置。
14. 請求項１０記載の半導体装置において、
    前記第１および前記第２メモリタイルのそれぞれは、さらに、制御信号に応じて前記複数の上層ビット線および前記複数の下層ビット線に第１電圧を印加することで前記選択用のダイオードを逆バイアス状態にするビット線駆動回路を有することを特徴とする半導体装置。
15. 請求項１０記載の半導体装置において、
    前記第１メモリタイルと前記第２メモリタイルは、１つの半導体基板上で前記第２方向に隣接して配置され、
    前記第１および前記第２ワード線駆動回路は、前記半導体基板上で前記第１および前記第２メモリタイルに対して前記第１方向に隣接して形成され、
    前記第１および前記第２メモリタイルのそれぞれは、
    前記ビット線選択回路を構成するトランジスタが形成されるトランジスタ層と、
    前記第１方向および前記第２方向に対して直交する方向となる第３方向において前記トランジスタ層の上層に位置するメモリセル層と、
    前記第３方向において前記メモリセル層の上層に位置する配線層とを備え、
    前記メモリセル層では、前記複数の上層メモリセルのそれぞれと前記複数の下層メモリセルのそれぞれとが前記第３方向において積層するように形成されることを特徴とする半導体装置。
16. 請求項１５記載の半導体装置において、
    前記配線層には、前記第１メモリタイル内の前記複数の上層ワード線および前記複数の下層ワード線と、前記第２メモリタイル内の前記複数の上層ワード線および前記複数の下層ワード線とをそれぞれ接続するための、前記第２方向に延伸する複数の配線が形成されることを特徴とする半導体装置。
17. 請求項１５記載の半導体装置において、
    前記配線層には、前記第２方向に延伸する電圧給電線が形成され、
    前記電圧給電線は、前記半導体基板上で前記第１および前記第２メモリタイルと隣接して形成された前記第１および前記第２ワード線駆動回路にビアを介して接続され、それぞれに共通で電源電圧を供給することを特徴とする半導体装置。
18. 第１方向に向けて延伸する第１グローバル・ワード線と、
    前記第１方向と直交する第２方向に向けて延伸し、第１グローバル・ビット線および第２グローバル・ビット線を含んだ複数のグローバル・ビット線と、
    前記第２方向で並んで配置され、それぞれが、複数のワード線、複数のビット線、および前記複数のワード線と前記複数のビット線の各交点に配置された複数のメモリセルを含んだ第１メモリブロックおよび第２メモリブロックと、
    前記第２方向で前記第１メモリブロックと隣接して配置され、書換え動作の際に、前記第１メモリブロック内の前記複数のビット線の一部の中からいずれか１本を選択して前記第１グローバル・ビット線に接続し、更に、前記第１メモリブロック内の前記複数のビット線の他の一部の中からいずれか１本を選択して前記第２グローバル・ビット線に接続する第１ローカル・カラム・デコーダと、
    前記第２方向で前記第２メモリブロックと隣接して配置され、書換え動作の際に、前記第２メモリブロック内の前記複数のビット線の一部の中からいずれか１本を選択して前記第１グローバル・ビット線に接続し、更に、前記第２メモリブロック内の前記複数のビット線の他の一部の中からいずれか１本を選択して前記第２グローバル・ビット線に接続する第２ローカル・カラム・デコーダと、
    前記第１方向で前記第１メモリブロックおよび前記第２メモリブロックと隣接して配置され、前記第１グローバル・ワード線によって制御される第１ワード線駆動回路を含んだ共通セグメント・ワード線駆動回路とを備え、
    前記複数のメモリセルのそれぞれは、選択用のダイオードおよび情報記憶用の可変抵抗素子を含み、
    前記第１ワード線駆動回路の出力は、前記第１メモリブロック内の前記複数のワード線のいずれか１本と、前記第２メモリブロック内の前記複数のワード線のいずれか１本に共通で接続され、
    書換え動作の際には、前記第１ローカル・カラム・デコーダと前記第２ローカル・カラム・デコーダのいずれか一方が前記選択の動作を行うことを特徴とする半導体装置。
19. 請求項１８記載の半導体装置において、
    前記選択用のダイオードは、アノードが前記複数のワード線のいずれか１本に接続され、カソードが前記可変抵抗素子の一端に接続され、
    前記可変抵抗素子の他端は、前記複数のビット線のいずれか１本に接続されることを特徴とする半導体装置。
20. 第１方向に向けて延伸し、第１および第２グローバル・ワード線を含んだグローバル・ワード線群と、
    前記第１方向と直交する第２方向に向けて延伸し、第１および第２グローバル・ビット線を含んだ複数のグローバル・ビット線と、
    前記グローバル・ワード線群と前記第１および前記第２グローバル・ビット線の交点にそれぞれ配置され、前記第１方向に並んで配置された前記第１および第２メモリタイルと、
    前記第１メモリタイルに隣接して配置された第１ワード線駆動回路群と、
    前記第２メモリタイルに隣接して配置された第２ワード線駆動回路群とを備え、
    前記第１および前記第２メモリタイルのそれぞれは、
    第１および第２ワード線を含む複数のワード線と、
    複数のビット線と、
    前記複数のワード線と前記複数のビット線の交点にそれぞれ配置され、選択用のダイオードおよび情報記憶用の可変抵抗素子を含んだ複数のメモリセルと、
    書換え動作の際に、前記複数のビット線の中のいずれか１本のみが、対応するグローバル・ビット線に接続されるように選択動作を行うビット線選択回路とを備え、
    前記第１メモリタイルに含まれる前記ビット線選択回路は、前記選択動作を行ったビット線を前記第１グローバル・ビット線に接続し、
    前記第２メモリタイルに含まれる前記ビット線選択回路は、前記選択動作を行ったビット線を前記第２グローバル・ビット線に接続し、
    前記第１ワード線駆動回路群は、
    前記第１グローバル・ワード線によって活性化された際に、前記第１メモリタイルに含まれる前記第１ワード線に接続された前記複数のメモリセルのいずれか一つのみと前記ビット線選択回路とを介して前記第１グローバル・ビット線のみに接続される第１ワード線駆動回路と、
    前記第２グローバル・ワード線によって活性化された際に、前記第１メモリタイルに含まれる前記第２ワード線に接続された前記複数のメモリセルのいずれか一つのみと前記ビット線選択回路とを介して前記第１グローバル・ビット線のみに接続される第２ワード線駆動回路とを含み、
    前記第２ワード線駆動回路群は、
    前記第１グローバル・ワード線によって活性化された際に、前記第２メモリタイルに含まれる前記第１ワード線に接続された前記複数のメモリセルのいずれか一つのみと前記ビット線選択回路とを介して前記第２グローバル・ビット線のみに接続される第３ワード線駆動回路と、
    前記第２グローバル・ワード線によって活性化された際に、前記第２メモリタイルに含まれる前記第２ワード線に接続された前記複数のメモリセルのいずれか一つのみと前記ビット線選択回路とを介して前記第２グローバル・ビット線のみに接続される第４ワード線駆動回路とを含むことを特徴とする半導体装置。
21. 請求項２０記載の半導体装置において、
    前記選択用のダイオードは、アノードが前記複数のワード線のいずれか１本に接続され、カソードが前記可変抵抗素子の一端に接続され、
    前記可変抵抗素子の他端は、前記複数のビット線のいずれか１本に接続されることを特徴とする半導体装置。
22. 請求項２１記載の半導体装置において、
    前記第１および前記第２メモリタイルのそれぞれは、さらに、制御信号に応じて前記複数のビット線に第１電圧を印加することで前記選択用のダイオードを逆バイアス状態にするビット線駆動回路を有することを特徴とする半導体装置。

Images