JP2013200930A - 半導体記憶装置 - Google Patents
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Abstract
【課題】製造の容易な半導体記憶装置の提供。
【解決手段】半導体記憶装置は、複数の第1の配線、第1の配線と交差する複数の第2の配線、並びに複数の第1の配線及び第2の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイを備える。メモリセルは、可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、積層方向に配列された前記第2の配線は、n層(nは1以上の整数)おきに共通接続される。周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、選択メモリセルに接続された第1の配線及び第2の配線に固定電圧を印加し、その他の第1の配線及び第2の配線をフローティング状態にする。
【選択図】図4
【解決手段】半導体記憶装置は、複数の第1の配線、第1の配線と交差する複数の第2の配線、並びに複数の第1の配線及び第2の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイを備える。メモリセルは、可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、積層方向に配列された前記第2の配線は、n層(nは1以上の整数)おきに共通接続される。周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、選択メモリセルに接続された第1の配線及び第2の配線に固定電圧を印加し、その他の第1の配線及び第2の配線をフローティング状態にする。
【選択図】図4
Description
本明細書記載の技術は、半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをNAND接続又はNOR接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている。
ReRAMとしては、一般にメモリセルマット間で配線を共有し、配線層を介してメモリセルの電流整流方向を反転させる、いわゆるクロスポイント型のメモリセルアレイが採用されている。
本発明は、製造の容易な半導体記憶装置を提供することを目的とする。
実施形態に係る半導体記憶装置は、複数の第1の配線、第1の配線と交差する複数の第2の配線、並びに複数の第1の配線及び第2の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイを備える。メモリセルは、可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、積層方向に配列された前記第2の配線は、n層(nは1以上の整数)おきに共通接続される。周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、選択メモリセルに接続された第1の配線及び第2の配線に固定電圧を印加し、その他の第1の配線及び第2の配線をフローティング状態にする。
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
[第1の実施形態]
[半導体記憶装置の概要]
図1は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ1と、このメモリセルアレイ1に対するデータ消去、データ書き込み及びデータ読み出しを制御するカラム制御回路2及びロウ制御回路3とを備える。メモリセルアレイ1は、絶縁層を介して複数積層されたメモリマットMM(メモリセル層)を有する。各メモリマットMMは、互いに交差する複数のビット線BL(第1の配線)及び複数のワード線WL(第2の配線)と、これらビット線BL及びワード線WLの各交差位置に接続されたメモリセルMCを有する。
[半導体記憶装置の概要]
図1は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ1と、このメモリセルアレイ1に対するデータ消去、データ書き込み及びデータ読み出しを制御するカラム制御回路2及びロウ制御回路3とを備える。メモリセルアレイ1は、絶縁層を介して複数積層されたメモリマットMM(メモリセル層)を有する。各メモリマットMMは、互いに交差する複数のビット線BL(第1の配線)及び複数のワード線WL(第2の配線)と、これらビット線BL及びワード線WLの各交差位置に接続されたメモリセルMCを有する。
カラム制御回路2は、メモリマットMMのビット線BLに接続されている。カラム制御回路2は、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み及びメモリセルMCからのデータ読み出しを行うためにビット線BLを制御する。なお、以下において、メモリセルMCのデータ消去を「リセット」と呼び、メモリセルMCへのデータ書き込みを「セット」と呼ぶことがある。また、消去動作、書き込み動作及び読み出し動作をまとめて「アクセス動作」と呼ぶことがある。カラム制御回路2には、ビット線BLを選択し、アクセス動作に必要な電圧をビット線BLに供給するデコーダ及びマルチプレクサを含むビット線ドライバ2aと、読み出し動作時にメモリセルMCに流れる電流を検知・増幅してメモリセルMCが記憶するデータを判定するセンスアンプ2bを有する。
一方、ロウ制御回路3は、メモリマットMMのワード線WLに接続されている。ロウ制御回路3は、アクセス動作時にワード線WLを選択する。ロウ制御回路3は、アクセス動作に必要な電圧をワード線WLに供給するワード線ドライバ3aを有する。なお、このロウ制御回路3は、カラム制御回路2と共にアクセス回路に含まれる。
図2は、メモリセルアレイ1の一部を示す模式的な斜視図である。
メモリセルアレイ1は、クロスポイント型のメモリセルアレイである。メモリセルアレイ1のメモリマットMMは、平行に配設された複数のビット線BLと、これらビット線BLと交差する方向に平行に配設された複数のワード線WLを有する。ビット線BL及びワード線WLの各交差部には、両配線に挟まれるようにメモリセルMCが設けられている。メモリセルアレイ1は、前述の通り、このような複数のメモリマットMMを図示しない絶縁層を介して多層に積層することにより形成されている。
メモリセルアレイ1は、クロスポイント型のメモリセルアレイである。メモリセルアレイ1のメモリマットMMは、平行に配設された複数のビット線BLと、これらビット線BLと交差する方向に平行に配設された複数のワード線WLを有する。ビット線BL及びワード線WLの各交差部には、両配線に挟まれるようにメモリセルMCが設けられている。メモリセルアレイ1は、前述の通り、このような複数のメモリマットMMを図示しない絶縁層を介して多層に積層することにより形成されている。
図3及び図4は、図2に示したメモリセルアレイ1の等価回路図である。メモリセルMCは、後に詳細に述べるように、可変抵抗特性と非オーミック特性を有しており、電流が多く流れる向きを長い三角形で示している。したがって、三角形の基端側をアノード、先端側をカソードとする。図3及び図4に示す通り、メモリセルアレイ1においてメモリセルMCの電流整流方向は、全て同一である。又、図4に示す通り、積層方向に隣接する組毎にメモリマットMMの積層方向に重なるビット線BLが共通に接続されており、更に偶数層目のメモリマットMMのワード線WL及び奇数層目のメモリマットMMのワード線WLもそれぞれ共通に接続されている。本実施形態においては、ビット線BLの共有及びワード線WLの共有によって、周辺回路の面積の縮小を図っている。
いま、図3におけるメモリセルMC0001をアクセスする場合、メモリセルMC0011のアノード側に接続されたビット線BL00に選択ビット線電圧Ubを供給し、メモリセルMC0001のカソード側に接続されたワード線WL01に選択ワード線電圧Vwを供給する。これにより、例えばUb>Vwの場合、図中矢印の様に電流が流れてアクセスが行なわれる。選択されるメモリセルMC0001以外のメモリセルMCに接続されるビット線BLやワード線WLにどの様な電位を与えるかは重要な点で、選択されたメモリセルMC0001が確実にアクセス出来るようにする必要がある。本実施形態においては後述するフローティングアクセス方式(FLA)を採用しており、非選択ビット線及び非選択ワード線は全てフローティング状態とする。
[メモリセル]
次に、本実施形態に係るメモリセルMCについて説明する。メモリセルMCは、可変抵抗特性及び非オーミック特性を有する。この実施形態では、メモリセルMCが高抵抗である状態を「リセット状態」と呼び、低抵抗である状態を「セット状態」と呼ぶ。なお、ここでは、可変抵抗素子の代表としてイオンメモリを用いたメモリセルについて説明するが、低抵抗状態と高抵抗状態を印加する電圧とその極性によって切り替えて、低抵抗状態又は高抵抗状態をある程度保持できる素子であれば、その構成は問わない。また、ここでは、ダイオード特性を有する構成を積極的に導入した構成として検討するが、特にダイオード特性素子を構成に含まずとも、可変抵抗素子自体がダイオード特性を持っているのであれば、この特性部分を分離してダイオードとして考えればよい。
次に、本実施形態に係るメモリセルMCについて説明する。メモリセルMCは、可変抵抗特性及び非オーミック特性を有する。この実施形態では、メモリセルMCが高抵抗である状態を「リセット状態」と呼び、低抵抗である状態を「セット状態」と呼ぶ。なお、ここでは、可変抵抗素子の代表としてイオンメモリを用いたメモリセルについて説明するが、低抵抗状態と高抵抗状態を印加する電圧とその極性によって切り替えて、低抵抗状態又は高抵抗状態をある程度保持できる素子であれば、その構成は問わない。また、ここでは、ダイオード特性を有する構成を積極的に導入した構成として検討するが、特にダイオード特性素子を構成に含まずとも、可変抵抗素子自体がダイオード特性を持っているのであれば、この特性部分を分離してダイオードとして考えればよい。
図5は、実施形態におけるメモリセルMCの構成及びその特性を示す図である。この実施形態では、イオンメモリとして、単体素子(以下、「セルユニットCU」と呼ぶ。)を二つ重ねたもの(以下、「縦列セル」と呼ぶ。)を使用する。このように、セルユニットCUを二つ重ねることにより、セルユニットCUに生じるデータ保持変化の確率が自乗されて、メモリセルMC全体としてのデータ保持変化が実質的に少なくなるからである。
メモリセルMCは、図5の最も左の模式的構造図に示すように、ビット線BL及びワード線WLの間に積層された2つのセルユニットCU1,CU2から構成される。セルユニットCU1は、ビット線BL側から順に配置された金属層11、アモルファスシリコン層12及びドープトポリシリコン層13を有する。また、セルユニットCU2は、ドープトポリシリコン層13側から順に配置された金属層21、アモルファスシリコン層22及びドープトポリシリコン層23,24を有する。金属層11,21は、金属イオンの発生源として機能する。アモルファスシリコン層12は、金属のフィラメントが成長する媒体となる。ドープトポリシリコン層13,23は、金属層11,21の対向電極となる。ドープトポリシリコン層13,23は、ドーピングのタイプをpタイプとしている。下側のセルユニットCU2の下に設けたドープトポリシリコン層24は、ドーピングタイプがnタイプであり、その上のp型のドープトポリシリコン層23と共にダイオードを形成している。アモルファスシリコン層12,22は、その下のp型のドープトポリシリコン層13,23に対してnタイプに見えることから、この界面には寄生的なダイオードがあるとみなせる。
図5の構成図の右側には、このメモリセルMCの状態と構成を模式的に表す図として、いくつかのセル状態における模式図を示している。金属フィラメントは下向きの縦長の三角形で示している。ドープトポリシリコン層23,24により形成される固定ダイオードは、ビット線BL側をアノード、ワード線WL側をカソードとするが、アモルファスシリコン層12,22とドープトポリシリコン層13,23との界面に形成される寄生ダイオードは、これとは逆向きで、ワード線WL側をアノード、ビット線BL側をカソードとする。
図中(1)は、2つのセルユニットCU1,CU2のフィラメントが、共にアモルファスシリコン層12,22を貫通していない場合である。この場合、2つの寄生ダイオードが現れている。
図中(2)は、2つのセルユニットCU1,CU2のフィラメントが、共にアモルファスシリコン層12,22を貫通している場合である。この場合には、アモルファスシリコン層12,22とドープトポリシリコン層13,23の界面がなくなるので寄生ダイオードは消滅する。
図中(3)は、上側のセルユニットCU1ではフィラメントがアモルファスシリコン層12を非貫通で、下側のセルユニットCU2ではフィラメントがアモルファスシリコン層22を貫通している場合である。この場合には、寄生ダイオードは上側のアモルファスシリコン層12とドープトシリコン層13の界面にのみ現れている。
尚、セルユニットCU中のフィラメントがアモルファスシリコン層12,22を貫いている状態は低抵抗のセット状態、フィラメントがアモルファスシリコン層12,22と接触していない状態は高抵抗のリセット状態となる。又、以下において、フィラメントがアモルファスシリコン層12,22と接触しかけている状態を「弱リセット状態」と呼ぶ。
次に、縦列セルでリテンション特性が大幅に改善されることの説明を行う。セルユニットCU1,CU2では、電極間で導電体が繋がり低抵抗になったセット状態は準安定な状態であり、電気的、熱的などの擾乱により導電体は拡散して弱リセット状態を経てやがてリセット状態になる。リセット状態はアモルファスシリコン層12,22内に金属イオンが僅かに拡散した状態として安定した状態を形成し、少々の擾乱では低抵抗状態には遷移することは無い。
そこで、本実施形態に係る半導体記憶装置においては、セルユニットCU1及びCU2が共にリセット状態である場合(以下、R/R)を‘2’状態とし、セルユニットCU1及びセルユニットCU2の一方がセット状態であり、他方がリセット状態である場合(以下、S/R又はR/S)と、一方が弱リセット状態であり、他方がリセット状態である場合(以下、WR/R又はR/WR)とを‘1’状態とし、セルユニットCU1及びセルユニットCU2が共にセット状態である場合(以下、S/S)と、セルユニットCU1及びセルユニットCU2が共に弱リセット状態である場合(以下、WR/WR)と、セルユニットCU1及びセルユニットCU2の一方がセット状態であり、他方が弱リセット状態である場合(以下、S/WR又はWR/S)とを‘0’状態としている。
選択メモリセルMCをある状態に遷移させる過程と、メモリセルMCの自発的及び自然的な緩和過程を示すと、図6に示すようになる。すなわち、実線で囲んだメモリセルMCの‘2’状態は消去状態であると共に安定状態であり、ある程度の擾乱に対してはほとんど不揮発的にこの状態を維持できる。一方、自然的な緩和により状態が変化する可能性がある準安定状態のうち、比較的変化しやすいのが図中破線の枠で囲ったメモリセルMCである。この状態のメモリセルMCは、セルユニットCU1,CU2の少なくとも一方がセット状態である。セット状態は弱リセット状態に変化しやすい。また、準安定状態のうち、擾乱が無ければその状態を維持できる比較的安定した準安定状態は、図中一点鎖線の枠で囲って示す。S/Sのうち強くフィラメントが形成された状態、WR/WR、R/WR及びWR/Rの各状態がこの準安定状態に相当する。これらの状態はセルユニットCU1,CU2が強いセット状態か、弱リセット状態のみ、またはリセット状態と弱リセット状態の組み合わせである場合である。この準安定状態は擾乱が無ければその状態に留まることができる。
これらの準安定状態のうち強いセット状態は、擾乱があるとセット状態に遷移し、更にセット状態は弱リセット状態に遷移する。遷移後の弱リセット状態は、セット状態と容易に往き来できる高抵抗状態である。さらに弱リセット状態は、やがてリセット状態に遷移してセット状態には戻ることができない状態として安定化する。緩和過程としてはセット状態が弱リセット状態に緩和するのはごく容易であり、弱リセット状態がリセット状態に緩和するのは、かなり擾乱が大きいときと考えられる。
以上の点について、選択メモリセルMCのみに電位設定により状態遷移を生じさせる過程を実線の矢印で示し、経時的な自然の緩和の過程のうち緩和が生じ易い状態遷移を破線の矢印で示し、緩和が生じ難い状態遷移を一点鎖線矢印で示した。R/R状態は、電位設定によりS/S状態に遷移させることができる。S/S状態とS/RまたはR/S状態との間は、電位設定により容易に遷移させることができる。S/S状態から緩和過程によって生じたWR/S及びS/WRからは、電位設定により、S/S状態、S/R状態またはR/S状態に容易に遷移させることができる。WR/SまたはS/WR状態からさらに緩和が進んだ準安定状態のWR/WR状態からは電位設定によりS/S状態に容易に遷移させることができる。S/RまたはR/S状態から緩和が進んだWR/RまたはR/WR状態からは電位設定によりS/RまたはR/S状態に容易に遷移させることができる。
準安定状態のS/S状態からは、S/WR又はWR/S状態を経てWR/WR状態に緩和するので、セルユニット単体に比べてこの準安定状態から安定状態に緩和するのに時間がかかる。さらにWR/WR状態から一方のセルユニットCUがR状態になる緩和は比較的生じ難いので、セルが‘0’状態に留まる時間は長い。準安定状態であるWR/RやR/WR状態は、既に一方のセルユニットCUがリセット状態、すなわち高抵抗状態であるため、WR状態のセルユニットに大きな電気的擾乱を伝える確率が減る。このため、WR/R状態やR/WR状態からR/R状態への緩和は生じ難くなる。
縦列セルのリテンション特性は、以上のように、単体のセルユニットCUの特性に比べ格段に向上するが、さらに‘0’状態や‘1’状態でのリテンション不良に対して、より訂正がし易いECCを設けると、リテンションに対して良好なメモリシステムを構築できる。
[動作]
次に、本実施形態に係る半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置においては、選択メモリセルMCに際して非選択ビット線BL及び非選択ワード線WLをフローティング状態とするフローティングアクセス方式(FLA)を採用する。
次に、本実施形態に係る半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置においては、選択メモリセルMCに際して非選択ビット線BL及び非選択ワード線WLをフローティング状態とするフローティングアクセス方式(FLA)を採用する。
図7に示すように、例えば3×3のメモリセルMCからなるメモリマットMMを有し、上下のメモリマットMMでビット線BLとワード線WLとを共有しているメモリセルアレイ1において、アクセスに入る前の状態、すなわちメモリセルMCの状態を保持しているときをホールドと呼び、すべてのビット線BL及びワード線WLは接地レベルであるVssに設定する。この状態ではセルはその抵抗状態を維持してデータがメモリセルアレイ1に固定された状態となる。どのメモリセルMCにも電位バイアスはかからない。
次に、FLA方式を使うため、フローティングにするビット線BL及びワード線WLの電位を予め設定する過程を、イニシャルスタンドバイとアクティブスタンドバイの二つに分けて設定する。図8は、このようなスタンドバイ状態の電圧印加状態を示す図である。アクティブスタンドバイにおいては、選択線の電位変化が大きいために、隣接選択線のカップリングが大きいとフローティングの選択線が許容された電位範囲から外れてしまうような過程で、いずれの選択線もフローティングにしないで電位の変化と設定の維持を短い時間同時に行うスタンドバイ過程である。スタンドバイの後にアクティブ過程があるが、これは後述するように非選択となったビット線BL及びワード線WLなどをフローティング状態にする。
アクセスモードは、消去、‘0’状態設定、‘1’状態設定、‘0’読み出し、‘1’読み出しの5つである。以下、それぞれのアクセスモードについて順に説明する。なお、以下において、非選択ビット線のうち、選択メモリマットMMに接続されているものを第1の非選択ビット線BLと、非選択メモリマットMMに接続されているものを第2の非選択ビット線BLと呼ぶ。又、上述の通り本実施形態に係る半導体記憶装置は偶数層目のメモリマットMMと、奇数層目のメモリマットMMとについて、それぞれ共通のワード線WLを有しているが、非選択ワード線のうち、選択メモリマットMMに接続されている方のワード線WLを第1の非選択ワード線と、選択メモリマットMMに接続されていない方のワード線WLを第2の非選択ワード線と呼ぶ。更に、選択ビット線BLの電位をUb、第1の非選択ビット線BLに設定される電位をU、第2の非選択ビット線BLに設定される電位をUomで表す。又、選択ワード線WLに設定される電位をVw、第1の非選択ワード線に設定される電圧をV、第2の非選択ワード線に設定される電位をVanpで表す。
[消去]
消去は、セルユニットCU1,CU2をリセット状態にして‘2’の状態のセルにする過程で、個別のセルをこの状態にし、かつ他のセルにディスターブを与えずに設定をすることが困難であるので、所定の消去領域を構成する複数本のビット線BLに接続されたメモリセルMCに対して同時に消去を行う。全てのワード線WLの設定は同じである。
消去は、セルユニットCU1,CU2をリセット状態にして‘2’の状態のセルにする過程で、個別のセルをこの状態にし、かつ他のセルにディスターブを与えずに設定をすることが困難であるので、所定の消去領域を構成する複数本のビット線BLに接続されたメモリセルMCに対して同時に消去を行う。全てのワード線WLの設定は同じである。
図9にビット線BLとワード線WLの電位設定のアクティブスタンドバイ時のパターンを示し、図10にタイムチャートを示す。又、図11に、消去におけるビット線BL及びワード線WLの電位の変化のみを示す。図11において、設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。以下、隣接するビット線BL及びワード線WLのカップリングを100%と仮定する。
設定のための電位は大きな値を使うので、メモリセルMCの誤動作を防ぐべく、2段階で行われる。時刻t0〜t1まではホールド(hold)である。第1段階では、時刻t1で、まず全てのビット線BLと全てのワード線WLに初期電圧Vminを設定する。時刻t1〜t2がイニシャルスタンドバイ(initial stand−by)である。即ち、縦列セルは、ホールドではビット線BLもワード線WLも接地電位Vssに設定されている。この状態でビット線BL及びワード線WLを設定電位に立ち上げると、ビット線BLの電位及びワード線WLの電位は、セルユニットCU1,CU2の中間ノードに対して瞬間的に高い電位になる。これにより、セルユニットCU1,CU2の状態が遷移してしまう可能性がある。イニシャルスタンドバイは、このように、セルユニットCU1,CU2に状態変化を生じさせないために両者間のノードの電位を予め上昇させておく過程である。次に、時刻t2で、消去を行わないビット線BLは、一点鎖線で示すようにメモリマットMMに関係なく初期電圧Vminのままとし、消去を行うビット線BLには、実線のように接地電圧Vssを印加する。また、時刻t2で、全てのワード線WLはVreset+Δに設定する。時刻t2から時間τ1の間はアクティブスタンドバイである。アクティブスタンドバイで、この設定を維持したあとでアクティブ状態となる。このアクティブ状態では、全てのビット線BLとワード線WLを点線で示すようにフローティング状態にする。フローティング状態を時刻t3まで維持する。ここまでが第1段階である。
第2段階では、時刻t3でイニシャルスタンドバイが開始され、消去を行うビット線BLには、再び接地電圧Vssを、消去を行わないビット線BLにはVreset+Δを与え、全てのワード線WLは2Vreset+Δの設定とする。尚、Δは所定の電圧変化幅である。アクティブスタンドバイでは、イニシャルスタンドバイの設定を維持する。t3から時間τ2の間この設定を維持したあとで、アクティブに移行し、再び全てのワード線WLとビット線BLをフローティングにする。
しばらくフローティングを維持したあとは自然放電で電位がVss近傍に落ち着くのを待つか、電圧の変化量が初期電圧Vminを超えないようにして少しずつ電位を強制的に下げて接地電位Vss近傍に持っていっても良い。時刻t3までの設定は縦列セルの中間ノードが電位設定に追随してセルユニットに状態遷移を生じるような擾乱が発生しないようにしつつ、消去するメモリセルMCについて準備的なセルユニットの遷移をするためである。時刻t3以降が本来の消去が行われて‘2’状態が設定される過程である。尚、上記消去は、フローティング状態のビット線BLに隣接するビット線、又はフローティング状態のワード線に隣接するワード線WLに対する印加電圧を変動させる動作を含まないので、カップリングによる電位変動を生じない。
図12に示すように、消去領域EAは、所定のビット線BLのまとまりごとに設定され、この設定された消去領域EAのみが‘2’状態に設定される。ビット線BLは、メモリセルMCを三次元化したメモリセルアレイ1において各層を形成するメモリマットMMごとに異なる選択回路群を持つ。これはメモリマットMMごとに個別の選択セルからデータを読み出すためであるが、これを利用して、メモリマットMMごとと、メモリマットMM内でのビット線BLのグループごとの消去を行うことができる。
あるメモリマットMMの一定の消去領域EAを消去する場合の電位設定の概要を図12に示す。選択されたメモリマットMMも含めて、マトリクス内の全てのワード線WLは初期電圧Vminから電圧Vreset+Δを経て電圧2Vreset+Δへと各過程で設定される。消去領域EAは、図12のようにメモリマットMM内でまとまっていても、分散していても良いし、異なるメモリマットMMにまたがって設定されても良いが、消去領域EAに含まれるビット線BLの電位はVminからVssへと設定され、消去領域EAに含まれるビット線BL上の全てのメモリセルMCが消去される。消去領域EA以外のビット線BLは初期電圧Vminから電圧Vreset+Δへと設定される。電圧設定とフローティングの関係は図10に示した通りである。
このような消去動作は、例えば、連続アクセスの単位、すなわちワード線WLをスキャンして複数のビット線BLに対して同時に行う連続アクセスに対応した上記複数ビット線BLの単位で行うことが可能である。また、ある領域ごとに一定のスキャンサイクルおきに消去を行って、新たなデータの設定を行うことも可能である。このように、消去の範囲、タイミングなど、いろいろなデータ転送のモードを仕様として設けることができる。
次に、図11に基づき、他のメモリマットMMへの影響について考察する。図11には、アクセス対象のメモリマットMMのアクセス対象ビット線BLに印加する選択ビット線電圧をUbで示している。この選択ビット線電圧Ubは、選択ビット線BLと共通接続された上層又は下層のメモリマットMMの対応するビット線BLにも印加される。又、アクセス対象のメモリマットMMにおいて非選択ビット線BLに印加されるビット線電圧をUで示し、アクセス対象でないメモリマットMMで選択ビット線BLに接続されていないビット線BLに印加される電圧をUomで示している。又、アクセス対象のメモリマットMMのアクセス対象ワード線WLに印加する選択ワード線電圧をVwで示している。この選択ワード線電圧Vwは、選択ワード線WLと共通接続された奇数層又は偶数層のメモリマットMMの対応するワード線WLにも印加される。又、アクセス対象のメモリマットMMにおいて非選択ワード線WLに印加されるワード線電圧をVで示し、アクセス対象でないメモリマットMMのワード線WLに印加される電圧をVanpで示している。以後、この表記は消去以外の他のアクセスにおいても同様に使用する。
消去動作の場合、消去対象のメモリマットMMの全ワード線WLを選択ワード線とするので、Vw=Vである。選択ビット線BLにつながるアクセス対象のメモリマットMMの上層又は下層のメモリマットMMのビット線BLには、電圧Ub=Vssが印加されるが、アクセス対象のメモリマットMMが奇数層(又は偶数層)である場合、その上層又は下層のメモリマットMMは偶数層(又は奇数層)であるので、ワード線WLには電圧Vanp=Vmin〜しか印加されず、誤消去が発生することはない。また、アクセス対象のメモリマットMMが奇数層(又は偶数層)である場合、他の奇数層(又は偶数層)のメモリマットMMのワード線WLにもV=Vw=2Vreset+Δが印加されることになるが、アクセス対象のメモリマットMM以外にビット線BLにUb=Vssが印加されるのは、偶数層(又は奇数層)であるため、その層のメモリマットMMにはVreset+Δしか印加されず、誤消去が発生することは無い。
[データ設定]
次に、データ設定過程について説明する。メモリセルMCへのデータ設定は、消去されたメモリセルMCのうち‘0’と‘1’を設定するメモリセルMCに‘0’を設定し、更に‘1’を設定する‘0’状態のメモリセルMCに‘1’を上書きすることによって行われる。選択されたワード線WLごとに、同時に書込みが行われる複数のビット線BLに接続されたメモリセルMCのうち、データ‘0’とデータ‘1’を設定するメモリセルMCに対して‘0’設定を行い、さらにデータ‘1’を設定するメモリセルMCに対して‘1’を上書きする。
次に、データ設定過程について説明する。メモリセルMCへのデータ設定は、消去されたメモリセルMCのうち‘0’と‘1’を設定するメモリセルMCに‘0’を設定し、更に‘1’を設定する‘0’状態のメモリセルMCに‘1’を上書きすることによって行われる。選択されたワード線WLごとに、同時に書込みが行われる複数のビット線BLに接続されたメモリセルMCのうち、データ‘0’とデータ‘1’を設定するメモリセルMCに対して‘0’設定を行い、さらにデータ‘1’を設定するメモリセルMCに対して‘1’を上書きする。
[‘0’設定]
図13は、消去過程により、‘2’に設定された状態のクロスポイントのメモリセルMCに‘0’を設定するための電位の設定パターンを示す図、図14は同じく電位の設定手順を示す図である。時刻t0から電位の設定が始まるとして、まず全てのビット線BLとワード線WLを接地電圧Vssに設定する(hold)。時刻t1において、メモリマットMM内の全てのビット線BLとワード線WLを初期電圧Vminに設定する。この設定を時刻t2まで維持する(initial stand−by)。
図13は、消去過程により、‘2’に設定された状態のクロスポイントのメモリセルMCに‘0’を設定するための電位の設定パターンを示す図、図14は同じく電位の設定手順を示す図である。時刻t0から電位の設定が始まるとして、まず全てのビット線BLとワード線WLを接地電圧Vssに設定する(hold)。時刻t1において、メモリマットMM内の全てのビット線BLとワード線WLを初期電圧Vminに設定する。この設定を時刻t2まで維持する(initial stand−by)。
時刻t2において、選択ビット線BLを、実線のように電圧2Vset+2δに、非選択ビット線BLを一点鎖線で示すように初期電圧Vminに維持し、選択ワード線WLを実線で示すように接地電圧Vssに、非選択ワード線WLを一点鎖線で示すように電圧2Vminに設定して短い時間τの間維持する(active stand−by)。その後、非選択ビット線BLと非選択ワード線WLをフローティングにする(active)。ここで、δはメモリセルMCに含まれるダイオードのブレークダウン電圧である。このτの期間は隣接カップリングによって非選択ビット線BL及び非選択ワード線WLが、選択ビット線BL及び選択ワード線WLの影響を受けないようにする期間であり、設定電位間に僅かながら電流が流れる可能性があるので、できるだけ短くする。時刻t2+τのあとはFLAとなり、メモリセルMCに‘0’が設定されると電流制限がビット線BLに働くのでビット線BLはフローティングになり電位が少しずつ低下する。
フローティングの電位が初期電圧Vmin位になった時刻t3において、全てのビット線BLとワード線WLを接地電位Vssにしてこの過程を終了する。非選択セルには順逆バイアスの大きさで、最大でセット電圧Vsetか初期電圧Vminしかかからないので、非選択セルが状態遷移を起こすことは無い。
図15は、‘0’設定過程のビット線BL及びワード線WLの電位の変化のみを示した図である。設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。時間τの間はフローティングにせずに隣接カップリングでの変動を抑えているので、非選択ビット線電圧Uや非選択ワードライン電圧Vは、設定したいレベルに留まり、白抜きバーで示したレベルを比べると、ビット線BLとワード線WL間にかかる電圧は、選択ビット線電圧Ubと選択ワード線電圧Vwの間の電位差2Vset+2δとなる。これにより選択メモリセルMCには、選択メモリセルMCが‘0’状態に遷移するのに十分な順方向の高電圧がかかる。一方、選択メモリセルMCの上層又は下層の対応するビット線BLにも電圧Ubが印加されるが、対応するワード線WLには、Vanpしか印加されない。選択ビット線電圧Ubと非選択ワード線電圧V,Vanpの間の電位差は2(Vset−Vmin)+2δであり、この電圧がセット電圧Vset以下の場合、すなわち2δ≦2Vmin−Vsetの場合には、状態遷移は起こらない。また、選択メモリセルMCにつながるワード線WLと同じグループのワード線WLにも電圧Vw=Vssが印加されるが、対応するメモリセルMCのビット線BLにはU,Uomしか印加されない。非選択ビット線電圧U,Uomと選択ワード線電圧Vw,Vanpの間の電位差はVminであり、非選択ビット線BLと選択ワード線WLに接続されたメモリセルMCにも状態を遷移させる電圧はかからない。非選択ビット線BLと非選択ワード線WLの間には、フローティングとなるまでの順方向の余分な電流が増えるが、FLAには移行できる。期間τをいかに短くできるかがパワーを減らすためのキーとなる。なお、寄生ダイオードのブレークダウン電圧δは小さくでき、初期電圧Vmin、セット電圧Vset及びリセット電圧Vresetは、ほぼ同じ大きさに設定すれば、2δ≦2Vmin−Vsetは容易に満たすことができる。
[‘1’設定]
図16は、‘0’設定の過程のあとに続いて行われる‘1’状態をセルに書き込む‘1’設定過程の電位のパターンを示す図であり、図17は、同じく設定手順を示す図である。‘1’設定過程は、セルユニットCU1,CU2のうちの一つをリセット状態にする過程である。時刻t0に電位の設定が始まり、選択したメモリセルアレイ1のすべてのワード線WLとビット線BLを接地電圧Vssに設定する(hold)。続いてt1において、選択ビット線BLは接地電圧Vssに維持したままで、非選択のビット線BLにVmin−Δを印加し、選択ワード線WLには初期電圧Vmin、非選択ワード線WLにはそれよりも低い電圧Vmin−Δに設定する(initial stand−by)。尚、‘1’設定においてはビット線BL及びワード線WLの電位の変化が小さいので、active stand−byを用いない。時刻t2からはFLA動作になり、選択ビット線BLを接地電圧Vss、選択ワード線WLを電圧Vreset+Δにして非選択ビット線BLと非選択ワード線WLをフローティング状態にする(active)。時刻t3でFLAが終了し、ビット線BL及びワード線WLの全てをVssに設定する。
図16は、‘0’設定の過程のあとに続いて行われる‘1’状態をセルに書き込む‘1’設定過程の電位のパターンを示す図であり、図17は、同じく設定手順を示す図である。‘1’設定過程は、セルユニットCU1,CU2のうちの一つをリセット状態にする過程である。時刻t0に電位の設定が始まり、選択したメモリセルアレイ1のすべてのワード線WLとビット線BLを接地電圧Vssに設定する(hold)。続いてt1において、選択ビット線BLは接地電圧Vssに維持したままで、非選択のビット線BLにVmin−Δを印加し、選択ワード線WLには初期電圧Vmin、非選択ワード線WLにはそれよりも低い電圧Vmin−Δに設定する(initial stand−by)。尚、‘1’設定においてはビット線BL及びワード線WLの電位の変化が小さいので、active stand−byを用いない。時刻t2からはFLA動作になり、選択ビット線BLを接地電圧Vss、選択ワード線WLを電圧Vreset+Δにして非選択ビット線BLと非選択ワード線WLをフローティング状態にする(active)。時刻t3でFLAが終了し、ビット線BL及びワード線WLの全てをVssに設定する。
図18は、‘1’設定過程のビット線BL及びワード線WLの電位の変化のみを示した図である。設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。ビット線BLはFLAに入っても選択ビット線BLの電位を変えないのでフローティングの非選択ビット線の変動もない。一方、選択ワード線WLは初期電圧Vminから電圧Vreset+Δに持ち上げるので、フローティング状態である第1の非選択ワード線WLはカップリング変動のないVmin−Δからカップリング100%のVresetまでの分布を持つ。非選択セルにリセット電圧Vresetより大きな擾乱を発生させない為には、(Vreset+Δ)−(Vmin−Δ)≦Vreset、即ち、2Δ≦Vminを満たす様にΔ及びVminを設定すれば良い。尚、第2の非選択ワード線WLは、選択ワード線WLの電位変動による影響を受けない。
[‘0’読み出し]
図19は、‘0’読み出し過程のビット線BL及びワード線WLの電位のパターンを示す図、図20は同じくタイミングチャートである。‘0’読み出し過程は、メモリセルMCが高抵抗であるか低抵抗であるかを判別する過程である。読み出し電圧Vreadは2δに弱リセットをセットに遷移させることができる電圧の2倍程度の電圧を加えた電位とする。このとき時刻t1〜t2のイニシャルスタンドバイとアクティブスタンドバイでは、すべてのビット線BL及びワード線WLを読み出し電圧Vreadにする。すなわち、U=Ub=Uom=V=Vw=Vanp=Vreadと設定する。時刻t2〜t3のアクティブでは選択ビット線電圧Ub=Vread、選択ワード線電圧Vw=Vssとして他は全てフローティングにする。セルが‘0’状態であればセル電流が増えて電流制限回路が働き、選択ビット線電圧Ubの電位がフローティングとなり下がるので‘0’状態の判定ができる。
図19は、‘0’読み出し過程のビット線BL及びワード線WLの電位のパターンを示す図、図20は同じくタイミングチャートである。‘0’読み出し過程は、メモリセルMCが高抵抗であるか低抵抗であるかを判別する過程である。読み出し電圧Vreadは2δに弱リセットをセットに遷移させることができる電圧の2倍程度の電圧を加えた電位とする。このとき時刻t1〜t2のイニシャルスタンドバイとアクティブスタンドバイでは、すべてのビット線BL及びワード線WLを読み出し電圧Vreadにする。すなわち、U=Ub=Uom=V=Vw=Vanp=Vreadと設定する。時刻t2〜t3のアクティブでは選択ビット線電圧Ub=Vread、選択ワード線電圧Vw=Vssとして他は全てフローティングにする。セルが‘0’状態であればセル電流が増えて電流制限回路が働き、選択ビット線電圧Ubの電位がフローティングとなり下がるので‘0’状態の判定ができる。
図21は、‘0’読み出し過程のビット線BL及びワード線WLの電位の変化のみを示した図である。設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。ビット線BLはFLAに入っても選択ビット線BLの電位を変えないのでフローティングの非選択ビット線BLの変動もない。アクセス動作時には‘0’状態の選択メモリセルMCにのみ電流が流れる。又、選択ワード線電圧Vwを初期電圧Vreadから電圧Vssに引き下げると、フローティング状態である第1の非選択ワード線電圧Vは、カップリング変動のないVreadからカップリング100%のVssにまで分布する。ここで、VreadはVset以下であるため、非選択メモリセルMCの誤セットは生じない。尚、第2の非選択ワード線WLは、選択ワード線WLの電位変動による影響を受けない。
[‘1’読み出し]
‘0’状態はセルが低抵抗であり、従来の抵抗の高低の判別で読み出せるが、セルの抵抗としてともに高抵抗である消去状態の‘2’状態と‘1’状態は判別が難しい。そこで高抵抗と判別されたセルに対して、‘1’状態のみ‘0’状態に遷移させることができることを用いて破壊的な‘1’読出しを行う。破壊的な読出しがされ、‘1’と判断されたセルは再び‘1’設定過程を行い‘1’状態に戻す。
‘0’状態はセルが低抵抗であり、従来の抵抗の高低の判別で読み出せるが、セルの抵抗としてともに高抵抗である消去状態の‘2’状態と‘1’状態は判別が難しい。そこで高抵抗と判別されたセルに対して、‘1’状態のみ‘0’状態に遷移させることができることを用いて破壊的な‘1’読出しを行う。破壊的な読出しがされ、‘1’と判断されたセルは再び‘1’設定過程を行い‘1’状態に戻す。
図22は、‘1’読出し過程を示すタイミングチャートである。図22に示すように、まず、全てのビット線BLとワード線WLの電位を時刻t0でVssを設定する(hold)。時刻t1では、選択ビット線電圧UbはVmin−Δに、非選択ビット線U,UomはVmin−Δ−δに設定し、選択ワード線電圧VwはVmin−Δに、非選択ワード線V,VanpはVminに設定し、これをτだけ維持する(initial stand−by,active stand−by)。時刻t1+τからは選択ビット線電圧UbをVset+δに、選択ワード線電圧VwをVssにして、その他はフローティングにしてFLAの動作に入る(active)。選択メモリセルMCが‘1’状態であり、この‘1’読出し過程で‘0’状態に遷移すれば低抵抗のセルになり、電流が増加して電流制限回路が働き選択ビット線BLはフローティングになってその電位は下がり始める。これによって選択メモリセルMCが‘1’状態であることがわかり、‘2’状態と区別される。‘2’状態のセルは‘0’状態に遷移することがない。時刻t2では全てのビット線BL及びワード線WLをVssに設定してこの過程を終了する。
図23は、‘1’読出し過程の電位の関係を示している。設定時の電位を太い黒いバーで、ここからの変化後の電位を白抜きのバーで示した。選択ビット線電位UbはVmin−ΔからVset+δへと変化するので第1の非選択ビット線BLの電位UはカップリングでVmin−Δ−δからVsetの間に分布する。選択ワード線電位VwはVmin−ΔからVssへと変化するので、第1の非選択ワード線WLの電位VはVminとΔとの間に分布する。したがって、第1の非選択ビット線BLと選択ワード線WLとに接続された非選択メモリセルMCには最大でVsetの順方向電圧が印加されるが、寄生ダイオードのブレークダウン電圧δを考慮すればセルの状態遷移は生じない。又、選択ビット線BLと第1の非選択ワード線WLとに接続された非選択メモリセルMCには最大でVset+δ−Δの順方向が印加されるが、誤セットを抑制するためにはこの非選択メモリセルMCに印加される電圧がVset以下であれば良い。即ち、δ≦Δとなるように各種電圧値を設定する。更に、非選択ビット線BL及び非選択ワード線WLに接続されたメモリセルMCには、最大でΔ+δの逆方向電圧が印加されるため、このΔ+δはVreset以下となるように設定する。尚、δは比較的小さい値であるため、以上の電圧設定は容易に実現される。尚、第2の非選択ビット線BLの電位UomはVmin−Δ−δでフローティングとなり、第2の非選択ワード線WLの電位VanpはVminに設定されてフローティングとなる。
図24〜図29は、上述した‘1’読み出し過程の各時点でのビット線BL及びワード線WLに印加する電圧を示す図である。図24は、低抵抗と高抵抗の状態を判別する‘0’読み出し過程を終了した後を示し、図25〜図29は、これに引き続く‘1’読み出し過程を示している。図25はスタンドバイ、図26はアクティブ、図27はアクティブ後、図28は‘1’再書き込みスタンドバイ、図29は‘1’再書き込みアクティブをそれぞれ示している。読み出しは、複数のビット線BLにまとめて行う並列読み出しが基本となるので、この場合について図を示している。
図24に示すように、‘0’読み出し後の状態では、‘0’と判別された選択メモリセルMCに接続された選択ビット線電圧Ubは、電流制限回路が働いてVss+2δ程度のVsなる電位に放電されている。高抵抗のセルのUbはVreadの電位の設定のままである。このVreadのままのUbに対して、‘1’状態か‘2’状態かの判定を行う。ここで選択されたビット線の‘0’状態と判定されたものは、どのビット線BLであるかの情報がレジスタに記憶されるとする。
図25に示すスタンドバイ過程では、選択するビット線BLに電位の設定を新たに行う。選択ビット線BLと選択ワード線WLにはVmin−Δ、非選択ビット線BLにはVmin−Δ−δ、非選択ワード線WLにはVminを設定する。設定が終わり、図26に示すactiveに入ると、Ub=Vset+δ、Vw=Vssとして他の全ての非選択線をフローティングにする。このactive過程は‘1’状態のセルを‘0’状態に遷移させる過程であり、電流制限が働くのは既に‘0’状態であるセルのビット線BLか新たに‘0’状態に遷移した‘1’状態のセルのビット線BLである。電流制限が働きフローティングになったビット線BLは非選択ビット線BLの一部と同様に放電されUbはVsになる。電流制限回路が働いたビット線から先に記憶した‘0’状態のセルのビット線BLに新たに加わったビット線BLを選んで、これを‘1’状態のセルのあるビット線BLと判別できる。このビット線BLの位置情報もレジスタに記憶される。選択ビット線BLのうち電流制限回路が最終的に働かなかったビット線BLが‘2’状態のセルのビット線BLと判別される。
メモリ状態が破壊読出しされた‘1’状態のセルを再び‘1’状態に戻すのが次の再書込み過程である。‘1’状態の再書込みは、‘1’状態と判別されたビット線BLへの‘1’状態設定過程である。図27に示すように、‘1’読み出しのactive後においては、‘0’状態となったメモリセルMCの接続されたビット線BLの電位はVs程度になっている。レジスタのビット線BLの情報を元に、破壊読出しされた‘1’状態のビット線BLを選択できるので、選択ビット線BLを新たに設定して‘1’状態設定過程である再書き込み過程を行う。
図28に示すように、スタンドバイでは新たに設定された選択ビット線BL以外を全て非選択ビット線BLとして、非選択ワード線WLとともにVmin−Δに設定し、新たな選択ビット線BLをVss、選択ワード線WLをVminに設定する。すなわち、U=V=Vmin−Δ、Ub=Vss、Vw=Vminと設定する。図29に示すように、アクティブではUb=Vss、Vw=Vreset+Δとして他を全てフローティングにする。これによって‘1’状態を再びセルに設定する。
[周辺回路の構成]
次に、本実施形態に係る半導体記憶装置の周辺回路について説明する。
図30は、カラム制御回路2及びロウ制御回路3の構成を示すブロック図である。カラム制御回路2は、メモリセルマットMM内で隣接する複数のビット線BLをまとめてビット線ブロックBLBとして、同時にアクセスすることが可能である。
次に、本実施形態に係る半導体記憶装置の周辺回路について説明する。
図30は、カラム制御回路2及びロウ制御回路3の構成を示すブロック図である。カラム制御回路2は、メモリセルマットMM内で隣接する複数のビット線BLをまとめてビット線ブロックBLBとして、同時にアクセスすることが可能である。
ビット線ドライバ2aは複数のビット線ブロックデコーダLBDからなり、各ビット線ブロックデコーダLBDには複数のビット線BLからなるビット線ブロックBLBが接続される。ビット線ブロックデコーダLBDは各ビット線ブロックBLBからビット線BLを一本デコード選択し、SSCC回路2bに接続する。又、SSCC回路2bは各ビット線ブロックデコーダLBDによってそれぞれ選択された複数のビット線BLに同時にアクセスし、それぞれについて個別に電流制限や電圧変化の検知を行う。
ワード線ドライバ3aは複数のワード線ブロックデコーダLBDからなり、各ワード線ブロックデコーダLBDには複数のワード線WLからなるワード線ブロックWLBが接続される。ワード線ブロックデコーダLBDは各ワード線ブロックWLBからワード線WLを一本デコード選択し、更にその中から一本のワード線WLをデコード選択して電源回路に接続し、アクセスの過程に応じて電圧を印加する。
尚、ビット線ブロックデコーダLBD及びワード線ブロックデコーダLBDは同様に構成されているので、以下、選択線ブロックデコーダLBDと呼ぶ。
[選択線ブロックデコーダLBDの構成]
図31は、選択線ブロックデコーダLBDの構成例を示すブロック図である。図中、xyL_1〜xyL_kは、ビット線BL又はワード線WLの事を表している。
図31は、選択線ブロックデコーダLBDの構成例を示すブロック図である。図中、xyL_1〜xyL_kは、ビット線BL又はワード線WLの事を表している。
選択線ブロックデコーダLBDにおいては、ビット線ブロックBLB又はワード線ブロックWLB(以下、「選択線ブロックLB」と呼ぶ。)を構成する複数のビット線BL又はワード線WL(以下、「選択線xyL」と呼ぶ。)に、それぞれNMOSトランジスタを介してセンスノードLB_i、選択電位供給ノードnU1、及び非選択電位供給ノードnU2が接続されており、それぞれ一つの選択線xyLを選択してセンスノードLB_iに接続する選択部21a,31a、選択された選択線xyLに電圧を供給する選択電位部22a,32a、及び選択されなかった選択線xyLに電圧を供給する非選択電位部23a,33aを構成している。
選択電位部22a,32aを構成する複数のNMOSトランジスタはそれぞれのゲートにアドレス信号*B1−*Bkを入力しており、一つのアドレス信号のみが“H”となる事によって一つの選択線xyLを選択線電位供給ノードnU1に接続して、予め選択電位U1に充電する。
非選択電位部32a,33aを構成する複数のNMOSトランジスタはそれぞれのゲートにアドレス信号/*B1−/*Bkを入力しており、選択電位部22a,32aにおいて選択されなかった選択線xyLに対応するアドレス信号が“H”となる事によって非選択の選択線xyLを非選択電位U2に充電する。
次に、アドレス信号*B1−*Bk及びアドレス信号/*B1−/*Bkが全て“L”となり、その代わりに選択部21a,31aを構成する複数のNMOSトランジスタのゲートに入力されたアドレス信号B1−Bkのうち、選択電位部22a,32aにおいて選択されたアドレス信号*B1−*Bkに対応するアドレス信号が“H”となる。これによって選択された一つの選択線xyLがセンスノードLB_iに接続され、選択されなかった選択線xyLはフローティング状態となる。
アドレス信号B1−Bk、アドレス信号*B1−*Bk及びアドレス信号/*B1−/*Bk、はメモリセルアレイ1に接続された全ての選択線ブロックデコーダLBDについて共通に接続されている。又、ビット線ドライバ2a内において、選択線ブロックデコーダLBDとSSCC回路2bの間には更に図示しないデコード回路が接続されており、選択メモリマットMMに含まれる選択メモリセルMCのみが選択される様に構成されている。
[SSCC回路2bの構成]
次に、図32を参照してSSCC回路2bの構成について説明する。SSCC回路2bは、ビット線BLへの電流の流入を遮断する部分である電流遮断部(current cutter:CC)21bと、この電流遮断部21bを制御し、かつメモリセルMCの抵抗状態をビット線BLの電位レベルから検知する状態検出部(state sensor:SS)22bよりなる。全体の回路をSSCCと略記する。電流遮断部21bには、センスノードLB_iが接続されている。電流遮断部21bは、動作モードに応じてセンスノードLB_iに選択ビット線電圧Ubを印加する。
次に、図32を参照してSSCC回路2bの構成について説明する。SSCC回路2bは、ビット線BLへの電流の流入を遮断する部分である電流遮断部(current cutter:CC)21bと、この電流遮断部21bを制御し、かつメモリセルMCの抵抗状態をビット線BLの電位レベルから検知する状態検出部(state sensor:SS)22bよりなる。全体の回路をSSCCと略記する。電流遮断部21bには、センスノードLB_iが接続されている。電流遮断部21bは、動作モードに応じてセンスノードLB_iに選択ビット線電圧Ubを印加する。
電流遮断部21bにおいて制御信号RSが入力されるNチャネルトランジスタN1は、SSCC回路2bを選択ビット線BLに接続しておりかつリセット動作を行う際に用いる経路である。この場合、制御信号RSを常に“H”に設定し、センスノードLB_iを低電位にして、選択メモリセルMCからSSCC回路2bへと電流を流すことになる。このときPMOSトランジスタP1はオフとなるように状態検出部22bから制御される。状態検出部22bは、センスノードLB_iのレベルがある程度低くなったら制御信号gpを立ち上げるインバータIV1と、インバータIV1の出力を反転させるインバータIV2と、インバータIV2の出力をラッチするラッチ回路L1から構成される。インバータIV1は入力ノードLB_iの電位レベルを反転するCMOSインバータで、その電源はUbである。インバータIV1の出力信号gpが電流遮断部21bのPMOSトランジスタP1のゲートに入力し、そのオン/オフを制御する。ラッチL1は、制御信号gpを受けてセンスノードLB_iの状態を保持する回路である。初期状態として制御信号/startが‘H’であり制御信号setは立ち上がっていない。ラッチL1が働くのは制御信号/startが‘L’になってからで制御信号gpの状態を制御信号setとして出力する。ラッチL1の電源は、入力側はUb、出力側はセルの状態設定とは独立の電源Vddによって制御信号setの出力を安定して確保する。
[レイアウト]
次に、以上のように構成されたメモリセルアレイ1及び周辺回路のレイアウトについて説明する。図33は、メモリセルアレイ1及び周辺回路のレイアウトを示す平面図である。又、図34は、1組のメモリセルアレイ1及び周辺回路に着目した概略図である。本実施形態に係る半導体記憶装置においては、メモリセルアレイ1及び周辺回路がマトリクス状に配置される。マトリクス状に配置された複数のメモリセルアレイ1のビット線BL方向には制御回路MATRIX controlが配置され、ワード線WL方向にはアドレスとデータとのインターフェイス回路の集まりであるaddress/data IFが配置される。
次に、以上のように構成されたメモリセルアレイ1及び周辺回路のレイアウトについて説明する。図33は、メモリセルアレイ1及び周辺回路のレイアウトを示す平面図である。又、図34は、1組のメモリセルアレイ1及び周辺回路に着目した概略図である。本実施形態に係る半導体記憶装置においては、メモリセルアレイ1及び周辺回路がマトリクス状に配置される。マトリクス状に配置された複数のメモリセルアレイ1のビット線BL方向には制御回路MATRIX controlが配置され、ワード線WL方向にはアドレスとデータとのインターフェイス回路の集まりであるaddress/data IFが配置される。
制御回路MATRIX controlからはビット線BL方向に延びるバスb1が引き出され、メモリセルアレイ1及び周辺回路を避けて基板上に形成されている。又、address/data IFからはワード線WL方向に延び、メモリセルアレイ1及び後述するワード線デコード回路WLmux直上を通る複数のアドレスバスb2、及び後述する複数のビット線デコード回路BLmux及びbus fall&MUX直上を通る複数のデータバスb3が引き出されている。アドレスバスb2はワード線デコード回路WLmuxの間に形成された垂直配線を介してバスb1に接続されており、データバスb3はbus fall&MUXに形成された垂直配線を介して、バスb1に接続されている。ここで、データバスb3は多ビット並列でデータ転送を行い、多くのデータの転送のバンド幅を占めるので、バスの配線が多くかつ基板上の回路の位置からその配線領域も限られる。そこで、配線の面積縮小の為に、制御回路MATRIX controlから数えて奇数番目に配列されているメモリセルアレイ1を“O”グループ、偶数番目に配列されているメモリセルアレイ1を“E”グループとして、“O”グループについてのデータバスb3と“E”グループについてのデータバスb3を、それぞれ共有化する。従って、本実施形態に係る半導体記憶装置においては“O”グループに属するメモリセルアレイ1と、“E”グループに属するメモリセルアレイ1とに同時にアクセスはしない。尚、アクセスするメモリセルアレイ1の列の間に2列のアクセスしないメモリセルアレイ1の列を入れる様にする事も可能である。
ビット線BL及びワード線WLは高さ方向に交互に配置され、互いに直交する。又、ビット線BL及びワード線WLは回路システム上の役割が全てのメモリマットMMにおいて固定される。従って、メモリセルアレイ1の形状は長方形を底面とする直方体とする。メモリセルアレイ1の側面からは、ビット線BL及びワード線WLが、それぞれ交互に引き出されてビット線デコード回路BLmux及びワード線デコード回路WLmuxに接続される。従って、本実施形態においては、メモリセルアレイ1のビット線BL及びワード線WLから周辺回路への配線を行うため、メモリセルアレイ1の射影部分1´の4辺近傍を垂直配線領域としている。
メモリセルアレイ1にアクセスするための周辺回路は、図示のようにメモリセルアレイ1下の基板上に設けられる。回路レイアウトはほぼメモリセルアレイ1射影部分1´の中心に対して二面対称D1を満たしている。メモリセルアレイ1射影部分1´のビット線BL方向側面にはビット線BL方向に配列された複数のビット線ドライバ2aからなるビット線デコード回路BLmuxが、ワード線WL方向側面にはワード線方向に配列された複数のワード線ドライバ3aからなるワード線デコード回路WLmuxが、それぞれ対向する辺同士で鏡映対称に配置される。又、メモリセルアレイ1の対角線方向の位置にはそれぞれ後述するbus fall&MUX(図33)が形成される。メモリセルアレイ1の射影部分1´中央には一組のSSCC回路2bが、SSCC回路2bとワード線デコード回路WLmuxとの間には周辺回路を駆動制御するコントロール回路4が、それぞれビット線BL方向に沿って鏡映対称に配置される。
又、メモリセルアレイ1の射影部分1´中央にはSSCC回路2bとビット線デコード回路BLmuxとを接続するデータバス1aが形成され、ワード線デコード回路WLmuxと制御回路4との間には、ワード線デコード回路WLmuxと制御回路4とを接続し、ワード線WLの電圧レベルを調整するためのデータバス1bが形成されている。データバス1a及び1bは、外部との信号の入出力の為に、メモリセルアレイ1射影部分1´の四辺に形成された垂直配線を避け、メモリセルアレイ1の対角線方向に延びている。
[ビット線デコード回路BLmuxのレイアウト]
次に、ビット線デコード回路BLmuxのレイアウトについて説明する。図35はビット線デコード回路BLmuxのレイアウト例を示すブロック図であり、図36は、同レイアウト例の平面図である。例えばメモリセルアレイ1が8層のメモリマットMMから構成されていた場合、ビット線BLはメモリマットMM2層分について共通に形成されている。又、本実施形態において、各メモリマットMM内のビット線BLは交互に引き出されてそれぞれビット線ドライバ2aに接続される。従って、図29において説明した様なビット線ドライバ2aがメモリセルアレイ1の両端に4組ずつ配列され、二つのビット線デコード回路BLmuxとなる。ビット線デコード回路BLmuxを構成するビット線ドライバ2aをそれぞれ2aA−2aDとすると、最も上層のメモリマットMMに接続されるビット線ドライバ2aAはメモリセルアレイ1から最も遠い位置に、最も下層のメモリマットMMに接続されるビット線ドライバ2aDはメモリセルアレイ1に最も近い位置に配置される。
次に、ビット線デコード回路BLmuxのレイアウトについて説明する。図35はビット線デコード回路BLmuxのレイアウト例を示すブロック図であり、図36は、同レイアウト例の平面図である。例えばメモリセルアレイ1が8層のメモリマットMMから構成されていた場合、ビット線BLはメモリマットMM2層分について共通に形成されている。又、本実施形態において、各メモリマットMM内のビット線BLは交互に引き出されてそれぞれビット線ドライバ2aに接続される。従って、図29において説明した様なビット線ドライバ2aがメモリセルアレイ1の両端に4組ずつ配列され、二つのビット線デコード回路BLmuxとなる。ビット線デコード回路BLmuxを構成するビット線ドライバ2aをそれぞれ2aA−2aDとすると、最も上層のメモリマットMMに接続されるビット線ドライバ2aAはメモリセルアレイ1から最も遠い位置に、最も下層のメモリマットMMに接続されるビット線ドライバ2aDはメモリセルアレイ1に最も近い位置に配置される。
SSCC回路2b及びビット線ドライバ2aA−Dは、それぞれデータバス1aによって接続される。データバス1aはビット線ドライバ2aA−Dにおいて共有されるデータバスであり、データバス1aを構成するデータ線はビット線ドライバ2aA−Dを構成するビット線ブロックデコーダLBDから引き出されたセンスノードLB_iに接続される。SSCC回路2bへの接続は、複数のビット線BLについて並列データ転送を行うべく同時に活性化される。
[ワード線デコード回路WLmuxのレイアウト]
次に、ワード線デコード回路WLmuxのレイアウトについて説明する。図37はワード線ドライバ3aのレイアウト例を示すブロック図である。尚、平面図についてはビット線デコード回路BLmuxと同様であるため、省略する。本実施形態においては、基板側から偶数層目と奇数層目のメモリマットMMについて、ワード線WLをそれぞれ共通配線とする。又、各メモリマットMMについて、ワード線WLはメモリセルアレイ1側壁から交互に引き出される。従って、ワード線ドライバ3aはメモリセルアレイ1の両端に2組ずつ配列される。これら2組のワード線ドライバ3aをそれぞれ3aeven,3aoddとすると、奇数層目のメモリマットMMに接続されるワード線ドライバ3aoddはメモリセルアレイ1に近い位置に、偶数層目のメモリセルマットMMに接続されるワード線ドライバ3aevenはメモリセルアレイ1から遠い位置に配置される。
次に、ワード線デコード回路WLmuxのレイアウトについて説明する。図37はワード線ドライバ3aのレイアウト例を示すブロック図である。尚、平面図についてはビット線デコード回路BLmuxと同様であるため、省略する。本実施形態においては、基板側から偶数層目と奇数層目のメモリマットMMについて、ワード線WLをそれぞれ共通配線とする。又、各メモリマットMMについて、ワード線WLはメモリセルアレイ1側壁から交互に引き出される。従って、ワード線ドライバ3aはメモリセルアレイ1の両端に2組ずつ配列される。これら2組のワード線ドライバ3aをそれぞれ3aeven,3aoddとすると、奇数層目のメモリマットMMに接続されるワード線ドライバ3aoddはメモリセルアレイ1に近い位置に、偶数層目のメモリセルマットMMに接続されるワード線ドライバ3aevenはメモリセルアレイ1から遠い位置に配置される。
ワード線ドライバ3aeven及び3aoddは、データバス1bによって図34中のコントロール回路に含まれる電源回路に接続される。ワード線ドライバ3aeven及び3aodd中の各ワード線ブロックのセンスノードLB_iには、アドレス信号に応じて所定のセンスノードLB_iをデータバス1bに接続するWL decoderが接続される。
[bus fall&MUXのレイアウト]
図38は、bus fall&MUXの配置例を示す平面図である。bus fall&MUXは、メモリセルアレイ1から基板部のバスにアドレス、データ及び各種制御信号を落とす部分である。又、bus fall&MUXは、その四辺にデコード回路address/muxを有し、デコード回路address/muxを介してアドレス信号の入出力を行う。
図38は、bus fall&MUXの配置例を示す平面図である。bus fall&MUXは、メモリセルアレイ1から基板部のバスにアドレス、データ及び各種制御信号を落とす部分である。又、bus fall&MUXは、その四辺にデコード回路address/muxを有し、デコード回路address/muxを介してアドレス信号の入出力を行う。
本実施形態においては、各メモリセルマットMMのデータバスは共有化されてデータバス1a及び1bに接続され、bus fall&MUXにおいてバスb1及びデータバスb3に接続される。一方、B1−Bk等のアドレスバスは個々のメモリセルマットMMごとにビット線デコード回路BLmux及びワード線デコード回路WLmuxから独立して引き出され、アドレスバスを45度曲げて配線する45度配線部を介してデコード回路address/muxに接続され、bus fall&MUXにおいてバスb1及びアドレスバスb2に接続される。
[メモリシステム]
図39は、本実施形態に係る半導体記憶装置を用いたメモリシステムの構成例を示す図である。本実施形態に係る半導体記憶装置は、何処までをメモリの構成要素として考えるかによってメモリ又はメモリシステムとなる。必要なデータ処理のブロックは、メモリセルアレイ1、address/data IFの有するデータバッファ及びメモリアレイのデータ転送過程を制御するコントローラから構成される。メモリセルアレイ1内では随時erase領域が設定され、アクセスユニット又はグループ毎にデータの設定や読み出しが行われる。アクセスユニットのデータは、address/data IFの有するデータバッファによって一括して保持され、取り扱われる。又、address/data IFの有するデータバッファでは‘0’状態と‘1’状態の上書きの状態の情報等も保持される。
図39は、本実施形態に係る半導体記憶装置を用いたメモリシステムの構成例を示す図である。本実施形態に係る半導体記憶装置は、何処までをメモリの構成要素として考えるかによってメモリ又はメモリシステムとなる。必要なデータ処理のブロックは、メモリセルアレイ1、address/data IFの有するデータバッファ及びメモリアレイのデータ転送過程を制御するコントローラから構成される。メモリセルアレイ1内では随時erase領域が設定され、アクセスユニット又はグループ毎にデータの設定や読み出しが行われる。アクセスユニットのデータは、address/data IFの有するデータバッファによって一括して保持され、取り扱われる。又、address/data IFの有するデータバッファでは‘0’状態と‘1’状態の上書きの状態の情報等も保持される。
本実施形態においてはメモリセルMCの電流整流方向が全て同一であるので、メモリセルアレイ1のプロセスインテグレーションを単純化することが可能である。又、メモリマットMM間を絶縁することによってビット線BLとワード線WLの役割が固定化されるので周辺回路の構成も単純化することが可能である。更に、本実施形態においてはメモリセルMCとして製造が容易で、かつ信頼性の高い縦列セルを採用している。従って、本実施形態に係る半導体記憶装置は、信頼性が高く、かつ製造が容易である。
[第2の実施形態]
次に、第2の実施形態に係る半導体記憶装置について説明する。図40は、本実施形態に係る半導体記憶装置の、メモリセルアレイ1の構成を説明するための回路図である。本実施形態に係る半導体記憶装置は基本的には第1の実施形態と同様であるが、本実施形態においてはメモリマットMM毎にビット線BLを独立して形成する。この様な構成によれば、第1の実施形態と比較して周辺回路の面積は増大するが、メモリセルアレイ1内におけるリーク電流を低減することが可能であり、メモリセルアレイ1のサイズを大きくすることが可能である。
次に、第2の実施形態に係る半導体記憶装置について説明する。図40は、本実施形態に係る半導体記憶装置の、メモリセルアレイ1の構成を説明するための回路図である。本実施形態に係る半導体記憶装置は基本的には第1の実施形態と同様であるが、本実施形態においてはメモリマットMM毎にビット線BLを独立して形成する。この様な構成によれば、第1の実施形態と比較して周辺回路の面積は増大するが、メモリセルアレイ1内におけるリーク電流を低減することが可能であり、メモリセルアレイ1のサイズを大きくすることが可能である。
[その他の実施形態]
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリセルアレイ、2…カラム制御回路、2a…ビット線ドライバ、2b…SSCC回路、3…ワード線制御回路、3a…ワード線ドライバ。
Claims (5)
- 複数の第1の配線、前記第1の配線と交差する複数の第2の配線、並びに前記複数の第1の配線及び第2の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を備え、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
積層方向に配列された前記第1の配線は、隣接する2つの層同士でそれぞれ共通接続され、
積層方向に配列された前記第2の配線は、奇数層同士及び偶数層同士でそれぞれ共通接続され、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、前記選択メモリセルに接続された前記第1の配線及び前記第2の配線に固定電圧を印加し、その他の前記第1の配線及び前記第2の配線をフローティング状態にし、
前記メモリセルは、
縦続接続された2つのセルユニットを含む縦列セルを有し、
前記各セルユニットは、物理状態が第1の状態と第2の状態とに変化可能で、経時的に前記第2の状態が前記第1の状態に遷移するよりも前記第1の状態が前記第2の状態に遷移し易い特性を有し、
前記メモリセルは、前記縦列セルの両方のセルユニットが前記第2の状態でないときに第1の値を記憶した状態、前記縦列セルの一方のセルユニットのみが前記第2の状態であるときに第2の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第2の状態であるときに第3の値を記憶した状態である
ことを特徴とする半導体記憶装置。 - 複数の第1の配線、前記第1の配線と交差する複数の第2の配線、並びに前記複数の第1の配線及び第2の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を備え、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
積層方向に配列された前記第2の配線は、n層(nは1以上の整数)おきに共通接続され、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、前記選択メモリセルに接続された前記第1の配線及び前記第2の配線に固定電圧を印加し、その他の前記第1の配線及び前記第2の配線をフローティング状態にする
ことを特徴とする半導体記憶装置。 - 積層方向に配列された前記第2の配線は、奇数層同士及び偶数層同士でそれぞれ共通接続されている
ことを特徴とする請求項2記載の半導体記憶装置。 - 積層方向に配列された前記第1の配線は、隣接する2つの層同士でそれぞれ共通接続されている
ことを特徴とする請求項3記載の半導体記憶装置。 - 前記メモリセルは、縦続接続された2つのセルユニットを含む縦列セルを有し、
前記各セルユニットは、物理状態が第1の状態と第2の状態とに変化可能で、経時的に前記第2の状態が前記第1の状態に遷移するよりも前記第1の状態が前記第2の状態に遷移し易い特性を有し、
前記メモリセルは、前記縦列セルの両方のセルユニットが前記第2の状態でないときに第1の値を記憶した状態、前記縦列セルの一方のセルユニットのみが前記第2の状態であるときに第2の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第2の状態であるときに第3の値を記憶した状態である
ことを特徴とする請求項1〜4のいずれか1項記載の半導体記憶装置。
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JP2012069873A JP2013200930A (ja) | 2012-03-26 | 2012-03-26 | 半導体記憶装置 |
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- 2012-03-26 JP JP2012069873A patent/JP2013200930A/ja active Pending
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