TWI533317B - Memory system - Google Patents

Description

記憶體系統

本發明之實施形態係關於記憶體系統。

作為實現大電容記憶體系統之技術，ReRAM或離子記憶體等電阻變化型記憶單元正受到關注。該等記憶單元因可在選擇佈線間以交叉點型形成，故而可容易構築三維結構之單元陣列。

該等電阻變化型記憶單元中有具備根據施加於記憶單元之偏壓之方向而電壓-電流特性大不相同之非對稱之特性者。且，對使用具備如此之非對稱之電壓-電流特性之記憶單元之三維結構之單元陣列而言，所謂浮動存取方式之存取動作較有效。此處，所謂浮動存取方式之存取動作，係指將存取對象之選擇線設定為記憶單元之存取所需要之電位，另一方面使非存取之選擇線成為浮動狀態之存取方式。

此處，考慮記憶體系統之晶片之成本。自晶片之成本方面而言，單元陣列相對於晶片面積之佔有面積越大，越可以低成本實現大電容之記憶體系統。但，使用如上述之交叉點型記憶單元之三維結構之記憶單元之情形時，一般言之，需要大尺寸之解碼器或驅動器等之周邊電路。因此，為增大單元陣列相對於晶片面積之佔有面積，需要使單元陣列成為更大規模。

但，若增大單元陣列，當然，記憶單元之故障之產生亦會變多。因此，在如此之記憶體系統中，故障記憶單元之處理成為重要問題。

本發明之實施形態提供一種資料保持特性佳之記憶體系統。

實施形態之記憶體系統之特徵在於將互相正交之3個方向作為第1方向、第2方向、及第3方向之情形時具備：單元陣列，其具有複數個單位單元陣列，該單位單元陣列包含在第1方向上延伸之複數個第1佈線、在前述第2方向上延伸之複數個第2佈線、以及設於前述複數個第1佈線及前述複數個第2佈線之各交叉部且根據不同電阻狀態記憶資料之複數個記憶單元；及存取電路，其經由前述第1佈線及前述第2佈線對前述記憶單元進行存取；且前述記憶單元在被施加第1極性之特定電壓時，前述電阻狀態從第1電阻狀態向第2電阻狀態轉變，在被施加與前述第1極性相反極性之第2極性之特定電壓時，前述電阻狀態從前述第2電阻狀態向前述第1電阻狀態轉變，前述存取電路對連接於存取對象之前述記憶單元之前述第1佈線及前述第2佈線設定前述記憶單元之存取所需要之存取電位，且使連接於非存取對象之前述記憶單元之前述第1佈線及前述第2佈線之至少一者成為浮動狀態，而對前述存取對象之記憶單元進行存取，前述單位單元陣列具有成為前述複數個第1佈線之冗餘之在前述第1方向上延伸之複數個備用第1佈線，於前述複數個第1佈線之同一側，以一定週期配置有特定數之前述備用第1佈線。

根據實施形態，可提供一種資料保持特性佳之記憶體系統。

acc‧‧‧控制信號

BL‧‧‧位元線

I‧‧‧單元電流

M0~M3‧‧‧PMOS電晶體

M10‧‧‧NMOS電晶體

M11‧‧‧NMOS電晶體

M12~M17‧‧‧PMOS電晶體

M18‧‧‧NMOS電晶體

M4~M7‧‧‧NMOS電晶體

M8‧‧‧PMOS電晶體

M9‧‧‧PMOS電晶體

MC‧‧‧記憶單元

MCd‧‧‧故障記憶單元

N0‧‧‧輸入節點

N1‧‧‧輸入節點

N2‧‧‧輸入節點

N3‧‧‧輸入節點

Na‧‧‧節點(陽極)

Nc‧‧‧節點(陰極)

SA‧‧‧感測放大器

SET‧‧‧8個備用單元之總和及控制該總和之周邊電路

ssp‧‧‧控制信號

su_eSEL‧‧‧選擇信號

su_oSEL‧‧‧選擇信號

subl‧‧‧備用單元

suwl‧‧‧備用單元

SW_B‧‧‧開關電路

SW_L‧‧‧開關電路

SW_R‧‧‧開關電路

SW_T‧‧‧開關電路

tx‧‧‧控制信號

V1‧‧‧特定電位

Vdd‧‧‧電源電位

Vpp‧‧‧電位

Vreset‧‧‧重置電壓

Vset‧‧‧設置電壓

Vss‧‧‧接地電位

WL‧‧‧字元線

xyB‧‧‧資料線

xyBL‧‧‧端子

xyL‧‧‧端子

xySB‧‧‧資料線

圖1係顯示本發明之第1實施形態之記憶體系統之記憶區塊之全體構成之圖。

圖2係顯示同記憶區塊之MAT之構成之圖。

圖3係顯示同記憶區塊之MAT及其周邊電路之配置之圖。

圖4A係顯示同記憶區塊之記憶單元之電路記號之圖。

圖4B係顯示同記憶區塊之記憶單元之電壓-電流特性之圖。

圖5係說明同記憶區塊之FLA之保持步驟時之單元陣列之偏壓狀態之圖。

圖6係說明同記憶區塊之FLA之初始步驟時之單元陣列之偏壓狀態之圖。

圖7係說明同記憶區塊之FLA之備用步驟時之單元陣列之偏壓狀態之圖。

圖8係說明同記憶區塊之FLA之現用步驟時之單元陣列之偏壓狀態之圖。

圖9係同記憶區塊之感測放大器之電路圖。

圖10係圖9所示之感測放大器之動作波形圖。

圖11係顯示同記憶區塊之感測放大器系統之構成之圖。

圖12係顯示同記憶區塊之電流感測系統之構成之圖。

圖13係說明同記憶區塊之冗餘替換之圖。

圖14係顯示同記憶區塊之MATRIX及其周邊電路之構成之圖。

圖15係同記憶區塊之SL drv電路區塊之電路圖。

圖16係顯示同記憶區塊之SL drv電路區塊之佈局之圖。

圖17係同記憶區塊之SL blk電路區塊之電路圖。

圖18係同記憶區塊之SL blk電路區塊之故障檢測部之時序圖。

圖19係顯示同記憶區塊之SL group電路區塊之構成之圖。

圖20係同記憶區塊之SSL blk電路區塊之電路圖。

圖21係顯示同記憶區塊之SSL group電路區塊之構成之圖。

圖22係顯示同記憶區塊之位元線備用單元之構成之圖。

圖23係顯示同記憶區塊之字元線備用單元之構成之圖。

圖24係顯示相對於同記憶區塊之MAT之位元線備用單元之連接構成之圖。

圖25係顯示相對於同記憶區塊之MAT之字元線備用單元之連接構成之圖。

圖26係說明同記憶區塊之TILE之配置之圖。

圖27係說明同記憶體系統之構成之圖。

圖28係顯示第2實施形態之記憶體系統之記憶區塊之SL drv電路區塊之佈局之圖。

圖29係同記憶區塊之SL drv電路區塊之電路圖。

圖30係同記憶區塊之SL drv電路區塊之電路圖。

圖31係說明同記憶區塊之FLA之保持步驟時之單元陣列之偏壓狀態之圖。

圖32係說明同記憶區塊之FLA之初始步驟時之單元陣列之偏壓狀態之圖。

圖33係說明同記憶區塊之FLA之備用步驟時之單元陣列之偏壓狀態之圖。

圖34係說明同記憶區塊之FLA之現用步驟時之單元陣列之偏壓狀態之圖。

圖35係顯示同記憶區塊之FLA之現用步驟轉變時之位元線之電位變化之圖。

圖36係顯示同記憶區塊之FLA之現用步驟轉變時之字元線之電位變化之圖。

圖37係顯示同記憶區塊之FLA之現用步驟轉變時之位元線之電位變化之圖。

圖38係顯示同記憶區塊之FLA之現用步驟轉變時之字元線之電位變化之圖。

圖39係顯示同記憶區塊之FLA之現用步驟轉變時之位元線之電位變化之圖。

圖40係顯示同記憶區塊之FLA之現用步驟轉變時之字元線之電位變化之圖。

圖41係顯示同記憶區塊之FLA之現用步驟轉變時之位元線之電位變化之圖。

圖42係顯示同記憶區塊之FLA之現用步驟轉變時之字元線之電位變化之圖。

圖43係顯示同記憶區塊之MATRIX及其周邊電路之構成之圖。

圖44係同記憶區塊之SL blk電路區塊之電路圖。

圖45係同記憶區塊之SL blk電路區塊之故障檢測部之時序圖。

圖46係顯示同記憶區塊之SL group電路區塊之構成之圖。

圖47係同記憶區塊之SSL blk電路區塊之電路圖。

圖48係顯示同記憶區塊之SSL group電路區塊之構成之圖。

圖49係顯示相對於同記憶區塊之MAT之位元線備用單元之連接構成之圖。

圖50係顯示相對於同記憶區塊之MAT之字元線備用單元之連接構成之圖。

以下，一面參照圖式，針對實施形態之記憶體系統進行說明。

[第1實施形態]

首先，針對本發明之第1實施形態之記憶體系統所使用之記憶區塊之整體構成進行說明。

圖1係顯示第1實施形態之記憶區塊之構成之圖。該記憶區塊具備單元陣列。單元陣列具有複數個單位單元陣列(以下稱作「MAT」)。各MAT具有複數個位元線BL及複數個字元線WL、與以該等字元線WL及位元線BL選擇之記憶單元MC。在以下說明中，亦將位元線BL及字元線WL稱作該等之總稱「選擇線」。另，在以下說 明中，將位元線BL作為第1佈線，將字元線WL作為第2佈線進行說明，當然，應注意亦可將字元線WL作為第1佈線，將位元線BL作為第2佈線。

單元陣列之位元線BL上，電性連接有控制位元線BL而進行記憶單元MC之資料抹除、向記憶單元MC之資料寫入及來自記憶單元MC之資料讀取之行控制電路(以下，將記憶單元MC之資料抹除及向記憶單元MC之資料寫入總稱作「寫入動作」，將來自記憶單元MC之資料讀取稱作「讀取動作」。又，將寫入動作及讀取動作總稱作「存取動作」)。行控制電路中，具有將存取動作所需要之電位設定於位元線BL之位元線驅動器，與對讀取動作時流動於記憶單元MC之電流進行檢測、放大而判定記憶單元MC記憶之資料之感測放大器SA。

另一方面，於單元陣列之字元線WL上，電性連接有於存取動作時選擇字元線WL之列控制電路。列控制電路具有將存取動作所需要之電位設定於字元線WL之字元線驅動器。另，該列控制電路連同行控制電路包含在存取電路中。

接著，針對MAT及其周邊電路之構成進行說明。

另，此處，亦將行方向(第1方向)之一方稱作「前」(第1側)，將另一方稱作「後」(第1側)，將列方向(第2方向)之一方稱作「右」，將另一方稱作「左」，將與行方向及列方向正交之方向(第3方向)之一方稱作「上」，將另一方稱作「下」。

圖2係顯示本實施形態之記憶區塊之MAT之構成之圖。

MAT具有在行方向上延伸之複數個位元線BL、在列方向上延伸之複數個字元線WL、以及形成於複數個位元線BL及複數個字元線WL之各交叉部之交叉點型記憶單元MC(未圖示)。在以下說明中，亦將以如此之交叉點型記憶單元MC構成之單元陣列或MAT稱作「交叉點型單元陣列」或「交叉點型MAT」。

另，以下說明係以大致以最小間距佈局位元線BL、字元線WL、及記憶單元MC之情形為前提。因此，複數個位元線BL中，排列於第奇數號之位元線BL、及排列於第偶數號之位元線BL係從MAT之前側、MAT之後側分別提取。對於字元線WL亦相同。以下，亦將排列於第奇數號之位元線稱作「奇數位元線」，將排列於第偶數號之位元線稱作「偶數位元線」，將排列於第奇數號之字元線稱作「奇數字元線」，將排列於第偶數號之字元線稱作「偶數字元線」。

接著，針對MAT及其周邊電路之配置進行說明。

圖3係顯示本實施形態之記憶區塊之MAT及其周邊電路之配置之圖。圖中，作為周邊電路，顯示有選擇位元線BL之位元線多工器BL mux、對經由以位元線多工器BL mux選擇之位元線BL而連接於該位元線BL之記憶單元MC之資料進行檢測、放大之感測放大器SA、及選擇1條字元線WL之字元線多工器WL mux。

位元線多工器BL mux中有配置於MAT前側而選擇奇數位元線BL之位元線多工器BL mux<1>、與配置於MAT後側而選擇偶數位元線BL之位元線多工器BL mux<2>。另，位元線多工器BL mux<1：2>包含在行控制電路2內。

感測放大器SA中有經由奇數位元線BL對記憶單元MC之資料進行檢測、放大之感測放大器SA<1>、與經由偶數位元線BL對記憶單元MC之資料進行檢測、放大之感測放大器SA<2>。感測放大器SA<1：2>形成於MAT下側之半導體基板上。藉此，可抑制伴隨感測放大器SA<1：2>之配置之晶片面積之增大。又，感測放大器SA<1>在MAT配置區域之前半部分，感測放大器SA<2>在MAT配置區域之後半部分，以分別沿著列方向之方式配置。

字元線多工器WL mux中有配置於MAT左側而選擇奇數字元線WL之字元線多工器WL mux<1>、與配置於MAT右側而選擇偶數字元 線WL之字元線多工器WL mux<2>。

奇數位元線BL自MAT前側而出後，向下側延伸而連接至位元線多工器BL mux<1>。然後，位元線多工器BL mux<1>之輸出使用MAT及位元線多工器BL mux<1>間之區域而與感測放大器SA<1>連接。關於該連接關係，奇數位元線BL、位元線多工器BL mux<2>、感測放大器SA<2>亦相同。

奇數字元線WL自MAT右側而出後，向下側延伸而連接至字元線多工器WL mux<1>。關於該連接關係，奇數字元線WL、字元線多工器WL mux<2>亦相同。另，連接於字元線多工器WL mux<1：2>之字元線WL等之數量與連接於位元線多工器BL mux<1：2>之選擇線之數量相比較少。因此，在MAT與字元線多工器WL mux<1：2>間之區域中，亦可比較自由地進行大電容資料匯流排等之配置。

接著，針對記憶單元MC進行說明。

圖4A係顯示本實施形態之記憶區塊之記憶單元MC之電路記號之圖，圖4B係顯示本實施形態之記憶區塊之記憶單元MC之電壓-電流特性之圖。以下，將圖4A所示之節點Na稱作「陽極」，將節點Nc稱作「陰極」。又，將自圖4A之箭頭所示之陽極Na朝向陽極Nc之方向稱作「順向」，將其相反方向稱作「逆向」。因此，陰極Nc之電位低於陽極Na之偏壓為順向偏壓，陰極Nc之電位高於陽極Na之偏壓為逆向偏壓。

記憶單元MC包含可變電阻元件，根據該可變電阻元件之不同電阻狀態記憶資料。以下，將可變電阻元件為高電阻狀態之記憶單元MC之狀態稱作「重置狀態」，將可變電阻元件為低電阻狀態之記憶單元MC之狀態稱作「設置狀態」。又，將使重置狀態之記憶單元MC向設置狀態轉變之動作稱作「設置動作」，將使設置狀態之記憶單元MC向重置狀態轉變之動作稱作「重置動作」。因此，寫入動作係包含 「設置動作」及「重置動作」者。

該記憶單元MC具有固體電解質之性質。其係如圖4B所示般，根據偏壓之方向(施加電壓之極性)而電壓-電流特性成非對稱之性質。如由圖4B獲知般，記憶單元MC之電壓-電流特性，除施加電壓V=0附近外，單元電流可以I~A exp(αV)(A、α係常數)近似。對重置狀態之記憶單元MC施加順向偏壓之情形，對重置狀態之記憶單元MC施加逆向偏壓之情形及對設置狀態之記憶單元MC施加逆向偏壓之情形之係數α為相同程度。相對於此，對設置狀態之記憶單元MC施加順向偏壓之情形之係數α格外變大。另，在施加電壓V=0附近，In I變成±∞。

對重置狀態之記憶單元MC施加有順向偏壓之情形時，施加電壓V在0 V附近至設置電壓Vset之範圍內，記憶單元MC保持重置狀態，流動於記憶單元MC之單元電流I根據施加電壓V之變化可逆地變化(箭頭a0)。然後，若施加電壓V變為設置電壓Vset以上，則記憶單元MC之狀態從重置狀態向設置狀態非可逆地轉變(設置動作)(箭頭a1)。

另一方面，對設置狀態之記憶單元MC施加有順向偏壓之情形時，流動於記憶單元MC之單元電流I根據施加電壓V之變化可逆地變化(箭頭a2)。但，設置狀態之記憶單元MC只要施加有順向偏壓，則即使增大施加電壓V仍不向重置狀態轉變。

對重置狀態之記憶單元MC施加有逆向偏壓之情形時，流動於記憶單元MC之單元電流I根據施加電壓V之變化可逆變化(箭頭a3)。但重置狀態之記憶單元MC限於施加逆方向偏壓，即使增大施加電壓V亦不向設置狀態轉變。

另一方面，對設置狀態之記憶單元MC施加有逆向偏壓之情形時，施加電壓從0 V該逆向偏壓從0 V至電壓-Vreset(以下將Vreset稱作「重置電壓」)之範圍內，記憶單元MC保持設置狀態，流動於記憶單元MC之單元電流I根據施加電壓V之變化可逆地變化(箭頭a3)。然 後，若施加電壓V變成電壓-Vreset以下，則記憶單元MC之狀態從設置狀態向重置狀態非可逆地轉變(重置動作)。

另，記憶單元MC除可變電阻元件為高電阻狀態之重置狀態、及可變電阻元件為低電阻狀態之設置狀態外，有該等重置狀態及設置狀態之中間狀態即弱重置狀態。弱重置狀態係易向設置狀態或重置狀態轉變之不穩定狀態。

接著，針對相對記憶單元MC之存取動作進行說明。

圖3係顯示本實施形態之記憶區塊之MAT及其周邊電路之配置之圖。

如圖3般構成MAT及其周邊電路之情形時，為提高記憶單元MC相對晶片整體之佔有率，只要增大1個MAT即可。藉此，可縮小周邊電路之相對尺寸。但，若增大MAT，則會導致MAT內之故障記憶單元MC之產生率上升。且，故障記憶單元MC通常會使位元線BL及字元線WL短路，因此，即使為1個故障記憶單元MC，仍會導致對MAT整體造成影響。

因此，在本實施形態中，特別說明使用所謂浮動存取方式(以下稱作「FLA」)之記憶區塊中之故障記憶單元MC之替換方法。

另，在以下說明中，亦將作為存取對象之記憶單元稱作「存取記憶單元」，將其他記憶單元稱作「非存取記憶單元」，將連接於存取記憶單元之位元線稱作「存取位元線」，將其他位元線稱作「非存取位元線」，將連接於存取記憶單元之字元線稱作「存取字元線」，將其他字元線稱作「非存取字元線」，將存取位元線及存取字元線之總稱稱作「存取選擇線」，將非存取位元線及非存取字元線之總稱稱作「非存取選擇線」。

此處，所謂FLA，基本而言，係指將存取選擇線設定為記憶單元MC之存取所需要之特定存取電位，另一方面使非存取選擇線成為浮 動狀態之存取方式。另，以下，以使用於陽極Na上連接有位元線BL，於陰極Nc上連接有字元線之記憶單元MC，且藉由順向偏壓進行讀取動作之記憶區塊為例進行說明。

圖5~圖8係顯示同實施形態之記憶區塊之FLA之單元陣列(MAT)之偏壓狀態之圖。在該等圖中，黑色之記憶單元MCa係存取記憶單元，以×標註之記憶單元MCd係故障記憶單元。

FLA係根據保持步驟、初始步驟、備用佈線、現用步驟4個步驟實現。

首先，在圖5所示之保持步驟中，使所有位元線BL及所有字元線WL以接近接地電位Vss之電位Vs成為浮動狀態(圖中之Vs~)。此處，電位之後附加之「~」意指在該電位之狀態下成為浮動狀態。其中，在保持步驟中，與故障記憶單元MCd之有無無關，形成一定之偏壓狀態。

接著，在圖6所示之初始步驟中，將所有位元線BL設定為電位△，將所有字元線WL設定為電位Vset-△，對所有記憶單元MC施加逆向偏壓Vset-2△。此處，「△」係指不論記憶單元MC之狀態，而將記憶單元MC看作高電阻狀態之順向偏壓(死區電壓)。藉此，使設置狀態之記憶單元MC向弱重置狀態轉變。與此同時，特定因從字元線WL向位元線BL流動之電流異常而產生短路故障之選擇線，將該等特定之選擇線立即設定為故障線電位ζ。圖6之情形時，因記憶單元MCd而在位元線BL<4>及字元線WL<2>間產生短路故障。

接著，在圖7所示之備用步驟中，將因故障而短路之位元線BL<4>與字元線WL<2>維持在故障線電位ζ，在此基礎之上，將包含存取位元線BL<3>之奇數位元線BL設定為電位Vset/2，將偶數位元線BL設定為電位△。又，將包含存取字元線WL<3>之奇數字元線WL設定為電位Vset/2，將偶數字元線WL設定為電位Vset-△。

最後，在圖8所示之現用步驟中，將存取位元線BL<3>設定為設置電位Vset，將存取字元線WL<3>設定為接地電位Vss。將因故障而短路之位元線BL<4>及字元線WL<2>設定為故障線電位ζ。又，其他非存取位元線BL、及其他非存取字元線WL分別成為浮動狀態(△-εb)~、(Vset-△+εb)~。此處，εb係表示根據記憶單元MC之死區電壓之微小洩漏電流之總和之位元線BL上之電壓下降之平均的量，εw係表示根據記憶單元MC之死區電壓之微小洩漏電流之總和之字元線WL上之電壓下降之平均的量。

在現用步驟中，雖使非存取選擇線成為浮動狀態，但，此時，因與鄰接之選擇線之耦合的影響，而有非存取選擇線之電位大幅變化之情形。此時，可設想干擾之產生。但，在本實施形態中，由於鄰接之選擇線彼此必定由包夾MAT而配置於對向之側之驅動器驅動，再者，備用步驟中該等驅動器之電位設定不同，因此可抑制干擾之產生。

接著，針對感測放大器SA進行說明。首先，針對感測放大器SA之電路構成進行說明。

若有故障記憶單元MCd，則會導致與流動於存取位元線BLa之單元電流重疊之電流變動。因此，在本實施形態中，作為感測放大器SA，使用不受該變動影響之電流比較型感測放大器。即，在同一MAT內，設置使存取字元線WLa為共用之參照位元線BLr。此時，與流動於參照位元線BLr之參照單元電流Ir及流動於存取位元線BLa之存取單元電流Ia重疊之變動電流相同。其結果，若比較參照單元電流Ir與存取單元電流Ia，則可讀取記憶單元MC之狀態。

此處，作為感測放大器SA之一例，針對高速進行微小電流之比較之電流比較型感測放大器SA進行說明。

圖9係本實施形態之記憶區塊之感測放大器SA之電路圖。

感測放大器SA係由PMOS電晶體M0~M3、M8、M9、M12~M17、及NMOS電晶體M4~M7、M10、M11、M18構成。

電晶體M0、M8、M10、M2及M4串聯連接於特定之電源電位Vdd及接地電位Vss間。電晶體M6源極與電晶體M0、M2及M4之閘極連接，汲極與接地電位Vss連接。

電晶體M1、M9、M11、M3及M5串聯連接於電源電位Vdd及接地電位Vss間。電晶體M7源極與電晶體M1、M3及M5之閘極連接，汲極與接地電位Vss連接。

於電晶體M8及M9之閘極輸入控制信號/act。於電晶體M10及M11之閘極輸入控制信號vLTC。於電晶體M6及M7之閘極輸入控制感測放大器SA之感測開始之控制信號/se。電晶體M2及M4間之輸出節點N2與電晶體M1、M3及M5之閘極、以及電晶體M7之源極連接。輸出節點N2變成輸出信號「out」。電晶體M3及M5間之輸出節點N3與電晶體M0、M2及M4之閘極、以及電晶體M6之源極連接。輸出節點N3變成輸出信號「/out」。

電晶體M12源極與電晶體M16之汲極連接，汲極與電晶體M10及M2間之輸入節點N0連接，閘極與電晶體M14之汲極及閘極連接。電晶體M16源極與特定電位V1連接，汲極與電晶體M12及M14之源極連接。電晶體M12之閘極以及電晶體M14之汲極及閘極變成輸入信號「in」。

電晶體M13源極與電晶體M17之汲極連接，汲極與電晶體M11及M3間之輸入節點N1連接，閘極與電晶體M15之汲極及閘極連接。該電晶體M13與電晶體M12尺寸不同。電晶體M17源極與電位V1連接，汲極與電晶體M13及M15之源極連接。電晶體M13之閘極以及電晶體M15之汲極及閘極變成輸入信號「/in」。於電晶體M16及M17之閘極輸入控制信號/accREAD。

又，電晶體M18源極與電位Vpp連接，汲極與電位V1連接。電晶體M18之閘極在寫入動作時設定為電位Vw，讀取動作時設定為電位Vr。

該感測放大器SA係藉由存取單元電流Is與參照單元電流Ir之比較，而判定於存取記憶單元MCs作為資訊所記憶之電阻狀態者，即使為幾十nA以下之電流比較，仍可高速且確實地進行檢測。

在感測放大器SA之輸入段中，設有由電晶體M12、M14及M16構成之電流鏡電路、與由電晶體M13、M15及M17構成之電流鏡電路。輸入信號「/in」之電流係以成為輸入信號「in」之電流之1/10之方式構成。藉此，即使參照記憶單元MCr為設置狀態之情形時，亦在讀取動作時，感測放大器SA中只流入小於選擇單元電流Is之最大且大於選擇單元電流Is之最小之參照單元電流Ir之1/10之電流。該電流係作為感測放大器SA之參照電流Ir'使用。

上述2個電流鏡電路係藉由電位V1動作。該電位V1係由電晶體M18限制電位Vpp及電流者。電晶體M18在寫入動作時設定為電位Vw，在讀取動作時設定為電位Vr。藉此，可切換存取動作時之位元線BL之電位。

接著，說明感測放大器SA之基本動作。

圖10係圖9所示之感測放大器SA之動作波形圖。

首先，在控制信號/se=「H」之狀態下，使控制信號/act從「H」下降至「L」(圖10之步驟S0)時，電晶體M8及M9之對接通。藉此，於感測放大器SA中流動電流。

接著，使控制信號/accREAD從「H」下降至「L」(圖10之步驟S1)，通過輸入信號「in」、「/in」之輸入，在存取位元線BLa與參照位元線BLr上流動電流。藉由從線形區域經過飽和區域遮斷之電晶體M6及M7之對，將此時流動之存取單元電流Ia與參照單元電流Ir之1/10左 右之參照電流Ir'之差作為汲極電壓差放大而鎖存。

為放大存取單元電流Ia與參照電流Ir'之電流差，使控制信號/se從「H」下降至「L」(圖10之步驟S2)。藉此，電晶體M6及M7之對分別從線形區域經過飽和區域而關閉。此時，將因存取單元電流Ia與參照電流Ir'之微小差而產生之向飽和區域之過渡之時間差轉換為汲極電壓。然後，電晶體M6之源極電位較高之情形時，由於電晶體M0及M2之閘極電位變高，因此電晶體M0及M2關閉。另一方面，電晶體M7之源極電位較高之情形時，由於電晶體M1及M3之閘極電位變高，因此電晶體M1及M3關閉。如此，電晶體M6及M7之對之汲極電壓差放大。

電晶體M10及M11之對在感測初期降低閘極電位而抑制電導，從而降低來自電源電位Vdd之感測放大器電流，且根據感測放大器SA之狀態進一步較強地反映經由電晶體M12及M13之對所供給之單元電流差。

在感測初期，感測放大器SA之平衡因存取單元電流Ia與參照單元電流Ir之電流差而崩潰後，穩定後使控制信號vLTC自電位Vrr成為高於電源電位Vdd之電位Vpp(圖10之步驟S3)。藉此，對感測放大器SA供給電源電壓，輸出信號「out」全擺幅至電源電位Vdd(圖10之S4)。此時提高控制信號/accREAD，而遮斷單元電流Ia、Ir向感測放大器SA之供給。

構成感測放大器SA之微細化之電晶體之對中，因製造程序之波動而產生偏差。因此，電流路徑係使儘可能多之元件串聯連接而構成者，可抵消該偏差。因此，在感測放大器SA中，由電晶體M0及M1之對、電晶體M8及M9之對、電晶體M10及M11之對3對電晶體，構成電源電位Vdd與輸入節點N0、N1間。尤其，NMOS電晶體M10及M11之對抑制構成感測放大器SA之動作之反饋迴路之PMOS電晶體M0及M1 之對與電晶體M8及M9之對之偏差的影響。即，抑制NMOS電晶體M10及M11之電導，提高與該等電晶體M10及M11相比在電源電位Vdd側之PMOS電晶體M0、M1、M8及M9之汲極或源極之電位，而提高PMOS電晶體M0、M1、M8及M9之電導。即，PMOS電晶體及NMOS電晶體之電導係作用於抑制各者之特性偏差之影響之方向。僅在於NMOS電晶體M10及M11之對之閘極輸入控制信號vLTC，且放大該控制信號vLTC之情形時，該作用較大。因此，在感測初期，預先降低控制信號vLTC，在資料確定之感測之後半部分，為高速地鎖存該資料，提高控制信號vLTC而提高電晶體之電導。圖10之情形時，控制信號vLTC在感測後且鎖存之前，設定為與電源電位Vdd不同之電位Vrr，鎖存時設定為更高之電位Vpp。

控制信號/accREAD之下降(圖10之步驟S1)與控制信號/SE之下降(圖10之步驟S2)之時間差，係以在控制信號/accREAD之下降後，注入於感測放大器SA之單元電流Ia、Ir充分反映於感測放大器SA之輸入電流後，開始感測放大器SA之感測動作之方式進行調整。

接著，針對與多位元同時讀取對應之感測放大器系統之例進行說明。

圖11係顯示本實施形態之記憶區塊之感測放大器系統之構成之圖。

該感測放大器系統係與K位元之區域匯流排(資料匯流排)對應之感測放大器系統，由K個感測放大器SA<1：K>構成。在各感測放大器SA<k>(k=1~k)中輸入有共通之控制信號/act、與獨立之控制信號vLTC<k>及/se<k>。該等感測放大器SA<1：K>係共用參照記憶單元MCr者，各感測放大器SA<k>之輸入「/in<k>」與共有之參照記憶單元MCr共通地連接。此處，使各感測放大器SA之參照記憶單元MCr側之輸入之電流鏡電路之比為K倍。其理由為，K個感測放大器 SA<1：K>共用參照記憶單元MCr。此時，平均1個感測放大器SA之參照電流Ir'之量與以1個感測放大器SA使用參照記憶單元MCr之情形相比為1/K倍。即，以K個感測放大器SA共用參照記憶單元MCr之情形時，只要將以1個感測放大器SA使用參照記憶單元MCr之情形之K倍之電流從參照電流Ir'導入於各感測放大器SA即可。

根據以上說明之感測放大器系統，由於各感測放大器SA<k>與區域匯流排上之資料之各位元對應，因此可同時檢測、放大K位元之資料。

接著，針對記憶區塊之電流感測系統進行說明。此處說明之電流感測系統係與多位元同時讀取對應者。

圖12係顯示本實施形態之記憶區塊之電流感測系統之構成例之圖。圖12中顯示有單元陣列、感測放大器SA、區域匯流排等。

該電流感測系統具有與各位元線BL<k>對應之感測放大器SA<k>。位元線BL<k>分別經由電阻元件R1及位元線開關(BL switch)而與區域匯流排<k>連接。再者，區域匯流排<k>與感測放大器SA<k>之輸入「in」連接。

此處，電阻元件R1具有記憶單元MC之結構中除金屬層外之結構。因此，為方便起見，而如圖12所示，電阻元件R1係以將記憶單元MC之電路記號之三角形改變成四角形之電路記號表示。又，位元線開關包含輸入時連接有感測放大器SA<k>之輸入「out<k>」之NOT電路G1、包含在NOT電路G1之輸出及接地電位Vss間串聯連接之PMOS電晶體M1及NMOS電晶體M2之NOT電路G2、以及設於電阻元件R1及區域匯流排<k>間且於閘極連接有NOT電路G2之輸出之NMOS電晶體M3。於NOT電路G2輸入選擇行之控制信號/cdec<k>。

另一方面，參照位元線BLr經由電阻元件R1及參照位元線開關(BLr switch)而與參照區域匯流排(ref local bus)連接。再者，參照區域 匯流排係與感測放大器SA<1：K>之輸入/in共通地連接。參照位元線開關包含設於電阻元件R1及參照區域匯流排間之NMOS電晶體M4。電晶體M4係藉由在設置動作/讀取動作時啟用之控制信號set/read控制。

另，各字元線WL上，於其與接地電位Vss間設有NMOS電晶體M5。於該電晶體M5之閘極輸入選擇列之控制信號rdec。

根據記憶單元MC之非對稱之電壓-電流特性，在記憶單元MC中電流最會流動的是藉由設置動作而記憶單元MC之可變電阻元件向低電阻狀態轉變之後。因此，圖12所示之電流感測系統之情形時，由於不依賴於電路之應答而限制單元電流，因此各位元線BL上連接有比較高電阻之電阻體即電阻元件R1。此情形，藉由因電阻元件R1而產生之電壓下降，可防止向記憶單元MC之過電流。又，由於藉由於各位元線BL上連接有電阻元件R1，可緩和在各位元線BL中產生之干擾電位之傳播，因此對FLA而言較適合。

另，圖12之電流感測系統之情形時，於位元線BL之層連接電阻元件R1，因此連接於位元線開關之佈線配設於與字元線WL相同層上。

又，由於以各位元線BL存取之記憶單元MC為1個，因此連接於位元線BL一端之電阻元件R1與在各記憶單元MC上串聯連接有電阻元件R1等同。如此般，圖12之電流感測系統之情形時，由於電阻元件R1配置於單元陣列1之外，因此容易調整電阻元件R1之值，從而可實現有效之電流限制。

接著，作為本實施形態之記憶區塊之一例，針對包含複數個交叉點型MAT，且對各MAT執行FLA之記憶區塊進行說明。

該記憶區塊之情形時，為提高單元佔有率而製作成本較低之記憶體晶片，需要增大各MAT，增大各MAT所含之記憶單元MC之數量。但，若增大各MAT之記憶單元MC之數量，則當然各MAT中會以 較高之機率產生故障記憶單元MCd。因此，在本實施形態之記憶區塊中，故障記憶單元MCd之處理較為重要。

因此，接著針對減小故障記憶單元MCd對MAT之影響，而可有效活用正常之記憶單元MC之冗餘替換方法進行說明。

在交叉點型MAT中，記憶單元MC之故障為開放故障之情形時，由於記憶於該記憶單元MC之資料固定為與重置狀態對應之資料，因此針對MAT內其他正常之記憶單元MC，可無問題地存取。另一方面，記憶單元MC之故障為短路故障之情形時，由於連接於該記憶單元MC之選擇線間會短路，因此根據其處理方法，導致可存取之正常之記憶單元MC大受限制之處成為問題。

為消除該問題，以同一故障線電位ζ固定於存取動作時因故障記憶單元MCd而短路之位元線BL及字元線WL之處理方法較有效。如此，則只要僅限制對與因故障而短路之位元線BL及字元線之至少一者連接之記憶單元MC之存取即可。

但，該處理方法之情形時，當然，若MAT之尺寸變大，則因此存取受限制之記憶單元MC之數量亦變大，導致記憶單元MC之使用效率大為受損之點成為問題。

因此，作為該問題之處理方法，提出將故障記憶單元MCd冗餘替換為其他記憶單元MC之方法。以下，亦將有故障之情形時替換之冗餘之記憶單元、位元線、及字元線分別稱作「備用記憶單元」、「備用位元線」、及「備用字元線」。又，亦將備用位元線及備用字元線總稱為備用選擇線。若使用該處理方法，則即使在產生短路故障之情形下，記憶單元MC之可使用個數仍不會大幅變動。

圖13係顯示使用該處理方法之情形之MAT之構成例之圖。圖中之塗白四角形所示之記憶單元MCd<0>為開放故障記憶單元，黑圓所示之記憶單元MCd<1：2>為短路故障記憶單元。又，圖中之斜線所示 之區域為配置有備用記憶單元、備用位元線、及備用字元線之備用記憶單元區域。另，在圖13中，為容易理解此處說明之處理方法之概要，而將備用記憶單元區域集中配置於MAT之端，但實際上可自動替換，亦可以使電路規模亦可縮小之方式分散配置於MAT內。

首先，因流動於位元線BL及字元線WL間之電流檢測出短路故障後，將該等位元線BL及字元線WL設定為故障線電位ζ，與此同時，將存取位元線BL及存取字元線WL分別替換成備用位元線BL'與備用字元線WL'。圖13之情形時，將因故障記憶單元MCd1而短路之位元線BL<1>及字元線WL<1>分別替換成備用位元線BL'<1>及備用字元線WL'<1>，將因故障記憶單元MCd<2>而短路之位元線BL<2>及字元線WL<2>分別替換成備用位元線BL'<2>及備用字元線WL'<2>。該等位元線BL及字元線WL之替換係自動進行者，無需在替換時評估故障、或進行伴隨替換之特別操作。因此，在存取動作時，不會從外部顯現故障之有無。

此處，在作為備用記憶單元區域應追加於MAT之區域上，期望配置相等數量之備用位元線BL'與備用字元線WL'。其理由為，交叉點型MAT之情形時，因短路故障而相等數量之位元線BL與字元線WL將無法存取。又，備用記憶單元係以與因設想之短路故障而無法存取之記憶單元MC之數量相當之數量設置，使MAT之可實際有效使用之記憶單元MC之數量不會大幅變動。

但，亦會因備用記憶單元自身之故障或其他故障而無法替換。此時，將與因短路故障而無法存取之選擇線連接之記憶單元MC與開放故障之記憶單元MC同樣作為記憶有固定資料之記憶單元MC處理，作為無法實質存取者處理。

總結以上說明之故障記憶單元之處理方法之特徵為如下。

作為第1特徵，開放故障記憶單元(圖13之MCd<0>)被看作可變電 阻元件為高電阻狀態即重置狀態之記憶單元，因此不會影響存取動作時之電位設定。該開放故障記憶單元無法存取，而作為記憶有固定資料者處理。

作為第2特徵，短路故障記憶單元(圖13之MCd<1：2>)因可變電阻元件為低電阻元件而謀求適當之處理方法。作為處理方法，將因短路故障記憶單元而短路之位元線(圖13之BL1及BL2)及字元線(圖13之WL1及WL2)設定為相同之故障線電位ζ，不對短路故障記憶單元施加偏壓。但，如此，在MAT之尺寸較大之情形中，可使用之記憶單元MC之數量大幅變動，因此，為避免此點，而預先設置備用記憶單元區域，而自動進行故障記憶單元等之替換。

接著，針對MAT之尺寸較大之情形之記憶區塊之構成、與備用記憶單元區域之配置例進行說明。

此處，預先說明以下所使用之用語。另，關於此處所示之具體數字係一例，可根據記憶區塊之樣式任意設定。

所謂「SL group」，係指鄰接之128條選擇選之總和及控制該總和之周邊電路。選擇線係交替從MAT之對向之兩側驅動，因此考慮1個SL group之情形時，從MAT之一側驅動之選擇線為64條。該SL group係控制選擇線時之最小單位，自1個SL group僅選擇1條選擇線。又，關於備用記憶單元區域亦以SL group單位構成。另，亦將備用記憶單元區域內之SL group稱作「SSL group」。

所謂「備用單元」，係指具有1個SSL group作為冗餘之SL group之總和、及控制該總和之周邊電路。構成MAT之位元線BL之數量與字元線WL之數量不同之情形時，排列於行方向上之各備用單元之尺寸、與排列於列方向之各備用單元之尺寸當然不同。但，即使為該情形，仍需要使排列於行方向之備用單元之數量、與排列於列方向之備用單元之數量相同。其理由為如前述之故障記憶單元之處理方法。 另，亦將位元線BL之備用單元稱作「位元線備用單元」，將字元線WL之備用單元稱作「字元線備用單元」

所謂「SET」，係指8個備用單元之總和及控制該總和之周邊電路。在以下說明中，為與一般所言之設置加以區別，全部以大寫字母標記為「SET」。將位元線BL之SET、與字元線WL之SET以相同數量配置而構成1個MAT。亦將位元線BL之SET稱作「位元線SET」，將字元線WL之SET稱作「字元線SET」。

所謂「MATRIX」，係指積層有8個MAT者。在以下說明中，為與一般所言之矩陣加以區別，全部以大寫字母標記為「MATR1X」。

所謂「TILE」，係將MATRIX作為記憶區塊內之佈局之構成零件觀察之情形之稱呼方法。在以下說明中，為與一般所言之微磚加以區別，全部以大寫字母標記為「TILE」。

以上為以下說明所使用之用語之意義。

接著，說明記憶區塊之構成例。

圖14係顯示本實施形態之記憶區塊之MATRIX及其周邊電路之構成之圖。該記憶區塊係以複數個MATRIX構成。圖中之虛線所包圍之部分表示MATRIX(TILE)，MATRIX內在行方向上延伸之斜線所示區域表示1個位元線SET大小之區域，MATRIX內在列方向上延伸之斜線所示之區域表示1個字元線SET大小之區域。又，圖中之附點之備用單元subl及suwl表示經啟用之備用單元subl及suwl。

若以使用可實現2位元訂正之BCH ECC(144位元)為前提，則位元線備用單元subl係以36個SL group與1個SSL group合計37(=36+1)個構成。另，在圖14中，以1個四角形表示4個位元線備用單元subl。另一方面，字元線備用單元suwl係以16個SL group與1個SSL group合計17(=16+1)個構成。

1個MAT係將位元線SET在列方向排列8個，將字元線SET在行方 向排列8個而構成。即，列方向上包含(36+1)×8×8個選擇線群、296K條(包含備用記憶單元區域之8K條)位元線BL。又，行方向上包含(16+1)×8×8個SL group、136K條(包含備用記憶單元區域之8K條)字元線WL。即，1個MAT中可記憶32G位元之資料。此時，包含8層MAT之MATRIX中可記憶0.25TBit之資料。

圖14所示之情形時，以位元線BL構成之8個位元線SET係以4個為單位上下分開，從各MAT之兩側之上下分別將以72位元為單位之資料經由匯流排傳送。因此，從1個MAT傳送合計288(=144×2)位元之資料。然後，該資料係以2個ECC系統進行處理，而變成256位元=32位元組之資料。各位元線SET，在構成要件即各位元線備用單元subl之各SL group中，如圖中箭頭所示，使從MAT之對向側存取之位元線BL所屬之SL group不同。即，以使鄰接於存取位元線BL之位元線BL一定成為非存取位元線BL之方式解碼，而使鄰接於存取位元線BL之非存取位元線BL一定成為浮動狀態。

關於字元線WL，如圖14所示，在各字元線SET中，從MAT之上側及下側之一者僅選擇1個SL group，且僅存取該選擇之SL group之1條字元線WL。

與各MAT相連之72位元之匯流排係在MATRIX之外側以與其他MAT之匯流排重疊之形態配置。如前述般，MATRIX係積層有8個MAT之結構，因此，匯流排係以8層配置。然後，該等重疊之8個匯流排在MATRIX之角上集中成72位元之匯流排，而進入TILE下之感測放大器SA。從感測放大器SA，從MAT之上側及下側各144位元之匯流排向TILE外作為144×2位元之匯流排伸出。

另，在圖14中，將備用選擇線(施有圖中之細斜線之四角形)之位置各以每個SET集中顯示，實際以8個SL group為單位分散配置。又，總和啟用部分而以每個SET上下分開以斜線表示，但啟用部分之組合 係利用解碼進行，因此不限於圖14之圖案。

若將該構成之MATRIX作為TILE配置複數個而構築記憶區塊，則可製作TBit級之記憶區塊。例如，如圖14所示之例般，各TILE處理256位元之資料，而可構築可實現128+16位元中2位元錯誤訂正之記憶區塊。

另，在以下說明中，亦將分別排列於MAT之右側、左側、上側、下側之複數個SET之總和稱作驅動器區塊。

接著，針對選擇線區塊內驅動器進行說明。選擇線區塊內驅動器係控制記憶區塊之選擇線之最小單位之電路。

圖15係構成本實施形態之記憶區塊之選擇線區塊內驅動器之SL drv電路區塊之電路圖。

由於選擇線交替從MAT之對向側驅動，因此鄰接之選擇線之電位係從對向之驅動器設定。又，藉由該等驅動器，可同時設定選擇線。即，FLA之情形時，可以存在於MAT各邊之每個SL drv電路區塊進行設定為浮動狀態之選擇線之驅動。選擇線區塊內驅動器係以在MAT之兩側對向之SL drv電路區塊之對構成，從MAT之一側驅動8條選擇線，從兩側同時驅動合計16條選擇線。

作為設定之電位，有針對驅動包含存取選擇線之選擇線之SL drv電路區塊設定之存取線電位U<1>、設定於其他SL drv電路區塊之非存取線電位U<2>、及與產生於記憶單元MC或選擇線上之短路故障對應之故障線電位ζ。該等電位係同時設定於連接於SL drv電路區塊之8條選擇線之端子xyL<1：8>上。存取線電位U<1>或非存取線電位U<2>之設定、與故障線電位ζ之設定係互補，控制該設定的是每個SL drv電路區塊中產生之控制信號fail及/fail。控制信號fail=「H」且控制信號/fail信號=「L」時，SL drv電路之8個端子xyL<1：8>全部固定為故障線電位ζ。此點與SL drv電路區塊之存取有無無關。

進行SL drv電路區塊之選擇之選擇信號為blk，與其互補之選擇信號為/blk。若存取SL drv電路區塊，而選擇信號blk=「H」，則端子xyL<1：8>全部設定為存取線電位U<1>。對於非選擇之SL drv電路區塊，由於選擇信號/blk信號=「H」，因此端子xyL<1：8>全部設定為非存取線電位U<2>。

在8個端子xyL<1：8>中，為選擇與端子xyBL連接之1個，而使用位址信號A<1：2>及B<1：4>。該等位址信號A<1：2>及B<1：4>係與排列於MAT一側之所有SL drv電路區塊共通之信號。

8個端子xyL<1：8>以4個為單位分組，位址信號B<1：4>任一者成為「H」，藉此，從各組分別選擇1個合計2個端子xyL<n1>(n1=1~4)、xyL<n2>(n2=5~8)。然後，將所選擇之2個端子xyL<n1>及<n2>進而集中於1個的是位址信號A<1：2>。位址信號A<1：2>任一者成為「H」，從而選擇2個端子xyL<n1：n2>之任一者。藉此，進行將端子xyBL與8個端子xyL<1：8>之任1個連接之1對8之解碼。

進行SL drv電路區塊承擔之8條選擇線中是否存在短路故障之判定的判定信號為shrt。在FLA之初始步驟中，所有SL drv電路區塊成為非選擇，8個端子xyL<1：8>全部設定為非存取線電位U<2>。此時，根據判定信號shrt判定短路故障之有無。判定信號shrt係監視8個端子xyL<1：8>所共通之電源節點之電位之信號。選擇線或連接於該選擇線之記憶單元MC短路故障之情形時，與其連接之端子xyL<1：8>中流動過大電流。此時，因連接於構成SL drv電路區塊之各端子xyL<1：8>之開關電晶體M1之電阻而產生較大之電壓下降，但判定信號shrt係利用其而產生。

另，針對監視判定短路故障之有無之電路將在之後說明。

接著，針對SL drv電路區塊之佈局例進行說明。

圖16係顯示本實施形態之記憶區塊之SL drv電路區塊之佈局之 圖。該圖顯示拓撲連接之構成。

佈局SL drv電路區塊之情形時，對於自圖中右側之MATRIX垂直下降之8個選擇線、與SL drv電路區塊之8個端子xyL<1：8>之連接部位(圖中之大黑圓)之配置，如何縮小電晶體電路之寬度成為問題。

SL drv電路區塊在佈局上可大致分成電位設定部與解碼部。電位設定部中有存取線電位U<1>、非存取線電位<2>、及將故障線電位ζ分別互斥地設定於選擇線之部分，解碼部中有基於位址信號A<1：2>及B<1：4>從8個端子xyL<1：8>選擇1個，且將所選擇之端子xyL<n>(n=1~8)與端子xyBL連接之部分。

圖16之影線所示之構成係兼備電晶體之閘極與佈線之多晶矽。又，主要在圖中左右方向上延伸之黑線係最下層之佈線金屬層，以小黑圓表示其與擴散層之接觸。在圖中上下方向上延伸之塗白粗線係電源線與位址信號線，以塗白圓表示接觸。

接著，針對SL blk電路區塊進行說明。

前述SL drv電路區塊係控制選擇線之最小單位之電路。SL blk電路區塊係對SL drv電路區塊附加有自動檢測故障而進行冗餘之控制之故障檢測部者，係控制冗餘之最小單位之電路。

圖17係本實施形態之記憶區塊之SL blk電路區塊之電路圖。圖中之()內，係字元線WL之SL blk電路區塊所使用之值。

故障檢測部係從SL drv電路區塊接收判定信號shrt後，檢測判定信號shrt之位準而提高控制信號fail之電路。故障檢測部具有包含電流鏡型之差動放大電路U1與鎖存電路U2之故障檢測電路。

差動放大電路U1之參照電位係執行FLA之初始步驟時所需要。初始步驟時，位元線BL設定為非存取線電位U<2>=△，字元線WL設定為非存取線電位U<2>=Vset-△，且以使字元線WL之電位高於位元線BL之電位之方式設定。因此，將差動放大電路U1之參照電位在位 元線BL之SL blk電路區塊中設定為電位△，在字元線WL之SL blk電路區塊中設定為電位Vset-△。若選擇線或記憶單元MC中有短路故障，則判定信號shrt在位元線BL之SL blk電路區塊中高於電位△，在字元線WL之SL blk電路區塊中低於電位Vset-△。位元線BL之SL blk電路區塊與字元線WL之SL blk電路區塊藉由相同電路，根據以故障檢測部檢測出之判定信號shrt產生控制信號fail，因此，在位元線BL之SL blk電路區塊與字元線W1之SL blk電路區塊中改換差動放大電路U1之輸入。圖17之情形時，在字元線WL之SL blk電路區塊中，若選擇線或記憶單元MC中有短路故障，則使差動放大電路U1之輸出成為「L」。又，由於控制信號fail變成電位ζ~Vset-△，因此，首先，以字元線WL之SL blk電路區塊檢測判定信號shrt，若有短路故障則將字元線WL之電位從非存取線電位U<2>切換成故障線電位ζ，接著，使該字元線WL之SL blk電路區塊之電位切換對位元線BL之SL blk電路區塊不可見，在此基礎上，以位元線BL之SL blk電路區塊檢測判定信號shrt，將與短路故障有關之位元線BL之電位切換成故障線電位ζ。若使利用字元線WL之SL blk電路區塊與位元線BL之SL blk電路區塊進行之判定信號shrt之檢測之順序相反之情形時，切換位元線BL之電位，則可見短路故障之位元線BL之電位與字元線WL之非存取線電位U<2>相同程度，故短路故障之檢測較困難。

圖18係本實施形態之記憶區塊之SL blk電路區塊之故障檢測部之時序圖。

使故障檢測部之差動放大電路U1動作者係控制信號ssp，該控制信號ssp=「L」期間，從差動放大電路U1輸出相當於「H」之高電壓。該電壓發揮下段之鎖存電路U2之初始設定之作用。因此，控制信號ssp為「L」期間，使設於差動放大電路U1及鎖存電路U2間之傳送電晶體M1之控制信號tx為「H」而進行鎖存電路U2之初始化，其 後，使控制信號tx再次為「L」。控制信號ssp成「H」，表示差動放大電路U1之故障狀態之申請確定時，為打開傳送電晶體M1而給與「H」脈衝作為控制信號tx，於鎖存電路U2保持故障狀態。其變成控制信號fail及/fail。如圖18所示，首先，在字元線WL之SL blk電路區塊之鎖存電路U2上鎖存故障狀態，其後，在位元線BL之SL blk電路區塊之鎖存電路U2上鎖存故障狀態。

另，已選擇SL blk電路區塊時，SL blk電路區塊與備用選擇線對應，產生用以對具備與SL blk電路區塊相同構成之SSL blk電路區塊通知故障有無之錯誤信號/X。錯誤信號/X之信號線預先預充電成「H」，且基於取得SL blk電路區塊之選擇信號blk與通知故障有無之控制信號fail之AND之值放電，使錯誤信號/X為「L」而通知故障之存在。

又，SL blk電路區塊之端子xyBL經由以控制信號/fail控制之傳送電晶體M2及以選擇信號blk控制之傳送電晶體M3而與資料線xyB連接。

接著，針對SL group電路區塊進行說明。SL group電路區塊係以8個SL blk電路區塊構成之電路。

圖19係本實施形態之記憶區塊之SL group電路區塊之電路圖。

自8個SL blk電路區塊而出之資料線xyB全部共通連接。且，若所選擇之SL blk電路區塊中有故障，則將該資料線xyB保持原狀向外部提取。另一方面，所選擇之SL blk電路區塊中有故障之情形時，對應之SL blk電路區塊之錯誤信號/X<1：8>之任1個變成「L」，與對應於該SL group電路區塊之備用選擇線連接，根據來自具備與SL group電路區塊相同構成之SSL group電路區塊之錯誤信號X，SSL group電路區塊之資料線xySB與該SL group電路區塊之資料線xyB相連。

接著，針對以上說明中言及之SSL blk電路區塊進行說明。

圖20係本實施形態之記憶區塊之SSL blk電路區塊之電路圖。

SSL blk電路區塊除錯誤信號/X部分外，與SL blk電路區塊為相同構成。即，SSL blk電路區塊中亦進行短路故障檢測及SL blk電路區塊之停用，消除FLA之短路故障之影響。但，若對應於SSL blk電路區塊之備用記憶單元區域中有故障，則無法作為冗餘使用。

SSL blk電路區塊無故障之情形時，若SL blk電路區塊之選擇信號blk上升，則始終將資料輸出於共通之資料線xySB。另一方面，有故障之情形時，無需連至外部之資料線xySB。通知故障之錯誤信號/X之初始設定係以該SSL blk電路區塊進行。規定存取週期之開始之控制信號acc上升時，向錯誤信號/X之信號線之預充電停止，若在其他SL blk電路區塊中有故障，則進行用以將錯誤信號/X之信號線放電之準備。

控制信號acc表示從FLA之備用步驟經過現用步驟而傳送資料之解碼期間。

接著，針對SSL group電路區塊進行說明。

圖21係本實施形態之記憶區塊之SSL group電路區塊之電路圖。

與SL group電路區塊相同，SSL group電路區塊亦由8個SSL blk電路區塊構成。來自8個SSL blk電路區塊之資料線xySB<n>(n=1~8)共通化而成為資料線xySB。

在該SSL group電路區塊中，產生是否利用冗餘之錯誤信號X及與該錯誤信號X反向邏輯之正常信號OK。包含SSL group電路區塊，取得構成各SL group電路區塊之SL blk電路區塊之共通之8個錯誤信號/X<1：8>之選擇線之NAND，而產生錯誤信號X及正常信號OK。

接著，針對備用單元進行說明。該備用單元如前述，係具備1個SSL group作為冗餘之SL group之總和。位元線備用單元subl與字元線備用單元suwl中構成不同。此處，針對該等位元線備用單元subl與字 元線備用單元suwl之構成詳述。

圖22係本實施形態之記憶區塊之位元線備用單元subl之電路圖。

位元線備用單元subl係以36個SL group電路區塊、與針對36個SL group電路區塊準備1個之SSL group電路區塊之合計37個構成。36個SL group電路區塊分成排列於第奇數號之18個SL group電路區塊(以下，稱作「奇數SL group電路區塊」)、與排列於第偶數號之18個SL group電路區塊(以下，稱作「偶數SL group電路區塊」)。然後，有18條之區域匯流排<1：18>分別與奇數SL group電路區塊與偶數SL group電路區塊共通地連接。關於選擇奇數SL group電路區塊，或選擇偶數SL group電路區塊，係根據選擇信號su_oSEL及su_eSEL決定。自SSL group電路區塊而出之資料線xySB與36個SL group電路區塊全體連接。

於記憶區塊中，MAT之左右側配置有上述構成之位元線備用單元subl。於1個MAT中記憶36位元大小之資料。又，集合從MAT之左右側延伸之位元線BL，將64×2條位元線BL藉由SL group電路區塊歸總。即，位元線備用單元subl係由64×2×36=4608條位元線BL與128條備用位元線BL構成。藉由1個位元線備用單元subl，可進行經由配置於MAT左右側之合計36條區域匯流排之36位元之並列同時存取。另，在本實施形態中，使鄰接於存取位元線BL之位元線BL一定成為非存取位元線BL，為消除由耦合產生之對FLA之影響，位元線備用單元subl之選擇係以在MAT之對向之左右側不同之方式進行。

圖23係本實施形態之記憶區塊之字元線備用單元suwl之電路圖。

字元線側備用單元suwl係以16個SL group電路區塊、與針對16個SL group電路區塊準備1個之SL group電路區塊之合計17個構成。16個SL group電路區塊分成8個奇數SL group電路區塊與8個偶數SL group電路區塊。然後，有8條之選擇信號BLG<1：8>之信號線分別與奇數SL group電路區塊及偶數SL group電路區塊共通地連接。然後，藉由選擇信號BLG，選擇與1個選擇信號BLG之信號線共通地連接之8組SL group電路區塊中任1組。又，關於選擇奇數SL group電路區塊，或選擇偶數SL group電路區塊，係根據選擇信號su_oSEL及su_eSEL決定。

於記憶區塊中，MAT上下側配置有上述構成之字元線備用單元suwl。字元線備用單元suwl係由2048(=64×2×16)條字元線WL與128條備用字元線WL構成，且從MAT選擇1條字元線WL。選擇1個字元線備用單元suwl時，例如，取得分別包含4個信號之位址信號/A<0：3>、/B<0：3>、/C<0：3>各者之NAND而解碼，選擇配置於MAT之上側或下側之64個字元線備用單元suwl中之1個。再者，僅選擇MAT之上側及下側之任一者，為從MAT對1條字元線WL存取，而將該字元線WL與電源電位V連接。

接著，針對相對於MAT之位元線備用單元subl之連接構成進行說明。

圖24係顯示位元線備用單元subl相對於本實施形態之記憶區塊之MAT之連接構成之圖。

8個位元線備用單元subl之總和即位元線SET，以8個為單位分別排列於MAT之左右側。從排列於一側之各位元線備用單元subl，經由72條區域匯流排<1：72>傳送72位元大小之資料。72條區域匯流排<1：72>分別在MAT之上側及下側之4個位元線備用單元subl共通地使用。為從位元線SET伸出18條資料線xyB，而在各位元線SET中選擇4個位元線備用單元subl。在圖24所示之例中，以上側4個位元線備用單元subl與下側4個位元線備用單元subl歸總位元線SET內，關於上側將「_h」，關於下側將「_l」標註於選擇信號su_eSEL加以區別。又，關於選擇位元線SET內之上側及下側之何者，以附點表示所選擇者。再者，位元線備用單元subl內，分成奇數SL group之總和與偶數SL group之總和，藉由選擇任一者之總和，而選擇屬於該總和之18個SL group。在圖24中，選擇奇數SL group之總和之情形時，對位元線備用單元subl之上半部分施加斜線，選擇偶數SL group之總和之情形時，對位元線備用單元subl之下半部分施加斜線。圖24所示之例，係選擇奇數SL group之總和之情形。圖24係針對MAT左側選擇選擇信號su_oSEL_h，針對MAT右側選擇選擇信號su_oSEL_l之例。使用FLA之情形中，為在各MAT內儘可能均等地進行位元線BL之存取，使MAT內之電位波動平滑化，而在MAT左右側使奇數SL group與偶數SL group之選擇相同，在此基礎上，決定在位元線SET內之位元線備用單元subl中選擇上側4個或選擇下側4個。

從MAT自左上側及左下側以及右上側及右下側分別伸出72條資料線xyB，藉此，並列傳送合計288(=72×4=144×2)位元。即，在圖24所示之例中，由於144位元之資料構成可進行2位元錯誤訂正之BCH編碼，因此可於每144位元以2位元為單位，實現可隨機訂正之288位元之並列之資料傳送。

不限於上述構成，由於進一步存取之高速化或錯誤訂正之位元數增加等，即使改變記憶單元之選擇方法或可並列傳送之資料尺寸之情形時，仍可以與圖24所示之構成相同之思考方法對應。

接著，針對字元線備用單元suwl相對MAT之連接構成進行說明。

圖25係顯示相對於本實施形態之記憶區塊之MAT之字元線備用單元suwl之連接構成之圖。

字元線備用單元suwl係以16個SL group電路區塊構成，該等16個SL group電路區塊分成8個奇數SL group電路區塊之總和、與偶數SL group電路區塊之總和。選擇哪個SL group電路區塊之總和，係根據選擇信號su_oSEL及su_eSEL決定。該等選擇信號su_oSEL及su_eSEL係共通地供給於16個SL group電路區塊。再者，選擇哪個SL group電路 區塊之對，係根據8個選擇信號BLG<1：8>決定。該選擇信號BLG<1：8>係共通地供給於各字元線備用單元suwl。

於MAT之上下側分別配置有8個字元線SET。從MAT上下側之字元線SET中選擇1個字元線備用單元suwl。即，從64(=8×8)個字元線備用單元suwl選擇1個。所選擇之字元線SET僅來自一側，圖25之情形時，選擇位於上側之字元線備用單元suwl之1個，對其標註點。64個字元線備用單元suwl之選擇係由分別包含4個信號之3個位址信號/A<0：3>、/B<0：3>、及/C<0：3>決定。藉由該位址信號/A~/C，從MAT選擇1條字元線WL。

至此為止，已說明MAT及其周邊電路之構成，接著，說明將積層MAT而成之MATRIX作為TILE，且由該TILE構成晶片之情形之具體例。

此處說明之記憶區塊係實現與2010年代之NAND快閃記憶體同等或其以上之資料傳送之頻帶寬度者。即，藉由與NAND快閃記憶體同等之16MByte/s之資料傳送速率實現存取動作者。又，該記憶區塊具有具備1TBit之記憶容量之三維結構之單元陣列。再者，MAT之存取週期為8 μs，可對程式與ECC之計算處理分配充分之時間。

圖26係說明本實施形態之記憶區塊之TILE之配置之圖。該TILE每1個具備0.25 TByte之記憶容量。

從1個TILE並列傳送256位元即32位元組之資料。由於其可以每8 μs進行，因此資料之傳送速率為4 MByte/s。考慮到該每1個TILE之傳送速率，為達成所需要之性能而如圖26般排列4個TILE，且若在該等4個TILE上大致並列存取，則可實現每1個TILE之傳送速率之4倍即16MByte/s之傳送速率。由於每個TILE之存取大致獨立，因此可藉由記憶體交錯對4個TILE同時並行地進行32位元組單位之資料存取。因此，有新資料之情形時，最初之存取時間tAC為8 μs。

再者，增大頻帶寬度之情形，例如為32 MByte/s之情形時，使晶片內之匯流排寬度從144×2位元成為144×4位元，ECC系統亦成倍。此時，進行每一TILE 64位元組之並列資料傳送處理。

另，使用20nm間距之交叉點型單元陣列之情形時，記憶區塊之晶片尺寸係圖26所示之4個TILE之構成，為140 mm²左右。

記憶區塊之晶片尺寸可變大之情形時，作為實用範圍使每1個MAT之選擇線之數量成為一半左右，亦可以16個TILE構成記憶區塊。增加TILE之數量至其以上之情形時，根據記憶單元MC之佔有率等之點，不能充分利用本實施形態之記憶單元之特徵。

前述MATRIX之情形時，可由ECC改善各個晶片之記憶單元特性。又，可將初期故障之記憶單元MC等在以選擇線之電位設定停用之基礎上，冗餘替換成設於各MATRIX之正常備用記憶單元區域之備用記憶單元MC等。

至此為止，已說明本實施形態之記憶區塊，接著，針對使用該記憶區塊之P(peta)位元規模之記憶體系統之構成之例進行說明。

圖27係說明本實施形態之記憶體系統之構成例之圖。

該記憶體系統具備以複數個記憶區塊構成之複數個記憶模組。各記憶區塊具備配置於圖中上下左右之4個TILE<1：4>。TILE成為作為存取控制之最小單位可獨立於其他區域發揮功能之晶片內之記憶單元之區域分類。又，記憶區塊除圖1所示之構成外，具備控制MATRIX之存取動作及該MATRIX之冗餘之MATRIX及冗餘控制電路、暫時保持MATRIX之資料之資料暫存器、檢測及訂正MATRIX之資料之錯誤之ECC系統、以及控制MATRIX之資料之輸入輸出及MATRIX之存取所需要之命令之I/O及命令控制電路。

記憶體系統從CPU直接或經由控制電路進行與資料/命令匯流排之各種信號或資料之互換。包含複數個記憶區塊之記憶模組變成與該 資料/命令匯流排相連之單位。以各個記憶區塊進行配合記憶單元之特性之ECC或冗餘之控制。又，記憶模組即使從系統切斷進行保管，仍可非揮發地保持資料。藉此，記憶體系統可交換記憶模組，對新記憶模組進行存取。

以上，根據本實施形態，因使用FLA而可減少消耗電力。又，由於各記憶區塊係以交叉點型MAT構成，因此可使製造程序簡化。再者，可藉由備用記憶單元區域之冗餘替換而提供資料之保持特性較佳之記憶體系統。

[第2實施形態]

在第2實施形態中，針對對於第1實施形態，使MAT之周邊電路及向記憶單元MC之存取動作變化之例進行說明。以下，主要針對與第1實施形態不同之處進行說明。

首先，針對第2實施形態之記憶區塊之SL drv電路區塊之佈局進行說明。

由於選擇線之佈局間距為最小設計尺寸，因此使用交叉點型MAT之情形時，驅動選擇線之電晶體之佈局受到非常嚴格之限制。因此，如下例之SL drv電路區塊之佈局較有效。

圖28係顯示本實施形態之記憶區塊之SL drv電路區塊之佈局之圖。圖28之表現係依據圖16。

在SL drv電路區塊內，可通過10條相對MAT上之16條選擇線在相同方向上延伸之佈線。又，藉由使電晶體之閘極與選擇線正交形成而確保需要之電晶體之數量。若需要之電晶體之數量增加則SL drv電路區塊之配置區域增大，但藉由使電晶體之閘極與選擇線正交，而與MAT之邊平行地延伸，從而在佈局上不會無法確保需要之電晶體。

簡化選擇線區塊內驅動器之構成上最重要之點係減小SL drv電路區塊內配設於選擇線之延伸方向之信號線之數量之最大值，圖28所示 之例之情形為10條。以下，針對用以達成該信號線數之MAT之周邊電路及向記憶單元MC之存取動作進行說明。

接著，針對SL drv電路區塊之電路構成進行說明。

圖29係構成本實施形態之記憶區塊之選擇線區塊內驅動器之SL drv電路區塊之電路圖。

為簡化選擇線區塊內驅動器之構成，儘可能減少SL drv電路區塊之電位設定之選擇。在交叉點型記憶單元MC中，作為短路故障對策，需要供給於成對之選擇線之故障線電位ζ，再者，需要用以形成浮動狀態之設定電位。形成浮動狀態之設定電位於進行存取之情形時，與存取線電位U<1>不同，於非存取之情形時與非存取線電位U<2>不同，設法使其在SL drv電路區塊內成為一種電位設定。作為電位需要存取線電位U<1>及非存取線電位U<2>2種之理由係藉由鄰接之選擇線間之耦合，即使鄰接於作為存取對象之選擇線之非存取選擇線變動，非存取之記憶單元MC仍轉變狀態，以免產生干擾。

但，複數個選擇線係交替從MAT之對向側驅動，因此鄰接於存取選擇線之非存取選擇線可以位於對向於存取側之對向的對向側之驅動器區塊設定電位。在本實施形態中，利用該狀況進行選擇線之電位設定。

首先，僅從位於MAT之一側之驅動器區塊進行存取，且從位於對向側之驅動器區塊進行非存取。FLA之情形時，非存取時之電位設定只要為非存取線電位U<2>即可。將來自位於該對向側之選擇線區塊之設定電位利用於鄰接之選擇線之屏蔽。此時，利用位於存取側之驅動器區塊進行之選擇線之電位設定有以下2個方法。

第1方法係於MAT之每一側固定利用FLA形成之設定電位之方法。即，備用步驟時將位於存取側之驅動器區塊所驅動之選擇線之電位設定為存取線電位U<1>，將位於對向側之驅動器區塊所驅動之選 擇線之電位設定為非存取線電位U<2>。然後，進入現用步驟後，位於存取側之驅動器區塊中，僅驅動進行存取之選擇線之選擇線區塊內驅動器接通，另一方面關閉其他選擇線區塊內驅動器而使非存取選擇線成為存取線電位U<1>之浮動狀態。又，位於對向側之驅動器區塊使選擇線之電位暫時維持在非存取線電位U<2>，藉此使固定電位之屏蔽暫時有效，其後，使選擇線之電位成為浮動狀態而抑制非存取記憶單元MC之干擾。第1方法之情形時，現用步驟時，由於非存取線電位U<2>暫時成為固定電位，因此在存取選擇線與非存取線電位U<2>間瞬間流動貫通電流，但記憶單元MC之干擾之抑制效果較大。

第2方法係使利用位於存取側之驅動器區塊進行之選擇線之電位設定為2階段之方法。即，在備用步驟時將位於存取側之驅動器區塊所驅動之所有選擇線設定為非存取線電位U<2>，將位於對向側之驅動器區塊所驅動之所有選擇線設定為非存取線電位U<2>。在此基礎上，在MAT之存取側，在備用步驟之後半，保持僅根據選擇信號blk驅動存取選擇線之選擇線區塊內驅動器接通，關閉其他選擇線區塊內驅動器而將非存取選擇線設定為存取線電位U<1>。此時，從位於對向側之驅動器區塊驅動之所有選擇線設定為非存取線電位U<2>，因此作為鄰接之選擇線之屏蔽發揮作用。其結果，存取選擇線之存取線電位U<1>之設定時不會產生干擾。其後，進入現用步驟後，包含MAT之存取側及對向側，將驅動設定為非存取線電位U<2>之非存取選擇線之選擇線區塊內驅動器關閉，而使非存取選擇線成為浮動狀態，在此基礎上，對存取選擇線給與存取線電位U<1>。該方法之情形時，雖在現用步驟中於浮動電位上產生干擾，但其影響並非在非存取記憶單元MC中產生錯誤轉變之程度。基於該點，第2方法可以說係最大限度地利用FLA之特徵之方法。

若不施加近10 V之電壓則記憶單元MC之狀態不轉變之情形時， SL drv電路區塊之傳送電晶體之可靠性成為問題。因此，接著，針對使用一方面維持可靠性並耐高電壓之傳送電晶體之SL drv電路區塊進行說明。

圖30係構成本實施形態之記憶區塊之選擇線區塊內驅動器之SL drv電路區塊之電路圖。

如以圖中之一點鏈線所包圍之圖表示圖中之粗線所示之傳送電晶體M1般，對汲極側施加高電壓且對閘極施加電晶體之關閉電壓之情形時，不施加最大電壓，因此以2個縱行連接2個傳送電晶體M2及M3，使靠近高電壓側之傳送電晶體M2之閘極電壓X'以容許耐壓之程度提高至例如浮動位準+Vth左右，使源極側之傳送電晶體M3之閘極電位接近低於其之接地電位Vss而關閉電流匯流排。藉此，利用電晶體之臨限值電壓Vth減輕以縱行連接之電晶體M2及M3各自之電壓負擔。此時，佈局所需要之面積增大，閘極電位X及X'之設定較複雜，但即使為記憶單元MC之狀態轉變時需要高電壓之情形，仍可實現SL drv電路區塊之可靠性較高之動作。

接著，針對僅從MAT之一側進行存取之情形之電位設定順序進行說明。此處作為一例，針對使記憶單元MC成為設置狀態之情形進行說明。

圖31~圖34係顯示本實施形態之記憶區塊之FLA之單元陣列的偏壓狀態之圖。在圖31~圖34中，×所示之記憶單元MCd係短路故障記憶單元。又，()內係各選擇線之設定電位。根據短路故障之有無而設定於各選擇線之電位不同之情形時，以「(無短路故障之情形之設定電位)/(有短路故障之情形之設定電位)」標記。

首先，在圖31所示之保持步驟中，使所有選擇線以接近接地電位Vss之電位Vs成為浮動狀態。此時，施加於記憶單元MC之偏壓大致為零，記憶單元MC之狀態係按照記憶單元MC自身具備之保持特性保 持。

接著，為開始向MAT之存取，而根據初始步驟對所有選擇線同時進行電位設定。即，如圖32所示，於位元線BL設定記憶單元MC之死區電壓程度之電位△，於字元線WL設定電位Vset-△。藉此，對所有記憶單元MC施加Vset-2△之逆向偏壓。

在該初始步驟中，對MAT進行2個作業。第1作業使所有設置狀態之記憶單元MC成為弱重置狀態而高電阻化。藉此，MAT內低電阻狀態之記憶單元C消失。第2作業與短路故障記憶單元MCd之檢測分離。短路故障記憶單元MCd藉由初始步驟時施加之逆向偏壓，而使相當之電流從字元線WL流動於位元線BL。根據由連接於短路故障記憶單元MCd之選擇線中流動之電流所致之電壓下降檢測出短路故障，將檢測出之短路故障之選擇線設定為故障線電位ζ(大致為Vset-△)。此時，不對短路故障記憶單元MCd上施加偏壓，因此電流不流動。在本實施形態之FLA中，至該初始步驟為止完成短路故障記憶單元MCd之處理，接著向備用步驟轉變。

接著，在備用步驟中，雖利用使用圖29說明之第1或第2方法，但任一方法最終都成為圖33所示之MAT之偏壓狀態。

上述第1方法係藉由將驅動選擇線之驅動器配置於MAT之哪側而使設定電位固定之方法。從位於MAT之存取側之驅動器驅動之選擇線設定為電位Vset/2。另一方面，針對從位於MAT之對向側之驅動器驅動之選擇線，將位元線BL設定為電位△，將字元線WL設定為電位Vset-△。有短路故障之情形時，將從與連接於短路故障記憶單元MCd之選擇線相同側驅動之選擇線設定為故障線電位ζ。

上述第2方法係藉由位於MAT之對向側之驅動器區塊將位元線BL、字元線WL分別設定為一定之電位△、Vset-△，另一方面藉由位於MAT之存取側之驅動器區塊，對分成後述之前段及後段2階段之選 擇線進行電位設定之方法。在前段，不論位於存取側之驅動器區塊、位於對向側之驅動器區塊，都將位元線BL設定為電位△，將字元線WL設定為電位Vset-△。在後段，存取側之驅動器區塊對選擇線設定新電位即電位Vset/2，位於對向側之驅動器區塊使選擇線成為浮動狀態。此時，成為浮動狀態之選擇線之電位，由於鄰接於該選擇線之選擇線藉由位於存取側之驅動器區塊設定為固定電位Vset/2，因此藉由其屏蔽效果而不會干擾。

最後，在現用步驟中，經過以下說明之2個過程中任一過程，形成圖34所示之單元陣列之偏壓狀態。

在第1過程中，使存取位元線BL成為設置電位Vset，使存取字元線WL成為接地電位Vss，使其他選擇線成為浮動狀態。但，此時，藉由位於MAT之對向側之選擇線區塊內驅動器，以稍許時間將選擇線保持於固定電位後，使電容耦合之屏蔽效果發揮作用，而消除藉由位於存取側之驅動器區塊成為浮動狀態之選擇線之電位變動。

在第2過程中，使存取位元線BL成為設置電位Vset，使存取字元線WL成為接地電位Vss，使其他選擇線成為浮動狀態。此時因存取選擇線之電位變動，鄰接於存取選擇線之選擇線會受干擾，但該鄰接之選擇線因設定為無干擾影響之電位而不成問題。

在已經過上述第1或第2過程之現用步驟中，最終如圖34所示，浮動狀態之位元線BL之電位穩定至稍低於電位△之電位(△-εb)，浮動狀態之字元線WL之電位穩定至稍高於電位Vset-△之電位(Vset-△+εw)。

若使用FLA，則可使穩定之固定電位間之貫通電流消失，因此可增大MAT。可認為：現用步驟之上述第1過程係將減少干擾之部分之電荷看作消耗電流之過程，上述第2過程係在無害範圍內容許干擾且進而減少消耗電流之過程。

接著，針對FLA之現用步驟轉變時之選擇線之電位變化，以一些實例分別進行說明。

圖35~圖40係顯示本實施形態之記憶區塊之FLA之現用步驟轉變時之選擇線之電位變化之圖。在各圖中，粗實線係備用步驟完成時之各選擇線之電位。施有斜線之粗線係表示作為參考之電位者，係有短路故障記憶單元MCd之情形之固定電位。細實線係現用步驟時供給於存取選擇線之存取線電位。塗白粗線係成為浮動狀態後之選擇線之電位。又，在各圖中，以虛線框包圍現用步驟時之存取線電位U<1>、V<1>、非存取線電位U<2>、V<2>而顯示。

第1實例係在現用步驟中利用上述第1過程，而使記憶單元MC成為設置狀態之實例。位於該實例之MAT之存取側之驅動器區塊所驅動之存取位元線BL及非存取位元線之電位變化係圖35左圖，位於對向側之驅動器區塊所驅動之非存取位元線BL之電位變化係圖35右圖，位於存取側之驅動器區塊所驅動之存取字元線WL及非存取字元線WL之電位變化係圖36左圖，位於非存取側之驅動器區塊所驅動之非存取字元線WL之電位變化係圖36右圖。

此時，在現用步驟初期，將位於MAT之對向側之驅動器區塊所驅動之選擇線以瞬間設定為固定電位，故該等選擇線作為電容耦合之屏蔽發揮功能。因此，浮動狀態之選擇線之電位變動可大體忽視。但，藉由如此般抑制浮動狀態之選擇線之電位變動，作為副作用，變動部分之電荷作為貫通電流加入消耗電流，且自存取選擇線可見鄰接之非存取選擇線之電容，因此存取選擇線之變化較遲，從而會導致存取速度稍微變慢。

存取選擇線與非存取選擇線間，在現用步驟開始後，瞬間產生最大Vset/2之電位差，但非存取選擇線變成浮動狀態時，該電位差立即消除，非存取選擇線最終穩定至以死區電壓△等所規定之電位。

第2實例係利用現用步驟之上述第1過程，而使記憶單元MC成為重置狀態之實例。位於該實例之MAT之存取側之驅動器區塊所驅動之存取位元線BL及非存取位元線之電位變化係圖37之左圖，位於對向側之驅動器區塊所驅動之非存取位元線BL之電位變化係圖37右圖，位於存取側之驅動器區塊所驅動之存取字元線WL及非存取字元線WL之電位變化係圖38左圖，位於對向側之驅動器區塊所驅動之非存取字元線WL之電位變化係圖38右圖。

為使存取記憶單元MC成為重置狀態，需要對存取記憶單元MC施加與設置電位Vset相當之逆向偏壓。

使記憶單元MC重置動作之情形時，初始步驟之前之順序與致使設置動作之情形相同，但存取選擇線之電位變化之方向與致使設置動作之情形反轉。因此，使記憶單元重置動作之情形時，向備用步驟之各選擇線之設定電位改變。即，備用步驟時，使位於MAT之存取側之驅動器區塊所驅動之位元線BL成為電位△，使位於對向側之驅動器區塊所驅動之位元線BL成為電位Vset/2。又，將位於存取側之驅動器區塊所驅動之字元線WL設定為電位Vset-△，將位於對向側之驅動器區塊所驅動之字元線WL設定為電位Vset/2。

在現用步驟中，對記憶單元MC實際進行存取時，將存取位元線BL設定為接地電位Vss，將存取字元線WL設定為設置電位Vset，使其他非存取選擇線成為浮動狀態。但，現用步驟開始後立即將位於對向側之驅動器區塊所驅動之選擇線固定維持在電位Vset/2，因此，藉由該等選擇線之屏蔽效果，浮動狀態之選擇線之電位變動幾乎不表現，從而可忽視其大小。

但，藉由如此般抑制浮動狀態之選擇線之電位變動，作為副作用，變動部分之電荷作為貫通電流加入消耗電流，且自存取選擇線可見鄰接之非存取選擇線之電容，因此，存取選擇線之變化較慢而回導 致存取速度稍微變慢。

於存取選擇線與非存取選擇線之間，開始現用步驟後，瞬間產生最大Vset-△之電位差，但非存取選擇線成為浮動狀態後，立即穩定為最終之偏壓狀態。

第3實例係利用現用步驟之上述第2過程，而使記憶單元MC成為設置狀態之實例。位於該實例之MAT之存取側之驅動區塊所驅動之存取位元線BL及非存取位元線之電位變化係圖39左圖，位於對向側之驅動器區塊所驅動之非存取位元線BL之電位變化係圖39右圖，位於存取側之驅動器區塊所驅動之存取字元線WL及非存取字元線WL之電位變化係圖39左圖，位於對向側之驅動器區塊所驅動之非存取字元線WL之電位變化係圖39右圖。

在利用現用步驟之第2過程之情形時，針對位於存取側之驅動器區塊所驅動之選擇線，將備用步驟分成前半與後半而進行形成浮動狀態時之電位設定。在備用步驟之後半，將存取選擇線設定為存取初期之電位，使其他非存取選擇線成為浮動狀態。位於對向側之驅動器區塊所驅動之選擇線維持電位設定。由於位於對向側之驅動器區塊所驅動之選擇線設定為固定電位，因此該等選擇線作為電容耦合之屏蔽發揮功能。因此，浮動狀態之選擇線之電位變動幾乎不表現，從而可忽視其大小。

在現用步驟中，存取選擇線以外之所有選擇線立即成為浮動狀態，未設定為固定電位。因此，可極力抑制由貫通所致之消耗電力。但，由於鄰接於存取選擇線之非存取選擇線為浮動狀態，因此會導致瞬間產生某程度之干擾。由該干擾，而於記憶單元MC產生最大Vset/2+△之電位差。但，該電位差立即消除，非存取選擇線最終穩定至死區電壓△等所決定之電位。

第4實例係利用現用步驟之上述第2過程，而使記憶單元MC成為 重置狀態之實例。位於該實例之MAT之存取側之驅動器區塊所驅動之存取位元線BL及非存取位元線之電位變化係圖41左圖，位於對向側之驅動器區塊所驅動之非存取位元線BL之電位變化係圖41右圖，位於存取側之驅動器區塊所驅動之存取字元線WL及非存取字元線WL之電位變化係圖42左圖，位於對向側之驅動器區塊所驅動之非存取字元線WL之電位變化係圖42右圖。

使記憶單元MC重置動作之情形時，初始步驟之前之順序與致使設置動作之情形相同，但存取選擇線之電位變化之方向與致使設置動作之情形反轉。因此，使記憶單元MC重置動作之情形時，向備用步驟之各選擇線之設定電位改變。

利用現用步驟之第2過程之情形時，針對位於存取側之驅動器區塊所驅動之選擇線，將備用步驟分成前半與後半，進行形成浮動狀態時之電位設定。在備用步驟之後半，僅存取選擇線維持設定電位，將其他非存取選擇線設定為浮動狀態。

即，關於位元線BL，在備用步驟之前半，將位於存取側之驅動器區塊所驅動之位元線BL設定為電位Vset/2，位於對向側之驅動器區塊所驅動之非存取位元線BL亦設定為電位Vset/2。在備用步驟之後半，將位於存取側之驅動器區塊所驅動之存取位元線設定為電位△，使其他非存取位元線BL成為浮動狀態。位於對向側之驅動器區塊所驅動之位元線BL維持在電位Vset/2。因此，在備用步驟之後半，根據設定於位於對向側之驅動器區塊所驅動之位元線BL之固定電位具備之屏蔽效果，浮動狀態之位元線BL之電位變動幾乎不表現，從而可忽視其大小。

又，關於字元線WL，在備用步驟之前半，將位於存取側之驅動器區塊所驅動之字元線WL設定為電位Vset/2，位於對向側之驅動器區塊所驅動之非存取字元線WL亦設定為電位Vset/2。在備用步驟之 後半，將位於存取側之驅動器區塊所驅動之存取字元線WL設定為電位Vset-△，使其他非存取字元線WL成為浮動狀態。位於對向側之驅動器區塊所驅動之字元線WL維持在電位Vset/2。因此，在備用步驟之後半，根據設定於位於對向側之驅動器區塊所驅動之字元線WL之固定電位具備之屏蔽效果，浮動狀態之字元線WL之電位變動幾乎不表現，從而可忽視其大小。

在現用步驟中，於記憶單元MC實際進行存取時，將存取位元線BL設定為接地電位Vss，將存取字元線WL設定為設置電位Vset，使其他非存取選擇線成為浮動狀態。在現用步驟中，存取選擇線以外之所有選擇線立即成為浮動狀態，未設定為固定電位。因此，可極力抑制由貫通所致之消耗電力。但，由於鄰接於存取選擇線之非存取選擇線為浮動狀態，因此會導致瞬間產生某程度之干擾。由該干擾，而在記憶單元MC上，雖為逆向偏壓，但產生最大Vset/2+△之電位差。但，該電位差立即消除，非存取選擇線最終穩定至死區電壓△等所決定之電位。

以下，針對具備使用以上說明之FLA之存取方法構成之大規模MAT之記憶區塊進行說明。

圖43係顯示同記憶區塊之MATRIX及其周邊電路之構成之圖。圖中之顯示之意思與圖14相同。

此處說明之MAT具備超過32 GBit之電容。位元線BL有296K條，其中8K條為備用位元線且構成冗餘。字元線WL有136K條，其中8K條為備用字元線且構成冗餘。對於備用記憶單元區域之構成將後述。

本實施形態之記憶區塊之特徵為僅從MAT之一側存取選擇線。在圖43所示之例中，位元線BL之存取係從位於MAT左側之驅動器區塊進行，字元線WL之存取係從位於MAT上側之驅動器區塊進行。

若以使用可實現2位元訂正之BCH ECC(144位元)為前提，則位元 線備用單元subl係以36個SL group與1個SSL group合計37(=36+1)個構成。另一方面，字元線備用單元suwl係以16個SL group與1個SSL group合計17(=16+1)個構成。

1個MAT係使位元線SET在列方向上排列8個，且使字元線SET在行方向上排列8個而構成。即，列方向上包含(36+1)×8×8個SL group及SSL group、296K條(包含備用記憶單元區域之8K條)位元線BL。又，行方向上包含(16+1)×8×8個SL group及SSL group、136K條(包含備用記憶單元區域之8K條)字元線WL。即，於1個MAT中，可記憶32 GBit之資料。此時，於包含8層MAT之MATRIX中，可記憶0.25 TBit之資料。

圖43所示之情形時，構成位元線BL之8個位元線SET係以4個為單位上下分開，從各MAT之一側之上下，分別將各144位元之資料經由匯流排傳送。因此，從1個MAT傳送合計288(=144×2)位元之資料。然後，該資料係以2個ECC系統進行處理而成為256位元=32位元組之資料。

關於字元線WL，如圖43所示，在各字元線SET中，從位於MAT一側之驅動器區塊僅選擇1個SL group，且僅對該選擇之SL group之1條字元線WL進行存取。

與各MAT相連之144位元之匯流排在MATRIX外側，以與其他MAT之匯流排重疊之形式配置。如前述般，MATRIX係積層有8個MAT之結構，因此匯流排係以8層配置。且，該等重疊之8個匯流排在MATRIX之角匯總成144位元之匯流排，而進入TILE下之感測放大器SA中。從感測放大器SA，從MAT上側及下側各144位元之匯流排向TILE外作為144×2位元之匯流排伸出。

若將該構成之MATRIX作為TILE配置複數個構成記憶區塊，則可製作TBit級之晶片。如圖43所示之例般，與各TILE互換256位元之資 料，可構成可實現128+16位元中2位元之錯誤訂正之記憶區塊。

接著，針對用以僅從MAT之一側進行存取電位之驅動之具體電路之例進行說明。

圖44係本實施形態之記憶區塊之SL blk電路區塊之電路圖。圖中之()內係字元線WL之SL blk電路區塊所使用之值。又，圖45係本實施形態之記憶區塊之SL blk電路區塊之故障檢測部之時序圖。

SL blk電路區塊係相對於SL drv電路區塊，包含含有電流鏡型差動放大電路U1與鎖存電路U2之獨立之故障檢測電路者，包含該故障檢測電路之總和成為故障檢測部。故障檢測電路係FLA之初始步驟所需。在該初始步驟中，檢測過大電流流動之選擇線。

由於短路故障之位元線BL及字元線WL都設定為故障線電位ζ，故對該等短路故障之位元線BL與字元線WL之電位設定順序較重要。即，藉由自故障線電位ζ與設定電位較近者之選擇線設定故障線電位ζ，而簡化故障檢測電路之構成。

故障線電位ζ可與初始步驟時之字元線WL之設定電位Vset-△成相同電位，因此從字元線WL側開始故障檢測，對字元線WL先進行故障線電位ζ之電位設定。來自故障檢測電路之控制信號fail及/fail直接個別控制SL drv電路區塊，因此控制信號fail及/fail之信號位準較重要。控制信號/fail=「H」且控制信號fail=「L」之狀態係SL drv電路區塊正常動作之狀態。因此，需要使該狀態預先成為控制信號/fail及fail之初始狀態。為形成控制信號/fail及fail之初始狀態，遮斷故障檢測電路之差動放大電路U1，使輸出為「H」，且將該輸出經由利用控制信號tx=「H」接通之傳送電晶體M1傳送至鎖存電路U2。控制信號/fail=「H」之狀態為鎖存電路U2之初始狀態。差動放大電路U1之遮斷係藉由使控制信號ssp=「L」而進行。

檢測出短路故障時，先將字元線WL設定為故障線電位ζ，其後將 關於相同短路故障之位元線BL設定為故障線電位ζ。圖45中顯示有此時之各控制信號之時序圖。另，以差動放大電路U1比較之電位在位元線BL之SL blk電路區塊與字元線WL之SL blk電路區塊上不同。即，在字元線WL之SL blk電路區塊中，根據初始步驟時之字元線WL之設定電位為Vset-△，有短路故障之情形時，將比該設定電位頗低電位之判定信號shrt從SL drv電路區塊輸出。因此，接近差動放大電路U1之鎖存電路U2者之輸入時輸入電位Vset-△，比較該電位Vset-△與判定信號shrt。在位元線BL之SL blk電路區塊中，根據初始步驟之位元線BL之設定電位為△，有短路故障之情形時，將比該設定電位頗高電位之判定信號shrt從SL drv電路區塊輸出。因此，遠離差動放大電路U1之鎖存電路U2者之輸入時輸入電位△，比較該電位△與判定信號shrt。

再者，以SL blk電路區塊檢測出短路故障之情形時，產生表示其之錯誤信號/X。錯誤信號X之信號線係預先預充電為「H」，基於取得SL blk電路區塊之選擇信號blk與控制信號fail之AND之值放電，使錯誤信號/X成為「L」而通知故障之存在。

接著，針對SL group電路區塊進行說明。SL group電路區塊係以8個SL blk電路區塊構成之電路。

圖46係本實施形態之記憶區塊之SL group電路區塊之電路圖。

在SL group電路區塊中，從該SL group電路區塊選擇與資料匯流排相連之1條選擇線。即，SL group電路區塊係從64條選擇線選擇1條選擇線之電路。

選擇SL blk電路區塊<i>(i=1~8)之信號係選擇信號blk<i>。又，自各SL blk電路區塊<i>對複數個SL group電路區塊共通地輸出之、通知短路故障之有無之信號係錯誤信號/X<i>。來自SL blk電路區塊之資料線xyB係共通地連接，從SL group電路區塊作為1條資料線xyB提取。 各SL blk電路區塊之資料線xyB可切換成從後述SSL group電路區塊而出之資料線xySB。該切換係錯誤信號x與正常信號OK。從SL group電路區塊而出之資料線xyB在以所選擇之SL blk電路區塊未檢測出短路故障之情形時為正常信號OK=「H」，與自SL blk電路區塊<i>而出之資料線xyB任一者相連。另一方面，檢測出短路故障之情形時為錯誤信號X=「H」，與自SSL group電路區塊而出之資料線xySB相連。對於錯誤信號X或正常信號OK之產生將後述。該SL group電路區塊在位元線BL側、字元線WL側都為相同構成。

接著，針對SSL blk電路區塊進行說明。

圖47係本實施形態之記憶區塊之SSL blk電路區塊之電路圖。

SSL blk電路區塊除錯誤信號/X部分外，與SL blk電路區塊為相同構成。即，該錯誤信號/X係8個SSL blk電路區塊分別具備，且構成SL group電路區塊之8個SL blk電路區塊各者所共通之信號。錯誤信號/X之信號線在控制信號acc變成「H」之前預充電為「H」。進入FLA之現用步驟，進入開始資料傳送之週期時，控制信號acc變成「H」，錯誤信號/X之信號線變成浮動狀態。藉此，錯誤信號/X任何時候都可表示與SL blk電路區塊對應之選擇線之短路故障之有無。另，在SSL blk電路區塊中，亦進行備用選擇線自身之短路故障之檢測。其結果，若備用選擇線中有短路故障，則對該備用選擇線設定故障線電位ζ。其理由為，抑制MAT內之短路故障對存取動作之影響。備用選擇線有故障之情形時，冗餘之功能消失，因此位址區域之一部分無法使用。

接著，針對SSL group電路區塊進行說明。

圖48係本實施形態之記憶區塊之SSL group電路區塊之電路圖。

與SL group電路區塊相同，SSL group電路區塊亦由8個SSL blk電路區塊<1：8>構成。SSL blk電路區塊<i>(i=1~8)係以與SL blk電路區塊<i>相同之選擇信號blk<i>選擇。又，從各SSL blk電路區塊<i>輸出之 錯誤信號/X<i>係與SL blk電路區塊共用。再者，自各SSL blk電路區塊<i>而出之資料線xySB係共通連接而作為資料線xySB從SSL group伸出。即，SSL group電路區塊可獨立進行有複數組之SL blk電路區塊<1：8>分別各一個之冗餘。

在SSL group電路區塊中，根據對應於選自8個SSL blk<1：8>之1個SSL blk<i>之選擇線中是否有短路故障，而產生錯誤信號X或正常信號OK。在SSL group電路區塊中，錯誤信號X與正常信號OK為互補信號，製作取得錯誤信號/X<1：8>之NAND之錯誤信號X與其反轉之正常信號OK。SSL group電路區塊因8個選擇信號blk<1：8>分別與1個SL blk電路區塊<i>對應，因此在1個SSL group電路區塊承擔之SL group電路區塊之範圍內，若對應於相同之選擇信號blk<i>之選擇線中有短路故障，則其中1部位以外之位址區域將無法使用。

接著，針對備用單元進行說明。另，關於本實施形態之記憶區塊之位元線備用單元subl及字元線備用單元suwl之電路圖，由於與圖22及圖23相同，因此欲參照該等。

對幾個SL group電路區塊設置1個SSL group電路區塊，係依賴於記憶區塊所使用資料之編碼之構成。此處作為一例，係以使用從128位元之資訊資料產生144位元之編碼，可對144位元隨機訂正2位元之錯誤之BCH編碼之情形為前提。為同時處理144位元之BCH編碼，以基於其使位元線BL及字元線WL之數量分別成為144位元之大致倍數之方式構成。

簡單說明MAT之位元線BL之決定過程。字元線WL之數量以MAT僅選擇1條，因此在MAT一側解碼之條數成為2之乘方，進而，若考慮冗餘可對應之總和，則SL group電路區塊之數量為例如16個。即，字元線備用單元suwl之數量係如圖22所示般，於每16個SL group電路區塊，以1個SSL group電路區塊構成。

對應於其之位元線備用單元subl在交叉點型MAT中有短路故障之情形時，字元線WL及位元線BL上需要相同數量之備用。因此，對1個SSL group電路區塊形成字元線備用單元之倍數之構成時，若不考慮ECC之編碼，則只要設置32(=16×2)個SL group電路區塊即可。但，由於對其施加多於需要之編碼比率，故以144位元將128位元編碼化時為9/8(=144/128)倍。由此獲知，需要36(=32×9/8)個SL group電路區塊。即，如圖24所示，位元線備用單元subl之情形時，若對1個SSL group電路區塊設置36(=18×2)個SL group電路區塊而構成，則可以與字元線備用單元suwl相同數量之位元線備用單元subl構成。藉此，可對應交叉點型MAT之短路故障，且可使MAT之位元線BL數為字元線WL數之大致倍數。之後，只要對如此之基本構成考慮同時存取之位元線BL數，而決定MAT之尺寸即可。

圖24係顯示對位元線備用單元subl對應18個資料，設想設置18位元之區域匯流排之情形之位元線備用單元subl。為從18×2個SL group電路區塊抽出18條資料線xyB，而分成奇數SL group電路區塊與偶數SL group電路區塊，將鄰接之2個SL group電路區塊選擇性地連接於1條區域匯流排。進行該選擇之信號為選擇信號su_oSEL及su_eSEL。

對應之字元線備用單元suwl中亦使用與構成位元線備用單元subl者相同構成之SL group電路區塊。因此，在從16個SL group電路區塊中，選擇8個奇數SL group電路區塊、或8個偶數SL group電路區塊之任一者之基礎上，藉由有8條之選擇信號BLG<1：8>選擇1個SL group電路區塊。再者，字元線備用單元suwl係藉由從MAT一側選擇1個字元線備用單元之位址信號/A<0：3>、/B<0：3>、/C<0：3>等，而選擇1條字元線WL，且對該字元線WL供給有電源V。

接著，針對相對於MAT之位元線備用單元subl之連接構成進行說明。

圖49係顯示相對於本實施形態之記憶區塊之MAT之位元線備用單元subl之連接構成之圖。

如前述般，從位元線備用單元subl伸出18條區域匯流排。即，8個位元線備用單元subl與144位元之資料對應。

因此，以儘可能均等地選擇8個位元線備用單元subl之方式，例如、如圖49所示般解碼即可。即，在8個位元線備用單元subl之總和即位元線SET中，若選擇圖中之斜線所示之2個位元線備用單元subl，則可構成36條區域匯流排。位元線SET將上下排列之4個位元線備用單元subl之總和2組作為對分配，且以該對單位進行選擇。再者，各位元線備用單元subl係根據排列於第奇數號者、或排列於第偶數號者而選擇。因此，選擇位元線備用單元subl之信號係以分別有4條之選擇信號su_oSEL<1：4>及su_eSEL<1：4>構成。圖中斜線所示之位元線備用單元subl之選擇係以控制信號su_oSEL<1>進行，每1個SET構成有36條區域匯流排。MAT之位元線BL係每一側以8個SET構成，因此4個SET中為144(=36×4)條區域匯流排。即，從MAT之右側之上下及左側之上下各144條區域匯流排向外伸出。圖49之情形時，自位於附點所示之SET排列之MAT左側之驅動器區塊進行存取。

位於MAT之左右側之驅動器區塊之存取線電位U<1>及非存取線電位U<2>之切換係以圖中所示之開關電路SW_L及SW_R進行。開關電路SW_L係由以互補對之控制信號act_L及/act_L控制之2個電晶體構成，經由該等電晶體將存取線電位U<1>及非存取線電位U<2>選擇性地供給於排列於MAT左側之位元線SET。同樣，開關電路SW_R係由以互補對之控制信號act_R及/act_R控制之2個電晶體構成，經由該等電晶體將存取線電位U<1>及非存取線電位U<2>選擇性地供給於排列於MAT右側之位元線SET。

接著，針對相對於MAT之字元線備用單元suwl之連接構成進行說 明。

圖50係顯示相對於本實施形態之記憶區塊之MAT之字元線備用單元suwl之連接構成之圖。

對將8個字元線備用單元suwl之總和即字元線SET，為與交叉點型MAT中有短路故障之情形對應，需要使其成為與位元線SET相同之構成。即，MAT之上側及下側係分別以8個字元線SET構成。但，字元線備用單元suwl之構成與位元線備用單元subl不同。從各字元線備用單元suwl，選擇1條字元線WL，進而，在選擇1個字元線SET之基礎上，從該選擇之字元線SET中選擇1個字元線備用單元suwl。即，需要2階段進行8分之1之選擇，因此需要用以進行26之解碼之解碼器及位址信號。該位址信號係/A<0：3>、/B<0：3>、/C<0：3>。

位於MAT之上下側之驅動器區塊之存取線電位V<1>及非存取線電位V<2>之切換係以圖中所示之開關電路SW_T及SW_B進行。開關電路SW_T係由以互補對之控制信號act_T及/act_T控制之2個電晶體構成，經由該等電晶體將存取線電位V<1>及非存取線電位V<2>選擇性地供給於排列於MAT上側之字元線SET。同樣，開關電路SW_B係由以互補對之控制信號act_B及/act_B控制之2個電晶體構成，經由該等電晶體將存取線電位V<1>及非存取線電位V<2>選擇性地供給於排列於MAT下側之字元線SET。

以上，雖已針對本實施形態之MAT之周邊電路進行說明，但本實施形態亦可構成如圖26所示之、與第1實施形態相同之資料傳送之頻帶寬度為16 MByte/s、記憶容量為1TBit、存取時間tAC為8 μs之記憶區塊。

再者，藉由使用該記憶區塊，亦可構成如圖27所示之、與第1實施形態相同之P(peta)位元規模之記憶體系統。

以上，根據本實施形態，不僅可獲得與第1實施形態相同之效 果，進而，藉由使構成SL drv電路區塊之電晶體之閘極在與選擇線之延伸方向正交之方向上延伸，可簡化驅動器區塊之電路構成，藉此可使驅動器區塊之安裝較容易。

[其他]

以上，雖已說明本發明之一些實施形態，但該等實施形態係作為例子提示者，不意圖限定發明範圍。該等新穎實施形態可以其他各種形態實施，在不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態或其變形包含在發明之範圍或主旨內，且包含在申請專利範圍所揭示之發明及其均等之範圍內。

Claims (21)

1. 一種記憶體系統，其特徵在於將互相正交之3個方向作為第1方向、第2方向、及第3方向之情形時包含：單元陣列，其具有複數個單位單元陣列，該單位單元陣列包含在第1方向上延伸之複數個第1佈線、在前述第2方向上延伸之複數個第2佈線、以及設於前述複數個第1佈線及前述複數個第2佈線之各交叉部且根據不同電阻狀態而記憶資料之複數個記憶單元；及存取電路，其經由前述第1佈線及前述第2佈線對前述記憶單元進行存取；且前述記憶單元在被施加第1極性之特定電壓時，前述電阻狀態從第1電阻狀態向第2電阻狀態轉變，在被施加與前述第1極性相反極性之第2極性之特定電壓時，前述電阻狀態從前述第2電阻狀態向前述第1電阻狀態轉變；前述存取電路對連接於存取對象之前述記憶單元之前述第1佈線及前述第2佈線設定前述記憶單元之存取所需要之存取電位，且使連接於非存取對象之前述記憶單元之前述第1佈線及前述第2佈線之至少一者成為浮動狀態(floating state)，而對前述存取對象之記憶單元進行存取；前述單位單元陣列具有成為前述複數個第1佈線之冗餘(redundancy)之在前述第1方向上延伸之複數個備用第1佈線；於前述複數個第1佈線之排列(alignment)中，以一定圖案(pattern)配置有特定數之前述備用第1佈線；在以前述第1方向之一方為第1側，另一方為第2側的情況下， 前述存取電路包含：複數個第1側第1佈線單元，其等係於前述單位單元陣列之前述第1側，在前述第2方向排列而配置，且驅動前述複數個第1佈線中屬於第1群之第1佈線；及複數個第2側第1佈線單元，其等係於前述單位單元陣列之前述第2側，在前述第2方向排列而配置，且驅動前述複數個第1佈線中屬於第2群之第1佈線；藉由在前述第1方向上互相對向之1個前述第1側第1佈線單元與1個前述第2側第2佈線單元的對(pair)單元而對前述存取對象之記憶單元進行存取；於構成前述對之前述第1側第1佈線單元與前述第2側第1佈線單元中，一方係對與前述存取對象之記憶單元連接之前述第1佈線施加前述存取電壓，另一方係使與前述非存取對象之記憶單元連接之前述第1佈線成為浮動狀態。
2. 如請求項1之記憶體系統，其中前述存取電路之前述第1側第1佈線單元包含：於前述第2方向排列而配置之特定數之第1側第1佈線驅動器及1個成為前述第1側第1佈線驅動器之冗餘之備用第1側第1佈線驅動器；前述存取電路之前述第2側第1佈線單元包含：於前述第2方向排列而配置之特定數之第2側第1佈線驅動器及1個成為前述第2側第1佈線驅動器之冗餘之備用第2側第1佈線驅動器。
3. 如請求項1之記憶體系統，其中前述單位單元陣列具有成為前述複數個第2佈線之冗餘之複數個備用第2佈線；前述第1佈線之可冗餘替換之數量、與前述第2佈線之可冗餘替換之數量相同。
4. 如請求項1之記憶體系統，其中將因故障而實質上成為開放狀態 之前述記憶單元作為開放故障記憶單元之情形時；利用前述存取電路進行之對前述複數個第1佈線及前述複數個第2佈線之電位及浮動狀態之設定，不根據前述開放故障記憶單元之有無而變化。
5. 如請求項1之記憶體系統，其中將因故障而實質上成為短路狀態之前述記憶單元作為短路故障記憶單元之情形時；前述存取電路檢測連接於前述短路故障記憶單元之前述第1佈線或前述第2佈線之電流，且將所檢測之該第1佈線冗餘替換成前述備用第1佈線。
6. 如請求項1之記憶體系統，其中將因故障而實質上成為短路狀態之前述記憶單元作為短路故障記憶單元之情形時；前述存取電路將連接於前述短路故障記憶單元之前述第1佈線及前述第2佈線設定為故障選擇線電位。
7. 如請求項1之記憶體系統，其中前述存取電路係自構成前述對之前述第1側第1佈線單元與前述第2側第1佈線單元之任一方來對複數個前述記憶單元進行存取。
8. 如請求項2之記憶體系統，其中前述存取電路係自複數個第1側第1佈線驅動器與複數個第2側第1佈線驅動器之任一方來對前述複數個記憶單元進行存取。
9. 如請求項1之記憶體系統，其中前述第1佈線之數量為前述第2佈線之數量之2倍以上。
10. 如請求項1之記憶體系統，其包含：複數個記憶模組，其包含前述單元陣列及前述存取電路；控制部，其控制前述複數個記憶模組；及資料/命令匯流排，其進行前述控制部及前述記憶模組間之命 令及資料之互換。
11. 一種記憶體系統，其特徵在於將互相正交之3個方向作為第1方向、第2方向、及第3方向之情形時包含：單元陣列，其具有複數個單位單元陣列，該單位單元陣列包含在第1方向上延伸之複數個第1佈線、在前述第2方向上延伸之複數個第2佈線、以及設於前述複數個第1佈線及前述複數個第2佈線之各交叉部且根據不同電阻狀態而記憶資料之複數個記憶單元；及存取電路，其經由前述第1佈線及前述第2佈線對前述記憶單元進行存取；且前述記憶單元在被施加第1極性之特定電壓時，前述電阻狀態從第1電阻狀態向第2電阻狀態轉變，在被施加與前述第1極性相反極性之第2極性之特定電壓時，前述電阻狀態從前述第2電阻狀態向前述第1電阻狀態轉變；前述存取電路對連接於存取對象之前述記憶單元之前述第1佈線及前述第2佈線設定前述記憶單元之存取所需要之存取電位，且使連接於非存取對象之前述記憶單元之前述第1佈線及前述第2佈線之至少一者成為浮動狀態，而對前述存取對象之記憶單元進行存取；前述單位單元陣列具有成為前述複數個第1佈線之冗餘之在前述第1方向上延伸之複數個備用第1佈線；於前述複數個第1佈線之排列中，以一定圖案配置有特定數之前述備用第1佈線；在以前述第1方向之一方為第1側，另一方為第2側的情況下，前述存取電路包含：複數個第1側第1佈線單元，其係於前述單位單元陣列之前述 第1側，在前述第2方向排列而配置，且驅動前述複數個第1佈線中屬於第1群之第1佈線；及複數個第2側第1佈線單元，其係於前述單位單元陣列之前述第2側，在前述第2方向排列而配置，且驅動前述複數個第1佈線中屬於第2群之第1佈線；藉由在前述第1方向上互相對向之1個前述第1側第1佈線單元與1個前述第2側第2佈線單元的對單元而對前述存取對象之記憶單元進行存取；於構成前述對之前述第1側第1佈線單元與前述第2側第1佈線單元中，一方係對與前述存取對象之記憶單元連接之前述第1佈線施加前述存取電壓，另一方係使與前述非存取對象之記憶單元連接之前述第1佈線成為浮動狀態；前述第1側第1佈線單元與前述第2側第1佈線單元係分別包含複數個電晶體，且與該複數個電晶體連接之閘極佈線係分別延伸於前述第2方向。
12. 如請求項11之記憶體系統，其中前述存取電路之前述第1側第1佈線單元包含：於前述第2方向排列而配置之特定數之第1側第1佈線驅動器及1個成為前述第1側第1佈線驅動器之冗餘之備用第1側第1佈線驅動器；前述存取電路之前述第2側第1佈線單元包含：於前述第2方向排列而配置之特定數之第2側第1佈線驅動器及1個成為前述第2側第1佈線驅動器之冗餘之備用第2側第1佈線驅動器。
13. 如請求項11之記憶體系統，其中前述單位單元陣列具有成為前述複數個第2佈線之冗餘之複數個備用第2佈線；前述第1佈線之可冗餘替換數、與前述第2佈線之可冗餘替換數相同。
14. 如請求項11之記憶體系統，其中將因故障而實質上成為開放狀態之前述記憶單元作為開放故障記憶單元之情形時；利用前述存取電路進行之對前述複數個第1佈線及前述複數個第2佈線之電位及浮動狀態之設定，不根據前述開放故障記憶單元之有無而變化。
15. 如請求項11之記憶體系統，其中將因故障而實質上成為短路狀態之前述記憶單元作為短路故障記憶單元之情形時；前述存取電路檢測連接於前述短路故障記憶單元之前述第1佈線或前述第2佈線之電流，且將所檢測之該第1佈線冗餘替換成前述備用第1佈線。
16. 如請求項11之記憶體系統，其中將因故障而實質上成為短路狀態之前述記憶單元作為短路故障記憶單元之情形時；前述存取電路將連接於前述短路故障記憶單元之前述第1佈線及前述第2佈線設定為故障選擇線電位。
17. 如請求項11之記憶體系統，其中前述存取電路係自構成前述對之前述第1側第1佈線單元與前述第2側第1佈線單元之任一方來對複數個前述記憶單元進行存取。
18. 如請求項12之記憶體系統，其中前述存取電路係自複數個第1側第1佈線驅動器與複數個第2側第1佈線驅動器之任一方來對前述複數個記憶單元進行存取。
19. 如請求項11之記憶體系統，其中前述第1佈線之數量為前述第2佈線之數量之2倍以上。
20. 如請求項11之記憶體系統，其包含：複數個記憶模組，其包含前述單元陣列及前述存取電路；控制部，其控制前述複數個記憶模組；及 資料/命令匯流排，其進行前述控制部及前述記憶模組間之命令及資料之互換。
21. 如請求項1或11之記憶體系統，其中屬於前述第1群之第1佈線係排列為第奇數號之第1佈線，屬於前述第2群之第1佈線係排列為第偶數號之第1佈線。