JPH11203880A - 不揮発性半導体記憶装置およびそのデ−タ読みだし方法 - Google Patents
不揮発性半導体記憶装置およびそのデ−タ読みだし方法Info
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- JPH11203880A JPH11203880A JP405798A JP405798A JPH11203880A JP H11203880 A JPH11203880 A JP H11203880A JP 405798 A JP405798 A JP 405798A JP 405798 A JP405798 A JP 405798A JP H11203880 A JPH11203880 A JP H11203880A
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- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Abstract
(57)【要約】
【目的】 列間配置型構成のメモリマトリックスを有す
る不揮発性半導体記憶装置において、データ線からセン
スアンプに電流を流入させる方式による読み出しを実現
する。 【構成】 メモリセルを構成するトランジスタM11E〜M3
6Eが直列に接続されてメモリ行が構成され、このメモリ
列を複数配置し、各メモリ行のメモリセルを構成するト
ランジスタのゲ−トを接続した複数のワ−ドラインWL1
〜WL3と、直列に接続されたメモリセルを構成するトラ
ンジスタM11E〜M36E間の接続点を接続した列配線SVL1〜
SVL5、SBL1〜SBL6とでメモリアレイが構成されている。
列配線のうち奇数番目の列配線SBL1〜SBL6にはビット線
MBL1〜MBL6が接続され、列配線のうち偶数番目の列配線
SVL1〜SVL5には選択トランジスタVLT1〜VLT5を介してバ
イアス電位供給線VLSが接続される。ビット線MBL1〜MBL
6の２本を１組として、デ−タバス対DB1、DB2と選択的
に接続させるマルチプレクサ回路T1〜T12があり、デ−
タバス対DB1、DB2の夫々にはセンスアンプAMP1、AMP2が
接続される。
る不揮発性半導体記憶装置において、データ線からセン
スアンプに電流を流入させる方式による読み出しを実現
する。 【構成】 メモリセルを構成するトランジスタM11E〜M3
6Eが直列に接続されてメモリ行が構成され、このメモリ
列を複数配置し、各メモリ行のメモリセルを構成するト
ランジスタのゲ−トを接続した複数のワ−ドラインWL1
〜WL3と、直列に接続されたメモリセルを構成するトラ
ンジスタM11E〜M36E間の接続点を接続した列配線SVL1〜
SVL5、SBL1〜SBL6とでメモリアレイが構成されている。
列配線のうち奇数番目の列配線SBL1〜SBL6にはビット線
MBL1〜MBL6が接続され、列配線のうち偶数番目の列配線
SVL1〜SVL5には選択トランジスタVLT1〜VLT5を介してバ
イアス電位供給線VLSが接続される。ビット線MBL1〜MBL
6の２本を１組として、デ−タバス対DB1、DB2と選択的
に接続させるマルチプレクサ回路T1〜T12があり、デ−
タバス対DB1、DB2の夫々にはセンスアンプAMP1、AMP2が
接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、高速に情報を読
み出すことと高集積とを同時に実現するマスクROM、OT
P、EPROM、EEPROM、FLASH等の不揮発性半導体記憶装置
およびそのデ−タ読みだし方法に関するものである。
み出すことと高集積とを同時に実現するマスクROM、OT
P、EPROM、EEPROM、FLASH等の不揮発性半導体記憶装置
およびそのデ−タ読みだし方法に関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、単一のトラ
ンジスタをメモリセルとして使用することにより、最も
高集積なメモリLSIを実現している。情報の記憶方法
は、このトランジスタのシキイ値を情報に応じて変化さ
せることが一般的である。EPROMやFLASHメモリーの場
合、フローティングゲート内の電子の量を変化させ、マ
スクROMの場合はチャネル部の燐やホウ素等の不純物原
子の濃度を調整し、メモリセルとして使用するトランジ
スタのシキイ値を変化させている。メモリセルとして使
用するトランジスタを行方向及び列方向に複数配列する
メモリセルマトリックス構成、メモリセルマトリックス
内の読み出す番地に相当するメモリセルとして使用する
トランジスタを選択するマトリックス駆動手段、及びそ
の導通又は非導通を判定し情報を出力する情報検出手段
は、実現するメモリLSIの各種の望ましい機能及び性能
に応じて多種の方式が併存している。以下、上述の３項
目各々に関する従来技術について説明する。
ンジスタをメモリセルとして使用することにより、最も
高集積なメモリLSIを実現している。情報の記憶方法
は、このトランジスタのシキイ値を情報に応じて変化さ
せることが一般的である。EPROMやFLASHメモリーの場
合、フローティングゲート内の電子の量を変化させ、マ
スクROMの場合はチャネル部の燐やホウ素等の不純物原
子の濃度を調整し、メモリセルとして使用するトランジ
スタのシキイ値を変化させている。メモリセルとして使
用するトランジスタを行方向及び列方向に複数配列する
メモリセルマトリックス構成、メモリセルマトリックス
内の読み出す番地に相当するメモリセルとして使用する
トランジスタを選択するマトリックス駆動手段、及びそ
の導通又は非導通を判定し情報を出力する情報検出手段
は、実現するメモリLSIの各種の望ましい機能及び性能
に応じて多種の方式が併存している。以下、上述の３項
目各々に関する従来技術について説明する。
【０００３】メモリセルマトリックス構成の従来技術と
して、複数の列線の各々隣接する２本に、複数のメモリ
セルのソースとドレインとを各々接続して列配列とし、
この各列配列された複数の列配列に共通してメモリセル
のゲートを接続する行配線を複数有するものが上げられ
る。この構成は最も集積度が高く、且つメモリセルの情
報を読み出す際の電流経路に高抵抗素材である拡散層配
線を有することがないので、高速で高集積な不揮発性半
導体記憶装置に適している。但し、この構成により大き
な面積を有するメモリセルマトリックスを形成すると、
列線を構成する金属配線素材の抵抗成分が看過し得ない
状態となる。この対策として、列線を分割してサブビッ
ト線とし、各分割単位毎にメモリセルとは異なるトラン
ジスタで構成された選択トランジスタを設けて、別の金
属配線により形成される抵抗の低いメインビット線と接
続する手法が特許公報第２５６５１０９号に開示されて
いる。この公報に開示されたメモリセルマトリックス構
成を、本願では列間配置型と呼ぶことにする。
して、複数の列線の各々隣接する２本に、複数のメモリ
セルのソースとドレインとを各々接続して列配列とし、
この各列配列された複数の列配列に共通してメモリセル
のゲートを接続する行配線を複数有するものが上げられ
る。この構成は最も集積度が高く、且つメモリセルの情
報を読み出す際の電流経路に高抵抗素材である拡散層配
線を有することがないので、高速で高集積な不揮発性半
導体記憶装置に適している。但し、この構成により大き
な面積を有するメモリセルマトリックスを形成すると、
列線を構成する金属配線素材の抵抗成分が看過し得ない
状態となる。この対策として、列線を分割してサブビッ
ト線とし、各分割単位毎にメモリセルとは異なるトラン
ジスタで構成された選択トランジスタを設けて、別の金
属配線により形成される抵抗の低いメインビット線と接
続する手法が特許公報第２５６５１０９号に開示されて
いる。この公報に開示されたメモリセルマトリックス構
成を、本願では列間配置型と呼ぶことにする。
【０００４】次に、列間配置型メモリマトリックス構成
のマトリックス駆動手段の従来技術について説明する。
特許公報２５６５１０４号に説明されている様に、列間
配置型メモリマトリックス構成では、選択された行線上
にある非選択メモリセルは導通状態であり得るため、最
悪条件では選択された行線にあるすべてのメモリセルが
導通状態となる。特許公報２５６５１０４号に開示され
ている列間配置型メモリマトリックスの読み出し動作に
おいては、メモリセルが２ビット同時に読み出される構
成となっている。同時に読み出されるメモリセルに接続
された列線は、接地電位GNDが与えられる。これによ
り、読み出されるメモリセルのデータに応じて、読み出
し電流が流れ、これをデータ読み出し回路が認識して出
力する。一方、読みだされないメモリセルに接続された
列線間の電位差は非常に小さく設定されており、電流は
ほとんど流れない。この結果、読みだされないメモリセ
ルに接続された列線からのリーク電流はほとんどない。
従って、データ読み出し速度の低下を防止できる。
のマトリックス駆動手段の従来技術について説明する。
特許公報２５６５１０４号に説明されている様に、列間
配置型メモリマトリックス構成では、選択された行線上
にある非選択メモリセルは導通状態であり得るため、最
悪条件では選択された行線にあるすべてのメモリセルが
導通状態となる。特許公報２５６５１０４号に開示され
ている列間配置型メモリマトリックスの読み出し動作に
おいては、メモリセルが２ビット同時に読み出される構
成となっている。同時に読み出されるメモリセルに接続
された列線は、接地電位GNDが与えられる。これによ
り、読み出されるメモリセルのデータに応じて、読み出
し電流が流れ、これをデータ読み出し回路が認識して出
力する。一方、読みだされないメモリセルに接続された
列線間の電位差は非常に小さく設定されており、電流は
ほとんど流れない。この結果、読みだされないメモリセ
ルに接続された列線からのリーク電流はほとんどない。
従って、データ読み出し速度の低下を防止できる。
【０００５】最後に、情報検出手段に関する従来技術を
説明する。特許公告平３ー１３６７５号公報に開示され
る不揮発性半導体記憶装置には、メモリセルマトリック
スに比較的高電位、例えば1Vを印加し、選択した列線を
比較的低電位、例えば0.2Vのバイアスを与えながら流入
電流を検出する回路が設けられている。このような構成
では、行線に接続される非選択メモリセルのソース及び
ドレインの電位を1Vとすることが可能となり、浮遊容量
としての非選択メモリセルのチャネル部の負荷容量が縮
小し、行線の信号の伝達を早めることができる。しかし
ながら、流入電流を検出する方式は、行線と並列に配置
された高電位印加線と、これに直行するビット線とより
構成される単純NOR構成のメモリセルマトリックスを有
する半導体集積回路装置に適用する手法のみが開示され
ていた。
説明する。特許公告平３ー１３６７５号公報に開示され
る不揮発性半導体記憶装置には、メモリセルマトリック
スに比較的高電位、例えば1Vを印加し、選択した列線を
比較的低電位、例えば0.2Vのバイアスを与えながら流入
電流を検出する回路が設けられている。このような構成
では、行線に接続される非選択メモリセルのソース及び
ドレインの電位を1Vとすることが可能となり、浮遊容量
としての非選択メモリセルのチャネル部の負荷容量が縮
小し、行線の信号の伝達を早めることができる。しかし
ながら、流入電流を検出する方式は、行線と並列に配置
された高電位印加線と、これに直行するビット線とより
構成される単純NOR構成のメモリセルマトリックスを有
する半導体集積回路装置に適用する手法のみが開示され
ていた。
【０００６】
【発明が解決しようとする課題】列間配置型のメモリマ
トリックス構成では、メインビット線とサブビット線の
接続において、各サブビット線の両端にソースまたはド
レインを他のセレクトトランジスタと共有しないセレク
トトランジスタが必要である。メモリセルは本来最小サ
イズのトランジスタ列で構成するものであるから、それ
と同一ピッチで上記セレクトトランジスタを各アレイセ
グメントの両側に配列しなければならない。しかし、セ
レクトトランジスタはメモリセルと比較して十分大きな
電流駆動能力が必要であるから、ゲート幅の大きなトラ
ンジスタである必要がある。また、特許公報２５６５１
０４号に説明されている列間配置型メモリマトリックス
構成のマトリックス駆動手段では、列デコーダ及び列線
を選択する回路が複雑となり、小面積でメインビット線
とサブビット線を分離して、その間を制御するセレクト
トランジスタを設置することは不可能である。さらに、
列間配置型構成のメモリマトリックスに流入電流を検出
する方式を適用する場合、特許公報２５６５１０４号に
も指摘されている問題である選択された隣接する２つの
列線間のリークは、これを引き起こす非選択メモリセル
のソース及びドレインの電位が低いためにより深刻とな
る。したがって、単一のメモリセルで形成する列間抵抗
では高いインピーダンスを得られず、十分広い動作マー
ジンを得ることが困難であった。
トリックス構成では、メインビット線とサブビット線の
接続において、各サブビット線の両端にソースまたはド
レインを他のセレクトトランジスタと共有しないセレク
トトランジスタが必要である。メモリセルは本来最小サ
イズのトランジスタ列で構成するものであるから、それ
と同一ピッチで上記セレクトトランジスタを各アレイセ
グメントの両側に配列しなければならない。しかし、セ
レクトトランジスタはメモリセルと比較して十分大きな
電流駆動能力が必要であるから、ゲート幅の大きなトラ
ンジスタである必要がある。また、特許公報２５６５１
０４号に説明されている列間配置型メモリマトリックス
構成のマトリックス駆動手段では、列デコーダ及び列線
を選択する回路が複雑となり、小面積でメインビット線
とサブビット線を分離して、その間を制御するセレクト
トランジスタを設置することは不可能である。さらに、
列間配置型構成のメモリマトリックスに流入電流を検出
する方式を適用する場合、特許公報２５６５１０４号に
も指摘されている問題である選択された隣接する２つの
列線間のリークは、これを引き起こす非選択メモリセル
のソース及びドレインの電位が低いためにより深刻とな
る。したがって、単一のメモリセルで形成する列間抵抗
では高いインピーダンスを得られず、十分広い動作マー
ジンを得ることが困難であった。
【０００７】
【課題を解決するための手段】この発明の目的は、列間
配置型構成のメモリマトリックスにおけるメインビット
線とサブビット線の接続を小面積で実現でき、且つ低い
接続抵抗を保証するセレクト機能を有する不揮発性半導
体集積回路を提供することにある。また、この発明の他
の目的は、列間配置型構成のメモリマトリックスを流入
電流を検出する方式を用いて駆動する手段を有する不揮
発性半導体集積回路を提供することにある。この発明の
不揮発性半導体装置においては、メモリセルを構成する
トランジスタが直列に接続されてメモリ行が構成され、
このメモリ列を複数配置し、各メモリ行のメモリセルを
構成するトランジスタのゲ−トを接続した複数のワ−ド
ラインと、直列に接続されたメモリセルを構成するトラ
ンジスタ間の接続点を接続した列配線とを有するメモリ
アレイを有している。さらにこの発明の不揮発性半導体
装置は、列配線のうち奇数番目の列配線に接続されたビ
ット線と、列配線のうち偶数番目の列配線に選択トラン
ジスタを介して接続されたバイアス電位供給線と、デ−
タバス対と、ビット線の２本を１組として、デ−タバス
対と選択的に接続させるマルチプレクサ回路と、デ−タ
バス対の夫々に接続されたセンスアンプとを有してい
る。
配置型構成のメモリマトリックスにおけるメインビット
線とサブビット線の接続を小面積で実現でき、且つ低い
接続抵抗を保証するセレクト機能を有する不揮発性半導
体集積回路を提供することにある。また、この発明の他
の目的は、列間配置型構成のメモリマトリックスを流入
電流を検出する方式を用いて駆動する手段を有する不揮
発性半導体集積回路を提供することにある。この発明の
不揮発性半導体装置においては、メモリセルを構成する
トランジスタが直列に接続されてメモリ行が構成され、
このメモリ列を複数配置し、各メモリ行のメモリセルを
構成するトランジスタのゲ−トを接続した複数のワ−ド
ラインと、直列に接続されたメモリセルを構成するトラ
ンジスタ間の接続点を接続した列配線とを有するメモリ
アレイを有している。さらにこの発明の不揮発性半導体
装置は、列配線のうち奇数番目の列配線に接続されたビ
ット線と、列配線のうち偶数番目の列配線に選択トラン
ジスタを介して接続されたバイアス電位供給線と、デ−
タバス対と、ビット線の２本を１組として、デ−タバス
対と選択的に接続させるマルチプレクサ回路と、デ−タ
バス対の夫々に接続されたセンスアンプとを有してい
る。
【０００８】
【発明の実施の形態】第１図は、この発明の第１の実施
例を示す概略回路図である。メモリ素子トランジスタM1
1E〜M36Eは、書き込まれたデータに応じて、選択された
状態で導通又は非導通となる。各セグメントSEGn-1、SE
Gn、- - -において、メモリ素子トランジスタM11E〜M16
Eのゲート電極は、ワ−ド線WL1によって共通に接続され
ている。同様に、メモリ素子トランジスタM21E〜M26Eの
ゲート電極は、ワ−ド線WL2によって共通に接続され、
メモリ素子トランジスタM31E〜M36Eのゲート電極は、ワ
−ド線WL3によって共通に接続されている。これらゲ−
ト電極が共通接続されたメモリ素子トランジスタ群を行
とし、各行毎に隣接するメモリ素子トランジスタ群は、
そのソース又はドレインが共有となる拡散層によって接
続された状態になっている。セグメント内の行数は、例
えば１２８行程度となる様に設計されるが、この実施例
では説明の容易化のため、３行の構成となっている。各
行の上述した拡散層は、列毎に第１層目の金属配線層で
形成されるサブビット線SBL1、SBL2、SBL3、- - -、SBL
6及びサブバイアス線SVL1、SVL2、SVL3、- -- 、SVL5に
交互に接続されている。サブビット線SBL1、SBL2、SBL
3、- - -、SBL6は、それぞれセレクトトランジスタSBS
1、SBS2、SBS3、- - -、SBS6を介して第２層目の金属配
線層で形成されるメインビット線MBL1、MBL2、MBL3、-
- -、MBL6に接続されている。ここで、第２層目の金属
配線層で形成されるメインビット線MBL1、MBL2、MBL3、
- - -、MBL6は、サブビット線SBL1、SBL2、SBL3、- -
-、SBL6及びサブバイアス線SVL1、SVL2、SVL3、- - -
、SVL5に比べてそのピッチに余裕があるので、より幅
の広いアルミ等で形成している。したがって、メインビ
ット線MBL1、MBL2、MBL3、- - -、MBL6の配線抵抗は、
極めて低くなっている。また、セレクトトランジスタSB
S1、SBS2、SBS3、- - -、SBS6も、メモリ素子トランジ
スタM11E〜M36Eに比べてそのピッチに余裕があるため、
大きな面積を使った低抵抗のトランジスタで構成してい
る。同一セグメント内のすべてのセレクトトランジスタ
のゲートは、共通接続されており、これらのセレクトト
ランジスタは、セグメント選択信号SSにより開閉され
る。サブバイアス線SVL1、SVL2、SVL3、- - - 、SVL5
は、それぞれバイアスランジスタVLT1、VLT2、VLT3、-
- -、VLT5を介して第１層目の金属配線層で形成される
バイアス線VLSに接続されている。奇数番目のバイアス
トランジスタVLT1、VLT3、- - - には第１バイアスカッ
ト信号DLSが共通に与えられ、偶数番目のバイアストラ
ンジスタVLT2、VLT4、- - -には第２バイアスカット信
号ELSが共通に与えられる。
例を示す概略回路図である。メモリ素子トランジスタM1
1E〜M36Eは、書き込まれたデータに応じて、選択された
状態で導通又は非導通となる。各セグメントSEGn-1、SE
Gn、- - -において、メモリ素子トランジスタM11E〜M16
Eのゲート電極は、ワ−ド線WL1によって共通に接続され
ている。同様に、メモリ素子トランジスタM21E〜M26Eの
ゲート電極は、ワ−ド線WL2によって共通に接続され、
メモリ素子トランジスタM31E〜M36Eのゲート電極は、ワ
−ド線WL3によって共通に接続されている。これらゲ−
ト電極が共通接続されたメモリ素子トランジスタ群を行
とし、各行毎に隣接するメモリ素子トランジスタ群は、
そのソース又はドレインが共有となる拡散層によって接
続された状態になっている。セグメント内の行数は、例
えば１２８行程度となる様に設計されるが、この実施例
では説明の容易化のため、３行の構成となっている。各
行の上述した拡散層は、列毎に第１層目の金属配線層で
形成されるサブビット線SBL1、SBL2、SBL3、- - -、SBL
6及びサブバイアス線SVL1、SVL2、SVL3、- -- 、SVL5に
交互に接続されている。サブビット線SBL1、SBL2、SBL
3、- - -、SBL6は、それぞれセレクトトランジスタSBS
1、SBS2、SBS3、- - -、SBS6を介して第２層目の金属配
線層で形成されるメインビット線MBL1、MBL2、MBL3、-
- -、MBL6に接続されている。ここで、第２層目の金属
配線層で形成されるメインビット線MBL1、MBL2、MBL3、
- - -、MBL6は、サブビット線SBL1、SBL2、SBL3、- -
-、SBL6及びサブバイアス線SVL1、SVL2、SVL3、- - -
、SVL5に比べてそのピッチに余裕があるので、より幅
の広いアルミ等で形成している。したがって、メインビ
ット線MBL1、MBL2、MBL3、- - -、MBL6の配線抵抗は、
極めて低くなっている。また、セレクトトランジスタSB
S1、SBS2、SBS3、- - -、SBS6も、メモリ素子トランジ
スタM11E〜M36Eに比べてそのピッチに余裕があるため、
大きな面積を使った低抵抗のトランジスタで構成してい
る。同一セグメント内のすべてのセレクトトランジスタ
のゲートは、共通接続されており、これらのセレクトト
ランジスタは、セグメント選択信号SSにより開閉され
る。サブバイアス線SVL1、SVL2、SVL3、- - - 、SVL5
は、それぞれバイアスランジスタVLT1、VLT2、VLT3、-
- -、VLT5を介して第１層目の金属配線層で形成される
バイアス線VLSに接続されている。奇数番目のバイアス
トランジスタVLT1、VLT3、- - - には第１バイアスカッ
ト信号DLSが共通に与えられ、偶数番目のバイアストラ
ンジスタVLT2、VLT4、- - -には第２バイアスカット信
号ELSが共通に与えられる。
【０００９】奇数番目のメインビット線MBL1、MBL3、-
- -は、各々マルチプレクサトランジスタ対T1とT2、T5
とT6、- - - によって第１のデ−タバスDB1に選択的に
接続されている。偶数番目のメインビット線MBL2、MBL
4、- - -は、各々マルチプレクサトランジスタ対T3とT
4、T7とT8、- - - によって第２のデ−タバスDB2に選択
的に接続されている。隣接するマルチプレクサトランジ
スタT2とT3、T4とT5、- - - 、はゲート電極が共通に、
各々ビット線選択信号線BS12E、BS23D、BS34E、BS45D、
BS56Eに接続されている。データとしての流入電流は、
デ−タバスDB1、DB2を介して、選択されたビット線の電
位を制御する機能を有する１対のセンスアンプAMP1とAM
P２により、基準電流Irefとの大小を比較され、その結
果が検出信号N1、N2として出力される。センスアンプと
しては、例えば公開特許公報昭６４ー３７７９８号に開
示されている回路が使用できる。第１のセンスアンプAM
P1は、第１のデ−タバスDB1より流入する電流と基準電
流Irefを比較し、その大小に応じて出力信号N1を出力す
る。第２のセンスアンプAMP2は、第２のデ−タバスDB2
より流入する電流と基準電流Irefを比較し、その大小に
応じて出力信号N2を出力する。基準電流Irefは、信号線
RCを介して１対のセンスアンプで共用している。
- -は、各々マルチプレクサトランジスタ対T1とT2、T5
とT6、- - - によって第１のデ−タバスDB1に選択的に
接続されている。偶数番目のメインビット線MBL2、MBL
4、- - -は、各々マルチプレクサトランジスタ対T3とT
4、T7とT8、- - - によって第２のデ−タバスDB2に選択
的に接続されている。隣接するマルチプレクサトランジ
スタT2とT3、T4とT5、- - - 、はゲート電極が共通に、
各々ビット線選択信号線BS12E、BS23D、BS34E、BS45D、
BS56Eに接続されている。データとしての流入電流は、
デ−タバスDB1、DB2を介して、選択されたビット線の電
位を制御する機能を有する１対のセンスアンプAMP1とAM
P２により、基準電流Irefとの大小を比較され、その結
果が検出信号N1、N2として出力される。センスアンプと
しては、例えば公開特許公報昭６４ー３７７９８号に開
示されている回路が使用できる。第１のセンスアンプAM
P1は、第１のデ−タバスDB1より流入する電流と基準電
流Irefを比較し、その大小に応じて出力信号N1を出力す
る。第２のセンスアンプAMP2は、第２のデ−タバスDB2
より流入する電流と基準電流Irefを比較し、その大小に
応じて出力信号N2を出力する。基準電流Irefは、信号線
RCを介して１対のセンスアンプで共用している。
【００１０】次に、第１の実施例の回路動作について説
明する。ここでは、メモリの読みだし動作の例として、
メモリセルM23EとM24Eを対としたケ−スについて説明す
る。具体的には、メモリセルM23EとM24Eが、それぞれ第
１及び第２のセンスアンプAMP1、AMP2に接続され、各々
のメモリセルの導通又は非導通を判定し、それに応じた
電圧レベルを有する出力信号N1、N2を出力する動作を説
明する。バイアス線VLSには、読み出すセグメントに関
係なく1.5Vが印加されている。第２バイアスカット信号
ELSはVccレベルであるため、バイアスランジスタVLT2と
VLT4は導通状態となっている。第１バイアスカット信号
DLSは0Vレベルであるため、バイアスランジスタVLT1、V
LT3及びVLT5は非導通状態となっている。ワ−ドラインW
L1とWL3には0Vが印加されており、これらの行のすべて
のメモリセルは非導通状態になっている。一方、ワ−ド
線WL2にはVccが印加されている。セグメント選択信号SS
は、Vccレベルになっており、セレクトトランジスタSBS
1、SBS2、-- - SBS6で示すセグメントSEGn内のすべての
セレクトトランジスタは導通状態になっている。その他
のセグメントSEGn-1、SEGn+1、SEGn+2、- - - のセレク
トトランジスタは、図に示さない他のセグメント選択信
号により、すべて非導通状態となっている。ビット線選
択信号線BS12E、BS23D、BS45D、BS56Eには0Vが印加さ
れ、マルチプレクサトランジスタT1-T5、T8-T12は非導
通状態になっている。一方、ビット線選択信号線BS34E
にはVccが与えられ、マルチプレクサトランジスタT6、T
7は導通状態となっているため、メインビット線MBL3は
第１のデ−タバスDB1に、メインビット線MBL4は第２の
デ−タバスDB2に選択的に接続されている。
明する。ここでは、メモリの読みだし動作の例として、
メモリセルM23EとM24Eを対としたケ−スについて説明す
る。具体的には、メモリセルM23EとM24Eが、それぞれ第
１及び第２のセンスアンプAMP1、AMP2に接続され、各々
のメモリセルの導通又は非導通を判定し、それに応じた
電圧レベルを有する出力信号N1、N2を出力する動作を説
明する。バイアス線VLSには、読み出すセグメントに関
係なく1.5Vが印加されている。第２バイアスカット信号
ELSはVccレベルであるため、バイアスランジスタVLT2と
VLT4は導通状態となっている。第１バイアスカット信号
DLSは0Vレベルであるため、バイアスランジスタVLT1、V
LT3及びVLT5は非導通状態となっている。ワ−ドラインW
L1とWL3には0Vが印加されており、これらの行のすべて
のメモリセルは非導通状態になっている。一方、ワ−ド
線WL2にはVccが印加されている。セグメント選択信号SS
は、Vccレベルになっており、セレクトトランジスタSBS
1、SBS2、-- - SBS6で示すセグメントSEGn内のすべての
セレクトトランジスタは導通状態になっている。その他
のセグメントSEGn-1、SEGn+1、SEGn+2、- - - のセレク
トトランジスタは、図に示さない他のセグメント選択信
号により、すべて非導通状態となっている。ビット線選
択信号線BS12E、BS23D、BS45D、BS56Eには0Vが印加さ
れ、マルチプレクサトランジスタT1-T5、T8-T12は非導
通状態になっている。一方、ビット線選択信号線BS34E
にはVccが与えられ、マルチプレクサトランジスタT6、T
7は導通状態となっているため、メインビット線MBL3は
第１のデ−タバスDB1に、メインビット線MBL4は第２の
デ−タバスDB2に選択的に接続されている。
【００１１】センスアンプAMP1、AMP2は、各々独立に0.
2Vをデ−タバスDB1、DB2に印加し、流入する電流量を判
定する。上述の設定により、メモリセルM23Eは、バイア
ス線VLS、バイアスランジスタVLT2、サブバイアス線SVL
2、メモリセルM23E、サブビット線SBL3、セレクトトラ
ンジスタSBS3、メインビット線MBL3、マルチプレクサト
ランジスタT6、デ−タバスDB1、センスアンプAMP1を経
由した電流を流す経路上に位置することになる。又、メ
モリセルM24Eはバイアス線VLS、バイアスランジスタVLT
4、サブバイアス線SVL4、メモリセルM24E、サブビット
線SBL4、セレクトトランジスタSBS4、メインビット線MB
L4、マルチプレクサトランジスタT7、デ−タバスDB2、
センスアンプAMP2を経由した電流を流す経路上に位置す
ることになる。これらの経路中でメモリセルM23E、又は
M24Eとバイアス線VLSとの間は、電源とメモリセル間の
経路であるから、複数の浮遊配線を充放電する必要があ
っても、メモリセルM23E、M24Eの導通を検出する速度に
は重大な影響を及ぼすことはない。また、バイアスラン
ジスタVTL3は非導通状態であるので、サブバイアス線SV
L3は浮遊状態であり、電流経路を妨げることはない。こ
れらの１対の経路は、メモリセルM23DとM24Dの状態に従
って短絡路が存在する。即ち、メモリセルM23DとM24Dが
共に導通状態であればサブビット線SBL3とSBL4はメモリ
セルM23DとM24Dを介して電流を交換してしまい、正しい
電流の読み出しが妨げられる。交換される電流は読み出
し時のサブビット線SBL3とSBL4の電位差により決定され
る。センスアンプAMP1、AMP2は同一回路で形成し、同一
の電位をデ−タバスDB1とDB2に与える。メモリセルマト
リックスの構成要素ではないマルチプレクサトランジス
タT1〜T12は、大きな面積を有する低抵抗のトランジス
タで構成してあるので、メインビット線MBL3とMBL4は同
一の電位を設定できる。従って、メモリセルマトリック
スの構成要素であるサブビット線SBS3及びSBS4と、その
周辺の接続、即ち、セレクトトランジスタSBS3、SBS4が
低抵抗で実現できるかが問題となる。
2Vをデ−タバスDB1、DB2に印加し、流入する電流量を判
定する。上述の設定により、メモリセルM23Eは、バイア
ス線VLS、バイアスランジスタVLT2、サブバイアス線SVL
2、メモリセルM23E、サブビット線SBL3、セレクトトラ
ンジスタSBS3、メインビット線MBL3、マルチプレクサト
ランジスタT6、デ−タバスDB1、センスアンプAMP1を経
由した電流を流す経路上に位置することになる。又、メ
モリセルM24Eはバイアス線VLS、バイアスランジスタVLT
4、サブバイアス線SVL4、メモリセルM24E、サブビット
線SBL4、セレクトトランジスタSBS4、メインビット線MB
L4、マルチプレクサトランジスタT7、デ−タバスDB2、
センスアンプAMP2を経由した電流を流す経路上に位置す
ることになる。これらの経路中でメモリセルM23E、又は
M24Eとバイアス線VLSとの間は、電源とメモリセル間の
経路であるから、複数の浮遊配線を充放電する必要があ
っても、メモリセルM23E、M24Eの導通を検出する速度に
は重大な影響を及ぼすことはない。また、バイアスラン
ジスタVTL3は非導通状態であるので、サブバイアス線SV
L3は浮遊状態であり、電流経路を妨げることはない。こ
れらの１対の経路は、メモリセルM23DとM24Dの状態に従
って短絡路が存在する。即ち、メモリセルM23DとM24Dが
共に導通状態であればサブビット線SBL3とSBL4はメモリ
セルM23DとM24Dを介して電流を交換してしまい、正しい
電流の読み出しが妨げられる。交換される電流は読み出
し時のサブビット線SBL3とSBL4の電位差により決定され
る。センスアンプAMP1、AMP2は同一回路で形成し、同一
の電位をデ−タバスDB1とDB2に与える。メモリセルマト
リックスの構成要素ではないマルチプレクサトランジス
タT1〜T12は、大きな面積を有する低抵抗のトランジス
タで構成してあるので、メインビット線MBL3とMBL4は同
一の電位を設定できる。従って、メモリセルマトリック
スの構成要素であるサブビット線SBS3及びSBS4と、その
周辺の接続、即ち、セレクトトランジスタSBS3、SBS4が
低抵抗で実現できるかが問題となる。
【００１２】上述したように、セレクトトランジスタSB
S3、SBS4はメモリ素子トランジスタ（メモリセル）M11E
〜M36Eに比べてそのピッチに余裕があるため、大きな面
積を使った低抵抗のトランジスタで構成している。した
がって、メモリセルM23DとM24Dが共に導通状態であり、
メモリセルM23EとM24Eのいずれかが互いに異なる状態で
ある導通又は非導通となっても、その電流に影響されて
メインビット線MBL3とサブビット線SBL3及びメインビッ
ト線MBL4とサブビット線SBL4の間に生じる電位差が極小
に抑えられ、サブビット線SBL3とSBL4の電位差を小さく
することができ、安定した電流の検出が可能になる。上
述の問題を具体的な例で説明する。バイアスランジスタ
VLT2、VLT4が導通状態、バイアスランジスタVLT3が非道
通状態、メモリセルM23D、M24D、M23Eが導通状態、メモ
リセルM24Eが非道通状態、マルチプレクサトランジスタ
T6、T7が導通状態、その他のマルチプレクサトランジス
タが非道通状態であるとする。このとき、バイアス線VL
S、バイアスランジスタVLT2、サブバイアス線SVL2、メ
モリセルM23E、サブビット線SBL3、セレクトトランジス
タSBS3、メインビット線MBL3、マルチプレクサトランジ
スタT6、デ−タバスDB1、センスアンプAMP1を経由した
電流を流す経路（通常の経路）が存在する。一方、メモ
リセルM24Eが非導通状態であるため、バイアスランジス
タVLT4からセンスアンプAMP2への電流を流す経路は存在
しない。しかし、メモリセルM23D、M24Dが導通状態であ
るため、バイアス線VLS、バイアスランジスタVLT2、サ
ブバイアス線SVL2、メモリセルM23E、M23D、M24D、サブ
ビット線SBL4、セレクトトランジスタSBS4、メインビッ
ト線MBL4、マルチプレクサトランジスタT7、デ−タバス
DB2、センスアンプAMP2を経由した電流を流す経路（偶
発的な経路）も存在する。この偶発的な経路では、通常
の経路よりもメモリセルM23D、M24Dという高抵抗の経路
が付加される。したがって、偶発的な経路に流れる電流
は、通常の経路に流れる電流に比較して無視できる程度
の電流量になるため、偶発的な経路がたとえ存在したと
しても、電流の検出ができるのである。なお、メモリセ
ルM23D、M24Dが導通状態であっても、メモリセルM23E、
M24Eの両方ともが導通状態または非導通状態である場合
は、電流の検出に問題がないことは説明するまでもない
であろう。
S3、SBS4はメモリ素子トランジスタ（メモリセル）M11E
〜M36Eに比べてそのピッチに余裕があるため、大きな面
積を使った低抵抗のトランジスタで構成している。した
がって、メモリセルM23DとM24Dが共に導通状態であり、
メモリセルM23EとM24Eのいずれかが互いに異なる状態で
ある導通又は非導通となっても、その電流に影響されて
メインビット線MBL3とサブビット線SBL3及びメインビッ
ト線MBL4とサブビット線SBL4の間に生じる電位差が極小
に抑えられ、サブビット線SBL3とSBL4の電位差を小さく
することができ、安定した電流の検出が可能になる。上
述の問題を具体的な例で説明する。バイアスランジスタ
VLT2、VLT4が導通状態、バイアスランジスタVLT3が非道
通状態、メモリセルM23D、M24D、M23Eが導通状態、メモ
リセルM24Eが非道通状態、マルチプレクサトランジスタ
T6、T7が導通状態、その他のマルチプレクサトランジス
タが非道通状態であるとする。このとき、バイアス線VL
S、バイアスランジスタVLT2、サブバイアス線SVL2、メ
モリセルM23E、サブビット線SBL3、セレクトトランジス
タSBS3、メインビット線MBL3、マルチプレクサトランジ
スタT6、デ−タバスDB1、センスアンプAMP1を経由した
電流を流す経路（通常の経路）が存在する。一方、メモ
リセルM24Eが非導通状態であるため、バイアスランジス
タVLT4からセンスアンプAMP2への電流を流す経路は存在
しない。しかし、メモリセルM23D、M24Dが導通状態であ
るため、バイアス線VLS、バイアスランジスタVLT2、サ
ブバイアス線SVL2、メモリセルM23E、M23D、M24D、サブ
ビット線SBL4、セレクトトランジスタSBS4、メインビッ
ト線MBL4、マルチプレクサトランジスタT7、デ−タバス
DB2、センスアンプAMP2を経由した電流を流す経路（偶
発的な経路）も存在する。この偶発的な経路では、通常
の経路よりもメモリセルM23D、M24Dという高抵抗の経路
が付加される。したがって、偶発的な経路に流れる電流
は、通常の経路に流れる電流に比較して無視できる程度
の電流量になるため、偶発的な経路がたとえ存在したと
しても、電流の検出ができるのである。なお、メモリセ
ルM23D、M24Dが導通状態であっても、メモリセルM23E、
M24Eの両方ともが導通状態または非導通状態である場合
は、電流の検出に問題がないことは説明するまでもない
であろう。
【００１３】さらに、メモリセルを選択する方法につい
て説明する。メインビット線はビット線選択信号線BS12
E、BS23D、BS34E、BS45D、BS56Eにより、マルチプレク
サトランジスタT1〜T12を介して選択される。したがっ
て、メインビット線は、隣接するものが互いに対になる
ように選択される。選択されたメインビット線対とセレ
クトトランジスタを介して接続されたサブビット線対
が、選択されたセグメント内の選択されたサブビット線
対となる。セグメント内の行線はワードラインWL1〜WL3
により選択される。異なるセグメントの相対するワード
ラインWL1〜WL3は、同一信号を用いることができる。選
択されたサブビット線の外両側のメモリセル対が、同時
に選択されたものである。したがって、選択されたサブ
ビット線対の右側が偶数番か奇数番かに応じて、バイア
スカット信号ELSまたはDLSのいずれか一方をVccレベル
にし、他方を0Vレベルにする。選択されたメモリセル対
の外両側のサブバイアス線にバイアス線VLSの電位が導
入され、選択されたメモリセル対に挟まれた２つの非選
択メモリセル対に挟まれたサブバイアス線は、浮遊状態
となる。この制御によりメモリセルマトリックス内のす
べてのメモリセルは、同一条件で導通又は非導通を検出
することができる。
て説明する。メインビット線はビット線選択信号線BS12
E、BS23D、BS34E、BS45D、BS56Eにより、マルチプレク
サトランジスタT1〜T12を介して選択される。したがっ
て、メインビット線は、隣接するものが互いに対になる
ように選択される。選択されたメインビット線対とセレ
クトトランジスタを介して接続されたサブビット線対
が、選択されたセグメント内の選択されたサブビット線
対となる。セグメント内の行線はワードラインWL1〜WL3
により選択される。異なるセグメントの相対するワード
ラインWL1〜WL3は、同一信号を用いることができる。選
択されたサブビット線の外両側のメモリセル対が、同時
に選択されたものである。したがって、選択されたサブ
ビット線対の右側が偶数番か奇数番かに応じて、バイア
スカット信号ELSまたはDLSのいずれか一方をVccレベル
にし、他方を0Vレベルにする。選択されたメモリセル対
の外両側のサブバイアス線にバイアス線VLSの電位が導
入され、選択されたメモリセル対に挟まれた２つの非選
択メモリセル対に挟まれたサブバイアス線は、浮遊状態
となる。この制御によりメモリセルマトリックス内のす
べてのメモリセルは、同一条件で導通又は非導通を検出
することができる。
【００１４】第１の実施例におけるセグメント内のサブ
ビット線又はサブバイアス線と、それらを選択するトラ
ンジスタの数は同一である。特に、メインビット線に対
して、２列のメモリセルが接続されていることは重要で
ある。この結線は、複雑なトランジスタ形状を駆使する
ことなく実現することが可能である。即ち、高抵抗を有
する拡散層で形成されるトランジスタのソースまたはド
レインを、配線のために長く変形する必要がない。ま
た、メインビット線がメモリセル２列分に対して１本で
あるため、ゲート幅の大きな、即ちインピーダンスの低
いセレクトトランジスタを使用することが可能である。
以上説明したように、第１の実施例では、列間配置型構
成のメモリマトリックスを有する不揮発性半導体記憶装
置のメモリマトリックスを、複数行を単位としてセグメ
ントに分割し、各セグメント内の列を構成する低抵抗配
線を交互にサブビット線とサブバイアス線とに識別した
構成としている。そして、サブビット線を相対するメイ
ンビット線に接続し、サブバイアス線を相補的に導通さ
せ得る２種のトランジスタを交互に用いてバイアス線に
接続している。さらに、互いに隣接するメインビット線
を同時に選択することにより、セグメントに分割できる
列間配置型構成のメモリマトリックスを有する不揮発性
半導体記憶装置において、データ線からセンスアンプに
電流を流入させる方式による読み出しを実現することが
でき、高集積高速な不揮発性半導体記憶装置を実現する
ことが可能になる。
ビット線又はサブバイアス線と、それらを選択するトラ
ンジスタの数は同一である。特に、メインビット線に対
して、２列のメモリセルが接続されていることは重要で
ある。この結線は、複雑なトランジスタ形状を駆使する
ことなく実現することが可能である。即ち、高抵抗を有
する拡散層で形成されるトランジスタのソースまたはド
レインを、配線のために長く変形する必要がない。ま
た、メインビット線がメモリセル２列分に対して１本で
あるため、ゲート幅の大きな、即ちインピーダンスの低
いセレクトトランジスタを使用することが可能である。
以上説明したように、第１の実施例では、列間配置型構
成のメモリマトリックスを有する不揮発性半導体記憶装
置のメモリマトリックスを、複数行を単位としてセグメ
ントに分割し、各セグメント内の列を構成する低抵抗配
線を交互にサブビット線とサブバイアス線とに識別した
構成としている。そして、サブビット線を相対するメイ
ンビット線に接続し、サブバイアス線を相補的に導通さ
せ得る２種のトランジスタを交互に用いてバイアス線に
接続している。さらに、互いに隣接するメインビット線
を同時に選択することにより、セグメントに分割できる
列間配置型構成のメモリマトリックスを有する不揮発性
半導体記憶装置において、データ線からセンスアンプに
電流を流入させる方式による読み出しを実現することが
でき、高集積高速な不揮発性半導体記憶装置を実現する
ことが可能になる。
【００１５】図２は、この発明の第２の実施例を示す回
路図である。第２の実施例は、FLASH等のフローティン
グゲートを有するメモリセルを用いる不揮発性記憶素子
に、本発明を適用したものである。図２に示すように、
FLASH等のフローティングゲートトランジスタは、通常
のトランジスタを直列に接続して、１個のメモリ素子と
して用いている。なお、スプリットゲート等と呼ばれる
疑似１トランジスタセル構造の例もあるが、本発明によ
り高密度のトランジスタ配置が可能であり、かつウエハ
プロセスを簡略化できるため、第２の実施例では２トラ
ンジスタで一つのメモリセルを構成する例を採用してい
る。図２において、通常のトランジスタS11Dとフローテ
ィングゲートトランジスタM11Dが直列に接続され、メモ
リセルを構成している。トランジスタS11Dは選択される
と無条件に導通状態となり、非選択時は確実に電流経路
を遮断する。フローティングゲートトランジスタM11D
は、書き込まれたデータに応じて選択された状態で導通
又は非導通となるが、選択されていない場合は導通して
いても非導通でも構わない。なお、図示していないが、
他の列配線によりトランジスタS11Dとフローティングゲ
ートトランジスタM11Dの直列接続の中間を接続し、書き
込みおよび消去に利用することが可能である。この場
合、セグメント内の限られた個数のフローティングゲー
トトランジスタのリーク電流の総和が小さければ、本発
明を妨げることにはならない。
路図である。第２の実施例は、FLASH等のフローティン
グゲートを有するメモリセルを用いる不揮発性記憶素子
に、本発明を適用したものである。図２に示すように、
FLASH等のフローティングゲートトランジスタは、通常
のトランジスタを直列に接続して、１個のメモリ素子と
して用いている。なお、スプリットゲート等と呼ばれる
疑似１トランジスタセル構造の例もあるが、本発明によ
り高密度のトランジスタ配置が可能であり、かつウエハ
プロセスを簡略化できるため、第２の実施例では２トラ
ンジスタで一つのメモリセルを構成する例を採用してい
る。図２において、通常のトランジスタS11Dとフローテ
ィングゲートトランジスタM11Dが直列に接続され、メモ
リセルを構成している。トランジスタS11Dは選択される
と無条件に導通状態となり、非選択時は確実に電流経路
を遮断する。フローティングゲートトランジスタM11D
は、書き込まれたデータに応じて選択された状態で導通
又は非導通となるが、選択されていない場合は導通して
いても非導通でも構わない。なお、図示していないが、
他の列配線によりトランジスタS11Dとフローティングゲ
ートトランジスタM11Dの直列接続の中間を接続し、書き
込みおよび消去に利用することが可能である。この場
合、セグメント内の限られた個数のフローティングゲー
トトランジスタのリーク電流の総和が小さければ、本発
明を妨げることにはならない。
【００１６】第２の実施例のメモリマトリックスは、第
１の実施例と同様に複数のセグメントに分割されてい
る。各セグメント内のメモリセル行は、ワ−ド線WL1、W
L2、WL3により一つだけ選択さる。第１層目の金属配線
で形成される列配線SVL1、SVL2、SVL3は、それぞれバイ
アスランジスタVLT1、VLT2、VLT3を介して、第２層目の
金属配線で形成される列バイアス線BA1、BA2、BA3に接
続されている。この列バイアス線BA1、BA2、BA3は、メ
インバイアス線MBAに接続されている。第１層目の金属
配線で形成されるサブビット線SBL1、SBL2、SBL3は、そ
れぞれセレクトトランジスタSBS1、SBS2、SBS3を介し
て、第２層目の金属配線で形成されるメインビット線MB
L1、MBL2、MBL3に接続されている。第２層目の金属配線
層で形成されるメインビット線MBL1、MBL2、MBL3は、サ
ブビット線SBL1、SBL2、SBL3及びサブバイアス線SVL1、
SVL2、SVL3に比べてそのピッチに余裕があるので、より
幅の広いアルミ等で形成している。したがって、メイン
ビット線MBL1、MBL2、MBL3の配線抵抗は、極めて低くな
っている。また、セレクトトランジスタSBS1、SBS2、SB
S3も、メモリセルのトランジスタS11D〜M33Eに比べてそ
のピッチに大きな余裕があるため、大きな面積を使った
低抵抗のトランジスタで構成している。上述のメモリマ
トリックスにおいて、サブビット線SBL1、SBL2、SBL3に
は、その延在方向に対して両側にフローティングゲート
トランジスタM11D、M11E、- -- 、M33Eが接続される。
各フローティングゲートトランジスタM11D、M11E、- --
、M33Eには直列にトランジスタS11D、S11E、- - -が接
続される。これらトランジスタS11D、S11E、- - -は、
列配線SVL1、SVL2、SVL3の延在方向に対して両側に接続
されている。すなわち、メモリセルが、サブビット線SB
L1、SBL2、SBL3に対して線対象の形で配置、接続され、
サブビット線SBL1、SBL2、SBL3間には、列配線SVL1、SV
L2、SVL3が形成されているのである。メインビット線MB
L1、MBL2、MBL3は、それぞれマルチプレクサトランジス
タ対T3とT4、T7とT8、T11とT12を介してデ−タバスDB1
又はDB2に接続されている。マルチプレクサトランジス
タT3は、信号BS01Eにより導通状態になり、メインビッ
ト線MBL1とデ−タバスDB1を接続する。マルチプレクサ
トランジスタT4は、信号BS12Dにより導通状態になり、
メインビット線MBL1とデ−タバスDB1を接続する。マル
チプレクサトランジスタT7は、信号BS12Dにより導通状
態になり、メインビット線MBL2とデ−タバスDB2を接続
する。マルチプレクサトランジスタT8は、信号BS23Eに
より導通状態になり、メインビット線MBL2とデ−タバス
DB2を接続する。マルチプレクサトランジスタT11は、信
号BS23Eにより導通状態になり、メインビット線MBL3と
デ−タバスDB1を接続する。デ−タバスDB1に流入する電
流は、センスアンプAMP1により、DB2に流入する電流は
センスアンプAMP2により比較電流Irefとの大小関係を出
力信号に変換して、それぞれ出力信号N1、N2として出力
する。
１の実施例と同様に複数のセグメントに分割されてい
る。各セグメント内のメモリセル行は、ワ−ド線WL1、W
L2、WL3により一つだけ選択さる。第１層目の金属配線
で形成される列配線SVL1、SVL2、SVL3は、それぞれバイ
アスランジスタVLT1、VLT2、VLT3を介して、第２層目の
金属配線で形成される列バイアス線BA1、BA2、BA3に接
続されている。この列バイアス線BA1、BA2、BA3は、メ
インバイアス線MBAに接続されている。第１層目の金属
配線で形成されるサブビット線SBL1、SBL2、SBL3は、そ
れぞれセレクトトランジスタSBS1、SBS2、SBS3を介し
て、第２層目の金属配線で形成されるメインビット線MB
L1、MBL2、MBL3に接続されている。第２層目の金属配線
層で形成されるメインビット線MBL1、MBL2、MBL3は、サ
ブビット線SBL1、SBL2、SBL3及びサブバイアス線SVL1、
SVL2、SVL3に比べてそのピッチに余裕があるので、より
幅の広いアルミ等で形成している。したがって、メイン
ビット線MBL1、MBL2、MBL3の配線抵抗は、極めて低くな
っている。また、セレクトトランジスタSBS1、SBS2、SB
S3も、メモリセルのトランジスタS11D〜M33Eに比べてそ
のピッチに大きな余裕があるため、大きな面積を使った
低抵抗のトランジスタで構成している。上述のメモリマ
トリックスにおいて、サブビット線SBL1、SBL2、SBL3に
は、その延在方向に対して両側にフローティングゲート
トランジスタM11D、M11E、- -- 、M33Eが接続される。
各フローティングゲートトランジスタM11D、M11E、- --
、M33Eには直列にトランジスタS11D、S11E、- - -が接
続される。これらトランジスタS11D、S11E、- - -は、
列配線SVL1、SVL2、SVL3の延在方向に対して両側に接続
されている。すなわち、メモリセルが、サブビット線SB
L1、SBL2、SBL3に対して線対象の形で配置、接続され、
サブビット線SBL1、SBL2、SBL3間には、列配線SVL1、SV
L2、SVL3が形成されているのである。メインビット線MB
L1、MBL2、MBL3は、それぞれマルチプレクサトランジス
タ対T3とT4、T7とT8、T11とT12を介してデ−タバスDB1
又はDB2に接続されている。マルチプレクサトランジス
タT3は、信号BS01Eにより導通状態になり、メインビッ
ト線MBL1とデ−タバスDB1を接続する。マルチプレクサ
トランジスタT4は、信号BS12Dにより導通状態になり、
メインビット線MBL1とデ−タバスDB1を接続する。マル
チプレクサトランジスタT7は、信号BS12Dにより導通状
態になり、メインビット線MBL2とデ−タバスDB2を接続
する。マルチプレクサトランジスタT8は、信号BS23Eに
より導通状態になり、メインビット線MBL2とデ−タバス
DB2を接続する。マルチプレクサトランジスタT11は、信
号BS23Eにより導通状態になり、メインビット線MBL3と
デ−タバスDB1を接続する。デ−タバスDB1に流入する電
流は、センスアンプAMP1により、DB2に流入する電流は
センスアンプAMP2により比較電流Irefとの大小関係を出
力信号に変換して、それぞれ出力信号N1、N2として出力
する。
【００１７】次に、フローティングゲートトランジスタ
M21D、M22Dの情報を、読み出す動作について説明する。
ワ−ド線WL2が選択状態、ワ−ド線WL1、WL3が非選択状
態、信号SS及びSSDがVccレベル、信号SSEがGNDレベルに
設定される。セグメントSEGnの信号SSは、選択状態に設
定され、他のすべてのセグメントSEGn-1、SEGn+1、-- -
の図示しない信号SSは、非選択状態に設定される。信号
BS12DがVccレベルになり、マルチプレクサトランジスタ
T4とT7が導通状態となる。一方、信号BS01E、BS23EはGN
Dレベルに設定される。これによりメインビット線MBL1
とMBL2が選択的にデ−タバスDB1とDB2に接続される。セ
ンスアンプAMP1、AMP2は各々独立に0.2Vをデ−タバスDB
1、DB2に印加し、流入する電流量を判定する。上記設定
によりフローティングゲートトランジスタM21Dは、メイ
ンバイアス線MBA、列バイアス線BA1、バイアスランジス
タVLT1、列配線SVL1、トランジスタS21D、フローティン
グゲートトランジスタM21D、サブビット線SBL1、セレク
トトランジスタSBS1、メインビット線MBL1、マルチプレ
クサトランジスタT4、デ−タバスDB1、センスアンプAMP
1から構成される電流を流す経路上に位置することにな
る。又フローティングゲートトランジスタM22Dはメイン
バイアス線MBA、列バイアス線BA3、バイアスランジスタ
VLT3、列配線SVL3、トランジスタS22D、フローティング
ゲートトランジスタM22D、サブビット線SBL2、セレクト
トランジスタSBS2、メインビット線MBL2、マルチプレク
サトランジスタT7、デ−タバスDB2、センスアンプAMP2
から構成される電流を流す経路上に位置することにな
る。
M21D、M22Dの情報を、読み出す動作について説明する。
ワ−ド線WL2が選択状態、ワ−ド線WL1、WL3が非選択状
態、信号SS及びSSDがVccレベル、信号SSEがGNDレベルに
設定される。セグメントSEGnの信号SSは、選択状態に設
定され、他のすべてのセグメントSEGn-1、SEGn+1、-- -
の図示しない信号SSは、非選択状態に設定される。信号
BS12DがVccレベルになり、マルチプレクサトランジスタ
T4とT7が導通状態となる。一方、信号BS01E、BS23EはGN
Dレベルに設定される。これによりメインビット線MBL1
とMBL2が選択的にデ−タバスDB1とDB2に接続される。セ
ンスアンプAMP1、AMP2は各々独立に0.2Vをデ−タバスDB
1、DB2に印加し、流入する電流量を判定する。上記設定
によりフローティングゲートトランジスタM21Dは、メイ
ンバイアス線MBA、列バイアス線BA1、バイアスランジス
タVLT1、列配線SVL1、トランジスタS21D、フローティン
グゲートトランジスタM21D、サブビット線SBL1、セレク
トトランジスタSBS1、メインビット線MBL1、マルチプレ
クサトランジスタT4、デ−タバスDB1、センスアンプAMP
1から構成される電流を流す経路上に位置することにな
る。又フローティングゲートトランジスタM22Dはメイン
バイアス線MBA、列バイアス線BA3、バイアスランジスタ
VLT3、列配線SVL3、トランジスタS22D、フローティング
ゲートトランジスタM22D、サブビット線SBL2、セレクト
トランジスタSBS2、メインビット線MBL2、マルチプレク
サトランジスタT7、デ−タバスDB2、センスアンプAMP2
から構成される電流を流す経路上に位置することにな
る。
【００１８】これらの経路中でフローティングゲートト
ランジスタM21D又はM22Dとメインバイアス線MBAの間
は、電源とメモリセル間の経路であるから、複数の浮遊
配線を充放電する必要がある。しかしながら、フローテ
ィングゲートトランジスタM21D又はM22Dの導通／非導通
を検出する速度には、重大な影響を及ぼすことはない。
また、バイアスランジスタVTL2は非導通であるので、列
配線SVL2は浮遊状態であり、電流経路を妨げることはな
い。この実施例では、書き込みおよび消去に利用する他
の列配線を、トランジスタとフローティングゲートトラ
ンジスタの直列接続の中間点に接続した例は省略した。
このような場合は、メモリセルアレイの配列が複雑にな
るが、上述した読み出す動作は基本的に同じである。さ
らに、第２の実施例では、第１の実施例同様、フローテ
ィングゲートトランジスタM21E又はM22Eが両方導通状態
である場合に電流経路が分岐する問題がある。しかしな
がら、第１の実施例で説明したように、分岐した電流経
路は高抵抗なトランジスタを余分に経由しているため、
分岐した電流経路に流れる電流は無視できるほど小さ
い。なお、第２の実施例では、メモリセルがサブビット
線に対して線対象の形で配置、接続される例を示した
が、線対象に構成されなくても本発明の効果を得ること
は可能である。
ランジスタM21D又はM22Dとメインバイアス線MBAの間
は、電源とメモリセル間の経路であるから、複数の浮遊
配線を充放電する必要がある。しかしながら、フローテ
ィングゲートトランジスタM21D又はM22Dの導通／非導通
を検出する速度には、重大な影響を及ぼすことはない。
また、バイアスランジスタVTL2は非導通であるので、列
配線SVL2は浮遊状態であり、電流経路を妨げることはな
い。この実施例では、書き込みおよび消去に利用する他
の列配線を、トランジスタとフローティングゲートトラ
ンジスタの直列接続の中間点に接続した例は省略した。
このような場合は、メモリセルアレイの配列が複雑にな
るが、上述した読み出す動作は基本的に同じである。さ
らに、第２の実施例では、第１の実施例同様、フローテ
ィングゲートトランジスタM21E又はM22Eが両方導通状態
である場合に電流経路が分岐する問題がある。しかしな
がら、第１の実施例で説明したように、分岐した電流経
路は高抵抗なトランジスタを余分に経由しているため、
分岐した電流経路に流れる電流は無視できるほど小さ
い。なお、第２の実施例では、メモリセルがサブビット
線に対して線対象の形で配置、接続される例を示した
が、線対象に構成されなくても本発明の効果を得ること
は可能である。
【００１９】第２の実施例では、セグメント内のメモリ
アレイのトランジスタ形成ピッチと比較したセグメント
周辺トランジスタSBS1-SBS3およびVLT1-VLT3の面積的配
置は余裕があり、これは第１の実施例よりも更に大きな
余裕である。したがって、セグメントに分割された列間
配置型構成のメモリマトリックスを有する不揮発性半導
体記憶装置において、データ線からセンスアンプに電流
を流入させる方式による読み出しを実現することがで
き、高集積高速な不揮発性半導体記憶装置を実現するこ
とが可能になる。
アレイのトランジスタ形成ピッチと比較したセグメント
周辺トランジスタSBS1-SBS3およびVLT1-VLT3の面積的配
置は余裕があり、これは第１の実施例よりも更に大きな
余裕である。したがって、セグメントに分割された列間
配置型構成のメモリマトリックスを有する不揮発性半導
体記憶装置において、データ線からセンスアンプに電流
を流入させる方式による読み出しを実現することがで
き、高集積高速な不揮発性半導体記憶装置を実現するこ
とが可能になる。
【００２０】
【発明の効果】以上詳細に説明したように、この発明に
よれば、列間配置型構成のメモリマトリックスを有する
不揮発性半導体記憶装置において、データ線からセンス
アンプに電流を流入させる方式による読み出しを実現す
ることができ、高集積高速な不揮発性半導体記憶装置を
実現することが可能になる。なお、本発明の実施例で
は、セグメントを有するメモリマトリックスについて説
明したが、本発明の１セグメントのみの構成のメモリマ
トリックスとして駆動すれば、列配線の選択回路は小面
積なパターンで構成できる。この場合セレクトトランジ
スタが不要になることは言うまでもない。このような構
成では、上述の本発明の効果に加え、配線導体層は１層
で実現できる利点もある。
よれば、列間配置型構成のメモリマトリックスを有する
不揮発性半導体記憶装置において、データ線からセンス
アンプに電流を流入させる方式による読み出しを実現す
ることができ、高集積高速な不揮発性半導体記憶装置を
実現することが可能になる。なお、本発明の実施例で
は、セグメントを有するメモリマトリックスについて説
明したが、本発明の１セグメントのみの構成のメモリマ
トリックスとして駆動すれば、列配線の選択回路は小面
積なパターンで構成できる。この場合セレクトトランジ
スタが不要になることは言うまでもない。このような構
成では、上述の本発明の効果に加え、配線導体層は１層
で実現できる利点もある。
【図１】この発明の第１の実施例の部分回路図
【図２】この発明の第２の実施例の部分回路図
VLS．．．．バイアス線 VLT1〜VLT5．．．．バイアスランジスタ SVL1〜SVL5．．．．サブバイアス線 M11E〜M36E．．．．メモリセル SBL1〜SBL6．．．．サブビット線 SBS1〜SBS6．．．．セレクトトランジスタ MBL1〜MBL6．．．．メインビット線 T1〜T12．．．．マルチプレクサトランジスタ DB1、DB2．．．．デ−タバス AMP1、AMP2．．．．センスアンプ
Claims (15)
- 【請求項１】 １トランジスタでメモリセルが構成さ
れ、このメモリセルを構成するトランジスタが直列に接
続されてメモリ行が構成され、このメモリ列を複数配置
し、各メモリ行のメモリセルを構成するトランジスタの
ゲ−トを接続した複数のワ−ドラインと、上記直列に接
続されたメモリセルを構成するトランジスタ間の接続点
を上記行と実質的に直交する方向に接続した列配線とを
有するメモリアレイを有した不揮発性半導体記憶装置に
おいて、 前記列配線のうち奇数番目の列配線に接続されたビット
線と、 前記列配線のうち偶数番目の列配線に選択トランジスタ
を介して接続されたバイアス電位供給線と、 デ−タバス対と、 前記ビット線の２本を１組として、前記デ−タバス対と
選択的に接続させるマルチプレクサ回路と、 前記デ−タバス対の夫々に接続されたセンスアンプとを
有する不揮発性半導体記憶装置。 - 【請求項２】 前記列配線のうち偶数番目の列配線をそ
れらのなかで偶数番列配線と奇数番列配線とに分類し、
偶数番列配線に接続された選択トランジスタを共通な第
１の制御信号で制御し、奇数番列配線に接続された選択
トランジスタを共通な第２の制御信号で制御した請求項
１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記メモリアレイは、複数のセグメント
に分割されている請求項１記載の不揮発性半導体記憶装
置。 - 【請求項４】 前記メモリアレイの各々のセグメントに
おいて、前記奇数番目の列配線と前記ビット線とは、共
通な第３の制御信号で制御される選択トランジスタを介
して接続される請求項３記載の不揮発性半導体記憶装
置。 - 【請求項５】 前記第３の制御信号で制御される選択ト
ランジスタは、前記メモリセルを構成するトランジスタ
より面積が大きい低抵抗のトランジスタである請求項４
記載の不揮発性半導体記憶装置。 - 【請求項６】 前記ビット線は、前記列配線より幅広の
低抵抗な配線で構成される請求項１記載の不揮発性半導
体記憶装置。 - 【請求項７】 請求項１記載の不揮発性半導体記憶装置
において、 前記偶数番目の列配線に接続された選択トランジスタの
少なくとも２つを導通状態にしてバイアス電位供給線か
ら選択された偶数番目の列配線にバイアス電位を供給
し、 前記ワ−ド線のうち１つを選択状態とし、 前記マルチプレクサ回路によって、前記選択された偶数
番目の列配線のすぐ隣の前記奇数番目の列配線に接続さ
れたビット線をデ−タバス対に選択的に接続し、 前記センスアンプで、前記選択された偶数番目の列配線
とそのすぐ隣の前記奇数番目の列配線との間にある選択
されたメモリセルを経由した電流経路に流れる前記バイ
アス電位供給線からの電流を検出して、前記選択された
メモリセルのデ−タを読みだす不揮発性半導体記憶装置
のデ−タ読みだし方法。 - 【請求項８】 デ−タ記憶用のトランジスタとこれに直
列に接続された選択用トランジスタとでメモリセルが構
成され、このメモリセルが直列に接続されてメモリ行が
構成され、このメモリ列を複数配置し、各メモリ行のメ
モリセルを構成するトランジスタのゲ−トを接続した複
数のワ−ドラインと、上記直列に接続されたメモリセル
間の接続点を上記行と実質的に直交する方向に接続した
列配線とを有するメモリアレイを有した不揮発性半導体
記憶装置において、 前記列配線のうち奇数番目の列配線に接続されたビット
線と、 前記列配線のうち偶数番目の列配線に選択トランジスタ
を介して接続されたバイアス電位供給線と、 デ−タバス対と、 前記ビット線の２本を１組として、前記デ−タバス対と
選択的に接続させるマルチプレクサ回路と、 前記デ−タバス対の夫々に接続されたセンスアンプとを
有する不揮発性半導体記憶装置。 - 【請求項９】 前記デ−タ記憶用のトランジスタはフロ
−ティングゲ−トトランジスタである請求項８記載の不
揮発性半導体記憶装置。 - 【請求項１０】 前記列配線のうち偶数番目の列配線を
それらのなかで偶数番列配線と奇数番列配線とに分類
し、偶数番列配線に接続された選択トランジスタを共通
な第１の制御信号で制御し、奇数番列配線に接続された
選択トランジスタを共通な第２の制御信号で制御した請
求項８記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記メモリアレイは、複数のセグメン
トに分割されている請求項８記載の不揮発性半導体記憶
装置。 - 【請求項１２】 前記メモリアレイの各々のセグメント
において、前記奇数番目の列配線と前記ビット線とは、
共通な第３の制御信号で制御される選択トランジスタを
介して接続される請求項１１記載の不揮発性半導体記憶
装置。 - 【請求項１３】 前記第３の制御信号で制御される選択
トランジスタは、前記メモリセルを構成するトランジス
タより面積が大きい低抵抗のトランジスタである請求項
１２記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記ビット線は、前記列配線より幅広
の低抵抗な配線で構成される請求項８記載の不揮発性半
導体記憶装置。 - 【請求項１５】 請求項８記載の不揮発性半導体記憶装
置において、 前記偶数番目の列配線に接続された選択トランジスタの
少なくとも２つを導通状態にしてバイアス電位供給線か
ら選択された偶数番目の列配線にバイアス電位を供給
し、 前記ワ−ド線のうち１つを選択状態とし、 前記マルチプレクサ回路によって、前記選択された偶数
番目の列配線のすぐ隣の前記奇数番目の列配線に接続さ
れたビット線をデ−タバス対に選択的に接続し、 前記センスアンプで、前記選択された偶数番目の列配線
とそのすぐ隣の前記奇数番目の列配線との間にある選択
されたメモリセルを経由した電流経路に流れる前記バイ
アス電位供給線からの電流を検出して、前記選択された
メモリセルのデ−タを読みだす不揮発性半導体記憶装置
のデ−タ読みだし方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP405798A JP3970402B2 (ja) | 1998-01-12 | 1998-01-12 | 不揮発性半導体記憶装置およびそのデ−タ読みだし方法 |
| US09/227,211 US6147912A (en) | 1998-01-12 | 1999-01-08 | Non-volatile semiconductor memory and method for reading data stored therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP405798A JP3970402B2 (ja) | 1998-01-12 | 1998-01-12 | 不揮発性半導体記憶装置およびそのデ−タ読みだし方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007088549A Division JP2007213805A (ja) | 2007-03-29 | 2007-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203880A true JPH11203880A (ja) | 1999-07-30 |
| JP3970402B2 JP3970402B2 (ja) | 2007-09-05 |
Family
ID=11574253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP405798A Expired - Fee Related JP3970402B2 (ja) | 1998-01-12 | 1998-01-12 | 不揮発性半導体記憶装置およびそのデ−タ読みだし方法 |
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| Country | Link |
|---|---|
| US (1) | US6147912A (ja) |
| JP (1) | JP3970402B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355876B2 (en) | 2005-04-26 | 2008-04-08 | Oki Electric Industry Co., Ltd. | Memory array circuit with two-bit memory cells |
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| US6727533B2 (en) * | 2000-11-29 | 2004-04-27 | Fujitsu Limited | Semiconductor apparatus having a large-size bus connection |
| US6563735B1 (en) * | 2002-04-04 | 2003-05-13 | Macronix International Co., Ltd. | NOR-structured semiconductor memory device |
| JP3913108B2 (ja) * | 2002-05-22 | 2007-05-09 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
| JP2004335797A (ja) * | 2003-05-08 | 2004-11-25 | Sharp Corp | 半導体記憶装置とその駆動方法、および携帯電子機器 |
| JP4885743B2 (ja) * | 2006-07-28 | 2012-02-29 | ラピスセミコンダクタ株式会社 | 不揮発性半導体記憶装置 |
| US7916536B2 (en) * | 2007-07-26 | 2011-03-29 | Micron Technology, Inc. | Programming based on controller performance requirements |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US7916551B2 (en) * | 2007-11-06 | 2011-03-29 | Macronix International Co., Ltd. | Method of programming cell in memory and memory apparatus utilizing the method |
| US8407400B2 (en) * | 2008-11-12 | 2013-03-26 | Micron Technology, Inc. | Dynamic SLC/MLC blocks allocations for non-volatile memory |
| US8854882B2 (en) | 2010-01-27 | 2014-10-07 | Intelligent Intellectual Property Holdings 2 Llc | Configuring storage cells |
| US8661184B2 (en) | 2010-01-27 | 2014-02-25 | Fusion-Io, Inc. | Managing non-volatile media |
| US9245653B2 (en) | 2010-03-15 | 2016-01-26 | Intelligent Intellectual Property Holdings 2 Llc | Reduced level cell mode for non-volatile memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2603715B2 (ja) * | 1989-02-09 | 1997-04-23 | 沖電気工業株式会社 | 読出し専用メモリ回路 |
| US5450354A (en) * | 1992-08-31 | 1995-09-12 | Nippon Steel Corporation | Non-volatile semiconductor memory device detachable deterioration of memory cells |
| US5517448A (en) * | 1994-09-09 | 1996-05-14 | United Microelectronics Corp. | Bias circuit for virtual ground non-volatile memory array with bank selector |
| US5748538A (en) * | 1996-06-17 | 1998-05-05 | Aplus Integrated Circuits, Inc. | OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array |
| KR100240418B1 (ko) * | 1996-12-31 | 2000-03-02 | 윤종용 | 반도체 독출 전용 메모리 및 그의 독출 방법 |
-
1998
- 1998-01-12 JP JP405798A patent/JP3970402B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-08 US US09/227,211 patent/US6147912A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355876B2 (en) | 2005-04-26 | 2008-04-08 | Oki Electric Industry Co., Ltd. | Memory array circuit with two-bit memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| US6147912A (en) | 2000-11-14 |
| JP3970402B2 (ja) | 2007-09-05 |
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