JP5406684B2 - 半導体記憶回路 - Google Patents

Description

本発明は、半導体記憶回路に関するものである。

フラッシュメモリに代表される不揮発性半導体記憶回路のデータ読み出しは、読み出し対象となるメモリセルの電流値により、読み出すデータの論理レベルを判定する。論理レベル間のメモリセル電流の分布や電流差（以下「電流ウィンドウ」と呼ぶ）に基づいて論理レベルを判定する回路は、センスアンプと呼ばれる。また、読み出し対象となるメモリセルの電流は、メモリセルに接続されているビット線を介してセンスアンプに流れる（例えば、特許文献１及び２参照）。

図１９は、従来のＮＯＲ型半導体記憶回路１０００の構成を概略的に示すブロック図である。また、図２０は、半導体記憶回路１０００のメモリセルアレイ１２０とマルチプレクサ１３０の回路図である。図１９及び図２０に示されるように、半導体記憶回路１０００は、行方向及び列方向に並ぶ複数のメモリセル（例えば、ＭＣ００，…，ＭＣ２７，…，ＭＣＮ０，…，ＭＣＮ７）を含むＭ個のメモリセルアレイ１２０と、複数のトランジスタ（例えば、トランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，１３０＿２ａ，１３０＿２ｂ，…）を含むマルチプレクサ１３０と、センスアンプＳＡ０，ＳＡ１とを有している。

ＣＯＭＭＯＮは、メモリセルの共通電圧源である。ＤＳ［２Ｍ−１：０］（すなわち、ＤＳ０，…，ＤＳ（２Ｍ−１））は、共通電圧源ＣＯＭＭＯＮとサブビット線との間のトランジスタ（図２０には、トランジスタ１２０＿０，１２０＿２，１２０＿４，１２０＿６，１２０＿８を示す）の制御端子に印加されるサブビット線選択用信号である。ＳＳ［Ｍ−１：０］（すなわち、ＳＳ０，…，ＳＳ（Ｍ−１））は、メインビット線とサブビット線との間のトランジスタ（図２０には、トランジスタ１２１＿１，１２１＿３，１２１＿５，１２１＿７，…を示す）の制御端子に印加されるサブビット線選択用信号である。Ｙ［Ｋ−１：０］（すなわち、Ｙ０，…，Ｙ（Ｋ−１））は、センスアンプＳＡ０，ＳＡ１とメインビット線との間のトランジスタ（図２０の構成１３０内のトランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，…）の制御端子に印加されるメインビット線選択用信号である。ＷＬ［Ｎ×Ｍ−１：０］（すなわち、ＷＬ０，…，ＷＬ（Ｎ×Ｍ−１））は、ワード線である。ＩＣＥＬＬ０及びＩＣＥＬＬ１は、読み出し対象となるメモリセルの電流値であり、それぞれセンスアンプＳＡ０及びＳＡ１に流れる。センスアンプＳＡ０及びＳＡ１は、電流値ＩＣＥＬＬ０及びＩＣＥＬＬ１から読み出し対象となるメモリセルの論理レベルを判定し、判定結果を出力端子ＤＯＵＴ０及びＤＯＵＴ１に出力する。ここで、Ｍは、メモリセルアレイ１２０の個数である。Ｎは、各メモリセルアレイ１２０が備えるワード線の本数である。Ｋは、メインビット線を選択するためのメインビット線選択用信号Ｙの数（信号本数）である。

ＳＢＬ［８：０］（すなわち、ＳＢＬ０，…，ＳＢＬ８）は、サブビット線であり、ＭＢＬ［３：０］（すなわち、ＭＢＬ０，…，ＭＢＬ３）は、メインビット線である。メインビット線ＭＢＬ［３：０］に対してＭ個のメモリセルアレイ１２０が接続される。各メモリセルアレイ１２０には、各々が備えるサブビット線を選択するために、他と重複しないサブビット線選択用信号（ＳＳ［Ｍ−１：０］のいずれか）が印加される。接頭語として「ＭＣ」を用いた符号（例えば、ＭＣ００，…，ＭＣ２７，…）によって示されるトランジスタは、メモリセルである。図２０にメモリセルアレイ１２０として示されるように、ＮＯＲ型メモリセルアレイは、メモリセルのゲート端子に接続する複数のワード線ＷＬ０，ＷＬ１，…，ＷＬＮと、ソース端子又はドレイン端子（以下「拡散層」と呼ぶ）に接続する複数のサブビット線ＳＢＬ０，ＳＢＬ１，…を格子状に配置し、各ワード線と各ビット線の交点毎にメモリセルＭＣ００，…，ＭＣ２７，…を配置するのが一般的である。この場合、メモリセルは、例えば、Ｐ型基板領域と、その表面に備えられたゲート酸化膜と、このゲート酸化膜上に備えられたゲート端子（浮遊ゲート）と、Ｐ型基板領域を間にして配置された１対のＮ型拡散領域（拡散層）とから構成される。読み出し対象となるメモリセルの選択は、読み出し対象となるメモリセルのゲート端子に接続するワード線を選択し、拡散層の一方に接続するビット線をセンスアンプＳＡ０又はセンスアンプＳＡ１に接続し、拡散層の他方を共通電圧源ＣＯＭＭＯＮに接続することにより実現する。

サブビット線ＳＢＬ０，ＳＢＬ１，…の電圧は、センスアンプＳＡ０，ＳＡ１への接続の有無や、接続されるメモリセルの状態等により異なるため、選択されていないサブビット線においても、過渡的な電圧変動が発生する。また、サブビット線ＳＢＬ０，ＳＢＬ１，…の電圧は、カップリング容量により、隣接するサブビット線の電圧変動の影響を受ける。この影響は、選択されているサブビット線に対して、読み出し対象となるメモリセル本来の電流とは異なる電流をもたらす。その結果、電流ウィンドウのばらつきや減少を招くため、隣接するサブビット線の影響は低減することが望ましい。

図２１は、従来の半導体記憶回路のデータ読み出し動作の説明図である。図２１を用いて、半導体記憶回路１０００のデータ読み出し動作について説明する。ここでは、メモリセルＭＣ０２及びＭＣ０５を選択する場合について説明する。メモリセルアレイ１２０においてワード線ＷＬ０を選択することで、メモリセルＭＣ０２及びＭＣ０５を含む行のメモリセルＭＣ００，ＭＣ０１，…，ＭＣ０７が導通状態となる。サブビット線選択用信号ＤＳ１を選択することで、共通電圧源ＣＯＭＭＯＮが、トランジスタ１２０＿２及びサブビット線ＳＢＬ２を介して、メモリセルＭＣ０２の一方の拡散層に接続され、共通電圧源ＣＯＭＭＯＮが、トランジスタ１２０＿６及びサブビット線ＳＢＬ６を介して、メモリセルＭＣ０５の一方の拡散層に接続される。サブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ１が、サブビット線ＳＢＬ３及びトランジスタ１２１＿３を介してメモリセルＭＣ０２の他方の拡散層に接続され、メインビット線ＭＢＬ２が、サブビット線ＳＢＬ５及びトランジスタ１２１＿５を介してメモリセルＭＣ０５の他方の拡散層に接続される。マルチプレクサ１３０においてメインビット線選択用信号Ｙ１を選択することで、メインビット線ＭＢＬ１が、トランジスタ１３０＿１ａを介してセンスアンプＳＡ０に接続され、メインビット線ＭＢＬ２が、トランジスタ１３０＿１ｂを介してセンスアンプＳＡ１に接続される。これにより、メモリセルＭＣ０２及びＭＣ０５が選択状態となり、センスアンプＳＡ０及びＳＡ１に、それぞれ電流値ＩＣＥＬＬ０及びＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０は、電流値ＩＣＥＬＬ０から判定した論理レベルを出力端子ＤＯＵＴ０に出力し、センスアンプＳＡ１は、電流値ＩＣＥＬＬ１から判定した論理レベルを出力端子ＤＯＵＴ１に出力する。ここで、α（α＝０，１，２，…，Ｍ−１）番目のサブビット線選択用信号ＳＳαと、偶数番号のメインビット線選択用信号Ｙ（２ｎ−２）（ここで、ｎ＝１，２，…）を選択する場合は、α×２＋０番目のサブビット線選択用信号ＤＳ（α×２）を選択し、奇数番号のメインビット線選択用信号Ｙ（２ｎ−１）を選択する場合は、α×２＋１番目のサブビット線選択用信号ＤＳ（α×２＋１）を選択する。

このように、半導体記憶回路１０００では、隣接する１対のメインビット線（例えば、図２１におけるＭＢＬ１とＭＢＬ２）を同時に選択して、それぞれのメインビット線をセンスアンプＳＡ０及びＳＡ１に接続する回路構成を採用している。センスアンプＳＡ０及びＳＡ１に接続されているビット線の電圧は安定するため、隣接する１対のメインビット線、及び、これら１対のメインビット線に接続するサブビット線、及び、メインビット線に接続するサブビット線間に挟まれるサブビット線の間で互いに及ぼし合う影響は、低減される。例えば、メインビット線選択用信号Ｙ１を選択することで、隣接する１対のメインビット線ＭＢＬ［２：１］を同時に選択して、メインビット線ＭＢＬ２，ＭＢＬ１、及び、サブビット線ＳＢＬ５，ＳＢＬ３、及び、サブビット線ＳＢＬ４の間で互いに及ぼし合う影響は、低減される。

特開２００６−３０９８１１号公報 国際公開第２００６／０３５５０２号

近年、メモリセルの微細化により、ビット線の配線間隔が狭まってビット線間のカップリング容量が増大しているため、隣接するビット線の電圧変動が電流値に及ぼす影響も増大している。一方、メモリセルの微細化や多値化により、電流ウィンドウの電流差が減少している。したがって、ビット線の電圧変動による電流値の変化が電流ウィンドウに及ぼす影響は、相対的に増大している。

従来技術では、隣接する１対のメインビット線を同時に選択して、隣接するビット線の影響を互いに低減している。一方、選択された１対のメインビット線の外側に隣接するメインビット線は、非選択のメモリセルを介して共通電圧源に接続されている。メモリセルは、駆動力が比較的小さいため、外側に隣接するメインビット線が大きく電圧変動すると、非選択のメモリセルを介して共通電圧源との充放電による電圧変動が、読み出し動作中に渡って継続する。この電圧変動は、前述の通り、選択されているメモリセルの電流ウィンドウに対して影響を及ぼす。

例えば、隣接する１対のメインビット線を選択してセンスアンプに接続すると、これらのメインビット線には急激な電圧変動が発生する。この影響で、選択されている１対のメインビット線の外側に隣接するメインビット線にも電圧変動が発生するが、この電圧変動が比較的大きく急激に発生すると、選択されているメモリセルの電流ウィンドウに対して影響を及ぼす。

そこで、本発明は、上記従来技術の問題を解決するためになされたものであり、その目的は、選択されている１対のメインビット線の外側に隣接するメインビット線の電圧変動を抑制することができる半導体記憶回路を提供することにある。

本発明に係る半導体記憶回路は、行方向及び列方向に配列された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイから行方向に並ぶメモリセルを選択する行選択手段と、前記メモリセルアレイから列方向に並ぶメモリセルを複数列選択する列選択手段と、前記複数のメモリセルのデータを出力する複数列のメインビット線と、前記メモリセルアレイ内の、前記行選択手段及び前記列選択手段によって選択された読み取り対象のメモリセルのデータを読み取るデータ読取手段と、前記メモリセルアレイ内の、前記読み取り対象のメモリセルに接続されているメインビット線を、前記データ読取手段に接続する第１のマルチプレクサと、前記複数列のメインビット線の内の、前記読み取り対象のメモリセルに接続されているメインビット線の外側に隣接するメインビット線を、所定電圧に設定する充放電用電圧源に接続する第２のマルチプレクサとを有し、前記データ読取手段は、第１のセンスアンプと第２のセンスアンプとを含み、前記列選択手段は、前記複数列のメインビット線の内の、隣接する１対のメインビット線に接続された１対のメモリセルを選択し、前記第１のマルチプレクサは、前記１対のメインビット線を前記第１のセンスアンプ及び前記第２のセンスアンプにそれぞれ接続し、前記第２のマルチプレクサは、前記１対のメインビット線の外側の各々について、隣接する２本のメインビット線を前記充放電用電圧源に接続することを特徴とする。

本発明によれば、選択されている１対のメインビット線の外側に隣接するメインビット線の電圧変動を抑制することができ、データ読取手段は、読み出し対象となるメモリセル本来の電流を正確に検出することができる。

本発明の第１の実施形態に係る半導体記憶回路の構成を概略的に示すブロック図である。 第１の実施形態に係る半導体記憶回路の第２のマルチプレクサ、メモリセルアレイ、及び第１のマルチプレクサの回路図である。 第１の実施形態に係る半導体記憶回路のデータ読み出し動作の説明図である。 本発明の第２の実施形態に係る半導体記憶回路の構成を概略的に示すブロック図である。 第２の実施形態に係る半導体記憶回路の第２のマルチプレクサ、メモリセルアレイ、及び第１のマルチプレクサの回路図である。 第２の実施形態に係る半導体記憶回路のデータ読み出し動作の説明図である。 本発明の第３の実施形態に係る半導体記憶回路の構成を概略的に示すブロック図である。 第３の実施形態に係る半導体記憶回路の第２のマルチプレクサ、メモリセルアレイ、及び第１のマルチプレクサの回路図である。 第３の実施形態に係る半導体記憶回路のデータ読み出し動作の説明図である。 本発明の第４の実施形態に係る半導体記憶回路の構成を概略的に示すブロック図である。 第４の実施形態に係る半導体記憶回路の第２のマルチプレクサ、メモリセルアレイ、及び第１のマルチプレクサの回路図である。 第４の実施形態に係る半導体記憶回路のデータ読み出し動作の説明図である。 本発明の第５の実施形態に係る半導体記憶回路の構成を概略的に示すブロック図である。 第５の実施形態に係る半導体記憶回路の第２のマルチプレクサ、メモリセルアレイ、及び第１のマルチプレクサの回路図である。 第５の実施形態に係る半導体記憶回路のデータ読み出し動作の説明図である。 本発明の第６の実施形態に係る半導体記憶回路の構成を概略的に示すブロック図である。 第６の実施形態に係る半導体記憶回路の第２のマルチプレクサ、メモリセルアレイ、及び第１のマルチプレクサの回路図である。 第６の実施形態に係る半導体記憶回路のデータ読み出し動作の説明図である。 従来の半導体記憶回路の構成を概略的に示すブロック図である。 従来の半導体記憶回路のメモリセルアレイ及びマルチプレクサの回路図である。 従来の半導体記憶回路のデータ読み出し動作の説明図である。

第１の実施形態．
図１は、本発明の第１の実施形態に係る半導体記憶回路１００の構成を概略的に示すブロック図である。また、図２は、第１の実施形態に係る半導体記憶回路１００の第２のマルチプレクサ１１０、メモリセルアレイ１２０、及び第１のマルチプレクサ１３０の回路図である。図１及び図２に示されるように、第１の実施形態に係る半導体記憶回路１００は、複数のトランジスタ（例えば、トランジスタ１１０＿０，１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，…）を含む第２のマルチプレクサ１１０と、行方向及び列方向に並ぶ複数のメモリセル（例えば、ＭＣ００，…，ＭＣ０７）を含むＭ個のメモリセルアレイ１２０と、複数のトランジスタ（例えば、トランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，１３０＿２ａ，１３０＿２ｂ，…）を含む第１のマルチプレクサ１３０と、センスアンプＳＡ０，ＳＡ１とを有している。第１の実施形態に係る半導体記憶回路１００は、第２のマルチプレクサ１１０を備える点において、従来の半導体記憶回路１０００と相違する。第１の実施形態に係る半導体記憶回路１００の他の構成は、図１９の半導体記憶回路１０００の構成と同様である。

ＣＨＲＧは、隣接メインビット線の充放電用電圧源である。ＣＯＭＭＯＮは、メモリセルの共通電圧源である。ＤＳ［２Ｍ−１：０］は、共通電圧源ＣＯＭＭＯＮとサブビット線との間のトランジスタ（図２には、トランジスタ１２０＿０，１２０＿２，１２０＿４，１２０＿６，１２０＿８を示す）の制御端子に印加されるサブビット線選択用信号である。ＳＳ［Ｍ−１：０］は、メインビット線とサブビット線との間のトランジスタ（図２には、トランジスタ１２１＿１，１２１＿３，１２１＿５，１２１＿７を示す）の制御端子に印加されるサブビット線選択用信号である。Ｙ［Ｋ−１：０］は、センスアンプＳＡ０，ＳＡ１とメインビット線との間のトランジスタ（図２の構成１３０内のトランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，…）の制御端子に印加されるメインビット線選択用信号である。ＷＬ［Ｎ×Ｍ−１：０］は、１行のメモリセルを選択する行選択手段を構成するワード線である。ここで、Ｍは、メモリセルアレイ１２０の個数である。Ｎは、各メモリセルアレイ１２０が備えるワード線の本数である。Ｋは、メインビット線選択用信号Ｙの数（信号本数）である。

ＳＢＬ［８：０］は、サブビット線であり、ＭＢＬ［３：０］は、メインビット線である。メインビット線ＭＢＬ［３：０］には、Ｍ個のメモリセルアレイ１２０が接続されるが、図２には、１つのメモリセルアレイ１２０のみを示している。また、図２には、複数あるワード線のうちの１つである、ワード線ＷＬ０のみを示している。また、サブビット線ＳＢＬ［８：０］、メインビット線ＭＢＬ［３：０］、共通電圧源ＣＯＭＭＯＮとサブビット線との間のトランジスタ、メインビット線とサブビット線との間のトランジスタは、各列のメモリセルを選択する列選択手段を構成する。メインビット線ＭＢＬ［３：０］１列のメモリセルを選択する列選択手段を構成するなお、半導体記憶回路１００に入力される各信号は、半導体記憶回路１００の動作を制御する回路（図示せず）から入力される。

図３は、第１の実施形態に係る半導体記憶回路１００のデータ読み出し動作の説明図である。図３を用いて、半導体記憶回路１００のデータ読み出し動作について説明する。ここでは、メモリセルＭＣ０２及びＭＣ０５を選択する場合について説明する。メモリセルアレイ１２０においてワード線ＷＬ０を選択することで、メモリセルＭＣ０２及びＭＣ０５を含む行のメモリセルＭＣ００，…，ＭＣ０７が導通状態となる。サブビット線選択用信号ＤＳ１を選択することで、共通電圧源ＣＯＭＭＯＮが、トランジスタ１２０＿２及びサブビット線ＳＢＬ２を介してメモリセルＭＣ０２の一方の拡散層に接続され、共通電圧源ＣＯＭＭＯＮが、トランジスタ１２０＿６及びサブビット線ＳＢＬ６を介してメモリセルＭＣ０５の一方の拡散層に接続される。サブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ１が、トランジスタ１２１＿３及びサブビット線ＳＢＬ３を介してメモリセルＭＣ０２の他方の拡散層に接続され、メインビット線ＭＢＬ２が、トランジスタ１２１＿５及びサブビット線ＳＢＬ５を介してメモリセルＭＣ０５の他方の拡散層に接続される。第１のマルチプレクサ１３０においてメインビット線選択用信号Ｙ１を選択することで、メインビット線ＭＢＬ１が、トランジスタ１３０＿１ａを介してセンスアンプＳＡ０に接続され、メインビット線ＭＢＬ２が、トランジスタ１３０＿１ｂを介してセンスアンプＳＡ１に接続される。これにより、メモリセルＭＣ０２及びＭＣ０５が選択状態となり、センスアンプＳＡ０及びＳＡ１に、それぞれ電流値ＩＣＥＬＬ０及びＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０は、電流値ＩＣＥＬＬ０から判定した論理レベルを出力端子ＤＯＵＴ０に出力し、センスアンプＳＡ１は、電流値ＩＣＥＬＬ１から判定した論理レベルを出力端子ＤＯＵＴ１に出力する。

ここで、α（α＝０，１，２，…，Ｍ−１）番目のサブビット線選択用信号ＳＳαと、偶数番号のメインビット線選択用信号Ｙ（２ｎ−２）（ここで、ｎ＝１，２，…）を選択する場合は、α×２＋０番目のサブビット線選択用信号ＤＳ（α×２）を選択し、奇数番号のメインビット線選択用信号Ｙ（２ｎ−１）を選択する場合は、α×２＋１番目のサブビット線選択用信号ＤＳ（α×２＋１）を選択する。

第２のマルチプレクサ１１０においてメインビット線選択用信号Ｙｍ（ここで、ｍ＝０，１，…，Ｋ−１）を選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬ（ｍ−１）及びＭＢＬ（ｍ＋２）に接続される。例えば、第２のマルチプレクサ１１０においてメインビット線選択用信号Ｙ１を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１１０＿０を介してメインビット線ＭＢＬ０に接続され、充放電用電圧源ＣＨＲＧが、トランジスタ１１０＿４を介して及びＭＢＬ３に接続される。

メモリセルアレイ１２０においてサブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ０が、トランジスタ１２１＿１を介してサブビット線ＳＢＬ１に接続され、メインビット線ＭＢＬ３が、トランジスタ１２１＿７を介してサブビット線ＳＢＬ７に接続される。これにより、メインビット線ＭＢＬ０及びＭＢＬ３、サブビット線ＳＢＬ１及びＳＢＬ７を、充放電用電圧源ＣＨＲＧの供給電圧の値ＶＣＨＲＧに設定している。

以上に説明したように、第１の実施形態に係る半導体記憶回路１００では、従来の半導体記憶回路１０００と同様に、隣接する１対のメインビット線（例えば、ＭＢＬ１とＭＢＬ２）が選択され、それぞれのメインビット線をセンスアンプＳＡ０及びＳＡ１に接続する回路構成を採用している。したがって、第１の実施形態に係る半導体記憶回路１００では、従来の半導体記憶回路１０００と同様に、メインビット線ＭＢＬ２，ＭＢＬ１、及び、サブビット線ＳＢＬ５，ＳＢＬ３、及び、サブビット線ＳＢＬ４の間で互いに及ぼし合う影響は、低減される。

また、第１の実施形態に係る半導体記憶回路１００では、第２のマルチプレクサ１１０においてメインビット線ＭＢＬ０及びＭＢＬ３の電圧を、値ＶＣＨＲＧに設定している。これにより、第１の実施形態に係る半導体記憶回路１００では、隣接する１対の選択されているメインビット線の外側に隣接するメインビット線（例えば、メインビット線ＭＢＬ１の外側に隣接するメインビット線ＭＢＬ０、及び、メインビット線ＭＢＬ２の外側に隣接するメインビット線ＭＢＬ３）の電圧変動を抑える回路を実現することができる。

このため、第１の実施形態に係る半導体記憶回路１００によれば、センスアンプＳＡ０及びＳＡ１は、読み出し対象となるメモリセル本来の電流を正確に検出することができる。

第２の実施形態．
図４は、本発明の第２の実施形態に係る半導体記憶回路２００の構成を概略的に示すブロック図である。また、図５は、第２の実施形態に係る半導体記憶回路２００の第２のマルチプレクサ１３１、メモリセルアレイ１２０、及び第１のマルチプレクサ１３０の回路図である。図４及び図５に示されるように、第２の実施形態に係る半導体記憶回路２００は、複数のトランジスタ（例えば、トランジスタ１３１＿０ａ，１３１＿０ｂ，１３１＿１ａ，１３１＿１ｂ，１３１＿２ａ，１３１＿２ｂ，…）を含む第２のマルチプレクサ１３１と、行方向及び列方向に並ぶ複数のメモリセル（例えば、ＭＣ００，…，ＭＣ０７）を含むＭ個のメモリセルアレイ１２０と、複数のトランジスタ（例えば、トランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，１３０＿２ａ，１３０＿２ｂ，…）を含む第１のマルチプレクサ１３０と、センスアンプＳＡ０，ＳＡ１とを有している。第２のマルチプレクサ１３１は、第１のマルチプレクサ１３０と同じ構成の回路である。Ｙ［Ｋ−１：０］は、センスアンプＳＡ０，ＳＡ１とメインビット線との間のトランジスタ（図５の構成１３０内のトランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，…）の制御端子に印加されるメインビット線選択用信号である。ＹＣ［Ｋ−１：０］は、充放電用電圧源ＣＨＲＧとメインビット線ＭＢＬ０，ＭＢＬ１，…との間に接続されたトランジスタ（図５の構成１３１内のトランジスタ１３１＿０ａ，１３１＿０ｂ，１３１＿１ａ，１３１＿１ｂ，…）の制御端子に入力され、充放電用電圧源ＣＨＲＧに接続するメインビット線を選択するためのメインビット線選択用信号である。第２の実施形態に係る半導体記憶回路２００の他の構成は、第１の実施形態に係る半導体記憶回路１００の構成と同様である。

ＳＢＬ［１２：０］は、サブビット線であり、ＭＢＬ［５：０］は、メインビット線である。メインビット線ＭＢＬ［５：０］には、Ｍ個のメモリセルアレイ１２０が接続されるが、図５には、１つのメモリセルアレイ１２０のみを示している。また、図５には、複数あるワード線のうちの１つである、ワード線ＷＬ０のみを示している。なお、半導体記憶回路２００に入力される各信号は、半導体記憶回路２００の動作を制御する回路（図示せず）から入力される。

図６は、第２の実施形態に係る半導体記憶回路２００のデータ読み出し動作の説明図である。図６を用いて、半導体記憶回路２００のデータ読み出し動作について説明する。ここでは、メモリセルＭＣ０４及びＭＣ０７を選択する場合について説明する。メモリセルアレイ１２０においてワード線ＷＬ０を選択することで、メモリセルＭＣ０４及びＭＣ０７を含む行のメモリセルＭＣ００，…，ＭＣ１１が導通状態となる。サブビット線選択用信号ＤＳ０を選択することで、共通電圧源ＣＯＭＭＯＮが、トランジスタ１２０＿４及びサブビット線ＳＢＬ４を介してメモリセルＭＣ０４の一方の拡散層に接続され、共通電圧源ＣＯＭＭＯＮが、トランジスタ１２０＿８及びサブビット線ＳＢＬ８を介してメモリセルＭＣ０８の一方の拡散層に接続される。サブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ２が、トランジスタ１２１＿５及びサブビット線ＳＢＬ５を介してメモリセルＭＣ０４の他方の拡散層に接続され、メインビット線ＭＢＬ３が、トランジスタ１２１＿７及びサブビット線ＳＢＬ７を介してメモリセルＭＣ０７の他方の拡散層に接続される。第１のマルチプレクサ１３０においてメインビット線選択用信号Ｙ２を選択することで、メインビット線ＭＢＬ２が、トランジスタ１３０＿２ａを介してセンスアンプＳＡ０に接続され、メインビット線ＭＢＬ３が、トランジスタ１３０＿２ｂを介してセンスアンプＳＡ１に接続される。これにより、メモリセルＭＣ０４及びＭＣ０７が選択状態となり、センスアンプＳＡ０及びＳＡ１に、それぞれ電流値ＩＣＥＬＬ０及びＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０は、電流値ＩＣＥＬＬ０から判定した論理レベルを出力端子ＤＯＵＴ０に出力し、センスアンプＳＡ１は、電流値ＩＣＥＬＬ１から判定した論理レベルを出力端子ＤＯＵＴ１に出力する。

ここで、α（α＝０，１，２，…，Ｍ−１）番目のサブビット線選択用信号ＳＳαと、偶数番号のメインビット線選択用信号Ｙ（２ｎ−２）（ここで、ｎ＝１，２，…）を選択する場合は、α×２＋０番目のサブビット線選択用信号ＤＳ（α×２）を選択し、奇数番号のメインビット線選択用信号Ｙ（２ｎ−１）を選択する場合は、α×２＋１番目のサブビット線選択用信号ＤＳ（α×２＋１）を選択する。

第２のマルチプレクサ１３１においては、メインビット線選択用信号ＹＣｍ及びＹＣ（ｍ＋４）（ここで、ｍ＝１，２，…）を選択する。メインビット線選択用信号ＹＣｍを選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬｍ及びＭＢＬ（ｍ＋１）に接続される。また、メインビット線選択用信号ＹＣ（ｍ＋４）を選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬ（ｍ＋４）及びＭＢＬ（ｍ＋５）に接続される。例えば、第２のマルチプレクサ１３１においてメインビット線選択用信号ＹＣ０を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１３１＿０ａ及び１３１＿０ｂを介してメインビット線ＭＢＬ０及びＭＢＬ１に接続される。また、メインビット線選択用信号ＹＣ４を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１３１＿４ａ及び１３１＿４ｂを介してメインビット線ＭＢＬ４及びＭＢＬ５に接続される。

メモリセルアレイ１２０においてサブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５が、トランジスタ１２１＿１，１２１＿３，１２１＿９，１２１＿１１を介して、それぞれサブビット線ＳＢＬ１，ＳＢＬ３，ＳＢＬ９，ＳＢＬ１１に接続される。これにより、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５及びサブビット線ＳＢＬ１，ＳＢＬ３，ＳＢＬ９，ＳＢＬ１１の電圧を、値ＶＣＨＲＧに設定している。

ここで、γ（γ＝０，１，２，…，Ｋ−１）番目のメインビット線選択用信号Ｙγを選択する場合は、γ±２のメインビット線選択用信号ＹＣ（γ−２）及びＹＣ（γ＋２）を選択する。ただし、γ一２＜０の場合は、γ一２＋Ｋ番目のメインビット線選択用信号ＹＣを選択する。また、γ＋２＞Ｋ−１の場合は、γ＋２−Ｋ番目のメインビット線選択用信号ＹＣを選択する。

以上に説明したように、第２の実施形態に係る半導体記憶回路２００では、第１の実施形態に係る半導体記憶回路１００と同様に、隣接する１対のメインビット線（例えば、ＭＢＬ２とＭＢＬ３）が選択され、それぞれのメインビット線をセンスアンプＳＡ０及びＳＡ１に接続する回路構成を採用している。したがって、第２の実施形態に係る半導体記憶回路２００は、従来の半導体記憶回路１０００と同様に、メインビット線ＭＢＬ２，ＭＢＬ３、及び、サブビット線ＳＢＬ５，ＳＢＬ７、及び、サブビット線ＳＢＬ６の間で互いに及ぼし合う影響は、低減される。

また、第２の実施形態に係る半導体記憶回路２００は、第１の実施形態に係る半導体記憶回路１００と異なり、充放電用電圧源ＣＨＲＧに接続するメインビット線の選択に第２のマルチプレクサ１３１を使用する。第２の実施形態に係る半導体記憶回路２００は、第２のマルチプレクサ１３１により、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５の電圧を、値ＶＣＨＲＧに設定している。これにより、第２の実施形態に係る半導体記憶回路２００では、隣接する１対の選択されているメインビット線の外側に隣接するメインビット線（例えば、メインビット線ＭＢＬ２の外側のメインビット線ＭＢＬ１及びＭＢＬ０、並びに、メインビット線ＭＢＬ３の外側に隣接するメインビット線ＭＢＬ４及びＭＢＬ５）の電圧変動を抑える回路を実現することができる。

このため、第２の実施形態に係る半導体記憶回路２００によれば、センスアンプＳＡ０及びＳＡ１は、読み出し対象となるメモリセル本来の電流を正確に検出することができる。

また、第２の実施形態に係る半導体記憶回路２００において、第２のマルチプレクサ１３１は、第１のマルチプレクサ１３０と同じ構成の回路を使用できるため、回路作製を効率化できる。

また、第２の実施形態に係る半導体記憶回路２００においては、書き込み時のメインビット線の選択用などとして、既に第２のマルチプレクサ１３１と同等の回路を搭載している場合がある。この場合は、制御信号を切り替えるだけでマルチプレクサを共用できるため、回路規模を抑えることができる。

第３の実施形態．
図７は、本発明の第３の実施形態に係る半導体記憶回路３００の構成を概略的に示すブロック図である。また、図８は、第３の実施形態に係る半導体記憶回路３００の第２のマルチプレクサ１１０、メモリセルアレイ３２０、及び第１のマルチプレクサ１３０の回路図である。図７及び図８に示されるように、第３の実施形態に係る半導体記憶回路３００は、複数のトランジスタ（例えば、トランジスタ１１０＿０，１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，…）を含む第２のマルチプレクサ１１０と、行方向及び列方向に並ぶ複数のメモリセル（例えば、ＭＣ００，…，ＭＣ０７）を含むＭ個のメモリセルアレイ３２０と、複数のトランジスタ（例えば、トランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，１３０＿２ａ，１３０＿２ｂ，…）を含む第１のマルチプレクサ１３０と、センスアンプＳＡ０，ＳＡ１とを有している。メモリセルアレイ３２０は、マルチビット型メモリセルを使用する構成としている。マルチビット型メモリセルは、電流の向きを変えることで、異なるデータを出力できる。ＤＳ［４Ｍ−１：０］は、共通電圧源ＣＯＭＭＯＮとサブビット線との間のトランジスタ（図８には、トランジスタ３２０＿０，３２０＿１，３２０＿２，３２０＿３，３２０＿４，…を示す）の制御端子に印加されるサブビット線選択用信号である。ＳＳ［２Ｍ−１：０］は、メインビット線とサブビット線との間のトランジスタ（図８には、トランジスタ３２１＿１，３２１＿２，３２１＿３，３２１＿４，…を示す）の制御端子に印加されるサブビット線選択用信号である。第３の実施形態に係る半導体記憶回路３００の他の構成は、第１の実施形態に係る半導体記憶回路１００と同様である。

ＳＢＬ［８：０］は、サブビット線であり、ＭＢＬ［３：０］は、メインビット線である。メインビット線ＭＢＬ［３：０］には、Ｍ個のメモリセルアレイ３２０が接続されるが、図８には、１つのメモリセルアレイ３２０のみを示している。また、図８には、複数あるワード線のうちの１つである、ワード線ＷＬ０のみを示している。なお、半導体記憶回路３００に入力される各信号は、半導体記憶回路３００の動作を制御する回路（図示せず）から入力される。

図９は、第３の実施形態に係る半導体記憶回路３００のデータ読み出し動作の説明図である。図９を用いて、半導体記憶回路３００のデータ読み出し動作について説明する。ここでは、メモリセルＭＣ０２及びＭＣ０５を選択する場合について説明する。メモリセルアレイ３２０においてワード線ＷＬ０を選択することで、メモリセルＭＣ０２及びＭＣ０５を含む行のメモリセルＭＣ００，…，ＭＣ０７が導通状態となる。サブビット線選択用信号ＤＳ２を選択することで、共通電圧源ＣＯＭＭＯＮが、トランジスタ３２０＿２及びサブビット線ＳＢＬ２を介してメモリセルＭＣ０２の一方の拡散層に接続され、共通電圧源ＣＯＭＭＯＮが、トランジスタ３２０＿６及びサブビット線ＳＢＬ６を介してメモリセルＭＣ０５の一方の拡散層に接続される。サブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ１が、トランジスタ３２１＿３及びサブビット線ＳＢＬ３を介してメモリセルＭＣ０２の他方の拡散層に接続され、メインビット線ＭＢＬ２が、トランジスタ３２１＿５及びサブビット線ＳＢＬ５を介してメモリセルＭＣ０５の他方の拡散層に接続される。第１のマルチプレクサ１３０においてメインビット線選択用信号Ｙ１を選択することで、メインビット線ＭＢＬ１が、トランジスタ１３０＿１ａを介してセンスアンプＳＡ０に接続され、メインビット線ＭＢＬ２が、トランジスタ１３０＿１ｂを介してセンスアンプＳＡ１に接続される。これにより、メモリセルＭＣ０２及びＭＣ０５が選択状態となり、センスアンプＳＡ０及びＳＡ１に、それぞれ電流値ＩＣＥＬＬ０及びＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０は、電流値ＩＣＥＬＬ０から判定した論理レベルを出力端子ＤＯＵＴ０に出力し、センスアンプＳＡ１は、電流値ＩＣＥＬＬ１から判定した論理レベルを出力端子ＤＯＵＴ１に出力する。

ここで、２α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１）番目のサブビット線選択用信号ＳＳ（２α＋β）と、偶数番号のメインビット線選択用信号Ｙ（２ｎ−２）（ここで、ｎ＝１，２，…）を選択する場合は、（α×２＋０）×２＋β番目のサブビット線選択用信号ＤＳ（（α×２＋０）×２＋β）を選択し、奇数番号のメインビット線選択用信号Ｙ（２ｎ−１）を選択する場合は、（α×２＋１）×２＋β番目のサブビット線選択用信号ＤＳ（（α×２＋１）×２＋β）を選択する。

第２のマルチプレクサ１１０においてメインビット線選択用信号Ｙｍ（ここで、ｍ＝０，１，２，…，Ｋ−１）を選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬ（ｍ−１）及びＭＢＬ（ｍ＋２）に接続される。例えば、第２のマルチプレクサ１１０においてメインビット線選択用信号Ｙ１を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１１０＿０を介してメインビット線ＭＢＬ０に接続され、充放電用電圧源ＣＨＲＧが、トランジスタ１１０＿４を介して及びＭＢＬ３に接続される。

メモリセルアレイ３２０においてサブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ０が、トランジスタ３２１＿１を介してサブビット線ＳＢＬ１に接続され、メインビット線ＭＢＬ３が、トランジスタ３２１＿７を介してサブビット線ＳＢＬ７に接続される。これにより、メインビット線ＭＢＬ０及びＭＢＬ３、サブビット線ＳＢＬ１及びＳＢＬ７を、充放電用電圧源ＣＨＲＧの供給電圧の値ＶＣＨＲＧに設定している。

以上に説明したように、第３の実施形態に係る半導体記憶回路３００は、メモリセルアレイ３２０を使用しているが、第１の実施形態に係る半導体記憶回路１００と同様に、隣接する１対のメインビット線（例えば、ＭＢＬ１とＭＢＬ２）が選択され、それぞれのメインビット線をセンスアンプＳＡ０及びＳＡ１に接続する回路構成を採用している。したがって、第３の実施形態に係る半導体記憶回路３００では、従来の半導体記憶回路１０００と同様に、メインビット線ＭＢＬ２，ＭＢＬ１、及び、サブビット線ＳＢＬ５，ＳＢＬ３、及び、サブビット線ＳＢＬ４の間で互いに及ぼし合う影響は、低減される。

また、第３の実施形態に係る半導体記憶回路３００では、第１の実施形態に係る半導体記憶回路１００と同様に、第２のマルチプレクサ１１０により、メインビット線ＭＢＬ０及びＭＢＬ３の電圧を、値ＶＣＨＲＧに設定している。これにより、第３の実施形態に係る半導体記憶回路３００では、マルチビット型メモリセルを使用するメモリセルアレイ３２０においても、隣接する１対の選択されているメインビット線の外側に隣接するメインビット線（例えば、メインビット線ＭＢＬ１の外側のメインビット線ＭＢＬ０、及び、メインビット線ＭＢＬ２の外側に隣接するメインビット線ＭＢＬ３）の電圧変動を抑える回路を実現することができる。

このため、第３の実施形態に係る半導体記憶回路３００によれば、センスアンプＳＡ０及びＳＡ１は、読み出し対象となるメモリセル本来の電流を正確に検出することができる。

第４の実施形態．
図１０は、本発明の第４の実施形態に係る半導体記憶回路４００の構成を概略的に示すブロック図である。図１１は、第４の実施形態に係る半導体記憶回路４００の第２のマルチプレクサ１３１、メモリセルアレイ３２０、及び第１のマルチプレクサ１３０の回路図である。図１０及び図１１に示されるように、第４の実施形態に係る半導体記憶回路４００は、複数のトランジスタ（例えば、トランジスタ１３１＿０ａ，１３１＿０ｂ，１３１＿１ａ，１３１＿１ｂ，１３１＿２ａ，１３１＿２ｂ，…）を含む第２のマルチプレクサ１３１と、行方向及び列方向に並ぶ複数のメモリセル（例えば、ＭＣ００，…，ＭＣ０７）を含むＭ個のメモリセルアレイ３２０と、複数のトランジスタ（例えば、トランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，１３０＿２ａ，１３０＿２ｂ，…）を含む第１のマルチプレクサ１３０と、センスアンプＳＡ０，ＳＡ１とを有している。メモリセルアレイ３２０は、マルチビット型メモリセルを使用する構成としている。マルチビット型メモリセルは、電流の向きを変えることで、異なるデータを出力できる。ＤＳ［４Ｍ−１：０］は、共通電圧源ＣＯＭＭＯＮとサブビット線との間のトランジスタ（図１１には、トランジスタ３２０＿０，３２０＿１，３２０＿２，３２０＿３，３２０＿４，…を示す）の制御端子に印加されるサブビット線選択用信号である。ＳＳ［２Ｍ−１：０］は、メインビット線とサブビット線との間のトランジスタ（図１１には、トランジスタ３２１＿１，３２１＿２，３２１＿３，１２１＿４，…を示す）の制御端子に印加されるサブビット線選択用信号である。第４の実施形態に係る半導体記憶回路４００の他の構成は、第２の実施形態に係る半導体記憶回路２００と同様である。

ＳＢＬ［１２：０］は、サブビット線であり、ＭＢＬ［５：０］は、メインビット線である。メインビット線ＭＢＬ［５：０］には、Ｍ個のメモリセルアレイ３２０が接続されるが、図１１には、１つのメモリセルアレイ３２０のみを示している。また、図１１には、複数あるワード線のうちの１つである、ワード線ＷＬ０のみを示している。なお、半導体記憶回路４００に入力される各信号は、半導体記憶回路４００の動作を制御する回路（図示せず）から入力される。

図１２は、第４の実施形態に係る半導体記憶回路４００のデータ読み出し動作の説明図である。図１２を用いて、半導体記憶回路４００のデータ読み出し動作について説明する。ここでは、メモリセルＭＣ０４及びＭＣ０７を選択する場合について説明する。メモリセルアレイ３２０においてワード線ＷＬ０を選択することで、メモリセルＭＣ０４及びＭＣ０７を含む行のメモリセルＭＣ００，…，ＭＣ１１が導通状態となる。サブビット線選択用信号ＤＳ０を選択することで、共通電圧源ＣＯＭＭＯＮが、トランジスタ３２０＿４及びサブビット線ＳＢＬ４を介してメモリセルＭＣ０４の一方の拡散層に接続され、共通電圧源ＣＯＭＭＯＮが、トランジスタ３２０＿８及びサブビット線ＳＢＬ８を介してメモリセルＭＣ０８の一方の拡散層に接続される。サブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ２が、トランジスタ３２１＿５及びサブビット線ＳＢＬ５を介してメモリセルＭＣ０４の他方の拡散層に接続され、メインビット線ＭＢＬ３が、トランジスタ３２１＿７及びサブビット線ＳＢＬ７を介してメモリセルＭＣ０７の他方の拡散層に接続される。第１のマルチプレクサ１３０においてメインビット線選択用信号Ｙ２を選択することで、メインビット線ＭＢＬ２が、トランジスタ１３０＿２ａを介してセンスアンプＳＡ０に接続され、メインビット線ＭＢＬ３が、トランジスタ１３０＿２ｂを介してセンスアンプＳＡ１に接続される。これにより、メモリセルＭＣ０４及びＭＣ０７が選択状態となり、センスアンプＳＡ０及びＳＡ１にそれぞれ、電流値ＩＣＥＬＬ０及びＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０は、電流値ＩＣＥＬＬ０から判定した論理レベルを出力端子ＤＯＵＴ０に出力し、センスアンプＳＡ１は、電流値ＩＣＥＬＬ１から判定した論理レベルを出力端子ＤＯＵＴ１に出力する。

ここで、２α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１）番目のサブビット線選択用信号ＳＳ（２α＋β）と、偶数番号のメインビット線選択用信号Ｙ（２ｎ−２）（ここで、ｎ＝１，２，…）を選択する場合は、（α×２＋０）×２＋β番目のサブビット線選択用信号ＤＳ（（α×２＋０）×２＋β）を選択し、奇数番号のメインビット線選択用信号Ｙ（２ｎ−１）を選択する場合は、（α×２＋１）×２＋β番目のサブビット線選択用信号ＤＳ（（α×２＋１）×２＋β）を選択する。

第２のマルチプレクサ１３１においてメインビット線選択用信号ＹＣｐ（ここで、ｐ＝０，１，２，…，Ｋ−１）を選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬｐ及びＭＢＬ（ｐ＋１）に接続される。また、第２のマルチプレクサ１３１においてメインビット線選択用信号ＹＣ（ｐ＋４）を選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬ（ｐ＋４）及びＭＢＬ（ｐ＋５）に接続される。例えば、第２のマルチプレクサ１３１においてメインビット線選択用信号ＹＣ０を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１３１＿０ａ及び１３１＿０ｂを介してメインビット線ＭＢＬ０及びＭＢＬ１に接続される。また、メインビット線選択用信号ＹＣ４を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１３１＿４ａ及び１３１＿４ｂを介してメインビット線ＭＢＬ４及びＭＢＬ５に接続される。

メモリセルアレイ３２０においてサブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５が、トランジスタ３２１＿１，３２１＿３，３２１＿９，３２１＿１１を介して、それぞれサブビット線ＳＢＬ１，ＳＢＬ３，ＳＢＬ９，ＳＢＬ１１に接続される。これにより、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５及びサブビット線ＳＢＬ１，ＳＢＬ３，ＳＢＬ９，ＳＢＬ１１の電圧を、値ＶＣＨＲＧに設定している。

ここで、γ（γ＝０，１，２，…，Ｋ−１）番目のメインビット線選択用信号Ｙγを選択する場合は、γ±２のメインビット線選択用信号ＹＣ（γ−２）及びＹＣ（γ＋２）を選択する。ただし、γ一２＜０の場合は、γ一２＋Ｋ番目のメインビット線選択用信号ＹＣを選択する。また、γ＋２＞Ｋ−１の場合は、γ＋２−Ｋ番目のメインビット線選択用信号ＹＣを選択する。

以上に説明したように、第４の実施形態に係る半導体記憶回路４００は、メモリセルアレイ３２０を使用しているが、第２の実施形態に係る半導体記憶回路２００と同様に、隣接する１対のメインビット線を選択して、それぞれのメインビット線をセンスアンプＳＡ０及びＳＡ１に接続する回路構成を採用している。したがって、第４の実施形態に係る半導体記憶回路４００は、従来の半導体記憶回路１０００と同様に、メインビット線ＭＢＬ２，ＭＢＬ３、及び、サブビット線ＳＢＬ５，ＳＢＬ７、及び、サブビット線ＳＢＬ６の間で互いに及ぼし合う影響は、低減される。

また、第４の実施形態に係る半導体記憶回路４００は、第３の実施形態に係る半導体記憶回路３００と異なり、充放電用電圧源ＣＨＲＧに接続するメインビット線の選択に第２のマルチプレクサ１３１を使用する。第４の実施形態に係る半導体記憶回路４００は、第２のマルチプレクサ１３１により、第２の実施形態に係る半導体記憶回路２００と同様に、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５の電圧を値ＶＣＨＲＧに設定している。これにより、第４の実施形態に係る半導体記憶回路４００は、隣接する１対の選択されているメインビット線の外側に隣接するメインビット線（例えば、メインビット線ＭＢＬ２の外側のメインビット線ＭＢＬ１及びＭＢＬ０、並びに、メインビット線ＭＢＬ３の外側に隣接するメインビット線ＭＢＬ４及びＭＢＬ５）の電圧変動を抑える回路を実現することができる。

このため、第４の実施形態に係る半導体記憶回路４００によれば、センスアンプＳＡ０及びＳＡ１は、読み出し対象となるメモリセル本来の電流を正確に検出することができる。

また、第４の実施形態に係る半導体記憶回路４００は、第２のマルチプレクサ１３１を使用することによって、第２の実施形態に係る半導体記憶回路２００の場合と同等に、回路作製の効率化、及び、回路規模の抑制の効果を得ることができる。

第５の実施形態．
図１３は、本発明の第５の実施形態に係る半導体記憶回路５００の構成を概略的に示すブロック図である。図１４は、第５の実施形態に係る半導体記憶回路５００の第２のマルチプレクサ１１０、メモリセルアレイ５２０、及び第１のマルチプレクサ１３０の回路図である。図１３及び図１４に示されるように、第５の実施形態に係る半導体記憶回路５００は、複数のトランジスタ（例えば、トランジスタ１１０＿０，１１０＿１，１１０＿２，１１０＿３，１１０＿４，１１０＿５，…）を含む第２のマルチプレクサ１１０と、行方向及び列方向に並ぶ複数のメモリセル（例えば、ＭＣ００，…，ＭＣ０７）を含むＭ個のメモリセルアレイ５２０と、複数のトランジスタ（例えば、トランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，１３０＿２ａ，１３０＿２ｂ，…）を含む第１のマルチプレクサ１３０と、センスアンプＳＡ０，ＳＡ１とを有している。メモリセルアレイ５２０は、マルチビット型メモリセルを使用する構成としている。マルチビット型メモリセルは、電流の向きを変えることで、異なるデータを出力できる。ＤＳ［８Ｍ−１：０］は、共通電圧源ＣＯＭＭＯＮとサブビット線との間のトランジスタ（図１４には、トランジスタ５２０＿０，５２０＿１…，５２０＿１６を示す）の制御端子に印加されるサブビット線選択用信号である。ＳＳ［４Ｍ−１：０］は、メインビット線とサブビット線との間のトランジスタ（図１４には、トランジスタ５２１＿１，５２１＿２，５２１＿３，…，５２１＿１６を示す）の制御端子に印加されるサブビット線選択用信号である。第５の実施形態に係る半導体記憶回路５００の他の構成は、第１の実施形態に係る半導体記憶回路１００と同様である。

ＳＢＬ［１６：０］は、サブビット線であり、ＭＢＬ［３：０］は、メインビット線である。メインビット線ＭＢＬ［３：０］には、Ｍ個のメモリセルアレイ５２０が接続されるが、図１４には、１つのメモリセルアレイ５２０のみを示している。また、図１４には、複数あるワード線のうちの１つである、ワード線ＷＬ０のみを示している。

図１５は、第５の実施形態に係る半導体記憶回路５００のデータ読み出し動作の説明図である。図１５を用いて、半導体記憶回路５００のデータ読み出し動作について説明する。ここでは、メモリセルＭＣ０４及びＭＣ０９を選択する場合について説明する。メモリセルアレイ５２０においてワード線ＷＬ０を選択することで、メモリセルＭＣ０４及びＭＣ０９を含む行のメモリセルＭＣ００，…，ＭＣ１５が導通状態となる。サブビット線選択用信号ＤＳ２及びＤＳ４を選択することで、共通電圧源ＣＯＭＭＯＮが、トランジスタ５２０＿４及びサブビット線ＳＢＬ４を介してメモリセルＭＣ０４の一方の拡散層に接続され、共通電圧源ＣＯＭＭＯＮが、トランジスタ５２０＿１０及びサブビット線ＳＢＬ１０を介してメモリセルＭＣ０９の一方の拡散層に接続される。サブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ１が、トランジスタ５２１＿５及びサブビット線ＳＢＬ５を介してメモリセルＭＣ０４の他方の拡散層に接続され、メインビット線ＭＢＬ２が、トランジスタ５２１＿９及びサブビット線ＳＢＬ９を介してメモリセルＭＣ０９の他方の拡散層に接続される。第１のマルチプレクサ１３０においてメインビット線選択用信号Ｙ１を選択することで、メインビット線ＭＢＬ１が、トランジスタ１３０＿１ａを介してセンスアンプＳＡ０に接続され、メインビット線ＭＢＬ２が、トランジスタ１３０＿１ｂを介してセンスアンプＳＡ１に接続される。これにより、メモリセルＭＣ０４及びＭＣ０９が選択状態となり、センスアンプＳＡ０及びＳＡ１に、それぞれ電流値ＩＣＥＬＬ０及びＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０は、電流値ＩＣＥＬＬ０から判定した論理レベルを出力端子ＤＯＵＴ０に出力し、センスアンプＳＡ１は、電流値ＩＣＥＬＬ１から判定した論理レベルを出力端子ＤＯＵＴ１に出力する。

ここで、４α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１，２，３）番目のサブビット線選択用信号ＳＳ（４α＋β）と、偶数番号のメインビット線選択用信号Ｙ（２ｎ−２）（ここで、ｎ＝１，２，…）を選択する場合は、（α×２＋０）×４＋β番目と（α×２＋０）×４＋β＋６番目のサブビット線選択用信号ＤＳ（（α×２＋０）×４＋β）及びＤＳ（（α×２＋０）×４＋β＋６）を選択し、奇数番号のメインビット線選択用信号Ｙ（２ｎ−１）を選択する場合は、（α×２＋１）×４＋β番目と（α×２＋１）×４＋β＋６番目のサブビット線選択用信号ＤＳ（（α×２＋１）×４＋β）及びＤＳ（（α×２＋１）×４＋β＋６）ＤＳを選択する。
ただし、（α×２＋０）×４＋β＋６≧（（α＋１）×２）×４の場合は、（α×２＋０）×４＋β＋６番目ではなく、（（α−１）×２＋０）×４＋β＋６番目のサブビット線選択用信号ＤＳ（（（α−１）×２＋０）×４＋β＋６）を選択する。
同様に、（α×２＋１）×４＋β＋６≧（（α＋１）×２）×４の場合は、（α×２＋１）×４＋β＋６番目ではなく、（（α−１）×２＋１）×４＋β＋６番目のサブビット線選択用信号ＤＳ（（（α−１）×２＋１）×４＋β＋６）を選択する。

第２のマルチプレクサ１１０においてメインビット線選択用信号Ｙｍ（ここで、ｍ＝０，１，２，…，Ｋ−１）を選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬ（ｍ−１）及びＭＢＬ（ｍ＋２）に接続される。例えば、第２のマルチプレクサ１１０においてメインビット線選択用信号Ｙ１を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１１０＿０を介してメインビット線ＭＢＬ０に接続され、充放電用電圧源ＣＨＲＧが、トランジスタ１１０＿４を介して及びＭＢＬ３に接続される。

メモリセルアレイ５２０においてサブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ０が、トランジスタ５２１＿１を介してサブビット線ＳＢＬ１に接続され、メインビット線ＭＢＬ３が、トランジスタ５２１＿１３を介してサブビット線ＳＢＬ１３に接続される。これにより、メインビット線ＭＢＬ０及びＭＢＬ３、サブビット線ＳＢＬ１及びＳＢＬ１３を、充放電用電圧源ＣＨＲＧの供給電圧の値ＶＣＨＲＧに設定している。

以上に説明したように、第５の実施形態に係る半導体記憶回路５００は、メモリセルアレイ５２０を使用しているが、第１の実施形態に係る半導体記憶回路１００と同様に、隣接する１対のメインビット線を選択して、それぞれのメインビット線をセンスアンプＳＡ０及びＳＡ１に接続する回路構成を採用している。したがって、第５の実施形態に係る半導体記憶回路５００では、従来の半導体記憶回路１０００と同様に、メインビット線ＭＢＬ２，ＭＢＬ１、及び、サブビット線ＳＢＬ９，ＳＢＬ５、及び、サブビット線ＳＢＬ８，ＳＢＬ７，ＳＢＬ６の間で互いに及ぼし合う影響は、低減される。

また、第５の実施形態に係る半導体記憶回路５００は、第１の実施形態に係る半導体記憶回路１００と同様に、第２のマルチプレクサ１１０においてメインビット線ＭＢＬ０及びＭＢＬ３の電圧を値ＶＣＨＲＧに設定している。これにより、第５の実施形態に係る半導体記憶回路５００は、マルチビット型メモリセルを使用するメモリセルアレイ５２０においても、隣接する１対の選択されているメインビット線の外側に隣接するメインビット線（例えば、メインビット線ＭＢＬ１の外側のメインビット線ＭＢＬ０、及び、メインビット線ＭＢＬ２の外側に隣接するメインビット線ＭＢＬ３）の電圧変動を抑える回路を実現することができる。

また、第５の実施形態に係る半導体記憶回路５００のメモリセルアレイ５２０は、半導体記憶回路３００のメモリセルアレイ３２０と異なり、隣接する１対の選択されているメインビット線間に４つのメモリセルが存在する。これにより、メインビット線間隔を大きくして、メインビット線間のカップリング容量を低減できる。

このため、第５の実施形態に係る半導体記憶回路５００によれば、センスアンプＳＡ０及びＳＡ１は、読み出し対象となるメモリセル本来の電流を正確に検出することができる。

第６の実施形態．
図１６は、本発明の第６の実施形態に係る半導体記憶回路６００の構成を概略的に示すブロック図である。図１７は、第６の実施形態に係る半導体記憶回路６００の第２のマルチプレクサ１３１、メモリセルアレイ５２０、及び第１のマルチプレクサ１３０の回路図である。図１６及び図１７に示されるように、第６の実施形態に係る半導体記憶回路６００は、複数のトランジスタ（例えば、トランジスタ１３１＿０ａ，１３１＿０ｂ，１３１＿１ａ，１３１＿１ｂ，１３１＿２ａ，１３１＿２ｂ，…）を含む第２のマルチプレクサ１３１と、行方向及び列方向に並ぶ複数のメモリセル（例えば、ＭＣ００，…，ＭＣ２３）を含むＭ個のメモリセルアレイ５２０と、複数のトランジスタ（例えば、トランジスタ１３０＿０ａ，１３０＿０ｂ，１３０＿１ａ，１３０＿１ｂ，１３０＿２ａ，１３０＿２ｂ，…）を含む第１のマルチプレクサ１３０と、センスアンプＳＡ０，ＳＡ１とを有している。メモリセルアレイ５２０は、マルチビット型メモリセルを使用する構成としている。マルチビット型メモリセルは、電流の向きを変えることで、異なるデータを出力できる。ＤＳ［８Ｍ−１：０］は、共通電圧源ＣＯＭＭＯＮとサブビット線との間のトランジスタ（図１７には、トランジスタ５２０＿０，５２０＿１，５２０＿２，５２０＿３，５２０＿４，…を示す）の制御端子に印加されるサブビット線選択用信号である。ＳＳ［４Ｍ−１：０］は、メインビット線とサブビット線との間のトランジスタ（図１７には、トランジスタ３２１＿１，３２１＿２，３２１＿３，１２１＿４，…を示す）の制御端子に印加されるサブビット線選択用信号である。第６の実施形態に係る半導体記憶回路６００の他の構成は、第２の実施形態に係る半導体記憶回路２００と同様である。

ＳＢＬ［２４：０］は、サブビット線であり、ＭＢＬ［５：０］は、メインビット線である。メインビット線ＭＢＬ［５：０］には、Ｍ個のメモリセルアレイ５２０が接続されるが、図５には、１つのメモリセルアレイ５２０のみを示している。また、図１７には、複数あるワード線のうちの１つである、ワード線ＷＬ０のみを示している。なお、半導体記憶回路４００に入力される各信号は、半導体記憶回路４００の動作を制御する回路（図示せず）から入力される。

図１８は、第６の実施形態に係る半導体記憶回路６００のデータ読み出し動作の説明図である。図１８を用いて、半導体記憶回路６００のデータ読み出し動作について説明する。ここでは、メモリセルＭＣ０８及びＭＣ１３を選択する場合について説明する。メモリセルアレイ５２０においてワード線ＷＬ０を選択することで、メモリセルＭＣ０８及びＭＣ１３を含む行のメモリセルＭＣ００，…，ＭＣ２３が導通状態となる。サブビット線選択用信号ＤＳ０及びＤＳ６を選択することで、共通電圧源ＣＯＭＭＯＮが、トランジスタ５２０＿８及びサブビット線ＳＢＬ８を介してメモリセルＭＣ０８の一方の拡散層に接続され、共通電圧源ＣＯＭＭＯＮが、トランジスタ５２０＿１４及びサブビット線ＳＢＬ１４を介してメモリセルＭＣ１３の一方の拡散層に接続される。サブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ２が、トランジスタ５２１＿９及びサブビット線ＳＢＬ９を介してメモリセルＭＣ０８の他方の拡散層に接続され、メインビット線ＭＢＬ３が、トランジスタ５２１＿１３及びサブビット線ＳＢＬ１３を介してメモリセルＭＣ１３の他方の拡散層に接続される。第１のマルチプレクサ１３０においてメインビット線選択用信号Ｙ２を選択することで、メインビット線ＭＢＬ２が、トランジスタ１３０＿２ａを介してセンスアンプＳＡ０に接続され、メインビット線ＭＢＬ３が、トランジスタ１３０＿２ｂを介してセンスアンプＳＡ１に接続される。これにより、メモリセルＭＣ０８及びＭＣ１３が選択状態となり、センスアンプＳＡ０及びＳＡ１に、それぞれ電流値ＩＣＥＬＬ０及びＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０は、電流値ＩＣＥＬＬ０から判定した論理レベルを出力端子ＤＯＵＴ０に出力し、センスアンプＳＡ１は、電流値ＩＣＥＬＬ１から判定した論理レベルを出力端子ＤＯＵＴ１に出力する。

ここで、４α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１，２，３）番目のサブビット線選択用信号ＳＳ（４α＋β）と、偶数番号のメインビット線選択用信号Ｙ（２ｎ−２）（ここで、ｎ＝１，２，…）を選択する場合は、（α×２＋０）×４＋β番目と（α×２＋０）×４＋β＋６番目のサブビット線選択用信号ＤＳ（（α×２＋０）×４＋β）及びＤＳ（（α×２＋０）×４＋β＋６）を選択し、奇数番号のメインビット線選択用信号Ｙ（２ｎ−１）を選択する場合は、（α×２＋１）×４＋β番目と（α×２＋１）×４＋β＋６番目のサブビット線選択用信号ＤＳ（（α×２＋１）×４＋β）及びＤＳ（（α×２＋１）×４＋β＋６）ＤＳを選択する。
ただし、（α×２＋０）×４＋β＋６≧（（α＋１）×２）×４の場合は、（α×２＋０）×４＋β＋６番目ではなく、（（α−１）×２＋０）×４＋β＋６番目のサブビット線選択用信号ＤＳ（（（α−１）×２＋０）×４＋β＋６）を選択する。
同様に、（（α×２＋１）×４＋β＋６≧（（α＋１）×２）×４の場合は、（α×２＋１）×４＋β＋６番目ではなく、（（α−１）×２＋１）×４＋β＋６番目のサブビット線選択用信号ＤＳ（（（α−１）×２＋１）×４＋β＋６）を選択する。

第２のマルチプレクサ１３１においてメインビット線選択用信号ＹＣｐ（ここで、ｐ＝０，１，２，…，Ｋ−１）を選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬｐ及びＭＢＬ（ｐ＋１）に接続される。また、第２のマルチプレクサ１３１においてメインビット線選択用信号ＹＣ（ｐ＋４）を選択することで、充放電用電圧源ＣＨＲＧがメインビット線ＭＢＬ（ｐ＋４）及びＭＢＬ（ｐ＋５）に接続される。例えば、第２のマルチプレクサ１３１においてメインビット線選択用信号ＹＣ０を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１３１＿０ａ及び１３１＿０ｂを介してメインビット線ＭＢＬ０及びＭＢＬ１に接続される。また、メインビット線選択用信号ＹＣ４を選択することで、充放電用電圧源ＣＨＲＧが、トランジスタ１３１＿４ａ及び１３１＿４ｂを介してメインビット線ＭＢＬ４及びＭＢＬ５に接続される。

メモリセルアレイ５２０においてサブビット線選択用信号ＳＳ０を選択することで、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５が、トランジスタ５２１＿１，５２１＿５，５２１＿１７，５２１＿２１を介して、それぞれサブビット線ＳＢＬ１，ＳＢＬ５，ＳＢＬ１７，ＳＢＬ２１に接続される。これにより、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５及びサブビット線ＳＢＬ１，ＳＢＬ５，ＳＢＬ１７，ＳＢＬ２１の電圧を、値ＶＣＨＲＧに設定している。

ここで、γ（γ＝０，１，２，…，Ｋ−１）番目のメインビット線選択用信号Ｙγを選択する場合は、γ±２のメインビット線選択用信号ＹＣ（γ−２）及びＹＣ（γ＋２）を選択する。ただし、γ一２＜０の場合は、γ一２＋Ｋ番目のメインビット線選択用信号ＹＣを選択する。また、γ＋２＞Ｋ−１の場合は、γ＋２−Ｋ番目のメインビット線選択用信号ＹＣを選択する。

以上に説明したように、第６の実施形態に係る半導体記憶回路６００は、メモリセルアレイ５２０を使用しているが、第２の実施形態に係る半導体記憶回路２００と同様に、隣接する１対のメインビット線を選択して、それぞれのメインビット線をセンスアンプＳＡ０及びＳＡ１に接続する回路構成を採用している。したがって、第６の実施形態に係る半導体記憶回路６００は、従来の半導体記憶回路１０００と同様に、メインビット線ＭＢＬ２，ＭＢＬ３、及び、サブビット線ＳＢＬ９，ＳＢＬ１３、及び、サブビット線ＳＢＬ１０，ＳＢＬ１１，ＳＢＬ１２の間で互いに及ぼし合う影響は、低減される。

また、第６の実施形態に係る半導体記憶回路６００は、第３の実施形態に係る半導体記憶回路３００と異なり、充放電用電圧源ＣＨＲＧに接続するメインビット線の選択に第２のマルチプレクサ１３１を使用する。第６の実施形態に係る半導体記憶回路６００は、第２のマルチプレクサ１３１により、第２の実施形態に係る半導体記憶回路２００と同様に、メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ４，ＭＢＬ５の電圧を、値ＶＣＨＲＧに設定している。これにより、第６の実施形態に係る半導体記憶回路６００は、隣接する１対の選択されているメインビット線の外側に隣接するメインビット線（例えば、メインビット線ＭＢＬ２の外側のメインビット線ＭＢＬ１及びＭＢＬ０、並びに、メインビット線ＭＢＬ３の外側に隣接するメインビット線ＭＢＬ４及びＭＢＬ５）の電圧変動を抑える回路を実現することができる。

このため、第６の実施形態に係る半導体記憶回路６００によれば、センスアンプＳＡ０及びＳＡ１は、読み出し対象となるメモリセル本来の電流を正確に検出することができる。

また、第６の実施形態に係る半導体記憶回路６００は、第２のマルチプレクサ１３１を使用することによって、第２の実施形態に係る半導体記憶回路２００の場合と同等に、回路作製の効率化、及び、回路規模の抑制の効果を得ることができる。

また、第６の実施形態に係る半導体記憶回路６００のメモリセルアレイ５２０は、半導体記憶回路３００のメモリセルアレイ３２０と異なり、隣接する１対の選択されているメインビット線間に４つのメモリセルが存在する。これにより、メインビット線間隔を大きくして、メインビット線間のカップリング容量を低減できる。

なお、第１〜第６の実施形態に記載の半導体記憶回路は、不揮発性半導体記憶回路のデータ読み出しに適用できる。

また、第３〜第６の実施形態は、第１〜第２の実施形態がマルチビット型メモリセルを使用するメモリセルアレイにも応用できることを示している。

また、第３〜第４の実施形態に記載の半導体記憶回路は、１対のメインビット線間に２つのメモリセルを挟み込む例を示しており、第５〜第６の実施形態に記載の半導体記憶回路は、１対のメインビット線間に４つのメモリセルを挟み込む例を示している。

また、第１〜第６の実施形態で説明したように、本発明においては、メインビット線間に挟み込むメモリセル数を任意に設定できる。

また、第１〜第６の実施形態は、共通電圧にメモリセルのドレイン電圧（１．０Ｖ〜２．０Ｖ）を使用し、センスアンプＳＡ０，ＳＡ１に電流が流入する構成で説明したが、電流の向きを逆転して、共通電圧にメモリセルのソース電圧（≒０．０Ｖ）を使用し、センスアンプＳＡ０，ＳＡ１から電流が流出する構成でも適用できる。

１００，２００，３００，４００，５００，６００ 半導体記憶回路、
１１０，１３１ 第２のマルチプレクサ、
１２０，３２０，５２０ メモリセルアレイ、
１３０ 第１のマルチプレクサ、
ＳＡ０，ＳＡ１ センスアンプ、
ＣＨＲＧ 充放電用電圧源、
ＶＣＨＲＧ ＣＨＲＧの電圧の値、
ＣＯＭＭＯＮ 共通電圧源、
ＤＳ サブビット線選択用信号、
ＳＳ サブビット線選択用信号、
Ｙ メインビット線選択用信号、
ＹＣ メインビット線選択用信号、
ＷＬ ワード線、
ＳＢＬ サブビット線、
ＭＢＬ メインビット線、
ＭＣ メモリセル。

Claims (5)

1. 行方向及び列方向に配列された複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルアレイから行方向に並ぶメモリセルを選択する行選択手段と、
   前記メモリセルアレイから列方向に並ぶメモリセルを複数列選択する列選択手段と、
   前記複数のメモリセルのデータを出力する複数列のメインビット線と、
   前記メモリセルアレイ内の、前記行選択手段及び前記列選択手段によって選択された読み取り対象のメモリセルのデータを読み取るデータ読取手段と、
   前記メモリセルアレイ内の、前記読み取り対象のメモリセルに接続されているメインビット線を、前記データ読取手段に接続する第１のマルチプレクサと、
   前記複数列のメインビット線の内の、前記読み取り対象のメモリセルに接続されているメインビット線の外側に隣接するメインビット線を、所定電圧に設定する充放電用電圧源に接続する第２のマルチプレクサと
   を有し、
   前記データ読取手段は、第１のセンスアンプと第２のセンスアンプとを含み、
   前記列選択手段は、前記複数列のメインビット線の内の、隣接する１対のメインビット線に接続された１対のメモリセルを選択し、
   前記第１のマルチプレクサは、前記１対のメインビット線を前記第１のセンスアンプ及び前記第２のセンスアンプにそれぞれ接続し、
   前記第２のマルチプレクサは、前記１対のメインビット線の外側の各々について、隣接する２本のメインビット線を前記充放電用電圧源に接続する
   ことを特徴とする半導体記憶回路。
2. 前記第２のマルチプレクサは、前記第１のマルチプレクサと同一の回路からなることを特徴とする請求項１に記載の半導体記憶回路。
3. 前記メモリセルアレイは、マルチビット型メモリセルアレイであることを特徴とする請求項１又は２に記載の半導体記憶回路。
4. 前記メモリセルは、ゲートと、ソース又はドレインとなる１対の拡散層とからなるトランジスタであり、
   前記行選択手段は、行方向に並ぶ複数のメモリセルのゲートに接続されたワード線を含む
   ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶回路。
5. 前記列選択手段は、
   前記メモリセルの一方の拡散層を共通電圧源に接続するための第１のサブビット線と、
   前記共通電圧源と前記第１のサブビット線との間に配置された第１のトランジスタと、
   前記メモリセルの他方の拡散層を前記メインビット線に接続するための第２のサブビット線と、
   前記メインビット線と前記第２のサブビット線との間に配置された第２のトランジスタと
   を含むことを特徴とする請求項４に記載の半導体記憶回路。

Images