JP5675046B2 - 半導体メモリおよびビット線制御方法 - Google Patents

Description

本発明は、半導体メモリに関し、特に、階層化ビット線を備えた半導体メモリに関する。

本発明に関連する技術として、特許文献１に記載の半導体記憶装置がある。この半導体記憶装置では、一つのリード／ライトアンプに対して複数のビット線が設けられており、それらビット線のうちから選択されたビット線がリード／ライトアンプに電気的に接続される。
特開２００８−７１３８４号公報

特許文献１に記載されたような半導体記憶装置にいては、以下のような問題が生じることを、本願発明者らは発見した。

選択ビット線に隣接する非選択ビット線がフローティング状態である場合、ノイズがワード線や基板を経由してフローティング状態の非選択ビット線に伝わり、この非選択ビット線に伝わったノイズが選択ビット線に影響することがある。このようなノイズの影響を低減するために、通常は、非選択ビット線を基準電位（通常、接地電位）にクランプ（固定）する。

クランプ手段として、各ビット線と基準電位との間に例えばＮＭＯＳトランジスタを設け、このＮＭＯＳトランジスタのオン／オフを対応するビット線選択信号の反転レベルを用いて制御するものが考えられる。しかし、そのような固定手段では、ビット線毎に、ビット線選択信号のレベルを反転させるためのインバータを設ける必要があるため、回路を構成する素子の数が増大する。

本発明の一態様によれば、半導体メモリは、第１および第２のリード／ライトアンプと、該第１のリード／ライトアンプに選択的に接続される第１のビット線群と、前記第２のリード／ライトアンプに選択的に接続される第２のビット線群とを備える。前記第１および第２のビット線群は混在して配置されている。前記第１および第２のビット線群のそれぞれから１つのビット線が並行して選択され、該選択ビット線に隣接する非選択状態のビット線が基準電位にクランプされるとともに、残りの非選択状態のビット線の少なくとも一つがフローティング状態とされる。

上記のビット線の制御形態によれば、選択ビット線に隣接するビット線は基準電位にクランプされるので、ワード線または基板からのノイズが非選択ビット線を通じて選択ビット線に影響することを抑制することができる。

また、ビット線毎にインバータを設ける回路では、上記のビット線の制御形態を実現することはできない。上記のビット線の制御形態は、例えば、ビット線毎に設けられたカラムスイッチを制御するカラム選択信号の論理和または否定論理和をとり、その論理和または否定論理和に基づいてビット線をクランプするような回路によって実現される。このような回路の構成素子数は、ビット線毎にインバータを設ける回路に比べて少ない。

本発明の他の態様によれば、半導体メモリは、複数の第１ビット線、これら第１ビット線内に混在して配置された複数の第２ビット線、第１および第２リード/ライトアンプ、夫々が前記複数の第１ビット線のうちの対応する第１ビット線と前記第１リード/ライトアンプとの間に設けられ複数のカラム選択信号のうちの対応するカラム選択信号により導通して前記複数の第１ビット線のうちの一つを選択し前記第１リード/ライトアンプに接続する複数の第１カラムスイッチ、夫々が前記複数の第２ビット線のうちの対応する第２ビット線と前記第２リード/ライトアンプとの間に設けられ前記複数のカラム選択信号のうちの対応するカラム選択信号により導通して前記複数の第２ビットのうちの一つを選択し前記第２リード/ライトアンプに接続する複数の第２カラムスイッチ、夫々が前記第１および第２ビットの対応するビット線と基準電位点との間に接続された複数のビット線制御スイッチ、並びに、前記複数のカラム選択信号よりも少ない信号のいずれかに応答して、前記第１および第２ビット線の中の選択されたビット線の両隣に位置するビット線に接続された前記ビット線制御スイッチを少なくとも導通せしめる論理ゲートを備える。

上記の構成においても、前述の半導体メモリと同様に、ノイズの選択ビット線への影響を抑制することが可能であり、回路の構成素子数を、ビット線毎にインバータを設ける回路よりも少なくすることが可能である。

本発明によれば、ノイズを抑制することができる、安定性に優れた、低コストの半導体メモリを提供することができる。

次に、本発明の実施形態について図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態である半導体メモリの主要な部分の構成を示すブロック図である。

図１を参照すると、半導体メモリは、並列に配置された複数のワード線ＷＬ₀₀〜ＷＬ_0nと、これらワード線ＷＬ₀₀〜ＷＬ_0nと交差するように並列に配置された、複数のビット線ＢＬ₀₀〜ＢＬ₀₇、ＢＬ₁₀〜ＢＬ₁₇と、これらワード線ＷＬ₀₀〜ＷＬ_0nとビット線ＢＬ₀₀〜ＢＬ₀₇、ＢＬ₁₀〜ＢＬ₁₇との各交差部にそれぞれ配置された複数のメモリセルＭＣとを有する。

ビット線ＢＬ₀₀〜ＢＬ₀₇は、カラムスイッチＣＳ₀₀〜ＣＳ₀₇を介してリード／ライトアンプ１０に接続される。ビット線ＢＬ₁₀〜ＢＬ₁₇は、カラムスイッチＣＳ₁₀〜ＣＳ₁₇を介してリード／ライトアンプ１１に接続される。リード／ライトアンプ１０、１１は、複数のメモリセルＭＣがマトリクス状に配置されたメモリセルアレイ部の両側に配置されている。

ビット線ＢＬ₀₀〜ＢＬ₀₇とビット線ＢＬ₁₀〜ＢＬ₁₇とは、二本ずつ、交互に配置されている。すなわち、一方の側から、ビット線ＢＬ₀₀、ＢＬ₀₁、ビット線ＢＬ₁₀、ＢＬ₁₁、ビット線ＢＬ₀₂、ＢＬ₀₃、ビット線ＢＬ₁₂、ＢＬ₁₃、ビット線ＢＬ₀₄、ＢＬ₀₅、ビット線ＢＬ₁₄、ＢＬ₁₅、ビット線ＢＬ₀₆、ＢＬ₀₇、ビット線ＢＬ₁₆、ＢＬ₁₇の順番で配置されている。

メモリセルＭＣは、記憶データに応じてその抵抗値が変化し、選択状態において流れる電流が異なる抵抗素子より構成される。そのような抵抗素子としては、例えば、相変化素子がある。相変化素子は、結晶状態からアモルファス状態への変化およびその逆の変化（相変化）がなされるものである。通常、結晶状態における抵抗値が、アモルファス状態における抵抗値より低い。このような相変化素子としては、例えばＧＴＳ（GeSbTe）合金を用いたものがある。

図２に、相変化素子を用いたメモリセルＭＣの一例を示す。このメモリセルＭＣは、相変化素子ＧＴＳとＮＭＯＳトランジスタＱ_MCからなる。ＮＭＯＳトランジスタＱ_MCのソースおよびドレインに相当する二つの端子のうち、一方の端子は、相変化素子ＧＴＳを介してビット線ＢＬに接続され、他方の端子は、接地ラインに接続されている。ＮＭＯＳトランジスタＱ_MCのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬがアクティブレベルになると、ＮＭＯＳトランジスタＱ_MCが導通状態とされ、ビット線が接地ラインに電気的に接続される。

メモリセルＭＣとして、上記の構造の他、フラッシュメモリのような、トランジスタの閾値電圧の差を利用してデータ「１」又は「０」を記憶する素子を用いることができる。

再び、図１を参照する。カラムスイッチＣＳ₀₀〜ＣＳ₀₇、ＣＳ₁₀〜ＣＳ₁₇のそれぞれは、８本のカラム選択信号線Ｙ_j0〜Ｙ_j7のうちの対応する選択信号がアクティブレベルになると導通する。

図３に、カラムスイッチの一例を示す。このカラムスイッチは、ＮＭＯＳトランジスタＱ_CS-1よりなる。ＮＭＯＳトランジスタＱ_CS-1のソースおよびドレインに相当する二つの端子のうち、一方の端子は、グローバルビット線ＧＢに接続され、他方の端子は、ビット線ＢＬに接続されている。グローバルビット線ＧＢは、グローバルビット線ＧＢ₀₀、ＧＢ₁₀のうちの、このカラムスイッチと接続されるグローバルビット線である。ビット線ＢＬは、ビット線ＢＬ₀₀〜ＢＬ₀₇、ＢＬ₁₀〜ＢＬ₁₇のうちの、このカラムスイッチと接続されるビット線である。

ＮＭＯＳトランジスタＱ_CS-1のゲートは、カラム選択信号線Ｙ_j0〜Ｙ_j7のうちの対応する選択信号線に接続される。図３に示した例では、ＮＭＯＳトランジスタＱ_CS-1のゲートは、カラム選択信号線Ｙ_j0に接続されている。これは、図３に示したカラムスイッチをカラムスイッチＣＳ₀₀、ＣＳ₁₀に適用した場合の接続例である。

図３に示したカラムスイッチにおいては、カラム選択信号線Ｙ_j0がアクティブレベルになると、ＮＭＯＳトランジスタＱ_CS-1が導通し、ビット線ＢＬがグローバルビット線ＧＢに電気的に接続される。アクティブレベルは、通常の選択レベルまたは昇圧（ブート）したレベルとされる。

なお、図３に示したカラムスイッチをカラムスイッチＣＳ₀₀として用いる場合は、ビット線ＢＬがビット線ＢＬ₀₀とされ、グローバルビット線ＧＢがグローバルビット線ＧＢ₀₀とされる。図３に示したカラムスイッチをカラムスイッチＣＳ₁₀として用いる場合は、ビット線ＢＬがビット線ＢＬ₁₀とされ、グローバルビット線ＧＢがグローバルビット線ＧＢ₁₀とされる。他のカラムスイッチＣＳ₀₁〜ＣＳ₀₇、ＣＳ₁₁〜ＣＳ₁₇に適用する場合は、ＮＭＯＳトランジスタＱ_CS-1の各端子（ソース、ドレイン、ゲート）に接続されるビット線、グローバルビット線およびカラム選択信号線の各符号を、それぞれ対応するビット線、グローバルビット線およびカラム選択信号線の各符号に置き換える。

上記のカラムスイッチによれば、ＮＭＯＳトランジスタのみで構成されているので、逆相信号を生成するインバータ回路は不要である。したがって、カラムスイッチの形成に必要な面積を削減することができる。

図４に、カラムスイッチの別の例を示す。このカラムスイッチは、セルフブート回路であって、二つのＮＭＯＳトランジスタＱ_CS-2、Ｑ_CS-3からなる。ＮＭＯＳトランジスタＱ_CS-2のソースおよびドレインに相当する二つの端子のうち、一方の端子は、カラム選択信号線Ｙ_j0〜Ｙ_j7のうちの対応する選択信号線に接続され、他方の端子は、ＮＭＯＳトランジスタＱ_CS-3のゲートに接続されている。

ＮＭＯＳトランジスタＱ_CS-2のゲートには、電源電圧Ｖ_DDが供給される。ＮＭＯＳトランジスタＱ_CS-3のソースおよびドレインに相当する二つの端子のうち、一方の端子は、グローバルビット線ＧＢに接続され、他方の端子は、ビット線ＢＬに接続されている。グローバルビット線ＧＢは、グローバルビット線ＧＢ₀₀、ＧＢ₁₀のうちの、このカラムスイッチと接続されるグローバルビット線である。ビット線ＢＬは、ビット線ＢＬ₀₀〜ＢＬ₀₇、ＢＬ₁₀〜ＢＬ₁₇のうちの、このカラムスイッチと接続されるビット線である。

図４に示した例では、ＮＭＯＳトランジスタＱ_CS-3のゲートは、ＮＭＯＳトランジスタＱ_CS-2を介してカラム選択信号線Ｙ_j0に接続されている。これは、図４に示したカラムスイッチをカラムスイッチＣＳ₀₀、ＣＳ₁₀に適用した場合の接続例である。

図４に示したカラムスイッチにおいて、ＮＭＯＳトランジスタＱ_CS-2のゲートに電源電圧Ｖ_DDが供給されており、ＮＭＯＳトランジスタＱ_CS-3のゲートは、電源電圧Ｖ_DDを昇圧した電圧Ｖ_PPからＮＭＯＳトランジスタの閾値電圧Ｖ_thを差し引いた電位（Ｖ_PP-Ｖ_th）にチャージされる。ビット線ＢＬが書き込み電圧レベルになると、ＮＭＯＳトランジスタＱ_CS-3のゲート電位は、電位（Ｖ_PP-Ｖ_th）にビット線ＢＬの電位を加えた値まで上昇する。このように、ゲートの供給電圧が昇圧されることで、ＮＭＯＳトランジスタＱ_CS-3の電流駆動力が確保されるセルフブースト回路を構成している。

なお、図４に示したカラムスイッチをカラムスイッチＣＳ₀₁〜ＣＳ₀₇、ＣＳ₁₁〜ＣＳ₁₇に適用する場合は、ＮＭＯＳトランジスタＱ_CS-2、Ｑ_CS-3に接続されるビット線、グローバルビット線およびカラム選択信号線の各符号を、それぞれ対応するビット線、グローバルビット線およびカラム選択信号線の各符号に置き換える。

上記のセルフブースト回路を用いた構成においても、ＮＭＯＳトランジスタのみで構成されているので、逆相信号を生成するインバータ回路は不要である。したがって、カラムスイッチの形成に必要な面積を削減することができる。

図５に、カラムスイッチの他の例を示す。このカラムスイッチは、インバータＩ_CS、ＮＭＯＳトランジスタＱ_CS-4およびＰＭＯＳトランジスタＱ_CS-5からなるＣＭＯＳ型スイッチである。ＮＭＯＳトランジスタＱ_CS-4のソースおよびドレインに相当する二つの端子のうち、一方の端子は、グローバルビット線ＧＢに接続され、他方の端子は、ビット線ＢＬに接続されている。グローバルビット線ＧＢは、グローバルビット線ＧＢ₀₀、ＧＢ₁₀のうちの、このカラムスイッチと接続されるグローバルビット線である。ビット線ＢＬは、ビット線ＢＬ₀₀〜ＢＬ₀₇、ＢＬ₁₀〜ＢＬ₁₇のうちの、このカラムスイッチと接続されるビット線である。

ＮＭＯＳトランジスタＱ_CS-4のゲートは、カラム選択信号線Ｙ_j0〜Ｙ_j7のうちの対応する選択信号線に接続される。この対応選択信号線は、インバータＩ_CSを介してＰＭＯＳトランジスタＱ_CS-5のゲートに接続されている。図５に示した例では、対応選択信号線は、カラム選択信号線Ｙ_j0とされている。これは、図５に示したカラムスイッチをカラムスイッチＣＳ₀₀、ＣＳ₁₀に適用した場合の接続例である。

図５に示したカラムスイッチにおいても、図３に示したカラムスイッチと同様なビット線選択動作を提供することができる。なお、図５に示したカラムスイッチをカラムスイッチＣＳ₀₁〜ＣＳ₀₇、ＣＳ₁₁〜ＣＳ₁₇に適用する場合は、ＮＭＯＳトランジスタＱ_CS-4およびＰＭＯＳトランジスタＱ_CS-5に接続されるビット線、グローバルビット線およびカラム選択信号線の各符号を、それぞれ対応するビット線、グローバルビット線およびカラム選択信号線の各符号に置き換える。

上記のカラムスイッチによれば、インバータ回路を備えるため、図３および図４に示したカラムスイッチのような面積削減の効果を得ることはできないものの、ＣＭＯＳ構造を採用したことにより、省電力化を図ることができる。

再び、図１を参照する。ビット線ＢＬ₀₀は、カラムスイッチＣＳ₀₀側において、ＮＭＯＳトランジスタＢＱ₀₀を介して、基準電位としての接地ラインに接続されている。これと同様に、ビット線ＢＬ₀₁〜ＢＬ₀₇も、カラムスイッチＣＳ₀₀側において、ＮＭＯＳトランジスタＢＱ₀₁〜ＢＱ₀₇を介して、基準電位としての接地ラインに接続されている。

一方、ビット線ＢＬ₁₀は、カラムスイッチＣＳ₁₀側において、ＮＭＯＳトランジスタＢＱ₁₀を介して、基準電位としての接地ラインに接続されている。これと同様に、ビット線ＢＬ₁₁〜ＢＬ₁₇も、カラムスイッチＣＳ₁₀側において、ＮＭＯＳトランジスタＢＱ₁₁〜ＢＱ₁₇を介して、基準電位としての接地ラインに接続されている。

２本のビット線制御信号線Ｙod、Ｙevが、メモリセルアレイ部の両側にそれぞれ配置されている。ＮＭＯＳトランジスタＢＱ₀₀、ＢＱ₀₂、ＢＱ₀₄、ＢＱ₀₆のゲートは、リード／ライトアンプ１０側のビット線制御信号線Ｙodに共通に接続され、ＮＭＯＳトランジスタＢＱ₀₁、ＢＱ₀₃、ＢＱ₀₅、ＢＱ₀₇のゲートは、リード／ライトアンプ１０側のビット線制御信号線Ｙevに共通に接続されている。これと同様に、ＮＭＯＳトランジスタＢＱ₁₀、ＢＱ₁₂、ＢＱ₁₄、ＢＱ₁₆のゲートは、リード／ライトアンプ１１側のビット線制御信号線Ｙodに共通に接続され、ＮＭＯＳトランジスタＢＱ₁₁、ＢＱ₁₃、ＢＱ₁₅、ＢＱ₁₇のゲートは、リード／ライトアンプ１１側のビット線制御信号線Ｙevに共通に接続されている。

第１の信号発生回路の出力信号が、ビット線制御信号としてビット線制御信号線Ｙodに供給される。第１の信号発生回路は、奇数番目に位置するビット線に設けられたカラムスイッチに接続されたカラム選択信号線を受けこれらカラム選択信号のいずれかが選択レベル（アクティブレベル）を取るときに活性レベルをとる出力信号を発生する。

図６Ａに、第１の信号発生回路の一例として、ビット線制御信号線Ｙodにビット線制御信号を供給するＯＲ回路を示す。このＯＲ回路は、奇数番号が付与されたカラム選択信号線Ｙ_j1、Ｙ_j3、Ｙ_j5、Ｙ_j7からのカラム選択信号を入力とし、これら入力の論理和をとる。このＯＲ回路の出力信号が、ビット線制御信号としてビット線制御信号線Ｙodに供給される。

カラム選択信号線Ｙ_j1、Ｙ_j3、Ｙ_j5、Ｙ_j7からのカラム選択信号は、奇数番号が付与されたビット線（偶数番目のビット線）を選択するための信号である。これらカラム選択信号線Ｙ_j1、Ｙ_j3、Ｙ_j5、Ｙ_j7のいずれかがアクティブレベルになると、ＯＲ回路の出力信号がアクティブレベルになる。この結果、リード／ライトアンプ１０側およびリード／ライトアンプ１１側のビット線制御信号線Ｙodがともにアクティブレベルになる。

リード／ライトアンプ１０側のビット線制御信号線Ｙodがアクティブレベルになると、偶数番号が付与されたＮＭＯＳトランジスタＢＱ₀₀、ＢＱ₀₂、ＢＱ₀₄、ＢＱ₀₆が導通する。この結果、ビット線ＢＬ₀₀〜ＢＬ₀₇のうち、偶数番号が付与されたビット線ＢＬ₀₀、ＢＬ₀₂、ＢＬ₀₄、ＢＬ₀₆（ビット線ＢＬ₀₀側から数えて奇数番目に位置するビット線）が接地ラインに電気的に接続される。これと同様に、リード／ライトアンプ１１側のビット線制御信号線Ｙodがアクティブレベルになると、偶数番号が付与されたＮＭＯＳトランジスタＢＱ₁₀、ＢＱ₁₂、ＢＱ₁₄、ＢＱ₁₆が導通する。この結果、ビット線ＢＬ₁₀〜ＢＬ₁₇のうち、偶数番号が付与されたビット線ＢＬ₁₀、ＢＬ₁₂、ＢＬ₁₄、ＢＬ₁₆（ビット線ＢＬ₁₀側から数えて奇数番目に位置するビット線）が接地ラインに電気的に接続される。

第２の信号発生回路の出力信号が、ビット線制御信号としてビット線制御信号線Ｙevに供給される。第２の信号発生回路は、偶数番目に位置するビット線に設けられたカラムスイッチに接続されたカラム選択信号線を受けこれらカラム選択信号のいずれかが選択レベル（アクティブレベル）を取るときに活性レベルをとる出力信号を発生する。

図６Ｂに、第２の信号発生回路の一例として、ビット線制御信号線Ｙevにビット線制御信号を供給する信号発生回路の一例を示す。このＯＲ回路は、偶数番号が付与されたカラム選択信号線Ｙ_j0、Ｙ_j2、Ｙ_j4、Ｙ_j6からのカラム選択信号を入力とし、これら入力の論理和をとる。このＯＲ回路の出力信号が、ビット線制御信号としてビット線制御信号線Ｙevに供給される。

カラム選択信号線Ｙ_j0、Ｙ_j2、Ｙ_j4、Ｙ_j6からのカラム選択信号は、偶数番号が付与されたビット線（奇数番目のビット線）を選択するための信号である。これらカラム選択信号線Ｙ_j0、Ｙ_j2、Ｙ_j4、Ｙ_j6のいずれかがアクティブレベルになると、ＯＲ回路の出力信号がアクティブレベルになる。この結果、リード／ライトアンプ１０側およびリード／ライトアンプ１１側のビット線制御信号線Ｙevがともにアクティブレベルになる。

リード／ライトアンプ１０側のビット線制御信号線Ｙevがアクティブレベルになると、奇数番号が付与されたＮＭＯＳトランジスタＢＱ₀₁、ＢＱ₀₃、ＢＱ₀₅、ＢＱ₀₇が導通する。この結果、ビット線ＢＬ₀₀〜ＢＬ₀₇のうち、奇数番号が付与されたビット線ＢＬ₀₁、ＢＬ₀₃、ＢＬ₀₅、ＢＬ₀₇（ビット線ＢＬ₀₀側から数えて偶数番目に位置するビット線）が接地ラインに電気的に接続される。これと同様に、リード／ライトアンプ１１側のビット線制御信号線Ｙevがアクティブレベルになると、奇数番号が付与されたＮＭＯＳトランジスタＢＱ₁₁、ＢＱ₁₃、ＢＱ₁₅、ＢＱ₁₇が導通する。この結果、ビット線ＢＬ₁₀〜ＢＬ₁₇のうち、奇数番号が付与されたビット線ＢＬ₁₁、ＢＬ₁₃、ＢＬ₁₅、ＢＬ₁₇（ビット線ＢＬ₁₀側から数えて偶数番目に位置するビット線）が接地ラインに電気的に接続される。

上述した本実施形態の半導体メモリでは、カラム選択信号線Ｙ_j0〜Ｙ_j7のいずれか１つがアクティブレベルになると、第１のビット線群（ビット線ＢＬ₀₀〜ＢＬ₀₇）のうちの一つのビット線と第２のビット線群（ビット線ＢＬ₁₀〜ＢＬ₁₇）のうちの一つのビット線が並行に選択され、これら選択されたビット線に隣接するビット線は基準電位にクランプされる。また、残りの非選択状態にあるビット線の少なくとも一つはフローティング状態とされる。

一例として、カラム選択信号線Ｙ_j3をアクティブレベルにして、第１のビット線群のうちのビット線ＢＬ₀₃および第２のビット線群のうちのビット線ＢＬ₁₃をそれぞれ選択する場合の動作を説明する。

カラム選択信号線Ｙ_j3がアクティブレベルになると、カラムスイッチＣＳ₀₃、ＣＳ₁₃が導通するとともに、リード／ライトアンプ１０側およびリード／ライトアンプ１１側のビット線制御信号線Ｙodがともにアクティブレベルになる。

カラムスイッチＣＳ₀₃が導通すると、ビット線ＢＬ₀₃がグローバルビット線ＧＢ₀₀を介してリード／ライトアンプ１０に電気的に接続される。同様に、カラムスイッチＣＳ₁₃が導通すると、ビット線ＢＬ₁₃がグローバルビット線ＧＢ₁₀を介してリード／ライトアンプ１１に電気的に接続される。

リード／ライトアンプ１０側のビット線制御信号線Ｙodがアクティブレベルになると、ＮＭＯＳトランジスタＢＱ₀₀、ＢＱ₀₂、ＢＱ₀₄、ＢＱ₀₆が導通し、ビット線ＢＬ₀₀、ＢＬ₀₂、ＢＬ₀₄、ＢＬ₀₆が接地ラインに電気的に接続される。同様に、リード／ライトアンプ１１側のビット線制御信号線Ｙodがアクティブレベルになると、ＮＭＯＳトランジスタＢＱ₁₀、ＢＱ₁₂、ＢＱ₁₄、ＢＱ₁₆が導通し、ビット線ＢＬ₁₀、ＢＬ₁₂、ＢＬ₁₄、ＢＬ₁₆が接地ラインに電気的に接続される。なお、ビット線制御信号線Ｙevはインアクティブレベルであるため、ビット線ＢＬ₀₁、ＢＬ₀₃、ＢＬ₀₅、ＢＬ₀₇、ＢＬ₁₁、ＢＬ₁₃、ＢＬ₁₅、ＢＬ₁₇は、フローティング状態とされる。

本実施形態の半導体メモリによれば、複数のビット線をそれぞれ個別に選択するための複数のカラム選択信号（具体的には、カラム選択信号線Ｙ_j0〜Ｙ_j7）を用いて、ビット線を基準電位にクランプするためのトランジスタＢＱ（具体的には、ＮＭＯＳトランジスタＢＱ₀₀〜ＢＱ₀₇、ＢＱ₁₀〜ＢＱ₁₇）を制御する。具体的には、奇数番目に位置するビット線を選択するためのカラム選択信号の論理和である第１のビット線制御信号（ビット線制御信号線Ｙod）により、偶数番目に位置するビット線を基準電位にクランプするためのトランジスタを制御し、かつ、偶数番目に位置するビット線を選択するためのカラム選択信号の論理和である第２のビット線制御信号（ビット線制御信号線Ｙev）により、奇数番目に位置するビット線を基準電位にクランプするためのトランジスタを制御する。

上記の動作によれば、選択ビット線に隣接する非選択ビット線は基準電位にクランプされるので、ワード線または基板からのノイズが非選択ビット線を通じて選択ビット線に影響することを抑制することができる。

また、第１および第２のビット線制御信号は、それぞれ論理回路（ＯＲ回路）により形成することができる。すなわち、クランプ用の各トランジスタを制御するのに必要な回路は、２つのＯＲ回路で構成することができる。この場合の回路構成素子数は、ビット線毎にインバータを設ける場合の回路構成素子数に比べて少ない。よって、メモリのコスト削減および小型化を図ることができる。

なお、図１に示した構成において、メモリセル、カラムスイッチ、トランジスタおよびビット線については、その数および配置を適宜に変更することができる。ただし、選択ビット線に隣接する非選択ビット線は必ず基準電位にクランプされるようにビット線の配置および選択手順を設定する必要がある。

（第２の実施形態）
図７は、本発明の第２の実施形態である半導体メモリの主要部の構成を示すブロック図である。

本実施形態の半導体メモリは、図１に示した構成を４セット設けたものであって、各セットにおいて、ワード線が共用される。なお、図７において、ワード線およびメモリセルＭＣは省略されている。また、カラムスイッチはスイッチの記号で示され、ビット線を基準電位にクランプするためのトランジスタＢＱは丸記号で示されている。丸記号のうち、黒丸は導通状態を示し、白丸は非導通状態を示す。

本実施形態の半導体メモリにおいても、第１の実施形態の場合と同様、各セットにおいて、カラムスイッチＣＳが、カラム選択信号線Ｙ_j0〜Ｙ_j7に基づいてビット線を選択する。カラム選択信号線Ｙ_j1、Ｙ_j3、Ｙ_j5、Ｙ_j7の論理和であるビット線制御信号Ｙodにより、リード／ライトアンプ１０側のＮＭＯＳトランジスタＢＱ₀₀、ＢＱ₀₂、ＢＱ₀₄、ＢＱ₀₆およびリード／ライトアンプ１１側のＮＭＯＳトランジスタＢＱ₁₀、ＢＱ₁₂、ＢＱ₁₄、ＢＱ₁₆が制御される。カラム選択信号線Ｙ_j0、Ｙ_j2、Ｙ_j4、Ｙ_j6の論理和であるビット線制御信号Ｙevにより、リード／ライトアンプ１０側のＮＭＯＳトランジスタＢＱ₀₁、ＢＱ₀₃、ＢＱ₀₅、ＢＱ₀₇およびリード／ライトアンプ１１側のＮＭＯＳトランジスタＢＱ₁₁、ＢＱ₁₃、ＢＱ₁₅、ＢＱ₁₇が制御される。これにより、第１の実施形態と同様な動作を実現する。

図７では、カラム選択信号線Ｙ_j2がアクティブレベルになった場合の接続状態が示されている。各リード／ライトアンプ１０では、３番目のビット線ＢＬ（図１のビット線ＢＬ₀₂）がカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₂）を介してグローバルビット線ＧＢ₀₀に電気的に接続されている。同様に、各リード／ライトアンプ１１では、３番目のビット線ＢＬ（図１のビット線ＢＬ₁₂）がカラムスイッチＣＳ（図１のカラムスイッチＣＳ₁₂）を介してグローバルビット線ＧＢ₁₀に電気的に接続されている。

本実施形態においても、第１の実施形態と同様、選択ビット線に隣接する非選択ビット線は基準電位にクランプされるので、ワード線または基板からのノイズが非選択ビット線を通じて選択ビット線に影響することを抑制することができる。

また、第１および第２のビット線制御信号は、それぞれ論理回路（ＯＲ回路）により形成することができることに加えて、第１および第２のビット線制御信号は、各セットで共通とされている。この場合の回路構成素子数は、ビット線毎にインバータを設ける構成で各セットを構成した場合の回路構成素子数に比べて少ない。よって、メモリのコスト削減および小型化の効果を得られる。

なお、図６に示した構成において、メモリセル、カラムスイッチ、トランジスタおよびビット線については、その数および配置を適宜に設定することができる。また、セット数も、４つに限定されるものではない。セット数は、２つ以上であればよい。ただし、選択ビット線に隣接する非選択ビット線は必ず基準電位にクランプされるようにビット線の配置および選択手順を設定する必要がある。

（第３の実施形態）
図８は、本発明の第３の実施形態である半導体メモリの主要部を示すブロック図である。図８において、ワード線およびメモリセルＭＣは省略されている。また、カラムスイッチはスイッチの記号で示され、クランプ用のトランジスタＢＱは丸記号で示されている。黒丸は導通状態を示し、白丸は非導通状態を示す。

本実施形態の半導体メモリにおいて、ビット線制御信号線とクランプ用のトランジスタＢＱの接続構造、ビット線の選択動作、およびビット線のクランプ固定動作が、第２の実施形態のものと異なる。これ以外の構成は、基本的に、第２の実施形態のものと同じである。ここでは、第２の実施形態のものと異なる構造について詳細に説明し、同じ構成についてはその詳細な説明は省略する。

本実施形態の半導体メモリでは、２本のビット線制御信号線Ｙod、Ｙevに代えて、４本のビット線制御信号線Ｙb0〜Ｙb3が設けられており、これらビット線制御信号線Ｙb0〜Ｙb3を通じてクランプ用の各トランジスタＢＱ（図１のＮＭＯＳトランジスタＢＱ₀₀〜ＢＱ₀₇、ＢＱ₁₀〜ＢＱ₁₇）を制御するためのビット線制御信号が生成される。

リード／ライトアンプ１０側のビット線群（図１のビット線ＢＬ₀₀〜ＢＬ₀₇）とリード／ライトアンプ１１側のビット線群（図１のビット線ＢＬ₁₀〜ＢＬ₁₇）は、互いのビット線が交互に配置されるように、並列に設けられている。すなわち、リード／ライトアンプ１０、１１の各セットにおいて、ＢＬ₀₀、ＢＬ₁₀、ＢＬ₀₁、ＢＬ₁₁、ＢＬ₀₂、ＢＬ₁₂、ＢＬ₀₃、ＢＬ₁₃、ＢＬ₀₄、ＢＬ₁₄、ＢＬ₀₅、ＢＬ₁₅、ＢＬ₀₆、ＢＬ₁₆、ＢＬ₀₇、ＢＬ₁₇の順番でビット線ＢＬが配置されている。

リード／ライトアンプ１０側では、カラム選択信号線Ｙ_J0〜Ｙ_J7のアクティブレベルの状態に応じて、ＢＬ₀₀、ＢＬ₀₁、ＢＬ₀₂、ＢＬ₀₃、ＢＬ₀₄、ＢＬ₀₅、ＢＬ₀₆、ＢＬ₀₇の順番でビット線が選択されるように、カラムスイッチＣＳが制御される。一方、リード／ライトアンプ１１側では、カラム選択信号線Ｙ_J0〜Ｙ_J7のアクティブレベルの状態に応じて、ＢＬ₀₄、ＢＬ₀₅、ＢＬ₀₆、ＢＬ₀₇、ＢＬ₀₀、ＢＬ₀₁、ＢＬ₀₂、ＢＬ₀₃の順番でビット線が選択されるように、カラムスイッチＣＳが制御される。

本実施形態では、リード／ライトアンプ１０側で処理されるビット線とリード／ライトアンプ１１側で処理されるビット線が交互に配置されているため、４本のビット線制御信号線Ｙb0〜Ｙb3が用いられている。

ビット線制御信号線Ｙb0〜Ｙb3のそれぞれには、信号発生回路が接続されている。各信号発生回路の出力信号がそれぞれビット線制御信号としてビット線制御信号線Ｙb0〜Ｙb3のうちの対応するビット線制御信号線に供給される。各信号発生回路は、対応するビット線制御信号線に接続されたビット線群（部分ビット線群）の各ビット線に設けられたカラムスイッチに接続されたカラム選択信号線を受けこれらカラム選択信号の全てが非選択レベル（インアクティブレベル）を取るときに活性レベルをとる出力信号を発生する。

図９Ａに、ビット線制御信号線Ｙb0にビット線制御信号を供給する信号発生回路の一例であるＮＯＲ回路を示す。このＮＯＲ回路は、カラム選択信号線Ｙ_j0、Ｙ_j1からのカラム選択信号を入力とし、これら入力の否定論理和をとる。このＮＯＲ回路の出力信号が、ビット線制御信号としてビット線制御信号線Ｙb0に供給される。

リード／ライトアンプ１０側では、カラム選択信号線Ｙ_j0の信号レベルに応じて、ビット線ＢＬ₀₀が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₀）が制御され、カラム選択信号線Ｙ_j1の信号レベルに応じて、ビット線ＢＬ₀₁が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₁）が制御される。リード／ライトアンプ１１側では、カラム選択信号線Ｙ_j0の信号レベルに応じて、ビット線ＢＬ₀₄が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₄）が制御され、カラム選択信号線Ｙ_j1の信号レベルに応じて、ビット線ＢＬ₀₅が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₅）が制御される。

カラム選択信号線Ｙ_j0、Ｙ_j1のいずれかがアクティブレベルである場合は、ＮＯＲ回路の出力信号はインアクティブレベルになり、カラム選択信号線Ｙ_j0、Ｙ_j1がともにインアクティブレベルである場合には、ＮＯＲ回路の出力信号はアクティブレベルになる。

ＮＯＲ回路の出力信号がインアクティブレベルである場合は、リード／ライトアンプ１０側のビット線ＢＬ₀₀、ＢＬ₀₁に接続されたＮＭＯＳトランジスタＱＢ（図１のＮＭＯＳトランジスタＱＢ₀₀、ＱＢ₀₁）およびリード／ライトアンプ１１側のビット線ＢＬ₀₄、ＢＬ₀₅に接続されたＮＭＯＳトランジスタＱＢ（図１のＮＭＯＳトランジスタＱＢ₀₄、ＱＢ₀₅）はいずれも非導通状態とされる。ＮＯＲ回路の出力信号がアクティブレベルである場合は、リード／ライトアンプ１０側のＮＭＯＳトランジスタＱＢ₀₀、ＱＢ₀₁およびリード／ライトアンプ１１側のＮＭＯＳトランジスタＱＢ₀₄、ＱＢ₀₅はいずれも導通状態とされる。

図９Ｂに、ビット線制御信号線Ｙb1にビット線制御信号を供給する信号発生回路の一例であるＮＯＲ回路を示す。このＮＯＲ回路は、カラム選択信号線Ｙ_j2、Ｙ_j3からのカラム選択信号を入力とし、これら入力の否定論理和をとる。このＮＯＲ回路の出力信号が、ビット線制御信号としてビット線制御信号線Ｙb1に供給される。

リード／ライトアンプ１０側では、カラム選択信号線Ｙ_j2の信号レベルに応じて、ビット線ＢＬ₀₂が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₂）が制御され、カラム選択信号線Ｙ_j3の信号レベルに応じて、ビット線ＢＬ₀₃が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₃）が制御される。リード／ライトアンプ１１側では、カラム選択信号線Ｙ_j2の信号レベルに応じて、ビット線ＢＬ₀₆が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₆）が制御され、カラム選択信号線Ｙ_j3の信号レベルに応じて、ビット線ＢＬ₀₇が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₇）が制御される。

カラム選択信号線Ｙ_j2、Ｙ_j3のいずれかがアクティブレベルである場合は、ＮＯＲ回路の出力信号はインアクティブレベルになり、カラム選択信号線Ｙ_j2、Ｙ_j3がともにインアクティブレベルである場合には、ＮＯＲ回路の出力信号はアクティブレベルになる。

ＮＯＲ回路の出力信号がインアクティブレベルである場合は、リード／ライトアンプ１０側のビット線ＢＬ₀₂、ＢＬ₀₃に接続されたＮＭＯＳトランジスタＱＢ（図１のＮＭＯＳトランジスタＱＢ₀₂、ＱＢ₀₃）およびリード／ライトアンプ１１側のビット線ＢＬ₀₆、ＢＬ₀₇に接続されたＮＭＯＳトランジスタＱＢ（図１のＮＭＯＳトランジスタＱＢ₀₆、ＱＢ₀₇）はいずれも非導通状態とされる。ＮＯＲ回路の出力信号がアクティブレベルである場合は、リード／ライトアンプ１０側のＮＭＯＳトランジスタＱＢ₀₂、ＱＢ₀₃およびリード／ライトアンプ１１側のＮＭＯＳトランジスタＱＢ₀₆、ＱＢ₀₇はいずれも導通状態とされる。

図９Ｃに、ビット線制御信号線Ｙb2にビット線制御信号を供給する信号発生回路の一例であるＮＯＲ回路を示す。このＮＯＲ回路は、カラム選択信号線Ｙ_j4、Ｙ_j5からのカラム選択信号を入力とし、これら入力の否定論理和をとる。このＮＯＲ回路の出力信号が、ビット線制御信号としてビット線制御信号線Ｙb2に供給される。

リード／ライトアンプ１０側では、カラム選択信号線Ｙ_j4の信号レベルに応じて、ビット線ＢＬ₀₄が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₄）が制御され、カラム選択信号線Ｙ_j5の信号レベルに応じて、ビット線ＢＬ₀₅が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₅）が制御される。リード／ライトアンプ１１側では、カラム選択信号線Ｙ_j4の信号レベルに応じて、ビット線ＢＬ₀₀が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₀）が制御され、カラム選択信号線Ｙ_j5の信号レベルに応じて、ビット線ＢＬ₀₁が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₁）が制御される。

カラム選択信号線Ｙ_j4、Ｙ_j5のいずれかがアクティブレベルである場合は、ＮＯＲ回路の出力信号はインアクティブレベルになり、カラム選択信号線Ｙ_j4、Ｙ_j5がともにインアクティブレベルである場合には、ＮＯＲ回路の出力信号はアクティブレベルになる。

ＮＯＲ回路の出力信号がインアクティブレベルである場合は、リード／ライトアンプ１０側のビット線ＢＬ₀₄、ＢＬ₀₅に接続されたＮＭＯＳトランジスタＱＢ（図１のＮＭＯＳトランジスタＱＢ₀₄、ＱＢ₀₅）およびリード／ライトアンプ１１側のビット線ＢＬ₀₀、ＢＬ₀₁に接続されたＮＭＯＳトランジスタＱＢ（図１のＮＭＯＳトランジスタＱＢ₀₀、ＱＢ₀₁）はいずれも非導通状態とされる。ＮＯＲ回路の出力信号がアクティブレベルである場合は、リード／ライトアンプ１０側のＮＭＯＳトランジスタＱＢ₀₄、ＱＢ₀₅およびリード／ライトアンプ１１側のＮＭＯＳトランジスタＱＢ₀₀、ＱＢ₀₁はいずれも導通状態とされる。

図９Ｄに、ビット線制御信号線Ｙb3にビット線制御信号を供給する信号発生回路の一例であるＮＯＲ回路を示す。このＮＯＲ回路は、カラム選択信号線Ｙ_j6、Ｙ_j7からのカラム選択信号を入力とし、これら入力の否定論理和をとる。このＮＯＲ回路の出力信号が、ビット線制御信号としてビット線制御信号線Ｙb3に供給される。

リード／ライトアンプ１０側では、カラム選択信号線Ｙ_j6の信号レベルに応じて、ビット線ＢＬ₀₆が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₆）が制御され、カラム選択信号線Ｙ_j7の信号レベルに応じて、ビット線ＢＬ₀₇が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₇）が制御される。リード／ライトアンプ１１側では、カラム選択信号線Ｙ_j6の信号レベルに応じて、ビット線ＢＬ₀₂が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₂）が制御され、カラム選択信号線Ｙ_j7の信号レベルに応じて、ビット線ＢＬ₀₃が接続されたカラムスイッチＣＳ（図１のカラムスイッチＣＳ₀₃）が制御される。

カラム選択信号線Ｙ_j6、Ｙ_j7のいずれかがアクティブレベルである場合は、ＮＯＲ回路の出力信号はインアクティブレベルになり、カラム選択信号線Ｙ_j6、Ｙ_j7がともにインアクティブレベルである場合には、ＮＯＲ回路の出力信号はアクティブレベルになる。

ＮＯＲ回路の出力信号がインアクティブレベルである場合は、リード／ライトアンプ１０側のビット線ＢＬ₀₆、ＢＬ₀₇に接続されたＮＭＯＳトランジスタＱＢ（図１のＮＭＯＳトランジスタＱＢ₀₆、ＱＢ₀₇）およびリード／ライトアンプ１１側のビット線ＢＬ₀₂、ＢＬ₀₃に接続されたＮＭＯＳトランジスタＱＢ（図１のＮＭＯＳトランジスタＱＢ₀₂、ＱＢ₀₃）はいずれも非導通状態とされる。ＮＯＲ回路の出力信号がアクティブレベルである場合は、リード／ライトアンプ１０側のＮＭＯＳトランジスタＱＢ₀₆、ＱＢ₀₇およびリード／ライトアンプ１１側のＮＭＯＳトランジスタＱＢ₀₂、ＱＢ₀₃はいずれも導通状態とされる。

上述した本実施形態の半導体メモリでは、リード／ライトアンプ１０、１１の各セットにおいて、カラム選択信号線Ｙ_j0〜Ｙ_j7のいずれか１つがアクティブレベルになると、第１のビット線群（ビット線ＢＬ₀₀〜ＢＬ₀₇）のうちの一つのビット線と第２のビット線群（ビット線ＢＬ₁₀〜ＢＬ₁₇）のうちの一つのビット線が並行に選択され、これら選択されたビット線に隣接するビット線は基準電位にクランプされる。また、残りの非選択状態にあるビット線の少なくとも一つはフローティング状態とされる。

一例として、カラム選択信号線Ｙ_j2をアクティブレベルにして、第１のビット線群のうちのビット線ＢＬ₀₂および第２のビット線群のうちのビット線ＢＬ₁₆をそれぞれ選択する場合の動作を説明する。

カラム選択信号線Ｙ_j2がアクティブレベルになると、カラムスイッチＣＳ₀₂、ＣＳ₁₄が導通する。同時に、リード／ライトアンプ１０側およびリード／ライトアンプ１１側のビット線制御信号線Ｙb1がともにインアクティブレベルになる。他のビット線制御信号線Ｙb0、Ｙb2、Ｙb3は、いずれもアクティブレベルである。

リード／ライトアンプ１０側において、カラムスイッチＣＳ₀₂が導通すると、ビット線ＢＬ₀₂がグローバルビット線ＧＢ₀₀を介してリード／ライトアンプ１０に電気的に接続される。

また、ビット線制御信号線Ｙb0、Ｙb2、Ｙb3がアクティブレベルとされ、ビット線制御信号線Ｙb1がインアクティブレベルとされた場合、ＮＭＯＳトランジスタＢＱ₀₀、ＢＱ₀₁、ＢＱ₀₄、ＢＱ₀₅、ＢＱ₀₆、ＢＱ₀₇が導通状態となり、ＮＭＯＳトランジスタＢＱ₀₂、ＢＱ₀₃が非導通状態となる。この場合、ビット線ＢＬ₀₀、ＢＬ₀₁、ＢＬ₀₄、ＢＬ₀₅、ＢＬ₀₆、ＢＬ₀₇のそれぞれは、接地ラインに電気的に接続される。また、ビット線ＢＬ₀₃は、フローティング状態とされる。

リード／ライトアンプ１１側において、カラムスイッチＣＳ₁₄が導通すると、ビット線ＢＬ₁₄がグローバルビット線ＧＢ₁₀を介してリード／ライトアンプ１１に電気的に接続される。

また、ビット線制御信号線Ｙb0、Ｙb2、Ｙb3がアクティブレベルとされ、ビット線制御信号線Ｙb1がインアクティブレベルとされた場合、ＮＭＯＳトランジスタＢＱ₁₀、ＢＱ₁₁、ＢＱ₁₂、ＢＱ₁₃、ＢＱ₁₄、ＢＱ₁₅が導通状態となり、ＮＭＯＳトランジスタＢＱ₁₆、ＢＱ₁₇が非導通状態となる。この場合、ビット線ＢＬ₁₀、ＢＬ₁₁、ＢＬ₁₂、ＢＬ₁₃、ＢＬ₁₄、ＢＬ₁₅のそれぞれは、接地ラインに電気的に接続される。また、ビット線ＢＬ₁₇は、フローティング状態とされる。

本実施形態の半導体メモリによれば、リード／ライトアンプ１０側の第１のビット線群のうちの一つのビット線とリード／ライトアンプ１１側の第２のビット線群のうちの一つのビット線が並行に選択され、これら選択されたビット線に隣接するビット線が基準電位にクランプされるとともに、残りの非選択状態にあるビット線の少なくとも一つがフローティング状態とされる。この動作により、第１および第２の実施形態と同様に、ワード線または基板からのノイズが非選択ビット線を通じて選択ビット線に影響することを抑制することができる。

また、リード／ライトアンプ１０、１１のそれぞれにおいて、ビット線を基準電位にクランプさせるためのトランジスタを制御するビット線制御信号は、４つのＮＯＲ回路により生成される。この場合の回路構成素子数は、ビット線毎にインバータを設ける場合の回路構成素子数に比べて少ない。よって、メモリのコスト削減および小型化を図ることができる。

なお、図８に示した構成において、メモリセル、カラムスイッチ、トランジスタおよびビット線については、その数および配置を適宜に設定することができる。また、セット数も、４つに限定されるものではない。セットは、１つ以上であればよい。ただし、選択ビット線に隣接する非選択ビット線は必ず基準電位にクランプされるようにビット線の配置および選択手順を設定する必要がある。

上述した各実施形態は、本発明の一例であり、その構成および動作は適宜に変更することができる。例えば、各実施形態では、メモリセルを構成するとトランジスタ、カラムスイッチを構成するトランジスタ、クランプ用トランジスタに関して、トランジスタの導電型の一例としてＮ型のものを例示したが、Ｐ型のものを用いることもできる。

本発明の一態様によれば、半導体メモリは、第１および第２のリード／ライトアンプと、第１のリード／ライトアンプに選択的に接続される第１のビット線群と、第２のリード／ライトアンプに選択的に接続される第２のビット線群とを備え、第１および第２のビット線群が、互いのビット線が一定本数ずつ交互に配置される。第１および第２のビット線群のそれぞれから１つのビット線が並行して選択されるとともに、該選択ビット線に隣接する非選択状態のビット線が基準電位にクランプされ、第１および第２のビット線群のそれぞれにおいて、残りの非選択状態のビット線の少なくとも一つがフローティング状態とされる。ここで、第１、第２のリード／ライトアンプはそれぞれ、各実施形態で説明したリード／ライトアンプ１０、１１に対応する。

上記の半導体メモリにおいて、第１および第２のビット線群をそれぞれ構成する複数のビット線を個別に指定するためのカラム選択信号を入力とし、該カラム選択信号により指定されたビット線を第１および第２のビット線群のそれぞれから選択するカラムスイッチ手段と、第１および第２のビット線群の各ビット線を個別に基準電位にクランプするクランプ手段を有し、第１および第２のビット線群をそれぞれ一定本数毎の複数の部分ビット線群とし、クランプ手段が、カラム選択信号により指定されたビット線を含む部分ビット線群をフローティング状態とし、残りの部分ビット線群を基準電位にクランプするように構成してもよい。ここで、カラムスイッチ手段は、各実施形態におけるカラムスイッチＣＳ₀₀〜ＣＳ₀₇およびカラムスイッチＣＳ₁₀〜ＣＳ₁₇に対応する。クランプ手段は、各実施形態におけるＮＭＯＳトランジスタＢＱ₀₀〜ＢＱ₀₇、ＢＱ₁₀〜ＢＱ₁₇に対応する。カラム選択信号は、各実施形態におけるカラム選択信号カラム選択信号線Ｙ_j0〜Ｙ_j7に対応する。

本発明の別の態様によれば、半導体メモリは、複数の第１ビット線、これら第１ビット線内に混在して配置された複数の第２ビット線、第１および第２リード/ライトアンプ、夫々が複数の第１ビット線のうちの対応する第１ビット線と第１リード/ライトアンプとの間に設けられ複数のカラム選択信号のうちの対応するカラム選択信号により導通して複数の第１ビット線のうちの一つを選択し第１リード/ライトアンプに接続する複数の第１カラムスイッチ、夫々が複数の第２ビット線のうちの対応する第２ビット線と第２リード/ライトアンプとの間に設けられ複数のカラム選択信号のうちの対応するカラム選択信号により導通して複数の第２ビットのうちの一つを選択し第２リード/ライトアンプに接続する複数の第２カラムスイッチ、夫々が第１および第２ビットの対応するビット線と基準電位点との間に接続された複数のビット線制御スイッチ、並びに、複数のカラム選択信号よりも少ない信号のいずれかに応答して、第１および第２ビット線の中の選択されたビット線の両隣に位置するビット線に接続されたビット線制御スイッチを少なくとも導通せしめる論理ゲート、を備える。ここで、第１、第２のリード／ライトアンプ、複数の第１カラムスイッチ、複数の第２カラムスイッチ、複数のビット線制御スイッチはそれぞれ、各実施形態で説明したリード／ライトアンプ１０、１１、カラムスイッチＣＳ₀₀〜ＣＳ₀₇、ＣＳ₁₀〜ＣＳ₁₇、ＮＭＯＳトランジスタＢＱ₀₀〜ＢＱ₀₇、ＢＱ₁₀〜ＢＱ₁₇に対応する。また、論理ゲートは、各実施形態で説明した信号発生回路（図６Ａおよび図６Ｂに示したＯＲ回路または図９Ａ〜図９Ｄに示したＮＯＲ回路）に対応する。

上述のいずれの態様によっても、ノイズの選択ビット線への影響を抑制することが可能であり、回路の構成素子数を、ビット線毎にインバータを設ける回路よりも少なくすることが可能である。したがって、安定性に優れた、低コストの半導体メモリを提供することができる。

本発明は、階層化ビット線を備える半導体メモリ全般に適用することができる。

本発明の第１の実施形態である半導体メモリの主要な部分の構成を示すブロック図である。 相変化素子を用いたメモリセルＭＣの一例を示す回路図である。 カラムスイッチの一例を示す回路図である。 カラムスイッチの別の例を示す回路図である。 カラムスイッチの他の例を示す回路図である。 図１に示す半導体メモリにおけるビット線制御信号線Ｙodにビット線制御信号を供給する信号発生回路の一例を示す回路図である。 図１に示す半導体メモリにおけるビット線制御信号線Ｙevにビット線制御信号を供給する信号発生回路の一例を示す回路図である。 本発明の第２の実施形態である半導体メモリの主要部の構成を示すブロック図である。 本発明の第３の実施形態である半導体メモリの主要部を示すブロック図である。 図８に示す半導体メモリにおけるビット線制御信号線Ｙb0にビット線制御信号を供給する信号発生回路の一例を示す回路図である。 図８に示す半導体メモリにおけるビット線制御信号線Ｙb1にビット線制御信号を供給する信号発生回路の一例を示す回路図である。 図８に示す半導体メモリにおけるビット線制御信号線Ｙb2にビット線制御信号を供給する信号発生回路の一例を示す回路図である。 図８に示す半導体メモリにおけるビット線制御信号線Ｙb3にビット線制御信号を供給する信号発生回路の一例を示す回路図である。

符号の説明

１０、１１ リード／ライトアンプ
ＢＬ₀₀〜ＢＬ₀₇、ＢＬ₁₀〜ＢＬ₁₇ ビット線
ＢＱ₀₀〜ＢＱ₀₇、ＢＱ₁₀〜ＢＱ₁₇ ＮＭＯＳトランジスタ
ＣＳ₀₀〜ＣＳ₀₇、ＣＳ₁₀〜ＣＳ₁₇ カラムスイッチ
ＷＬ₀₀〜ＢＬ_0n ワード線
ＧＢ₀₀、ＧＢ₀₁ グローバルビット線
ＢＬ₀₀〜ＢＬ₀₇、ＢＬ₁₀〜ＢＬ₁₇
Ｙ_j0〜Ｙ_j7 カラム選択信号線
Ｙod、Ｙev ビット線制御信号線

Claims (14)

1. 第１および第２のリード／ライトアンプと、該第１のリード／ライトアンプに選択的に接続される第１のビット線群と、前記第２のリード／ライトアンプに選択的に接続される第２のビット線群とを備え、前記第１および第２のビット線群は混在して配置され、第１の選択ビット線および第２の選択ビット線として前記第１および第２のビット線群のそれぞれから１つのビット線を並行して選択し、前記第１のビット線群の残りのビット線を第１の非選択状態のビット線とし、前記第２のビット線群の残りのビット線を第２の非選択状態のビット線とするカラムスイッチ手段と、前記第１の非選択状態のビット線のうちの前記第１の選択ビット線に隣接する非選択状態のビット線および前記第２の非選択状態のビット線のうちの前記第２の選択ビット線に隣接する非選択状態のビット線を基準電位にクランプするとともに、残りの非選択状態のビット線の少なくとも一つをフローティング状態とするクランプ手段とを有する半導体メモリ。
2. 前記カラムスイッチ手段は、前記第１および第２のビット線群をそれぞれ構成する複数のビット線を個別に指定するためのカラム選択信号を入力とし、該カラム選択信号により指定されたビット線を前記第１および第２のビット線群のそれぞれから選択し、
   前記クランプ手段は、前記第１および第２のビット線群の各ビット線を個別に前記基準電位にクランプするように構成され、
   前記第１および第２のビット線群をそれぞれ一定本数毎の複数の部分ビット線群とし、前記クランプ手段が、前記カラム選択信号により指定されたビット線を含む部分ビット線群をフローティング状態とし、残りの部分ビット線群を前記基準電位にクランプする、請求項１に記載の半導体メモリ。
3. 前記第１および第２のビット線群は、互いのビット線が２本ずつ交互に配置されており、
   前記カラムスイッチ手段は、前記第１および第２のビット線群をそれぞれ構成するビット線毎に設けられた複数のカラムスイッチを備え、各カラムスイッチには、スイッチ動作を制御するためのカラム選択信号線が接続されており、
   前記クランプ手段は、前記第１および第２のビット線群のそれぞれについて、一方の側から数えて奇数番目に位置するビット線に設けられたカラムスイッチに接続されたカラム選択信号線により供給されるカラム選択信号の論理和に基づいて、前記一方の側から数えて偶数番目に位置するビット線を前記基準電位にクランプし、前記一方の側から数えて偶数番目に位置するビット線に設けられたカラムスイッチに接続されたカラム選択信号線により供給されるカラム選択信号の論理和に基づいて、前記一方の側から数えて奇数番目に位置するビット線を前記基準電位にクランプする、請求項２に記載の半導体メモリ。
4. 前記奇数番目に位置するビット線に設けられたカラムスイッチに接続されたカラム選択信号線を受けこれらカラム選択信号のいずれかが選択レベルを取るときに活性レベルをとる出力信号を発生する第１の信号発生回路と、
   前記偶数番目に位置するビット線に設けられたカラムスイッチに接続されたカラム選択信号線を受けこれらカラム選択信号のいずれかが選択レベルを取るときに活性レベルをとる出力信号を発生する第２の信号発生回路を、さらに有し、
   前記クランプ手段は、前記第１および第２のビット線群をそれぞれ構成するビット線毎に設けられた複数のクランプ用スイッチを備え、
   前記第１および第２のビット線群の、前記偶数番目に位置するビット線に設けられたクランプ用スイッチが、前記第１の信号発生回路の出力信号が供給される第１のビット線制御信号線に共通に接続され、
   前記第１および第２のビット線群の、前記奇数番目に位置するビット線に設けられたクランプ用スイッチが、前記第２の信号発生回路の出力信号が供給される第２のビット線制御信号線に共通に接続されている、請求項３に記載の半導体メモリ。
5. 前記第１および第２のリード／ライトアンプ、前記第１および第２のビット線群、前記カラムスイッチ手段、および前記クランプ手段を含むセットを複数有し、各セットにおいて、前記第１および第２のビット線制御信号線が共通に用いられる、請求項４に記載の半導体メモリ。
6. 前記第１および第２のビット線群は、互いのビット線が１本ずつ交互に配置されており、
   前記カラムスイッチ手段は、前記第１および第２のビット線群をそれぞれ構成するビット線毎に設けられた複数のカラムスイッチを備え、各カラムスイッチには、スイッチ動作を制御するためのカラム選択信号線が接続されており、
   前記第１および第２のビット線群をそれぞれ、一方の側から２本毎に分割した複数の部分ビット線群とし、
   前記クランプ手段は、前記複数の部分ビット線群のそれぞれにつて、当該部分ビット線群の各ビット線に設けられたカラムスイッチに接続されたカラム選択信号線により供給されるカラム選択信号に基づいて、当該部分ビット線群を前記基準電位にクランプし、
   前記第１および第２のビット線群の間で、対応するビット線の前記一方の側からの位置が異なる、請求項２に記載の半導体メモリ。
7. 前記複数の部分ビット線群のそれぞれにつて、当該部分ビット線群の各ビット線に設けられたカラムスイッチに接続されたカラム選択信号線を受けこれらカラム選択信号の全てが非選択レベルを取るときに活性レベルをとる出力信号を発生する複数の信号発生回路を、さらに有し、
   前記クランプ手段は、前記第１および第２のビット線群をそれぞれ構成するビット線毎に設けられた複数のクランプ用スイッチを備え、
   前記複数のクランプ用スイッチは、前記部分ビット線群毎に、対応する信号発生回路の出力信号が供給されるビット線制御信号線に共通に接続されている、請求項６に記載の半導体メモリ。
8. 前記第１および第２のリード／ライトアンプ、前記第１および第２のビット線群、前記カラムスイッチ手段、および前記クランプ手段を含むセットを複数有し、各セットにおいて、前記ビット線制御信号線が共通に用いられる、請求項７に記載の半導体メモリ。
9. 第１および第２のリード／ライトアンプと、該第１のリード／ライトアンプに選択的に接続される第１のビット線群と、前記第２のリード／ライトアンプに選択的に接続される第２のビット線群とを備える半導体メモリにおけるビット線制御方法であって、
   第１の選択ビット線および第２の選択ビット線として前記第１および第２のビット線群のそれぞれから１つのビット線を並行して選択して前記第１および第２の選択ビット線をそれぞれ前記第１および第２のリード／ライトアンプに電気的に接続し、
   前記第１のビット線群の残りのビット線を第１の非選択状態のビット線とし、前記第２のビット線群の残りのビット線を第２の非選択状態のビット線とし、前記第１の非選択状態のビット線のうちの前記第１の選択ビット線に隣接する非選択状態のビット線および前記第２の非選択状態のビット線のうちの前記第２の選択ビット線に隣接する非選択状態のビット線を基準電位にクランプし、
   前記第１および第２の非選択状態のビット線の残りの非選択状態のビット線の少なくとも一つをフローティング状態とする、ビット線制御方法。
10. 前記ビット線の選択は複数のカラム選択信号を用いて行い、これらカラム選択信号を論理することにより前記第１および第２の非選択状態のビット線のうちの前記第１および第２の選択ビット線に隣接する非選択状態のビット線を基準電位にクランプするとともに、前記残りの非選択状態のビット線の少なくとも一つをフローティング状態とする、請求項９記載のビット線制御方法。
11. 複数の第１ビット線、これら第１ビット線内に混在して配置された複数の第２ビット線、第１および第２リード/ライトアンプ、夫々が前記複数の第１ビット線のうちの対応する第１ビット線と前記第１リード/ライトアンプとの間に設けられ複数のカラム選択信号のうちの対応するカラム選択信号により導通して前記複数の第１ビット線のうちの一つを選択し前記第１リード/ライトアンプに接続する複数の第１カラムスイッチ、夫々が前記複数の第２ビット線のうちの対応する第２ビット線と前記第２リード/ライトアンプとの間に設けられ前記複数のカラム選択信号のうちの対応するカラム選択信号により導通して前記複数の第２ビットのうちの一つを選択し前記第２リード/ライトアンプに接続する複数の第２カラムスイッチ、夫々が前記第１および第２ビットの対応するビット線と基準電位点との間に接続された複数のビット線制御スイッチ、並びに、前記複数のカラム選択信号よりも少ない信号のいずれかに応答して、前記第１および第２ビット線の中の選択されたビット線の両隣に位置するビット線に接続された前記ビット線制御スイッチを少なくとも導通せしめる論理ゲート、を備える半導体メモリ。
12. 前記複数の第１および第２のビット線は交互に配置されている請求項１１に記載の半導体メモリ。
13. 前記複数の第１および第２のビット線は２本置きに交互に配置されている請求項１１に記載の半導体メモリ。
14. 前記複数の第１および第２ビット線とそれぞれ交わる複数のワード線、これらワード線ならびに第１および第２ビット線の交点にそれぞれ配置された複数のメモリセル、をさらに備え、前記メモリセルの各々は、記憶データに応じてその抵抗値が変化する素子を含む請求項１１乃至１３のいずれかに記載の半導体メモリ。

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