JP2012203936A - 半導体記憶装置 - Google Patents

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Abstract

【課題】低消費電力且つ省スペースな半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、第１配線及び第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、メモリセルは、第１極性の所定の電圧が印加されると抵抗状態が第１抵抗状態から第２抵抗状態に遷移し、第２極性の所定の電圧が印加されると抵抗状態が第２抵抗状態から第１抵抗状態に遷移し、アクセス回路は、選択したメモリセルに接続された第１配線及び第２配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された第１配線及び第２配線の少なくとも一方をフローティング状態にして、選択したメモリセルにアクセスすることを特徴とする。
【選択図】図８

Description

実施形態は、半導体記憶装置に関する。
大容量のデータを記憶して利用する半導体記憶装置として三次元化が容易な抵抗変化メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が注目されている。これら抵抗変化メモリセルの特性は、メモリセルに印加する電圧の極性によって電圧−電流特性が大きく変わる非対称性にある。
従来、これらの抵抗変化メモリセルを用いた半導体記憶装置では、選択するメモリセル（以下、「選択メモリセル」と呼ぶ）を他のメモリセル（以下、「非選択メモリセル」と呼ぶ）と区別するために、全ての非選択メモリセルに対して選択メモリセルとは異なるバイアスを外部から印加しつつ、選択メモリセルにアクセスしている。このバイアスの設定によって非選択メモリセルの誤動作のマージンを大きくすることができ、セルアレイの確実な動作を保証することができる。しかし、バイアスの設定は容易ではなく、最適なバイアス条件の下でアクセスさせる場合、消費電流が増加するなどの問題があった。
そのため、これら抵抗変化メモリを大容量の半導体記憶装置に利用する場合、アクセス対象となるセルアレイのサイズを十分大きくできなかった。その結果、半導体記憶装置におけるメモリセルの占有率が低下してしまい、三次元構造の長所が十分に発揮されていなかった。
特開２０１０−３３６７５号
低消費電力且つ省スペースな半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセル、からなるメモリセル層を有するメモリセルアレイと、前記第１配線及び第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、第１極性の所定の電圧が印加されると前記抵抗状態が第１抵抗状態から第２抵抗状態に遷移し、前記第１極性とは逆極性の第２極性の所定の電圧が印加されると前記抵抗状態が前記第２抵抗状態から前記第１抵抗状態に遷移し、前記アクセス回路は、選択した前記メモリセルに接続された前記第１配線及び前記第２配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする。
第１の実施形態に係る半導体記憶装置の構成を示す図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 同実施形態に係る半導体記憶装置のメモリセルの回路記号及び電圧−電流特性を示す図である。 同実施形態に係る半導体記憶装置のメモリセルアレイの一部の等価回路図である。 同実施形態に係る半導体記憶装置のフローティングアクセス方式を説明する図である。 同実施形態に係る半導体記憶装置のフローティングアクセス方式のスタンバイ状態におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る半導体記憶装置のフローティングアクセス方式のアクティブ・スタンバイ状態におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る半導体記憶装置のフローティングアクセス方式のアクセス状態におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る半導体記憶装置のフローティングアクセス方式のアクセス状態におけるメモリセルアレイの電圧状態を示す図である。 同実施形態に係る半導体記憶装置のフローティングアクセス方式のアクセス状態におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る半導体記憶装置のメモリセルアレイにおける欠陥発生時の処理方法を説明する図である。 第２の実施形態に係る半導体記憶装置のビット線及びワード線の選択例を説明する図である。 同実施形態に係る半導体記憶装置のビット線及びワード線の選択例を説明する図である。 同実施形態に係る半導体記憶装置のビット線及びワード線の選択例を説明する図である。 第３の実施形態に係る半導体記憶装置の読み出し動作を説明する図である。 同実施形態に係る半導体記憶装置の選択ビット線及び非選択ビット線の電圧変化を示す図である。 第４の実施形態に係る半導体記憶装置のフローティングアクセス方式のアクセス状態における電流パスの影響を説明する図である。 同実施形態に係る半導体記憶装置のフローティングアクセス方式のアクセス状態におけるメモリセルアレイのバイアス状態を説明する図である。 同実施形態に係る半導体記憶装置のフローティングアクセス方式のアクセス状態におけるメモリセルアレイのバイアス状態を説明する図である。 第５の実施形態に係る半導体記憶装置のロウ制御回路の構成を示す図である。
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
［第１の実施形態］
＜半導体記憶装置の構成＞
図１は、第１の実施形態に係る半導体記憶装置の構成を示す図である。この半導体記憶装置は、メモリセルアレイ１を備える。メモリセルアレイ１は、複数積層されたメモリセルマット（メモリセル層）を有する。各メモリセルマットは、複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）と、これらワード線ＷＬ及びビット線ＢＬで選択されるメモリセルＭＣを有する。
メモリセルマットのビット線ＢＬには、ビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しをするカラム制御回路２が電気的に接続されている（以下において、メモリセルＭＣのデータ消去及びメモリセルＭＣへのデータ書き込みをまとめて「書き込み動作」と呼び、メモリセルＭＣからのデータ読み出しを「読み出し動作」と呼ぶ。また、書き込み動作及び読み出し動作をまとめて「アクセス動作」と呼ぶ）。カラム制御回路２には、アクセス動作に必要な電圧をビット線ＢＬに供給するビット線ドライバ２´と、読み出し動作時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプＳＡを有する。
一方、メモリセルマットのワード線ＷＬには、アクセス動作時にワード線ＷＬを選択するロウ制御回路３が電気的に接続されている。ロウ制御回路３は、アクセス動作に必要な電圧をワード線ＷＬに供給するワード線ドライバ３´を有する。なお、このロウ制御回路３は、カラム制御回路２と共にアクセス回路に含まれる。
図２は、メモリセルアレイ１の一部を示す斜視図である。
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリセルマットＭＭは、平行に配設された複数のビット線ＢＬと、これらビット線ＢＬと交差する方向に平行に配設された複数のワード線ＷＬを有する。ビット線ＢＬ及びワード線ＷＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリセルマットＭＭが多層に積層されており、上下に隣接するメモリセルマットＭＭ同士は、ワード線ＷＬ或いはビット線ＢＬを共有している。図２の場合、メモリセルアレイ１の最下層のメモリセルマットＭＭ０と、このメモリセルマットＭＭ０の上に隣接するメモリセルマットＭＭ１は、ワード線ＷＬ００〜ＷＬ０２を共有している。
なお、以下において、例えば、ビット線ＢＬ００、ＢＬ１０及びＢＬ２０のように、各メモリセルマットＭＭにおける同じ位置に配設されたビット線ＢＬのまとまりを「ビット線グループ」と呼ぶ。同様に、ワード線ＷＬ００及びＷＬ１０のように、各メモリセルマットＭＭにおける同じ位置に配設されたワード線ＷＬのまとまりを「ワード線グループ」と呼ぶ。また、図２中点線で示したように、１つのビット線グループ及び１つのワード線グループの交差部に設けられたメモリセルＭＣのまとまりを「メモリセルグループ」と呼ぶ。
図３中（Ａ）は、メモリセルＭＣの回路記号を示す図であり、図３中（Ｂ）は、メモリセルＭＣの電圧−電流特性を示す図である。以下では、図３中（Ａ）に示すノードＮａを「アノード」、ノードＮｃを「カソード」と呼ぶ。また、図３中（Ａ）の矢印で示されたアノードＮａからカソードＮｃに向かう方向を「順方向」、その逆の方向を「逆方向」と呼ぶ。したがって、アノードＮａよりもカソードＮｃの電圧が小さいバイアスが順方向バイアス（第１極性）となり、アノードＮａよりもカソードＮｃの電圧が大きいバイアスが逆方向バイアス（第２極性）となる。
メモリセルＭＣは、可変抵抗素子からなり、この可変抵抗素子の異なる抵抗状態によってデータを記憶する。以下では、可変抵抗素子が高抵抗状態（第１抵抗状態）であるメモリセルＭＣの状態を「リセット状態」、可変抵抗素子が低抵抗状態（第２抵抗状態）であるメモリセルＭＣの状態を「セット状態」と呼ぶ。また、リセット状態のメモリセルＭＣをセット状態に遷移させる動作を「セット動作」、セット状態のメモリセルＭＣをリセット状態に遷移させる動作を「リセット動作」と呼ぶ。したがって、書き込み動作は、「セット動作」及び「リセット動作」を含むものである。
このメモリセルＭＣは、個体電解質の性質を有する。これは、図３中（Ｂ）に示すように、バイアスの方向（印加電圧の極性）によって電圧−電流特性が非対称となる性質である。図３中（Ｂ）から分かるように、メモリセルＭＣの電圧−電流特性は、印加電圧Ｖ＝０の近傍を除いて、セル電流は、Ｉ〜Ａ ｅｘｐ（αＶ）（Ａ、αは定数）で近似することができる。リセット状態のメモリセルＭＣに順方向バイアスをかけた場合、リセット状態のメモリセルＭＣに逆方向バイアスをかけた場合及びセット状態のメモリセルＭＣに逆方向バイアスをかけた場合の係数αは同程度となる。これに対して、セット状態のメモリセルＭＣに順方向バイアスをかけた場合の係数αは格段に大きくなる。なお、印加電圧Ｖ＝０の近傍では、ｌｎ Ｉは、±∞になる。
リセット状態のメモリセルＭＣに順方向バイアスをかけた場合、印加電圧Ｖが０Ｖ近傍からセット電圧Ｖｓｅｔまでの範囲では、メモリセルＭＣはリセット状態のままであり、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（矢印ａ０）。そして、印加電圧Ｖがセット電圧Ｖｓｅｔ以上になると、メモリセルＭＣの状態は、リセット状態からセット状態に非可逆的に遷移する（セット動作）（矢印ａ１）。
一方、セット状態のメモリセルＭＣに順方向バイアスをかけた場合、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（矢印ａ２）。しかし、セット状態のメモリセルＭＣは、順方向バイアスをかけている限り、印加電圧Ｖを大きくしていってもリセット状態に遷移しない。
リセット状態のメモリセルＭＣに逆バイアスをかけた場合、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（矢印ａ３）。しかし、リセット状態のメモリセルＭＣは、逆方向バイアスをかけている限り、印加電圧Ｖを大きくしていってもセット状態に遷移しない。
一方、セット状態のメモリセルＭＣに逆方向バイアスをかけた場合、印加電圧が０Ｖからこの逆バイアスが０Ｖから電圧−Ｖｒｅｓｅｔ（以下では、Ｖｒｅｓｅｔを、「リセット電圧」と呼ぶ）までの範囲では、メモリセルＭＣはセット状態のままであり、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（矢印ａ３）。そして、印加電圧Ｖが電圧−Ｖｒｅｓｅｔ以下になると、メモリセルＭＣの状態は、セット状態からリセット状態に非可逆的に遷移する（リセット動作）。
図４は、メモリセルアレイ１の一部であり、図２中点線で示したメモリセルグループＭＧの等価回路図である。図３に示すメモリセルＭＣを用いて三次元構造を有するクロスポイント型のメモリセルアレイ１を構成する場合、図４に示すように、メモリセルＭＣの上下が１層毎に反転するように、メモリセルマットＭＭを積層させる。例えば、メモリセルマットＭＭ０のメモリセルＭＣ００２と、メモリセルマットＭＭ０の上に隣接するメモリセルマットＭＭ１のメモリセルＭＣ１０２は、メモリセルマットＭＭ０及びＭＭ１が共有するワード線ＷＬ００を挟んで上下が反転して配置されている。これは、上下に隣接するメモリセルマットＭＭで、ビット線ＢＬ或いはワード線ＷＬを共有させる場合でも、全てのメモリセルマットＭＭにおいて、ビット線ＢＬからワード線ＷＬに向かう方向が順方向となるようにメモリセルＭＣを設けるためである。
＜メモリセルに対するアクセス動作＞
ここでは、前述の構造を有する半導体記憶装置のメモリセルＭＣに対するアクセス動作について説明する。なお、以下では、図３中（Ｂ）で示すバイポーラ型のメモリセルＭＣを用いてアクセス動作を説明するが、ここで説明するアクセス動作の方式は、電圧−電流特性が非対称なメモリセルであれば一般に適用可能することができる。
本実施形態では、メモリセルマットＭＭの所定のメモリセルＭＣを選択する際、この選択メモリセルＭＣに接続されたビット線ＢＬ及びワード線ＷＬにアクセス動作に必要な電圧を印加すると共に、他のビット線ＢＬ及びワード線ＷＬをフローティング状態にする。ここで、フローティング状態とは、外部から一定電位を供給して印加しない状態をいう。この事は、アクセスしないメモリセルＭＣに接続されたビット線ＢＬ及びワード線ＷＬの少なくともいずれか一方を、フローティング状態にするとも言える。以下では、選択メモリセルに接続されたビット線を「選択ビット線」、選択メモリセルに接続されたワード線を「選択ワード線」、選択メモリセルに接続されていないビット線を「非選択ビット線」、選択メモリセルに接続されていないワード線を「非選択ワード線」、非選択ビット線及び非選択ワード線の少なくとも一方に接続されたメモリセルを「非選択メモリセル」と呼ぶこともある。
先ず、この方法によって、選択メモリセルＭＣにアクセスできる根拠について説明する。なお、メモリセルＭＣのアノード側にはビット線ＢＬ、カソード側にはワード線ＷＬが接続されているものとする。したがって、ビット線ＢＬに高電圧、ワード線ＷＬに低電圧を印加すると、メモリセルＭＣに順方向バイアスがかかる。
本実施形態の半導体記憶装置の場合、前述の通り、ビット線ＢＬ及びワード線ＷＬは、上下に隣接するメモリセルマットＭＭで共有されている。所定のメモリセルマットＭＭのメモリセルＭＣを１つ選択する場合、この選択メモリセルＭＣをクロスポイントに持つ選択ビット線ＢＬ、選択ワード線ＷＬをビット線ドライバ２´、ワード線ドライバ３´でドライブさせるが、この時にメモリセルアレイ１に生じる電流パスを考える。
本実施形態の半導体記憶装置の場合、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部のメモリセルＭＣが選択されると、ビット線ＢＬ及びワード線ＷＬが上下に隣接するセルアレイマットＭＭで上下逆に使用されていることから、選択ビット線ＢＬから選択ワード線ＷＬに向かう電流パスは、選択メモリセルＭＣを通る電流パスを除き、最低３つの非選択メモリセルＭＣを通る（以下では、非選択メモリセルＭＣを３つだけ通る最短の電流パスを「最短電流パス」と呼ぶこともある）。この場合、最短電流パスが２番目に通る非選択メモリセルには逆方向バイアスがかかる。
例えば、図５に示すメモリセルアレイ１において、ビット線ＢＬ１１及びワード線ＷＬ００の交差部にあるメモリセルマットＭＭ１のメモリセルＭＣ１０１を選択メモリセルとする場合を考える。
選択ビット線ＢＬ１１に電圧Ｖｂ、選択ワード線ＷＬ００に電圧Ｖｂよりも低い電圧Ｖｗを印加する。ここで、電圧Ｖｂ−Ｖｗは、メモリセルＭＣのアクセス動作に必要な電圧である。この時、選択ビット線ＢＬ１１から選択ワード線ＷＬ００に向けて、いくつかの電流パスができる。電流パスＰ０は、選択メモリセルＭＣ１０１を介して選択ビット線ＢＬ１１から選択ワード線ＷＬ００に向かう電流パスである。この電流パスＰ０によって、選択メモリセルＭＣ１０１には、電圧Ｖｂ−Ｖｗ程度の順方向バイアスがかかる。電流パスＰ１は、非選択メモリセルＭＣ１１１、ＭＣ０１１及びＭＣ００１を介して選択ビット線ＢＬ１１から選択ワード線ＷＬ００に向かう最短電流パスである。この電流パスＰ１によって、メモリセルＭＣ０１１には、逆方向バイアスがかかる。そのため、メモリセルＭＣ１１１及びＭＣ００１には、電圧Ｖｂ−Ｖｗよりも小さい電圧しか印加されない。また、電流パスＰ２は、メモリセルＭＣ２１１、ＭＣ２１０及びＭＣ１００を介して選択ビット線ＢＬ１１から選択ワード線ＷＬ００に向かう最短電流パスである。この電流パスＰ２によって、メモリセルＭＣ２１０には、逆方向バイアスが加わる。そのため、メモリセルＭＣ２１１及びＭＣ１００には、電圧Ｖｂ−Ｖｗよりも小さい電圧しか印加されない。つまり、非選択メモリセルＭＣには、選択メモリセルＭＣに印加される電圧よりも小さい電圧しか印加されないことが保証できる。
非選択メモリセルＭＣに印加される電圧は、ビット線ドライバ２´及びワード線ドライバ３´から選択ビット線ＢＬ及び選択ワード線ＷＬ間に印加された電圧が複数の非選択メモリセルＭＣによって分圧された電圧であり、セルアレイマットＭＭの場所毎に自己整合的に決まる。
従来のクロスポイント型のメモリセルアレイの場合、非選択メモリセルに対して一定のバイアスをかけることで、非選択メモリセルへの誤ったアクセス動作を回避していた。このアクセス方式の場合、最短電流パスの中間点が固定電圧となる。そのため、メモリセルマット内で配置された場所によっては、非選択メモリセルにかなり大きなバイアスがかかる。その結果、自己整合的な状況が破壊され、非選択メモリセルには、かなり強制的にセル電流が流されることになる。
その点、本実施形態の場合、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にする。これによって、選択ビット線ＢＬ及び選択ワード線ＷＬに印加される電圧のみ固定条件として、この条件の中で、メモリセルアレイ１は、非選択メモリセルＭＣに流れる総セル電流が最低になるような電圧分布に自己整合的に落ち着く。その結果、アクセス動作時のメモリセルアレイ１の消費電流を従来の半導体記憶装置に比べて小さくすることができる。
以下では、本実施形態のアクセス動作の方式を「フローティングアクセス方式」と呼ぶ。
＜メモリセルに対するアクセス手順＞
次に、フローティングアクセス方式によるメモリセルＭＣへのアクセス手順について説明する。ここでは、簡単な例として、３×３のメモリセルマットＭＭを積層させたメモリセルアレイ１を対象とし、メモリセルマットＭＭ１のビット線ＢＬ１１及びワード線ＷＬ０１の交差部に設けられたメモリセルＭＣ１１１にアクセスする場合について説明する。
図６は、メモリセルＭＣにアクセスする前の状態、即ち、メモリセルＭＣの抵抗状態が保持されている状態のメモリセルアレイ１のバイアス状態を示す図である。以下において、この状態を「スタンバイ（Ｓｔａｎｄ−ｂｙ）状態」と呼ぶ。
スタンバイ状態では、全てのビット線ＢＬ及びワード線ＷＬを接地電圧程度の電圧Ｖｓ（第１電圧又は第４電圧）に設定する。スタンバイ状態では、メモリセルＭＣの抵抗状態は維持されるため、メモリセルアレイ１のデータは固定される。また、スタンバイ状態では、いずれのメモリセルＭＣにもバイアスはかからない。
図７は、メモリセルＭＣにアクセスする直前の状態のメモリセルアレイ１のバイアス状態を示す図である。以下において、この状態を、「アクティブ・スタンバイ（Ａｃｔｉｖｅ ｓｔａｎｄ−ｂｙ）状態」と呼ぶ。
アクティブ・スタンバイ状態では、メモリセルアレイ１の全てのビット線ＢＬ及びワード線ＷＬを所定の電圧Ｖ（第２電圧又は第５電圧）に設定する。この電圧Ｖは、書き込み動作（セット動作及びリセット動作）及び読み出し動作で異なる値を取る。書き込み動作の場合、電圧Ｖは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ、或いはそれらに近い電圧Ｖｄの半分程度にあたる電圧（〜Ｖｓｅｔ／２、〜Ｖｒｅｓｅｔ／２、或いは〜Ｖｄ／２）となる。一方、読み出し動作の場合、電圧Ｖは、アクセス電圧Ｖａｃｃと同程度の電圧となる。なお、アクセス電圧Ｖａｃｃは、読み出し動作時に選択ビット線ＢＬに設定する電圧であり、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔよりも小さく、メモリセルＭＣの状態が遷移しない程度の電圧である。このアクティブ・スタンバイ状態でも、スタンバイ状態と同様、いずれのメモリセルＭＣにもバイアスはかからない。
なお、アクティブ・スタンバイ状態で全てのビット線ＢＬ及びワード線ＷＬに設定される電圧Ｖは、後述のアクセス状態においてビット線ＢＬ或いはワード線ＷＬに設定される最大電圧以下であれば良いため、センスアンプＳＡにとって適切な値の電圧とすることができる。例えば、読み出し動作の場合Ｖ＝〜Ｖａｃｃ／２にしたり、書き込み動作の場合Ｖ＝Ｖｄにしたりすることで、セル電流が安定する時間とセンスアンプＳＡの作動のマッチングを図ることができる。また、選択ビット線、非選択ビット線、選択ワード線、非選択ワード線でそれぞれ異なった、最適な電圧を設定してもよい。
図８は、メモリセルＭＣから実際にデータを読み出す状態のメモリセルアレイ１のバイアス状態を示す図である。以下では、この状態の他、後述する実際にメモリセルＭＣをセット状態に遷移させる状態、並びに、実際にメモリセルＭＣをリセット状態に遷移させる状態を「アクセス状態」と呼ぶ。したがって、アクセス動作は、スタンバイ状態、アクティブ・スタンバイ状態及びアクセス状態の３つの状態で構成される。
読み出し動作（第１アクセス動作）のアクセス状態では、選択ビット線ＢＬにアクセス電圧Ｖａｃｃ（第３電圧）、選択ワード線ＷＬ０１に電圧Ｖｓを印加する一方、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にする。図８では、フローティング状態のビット線ＢＬ及びワード線ＷＬの電圧をＶ〜で表わしている。
この場合、アクティブ・スタンバイ状態において全てのビット線ＢＬ及びワード線ＷＬが予め電圧Ｖ＝Ｖａｃｃに設定されているため、選択ビット線ＢＬ１１からフローティング状態の非選択ビット線ＢＬ及び非選択ワード線ＷＬに対して充電されることはない。そのため、選択ビット線ＢＬ１１には、選択メモリセルＭＣ１１１のデータに応じたセル電流が素早く現れる。この選択ビット線ＢＬ１１に流れるセル電流をセンスアンプＳＡで検知することで選択メモリセルＭＣ１１１の状態（セット状態又はリセット状態）を判定することができる。メモリセルＭＣのセット状態、リセット状態は、それぞれ‘０’、‘１’に対応しているため、メモリセルＭＣの状態を判定すれば選択メモリセルＭＣ１１１の記憶データを読み出すことができる。
フローティング状態（電圧Ｖ〜）のビット線ＢＬ及びワード線ＷＬの電圧は、メモリセルアレイ１におけるメモリセルＭＣの配置場所に応じて自己整合的に所定の電圧に落ち着くが、その過程において、非選択メモリセルＭＣにも電流が流れる。この非選択メモリセルＭＣに流れる電流は、大別して間接順方向電流、間接逆方向電流に分類することができる。最短電流パスを流れる電流が途中の非選択メモリセルを順方向に通過する場合、この非選択メモリセルを「間接順方向電流が流れるメモリセル」と言い、最短電流パスを流れる電流が途中の非選択メモリセルを逆方向に通過する場合、この非選択メモリセルを「間接逆方向電流が流れるメモリセル」と言う。図８では、選択メモリセルＭＣの流れるセル電流を白抜き矢印、間接順方向電流が流れる非選択メモリセルＭＣを実線矢印、間接逆方向電流が流れる非選択メモリセルＭＣを点線矢印でそれぞれ示している。白抜き矢印、実線矢印及び点線矢印は、いずれも電流が流れる向きも示している。
例えば、非選択メモリセルＭＣ１０１、ＭＣ１００及びＭＣ１１０を介して選択ビット線ＢＬ１１から選択ワード線ＷＬ０１に向かう最短電流パスＰ０について見ると、非選択メモリセルＭＣ１０１及びＭＣ１１０に間接順方向電流が流れ、非選択メモリセルＭＣ１００に間接逆方向電流が流れることになる。
つまり、選択ビット線ＢＬ１１又は選択ワード線ＷＬ０１に接続された非選択メモリセルＭＣに間接順方向電流が流れ、これら間接順方向電流が流れるメモリセルと同じ非選択ビット線ＢＬ又は非選択ワード線ＷＬに接続された非選択メモリセルＭＣに間接逆方向電流が流れることが分かる。また、間接順方向電流又は間接逆方向電流が流れる非選択メモリセルＭＣは、選択メモリセルＭＣ１１１が属するメモリセルマットＭＭ１並びに、このメモリセルマットＭＭ１の上下に隣接するメモリセルマットＭＭ０及びＭＭ２の範囲にのみ存在し、メモリセルマットＭＭ１に隣接しないメモリセルマットＭＭ３には存在しないことが分かる。
図９は、メモリセルＭＣのセット動作（第１アクセス動作）のアクセス状態のメモリセルアレイ１のバイアス状態を示す図である。
セット動作のアクセス状態では、選択ビット線ＢＬ１１にセット電圧Ｖｓｅｔ（第３電圧）、選択ワード線ＷＬ０１に電圧Ｖｓを印加する一方、非選択ビット線ＢＬ及び非選択ワード線ＷＬはフローティング状態とする。
この場合、アクティブ・スタンバイ状態において全てのビット線ＢＬ及びワード線ＷＬが予め電圧Ｖ＝〜Ｖｓｅｔ／２に設定されているため、放電電流が選択ワード線ＷＬ０１に集中せず、充電電流として選択ビット線ＢＬ１１にも供給される。また、ビット線ドライバ２´から遠く、ワード線ドライバ３´に近い場所の非選択メモリセルＭＣに対して、過渡的にでもセット電圧Ｖｓｅｔに近い電圧が印加されるのを防ぐことができる。
フローティング状態（電圧Ｖ〜）のビット線ＢＬ及びワード線ＷＬは、メモリセルアレイ１におけるメモリセルＭＣの位置によって自己整合的に所定の電圧に落ち着くが、その過程において、非選択メモリセルＭＣにも電流が流れる点については、読み出し動作のアクセス状態と同じである。但し、電圧Ｖの値が異なるため、メモリセルアレイ１のバイアス状態と電流の過渡的な変化は異なる。
図１０は、メモリセルＭＣのリセット動作（第２アクセス動作）のアクセス状態のメモリセルアレイ１のバイアス状態を示す図である。
リセット動作のアクセス状態では、選択ビット線ＢＬ１１に電圧Ｖｓ、選択ワード線ＷＬ０１にリセット電圧Ｖｒｅｓｅｔ（第６電圧）を印加する。これは、セット動作時と逆のバイアス状態である。一方、非選択ビット線ＢＬ及び非選択ワード線ＷＬはフローティング状態とする。
この場合、アクティブ・スタンバイ状態において全てのビット線ＢＬ及びワード線ＷＬが予め電圧Ｖ＝〜Ｖｒｅｓｅｔ／２に設定されているため、放電電流が選択ビット線ＢＬ１１に集中せず、充電電流として選択ワード線ＷＬ０１にも供給される。また、ワード線ドライバ３´から遠く、ビット線ドライバ２´に近い場所の非選択メモリセルＭＣに対して、過渡的にでもリセット電圧Ｖｒｅｓｅｔに近い電圧が印加されるのを防ぐことができる。
フローティング状態（電圧Ｖ〜）のビット線ＢＬ及びワード線ＷＬは、メモリセルアレイ１におけるメモリセルＭＣの位置によって自己整合的に所定の電圧に落ち着くが、その過程において、非選択メモリセルＭＣにも電流が流れる点については、読み出し動作及びセット動作のアクセス状態と同じである。但し、選択メモリセルＭＣ１１１を逆方向バイアスの状態にするため、間接順方向電流が流れる非選択メモリセルＭＣと間接逆方電流が流れる非選択メモリセルＭＣが、読み出し動作やセット動作のアクセス状態と全く逆になる。
以上説明したフローティングアクセス方式を用いた場合、メモリセルアレイ１に欠陥が発生さいた場合にも容易に対応することができる。次に、この点について、説明する。
従来の半導体記憶装置では、不良メモリセルがある場合、他のメモリセルへのアクセスの影響を考慮し、当該不良メモリセルをスペアのメモリセルに置き換えるか、或いは、不良メモリセルをメモリセルアレイから回路的に切り離すなどの措置によって対応していた。
その点、本実施形態のフローティングアクセス方式の場合、不良メモリセルによってこの不良メモリセルに接続されているビット線ＢＬやワード線ＷＬが短絡している場合であっても、スタンバイ状態やアクティブ・スタンバイ状態では、これらビット線ＢＬ及びワード線ＷＬ間には電位差が生じないため問題とならない。また、アクセス状態では、選択メモリセルＭＣ以外は、フローティング状態であり、欠陥の影響はメモリセルアレイ１内の抵抗分布の変化として現れるため、欠陥発生部位を含む領域から離れたメモリセルＭＣにアクセスする限りにおいては影響を無視できる。即ち、読み出し動作時や書き込み動作時に、異常電流が流れたり誤動作をしたりする領域をアドレス管理によってアクセス禁止領域とするだけで足りる。
これは磁気ディスクや光ディスクにおいて欠陥が存在する領域を使用しない事に似ており、メモリ素子として特別な対応をしないことに似ている。勿論、メモリ素子として内部にアクセスできないようなアドレスの情報を持たせることもできるが、メモリセルアレイの回路システムによってリダンダンシなどを用いた対応をとる必要は無く、アドレスの管理だけで対応することができる。
例えば、メモリセルアレイ１の所定の部位に欠陥が生じたとする。この時、最悪の場合、図１１に示すように、この欠陥発生部位を中心としてビット線ＢＬ方向及びワード線ＷＬ方向に十字状にアクセス禁止領域が発生する。欠陥の種類によっては、このアクセス禁止領域内であっても、正常にアクセスできる箇所も存在するが、アクセスして不良が生じるか否かに依存するため、実使用状態でアドレスが管理されることになる。
＜まとめ＞
以上、本実施形態によれば、アクセス動作時に、選択メモリセル以外をフローティング状態にする。そのため、消費電力を小さくすることができる。また、フローティング状態を作り出すだけなので、配線ドライバ等の周辺回路も小さいスペースに実装可能である。更に、メモリセルアレイに欠陥が生じた場合、それを補償する特別な回路を必要とせず、アドレス管理だけで対応することができるため、大容量ファイルメモリに向いた半導体記憶装置を提供することができる。
［第２の実施形態］
第１の実施形態では、１つのメモリセルＭＣにアクセスする場合について説明したが、第２の実施形態では、複数のメモリセルＭＣに同時にアクセスする場合について説明する。
先ず、複数のメモリセルＭＣに同時に読み出す動作する場合について説明する。
図３に示した非対称抵抗変化メモリセル（メモリセルＭＣ）は、大電流が流れ続けるとその特性が変化してしまう。そのため、セル電流をモニタするビット線ＢＬについては、１本毎に１つのメモリセルＭＣを選択するようにして、メモリセルＭＣ毎にセル電流をモニタして、制御できるようにする必要がある。
そこで、本実施形態では、同時に複数のメモリセルＭＣにアクセスする際、ワード線ＷＬを１本だけ選択し、ビット線ＢＬを複数選択する。選択ワード線ＷＬとワード線ドライバ３´との距離を短くして、選択ワード線ＷＬの許容電流内においてできるだけ多くのビット線ＢＬを選択する。
選択ビット線ＢＬに流れるセル電流Ｉｃｅｌｌの大小を検知するには、この選択ビット線ＢＬと同一環境の参照ビット線ＲＢＬが必要になる。読み出し動作においては、最低でもビット線ＢＬと参照ビット線ＢＬＢの２本のビット線をドライブし、参照ビット線ＲＢＬに流れる電流と選択ビット線ＢＬに流れるセル電流Ｉｃｅｌｌとを選択ビット線ＢＬの一端に設けられたセンスアンプＳＡで比較する。この比較によって、選択メモリセルＭＣの抵抗状態、つまり選択メモリセルＭＣが記憶するデータを判定することができる。
次に、複数のメモリセルＭＣに同時にセット動作する場合について説明する。
セット動作の場合、１本の選択ワード線ＷＬに電圧Ｖｓを印加し、複数の選択ビット線ＢＬにセット電圧Ｖｓｅｔを印加し、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にする。
なお、このセット動作の際、センスアンプＳＡを利用することができる。選択ビット線ＢＬに接続されたセンスアンプＳＡは、上記の通り、セル電流をモニタする役割を持っている。そこで、センスアンプＳＡによって、セット動作中の選択メモリセルＭＣのセル電流Ｉｃｅｌｌをモニタする。そして、センスアンプＳＡが、リセット状態（高抵抗状態）からセット状態（低抵抗状態）に遷移した時のセル電流Ｉｃｅｌｌの増加を検知した時点で、ビット線ドライバ２´からそのビット線ＢＬを切り離すようにする。これによって、選択メモリセルＭＣに余分な電流が流れず、当該選択メモリセルＭＣの特性の変化を防ぐことができる。これは、各々の選択ビット線ＢＬに流れるセル電流ＩｃｅｌｌをセンスアンプＳＡで個別にモニタすることで可能になる。
次に、複数の選択メモリセルＭＣに同時にリセット動作する場合について説明する。
リセット動作の場合、１本の選択ワード線ＷＬにリセット電圧Ｖｒｅｓｅｔを印加し、複数の選択ビット線ＢＬに電圧Ｖｓを印加し、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にする。
リセット動作の場合、選択メモリセルＭＣには逆方向バイアスがかかるが、この場合、図３中（Ｂ）を用いて説明したように、非対称抵抗変化メモリセルの特性上、セル電流は非常に小さい。そのため、ビット線ＢＬの選択方法は重要とはならない。したがって、セット動作に用いる選択デコーダをそのまま流用し、セット動作時と同じ方法によってビット線ＢＬを選択することもできる。
なお、読み出し動作、セット動作及びリセット動作のいずれの動作においても、ビット線ＢＬには、メモリセルＭＣ１つ分のセル電流Ｉｃｅｌｌしか流れない。そのため、ビット線ＢＬは、ワード線ＷＬに比べて長くても問題はない。一方、ワード線ＷＬは、参照ビット線ＲＢＬも含め複数のビット線ＢＬを同時にドライブすることになる。そのため、参照ビット線ＲＢＬも含めｎ本のビット線ＢＬを選択する場合、ワード線ＷＬは、ｎ×Ｉｃｅｌｌの電流を許容できるものでなければならない。
また、選択される複数のビット線ＢＬは、同一のワード線ＷＬに接続されたメモリセルＭＣに接続されているものであれば良い。
図１２〜図１４は、本実施形態に係るビット線ＢＬの選択例である。図１２〜図１４中点線で示されたメモリセル、ビット線は、それぞれ参照セルＲＣ、参照ビット線ＲＢＬを示す。
図１２は、同一のメモリセルマットＭＭから複数のメモリセルＭＣを選択する例である。ワード線ＷＬ００と、ビット線ＢＬ１０及びＢＬ１１を選択することで、メモリセルマットＭＭ１の２つのメモリセルＭＣ１００及びＭＣ１０１に同時にアクセスすることができる。
図１３は、上下に隣接し且つ１つのワード線ＷＬを共有する２つのメモリセルマットＭＭから複数のメモリセルＭＣを選択する例である。ワード線ＷＬ０１と、ビット線ＢＬ００及びＢＬ１１を選択することで、メモリセルマットＭＭ０のメモリセルＭＣ０００及びメモリセルマットＭＭ１のメモリセルＭＣ１０１に同時にアクセスすることができる。
図１４も、図１３と同様、上下に隣接し且つ１つのワード線ＷＬを共有する２つのメモリセルマットＭＭから複数のメモリセルＭＣを選択する例である。図１４の場合、図１３とは異なり、同じビット線グループに属するビット線ＢＬ０１及びＢＬ１１を選択している。これによって、メモリセルマットＭＭ０のメモリセルＭＣ００１及びメモリセルマットＭＭ１のメモリセルＭＣ１０１に同時にアクセスできる。
図１２〜図１４に示した例の他、同じワード線ＷＬを共有するメモリセルマットＭＭの範囲であれば、ワード線ＷＬの許容電流の範囲内において、複数のビット線ＢＬを任意に選択することができる。
以上、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、複数のメモリセルに同時にアクセスできるため、アクセス動作の処理時間を短縮することができる。
［第３の実施形態］
第３の実施形態では、異なるメモリセルから連続してデータを読み出す方法について説明する。以下において、この方法による読み出し動作を「連続読み出し動作」と呼ぶ。
連続読み出し動作の方法には２つ考えられる。１つ目は、選択ワード線を固定してビット線をアクセスサイクル毎に順次切り換えて選択する方法である。２つ目は、選択ビット線を固定してワード線をアクセスサイクル毎に順次切り換えて選択する方法である。これら方法のうち、フローティングアクセス方式の場合、２つ目の方法が有利である。
図１５は、本実施形態に係る半導体記憶装置における連続読み出し動作を説明する図であり、図１６は、本実施形態のフローティングアクセス方式を用いてメモリセルに１回アクセスした場合のビット線の電圧変化を示す図である。
読み出し動作では、第１の実施形態でも説明したように、アクティブ・スタンバイ状態において、全てのビット線ＢＬ及びワード線ＷＬにアクセス電圧Ｖａｃｃを印加させた後、アクセス状態において、選択ビット線ＢＬにアクセス電圧Ｖａｃｃを印加し、選択ワード線ＷＬに電圧Ｖｓを印加し、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にする。
この場合、図１６に示すように、選択ビット線ＢＬの電圧Ｖｂは、時刻ｔ０のアクセス動作開始時のアクセス電圧Ｖａｃｃからほとんど変化しない。一方、非選択ビット線の電圧Ｖｂは、ビット線ＢＬ毎にばらつきはあるもの、電圧Ｖｓに向かって下がるため、アクセス電圧Ｖａｃｃよりもかなり低くなる。
そのため、２つ目の方法のように、ビット線ＢＬの電圧Ｖｂを変化させずに固定しておき、メモリセルアレイ１のバイアス状態の変化を少なくする方が、連続読み出し動作を高速に行うことができる。
つまり、図１５に示すように、選択ビット線ＢＬの電圧Ｖｂは、アクセス電圧Ｖａｃｃ（第７電圧）で固定させる一方、選択ワード線ＷＬを順次切り替えて行く。選択ワード線ＷＬは、接地電圧に近い電圧Ｖｓ（第９電圧）でドライブさせる必要があるが、フローティングアクセス方式の場合、選択ワード線ＷＬ以外はフローティング状態であるため既に電圧Ｖｓの近くまで放電されている。そのため、ワード線ＷＬの選択を順次切り替えてもメモリセルアレイ１のバイアス状態は大きく変化しない。
なお、連続読み出し動作の場合、センスアンプＳＡを、選択ワード線ＷＬの切り換えるアクセスサイクル毎に初期化させる必要がある。
以上、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、連続読み出し動作の際、選択ビット線を固定しつつ、選択ワード線を順次切り替える方法を用いることで、高速且つ低消費電力な連続読み出し動作をする半導体記憶装置を提供することができる。
［第４の実施形態］
第４の実施形態では、複数のワード線ＷＬでワード線ドライバ３´を共有させた半導体記憶装置について説明する。
フローティングアクセス方式の場合、選択ビット線ＢＬと選択ワード線ＷＬのみを一定の電圧でドライブするが、異なるメモリセルマットＭＭに属するワード線ＷＬであれば、ワード線ドライバ３´を共用することができる。
先ず、所定のメモリセルＭＣにアクセスした場合にバイアス状態が変化するメモリセルアレイ１の範囲について説明しておく。
選択メモリセルＭＣの存在する選択メモリセルマットＭＭの電圧の影響を受けるのは、主に、選択メモリセルマットマットＭＭの上下に隣接し最短電流セルが通るメモリセルマットＭＭである。図１７に示す例では、ビット線ＢＬ０１及びワード線ＷＬ１０の交差部に設けられたメモリセルマットＭＭ１のメモリセルＭＣ１０１にアクセスする場合、図１７中点線で示すような最短電流パスＰ０及びＰ１ができる。電流パスＰ０は、メモリセルマットＭＭ１の下に隣接するメモリセルマットＭＭ０の非選択メモリセルＭＣ００１、ＭＣ０００及びメモリセルマットＭＭ１の非選択メモリセルＭＣ１００を介して、選択ビット線ＢＬ１０から選択ワード線ＷＬ１０に向かうパスである。また、電流パスＰ１は、メモリセルマットＭＭ１の非選択メモリセルＭＣ１１１、メモリセルマットＭＭ１の上に隣接するメモリセルマットＭＭ２の非選択メモリセルＭＣ２１０及びＭＣ２００を介して、選択ビット線ＢＬ１０から選択ワード線ＷＬ１０に向かうパスである。このように、メモリセルマットＭＭ１のメモリセルＭＣにアクセスすると、上下に隣接する２つのメモリセルマットＭＭ０及びＭＭ２が主に影響が受ける範囲となることが分かる。以下では、この範囲を「電流パス範囲」と呼ぶ。なお、図１７中“ｆｌｏａｔ＊”と表わしたワード線ＷＬは、フローティング状態を維持して自己整合的な電圧となることが必要なワード線ＷＬである。
第２の実施形態のように複数のビット線ＢＬを選択する場合、選択メモリセルＭＣは、選択ワード線ＷＬを共有する２つの選択メモリセルマットＭＭの範囲となる。複数のメモリセルＭＣに同時にアクセスする場合、選択ワード線ＷＬの層の上下それぞれ２つのメモリセルマットＭＭが、主な電流パス範囲となる。
逆に、この主な電流パス範囲外の領域における電圧設定は、選択メモリセルＭＣとその周辺領域に対してほとんど影響を及ぼさない。そこで、主な電流パス範囲内の“ｆｌｏａｔ＊”で示したワード線ＷＬのフローティング状態を維持でき、一定の電圧に固定されないことを条件に、１つのワード線ドライバ３´によって、選択メモリセルマットＭＭを含む複数の選択メモリセルマットＭＭのワード線を同時にドライブすることができる。その結果、ワード線ドライバ３´の構成を簡単にすることができる。
本実施形態では、メモリセルマットＭＭの積層方向に並ぶワード線１本置きにワード線ドライバ３´を共用させる。つまり、同じワード線グループのうち、下層から数えて偶数番目にあるワード線ＷＬと、下層から数えて奇数番目にあるワード線ＷＬとを、それぞれ１つの組にして、各組で１つのワード線ドライバ３ａ´（第１ドライバ）、３ｂ´（第２ドライバ）を共用させる。
そして、選択ワード線ＷＬが奇数番目であれば、ワード線ドライバ３ａ´によって他の奇数番目のワード線ＷＬと同時に電圧Ｖｗでドライブし、選択ワード線ＷＬが偶数番目であれば、ワード線ドライバ３ｂ´によって他の偶数番目のワード線ＷＬと同時に電圧Ｖｗでドライブする。このようなワード線ＷＬのドライブ方式によって、主な電流パス範囲のバイアス状態を維持することができる。
図１８及び図１９は、本実施形態において、所定のメモリセルＭＣにアクセスした場合のメモリセルアレイ１のバイアス状態を示す図である。図１８は、奇数番目のワード線ＷＬを選択した場合、図１９は、偶数番目のワード線ＷＬを選択した場合になる。図中、“ｆｌｏａｔ＊”は、図１７と同様、フローティング状態を維持して自己整合的な電圧になることが必要なワード線ＷＬを示している。
ワード線ＷＬは、下層から上層に掛けてＷＬ００、ＷＬ０１〜ＷＬ８０、ＷＬ８１まで積層されている。このうち、奇数番目のワード線ＷＬ１０、ＷＬ３０、ＷＬ５０及びＷＬ７０が、図１８に示すように、１つのワード線ドライバ３ａ´を共用している。また、偶数番目のワード線ＷＬ００、ＷＬ２０、ＷＬ４０、ＷＬ６０及びＷＬ８０が、図１９に示すように、１つのワード線ドライバ３ｂ´を共用している。
メモリセルマットＭＭ５のメモリセルＭＣ５００及びメモリセルマットＭＭ６のメモリセルＭＣ６００を選択する場合、図１８に示すように、メモリセルマットＭＭ５の下に隣接するメモリセルマットＭＭ４からメモリセルマットＭＭ６の上に隣接するメモリセルマットＭＭ７までが主な電流パス範囲となる。この場合、奇数番目のワード線ＷＬに対してワード線ドライバ３ａ´から電圧Ｖｗを印加する一方、偶数番目のワード線ＷＬをフローティング状態にする。これによって、電流パス範囲内では、選択ワード線ＷＬ３０に電圧Ｖｗが印加され、非選択ワード線ＷＬがフローティング状態になる。その結果、非選択メモリセルＭＣには、余計な電圧が印加されず、選択メモリセルＭＣ５００及びＭＣ６００に対してのみアクセス動作することができる。
メモリセルマットＭＭ７のメモリセルＭＣ７００及びメモリセルマットＭＭ８のメモリセルＭＣ８００を選択する場合、図１９に示すように、メモリセルマットＭＭ７の下に隣接するメモリセルマットＭＭ６からメモリセルマットＭＭ８の上に隣接するメモリセルマットＭＭ９までが主な電流パス範囲となる。この場合、偶数番目のワード線ＷＬに対してワード線ドライバ３ｂ´から電圧Ｖｗを印加する一方、奇数番目のワード線ＷＬをフローティング状態にする。これによって、電流パス範囲内では、選択ワード線ＷＬ４０に電圧Ｖｗが印加さえ、非選択ワード線ＷＬがフローティング状態になる。その結果、非選択メモリセルＭＣには、余計な電圧が印加されず、選択メモリセルＭＣ５００及びＭＣ６００に対してのみアクセス動作することができる。
以上、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、ワード線ドライバ３´を複数のメモリセルマットＭＭに共用できるため、ロウ制御回路３の回路規模を小さくでき、延いては、チップサイズが小さい半導体記憶装置を提供することができる。
［第５の実施形態］
第５の実施形態では、メモリセルマットＭＭが複数積層されたメモリセルアレイ１を備える半導体記憶装置のカラム制御回路２及びロウ制御回路３の構成に関する実施形態について説明する。
各メモリセルマットＭＭのワード線ＷＬ毎に個別にワード線ドライバ３´を設けることはチップサイズの点で不利である。そこで、本実施形態に係る半導体装置は、所定数のワード線グループからなるワード線ブロック毎に１つのワード線ドライバ３´で共用するように構成する。
図２０は、本実施形態に係る半導体記憶装置のロウ制御回路３の構成を示す図である。ロウ制御回路３は、ワード線ドライバ３´の他、メモリセルマット選択回路、メモリセルマット内位置選択回路、配線ブロック選択回路を有する。
配線ブロック選択回路は、１つのワード線ブロック毎に１つ備わっている。この配線ブロック選択回路は、メモリセルアレイ１のうち選択ワード線ＷＬが属するワード線ブロックを選択する回路である。
メモリセルマット内位置選択回路は、１つのワード線ブロック毎に１つ備わっている。このメモリセルマット内位置選択回路は、メモリセルマットＭＭ内の選択ワード線ＷＬの位置を選択する回路である。換言、配線ブロック選択回路が選択したワード線ブロックのうち選択ワード線ＷＬが属するワード線グループを選択する回路と言える。
メモリセルマット選択回路は、１つのワード線グループ毎に１つ備わっている。このメモリセルマット選択回路は、配線ブロック選択回路が選択したワード線ブロックのうち選択ワード線ＷＬが属するメモリセルマットＭＭを選択する回路である。なお、第４の実施形態のように、ワード線グループを奇数番目のワード線の組と、偶数番目のワード線の組でまとめてドライブする場合、メモリセルマット選択回路は、二分岐の選択回路となる。
図２０に示す構成の場合、メモリセルマット内位置選択回路及びメモリセルマット選択回路の２つの選択回路によって、所定のメモリセルマットＭＭの１つのワード線ＷＬを選択することができる。ワード線ドライバ３´から供給された電圧Ｖｗは、配線ブロック選択回路、配線グループ選択回路及びメモリセルマット選択回路を介して選択ワード線ＷＬに供給される。
なお、カラム制御回路２についても、図２０と同様に、配線ブロック選択回路、メモリセルマット内位置選択回路及びメモリセルマット選択回路を設けることで、所定数のビット線グループからなるビット線ブロック毎に１つのビット線ドライバ２´を共用するように構成できる。但し、第４の実施形態で説明したように、ビット線ＢＬの場合、１つのビット線ドライバ２´から複数のビット線ＢＬを同時にドライブすることはできない。そのため、ロウ制御回路３のように、カラム制御回路２のメモリセルマット選択回路は、二分岐の選択回路として構成することはできない点に留意されたい。
以上、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、配線ブロック毎にビット線ドライバ２´或いはワード線ドライバ３´を設ければ良いため、チップサイズが小さい半導体記憶装置を提供することができる。
［その他］
以上、本発明のいくつかの実施形態を説明したが、その特徴をまとめると以下のようになる。
（１） 複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセル、からなるメモリセル層を有するメモリセルアレイと、前記第１配線及び第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、第１極性の所定の電圧が印加されると前記抵抗状態が第１抵抗状態から第２抵抗状態に遷移し、前記第１極性とは逆極性の第２極性の所定の電圧が印加されると前記抵抗状態が前記第２抵抗状態から前記第１抵抗状態に遷移し、前記アクセス回路は、選択した前記メモリセルに接続された前記第１配線及び前記第２配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする半導体記憶装置。
（２） 前記メモリセルは、前記第１極性における電圧−電流特性と、前記第２極性における電圧−電流特性とが非対称であることを特徴とする上記（１）記載の半導体記憶装置。
（３） 前記メモリセルの前記第１極性における電圧−電流特性は、当該メモリセルが前記第１抵抗状態である場合よりも、前記第２抵抗状態である場合の方が傾きが大きく、前記メモリセルの前記第２極性における電圧−電流特性は、当該メモリセルが前記第１抵抗状態である場合と前記第２抵抗状態である場合とで傾きが実質同じであることを特徴とする上記（１）又は（２）記載の半導体記憶装置。
（４） 前記アクセス回路は、前記選択したメモリセルにアクセスする第１アクセス動作の際、前記複数の第１配線及び前記複数の第２配線を第１電圧に設定し、その後、前記複数の第１配線及び前記複数の第２配線を前記第１電圧よりも高い第２電圧に設定し、その後、前記選択したメモリセルに接続された前記第１配線を前記第２電圧以上の第３電圧に設定し、前記選択したメモリセルに接続された前記第２配線を前記第１電圧に設定すると共に、前記非選択のメモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にすることを特徴とする上記（１）〜（３）のいずれか１つに記載の半導体記憶装置。
（５） 前記アクセス回路は、前記選択したメモリセルにアクセスする第１アクセス動作とは異なる第２アクセス動作の際、前記複数の第１配線及び前記複数の第２配線を第４電圧に設定し、その後、前記複数の第１配線及び前記複数の第２配線を前記第４電圧よりも高い第５電圧に設定し、その後、前記選択したメモリセルに接続された前記第２配線を前記第５電圧以上の第６電圧に設定し、前記選択したメモリセルに接続された前記第１配線を前記第４電圧に設定すると共に、前記非選択のメモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にすることを特徴とする上記（１）〜（４）のいずれか１つに記載の半導体記憶装置。
（６） 前記アクセス回路は、前記メモリセルアレイに欠陥部位が在る場合、当該欠陥部位を含むアクセス禁止領域をアドレス管理し、当該アドレス管理によって前記アクセス禁止領域外のメモリセルにアクセスすることを特徴とする上記（１）〜（５）のいずれか１つに記載の半導体記憶装置。
（７） 前記アクセス回路は、前記第１配線を介して前記メモリセルに流れるセル電流を検知するセンスアンプを有し、一の前記第２配線、並びに、当該一の第２配線に接続された所定数の選択した前記メモリセルに接続された所定数の前記第１配線に前記メモリセルのアクセスに必要な電圧を印加して前記所定数の選択したメモリセルに同時にアクセスすることを特徴とする上記（１）〜（６）のいずれか１つに記載の半導体記憶装置。
（８） 前記アクセス回路は、前記複数の第１配線のうちの一の第１配線を選択して当該選択した第１配線を第７電圧に固定しつつ、前記複数の第２配線のうちの一の第２配線を順次切り替えながら選択して当該選択した第２配線を前記第７電圧よりも低い第８電圧に設定すると共に、その他の前記第２配線をフローティング状態にして、前記選択した第１配線及び前記選択した第２配線の交差部に設けられた前記選択したメモリセルに順次アクセスすることを特徴とする上記（１）〜（７）のいずれか１つに記載の半導体記憶装置。
（９） 前記メモリセルアレイは複数のメモリセル層を積層してなり、前記各メモリセル層は、当該メモリセル層と前記複数のメモリセル層の積層方向の一方に隣接する他の前記メモリセル層と前記第１配線を共有し、他方に隣接する他の前記メモリセル層と前記第２配線を共有し、前記アクセス回路は、前記第１配線を介して前記メモリセルに流れるセル電流を検知するセンスアンプと、前記第２配線に前記メモリセルのアクセスに必要な電圧を供給するドライバとを有し、前記ドライバは、前記各メモリセル層において同じ位置に配設された第２配線の中で、前記積層方向に数えて奇数番目に配設された第２配線に共用される第１ドライバと、前記積層方向に数えて偶数番目に配設された第２配線に共用される第２ドライバからなることを特徴とする上記（１）〜（８）のいずれか１つに記載の半導体記憶装置。
（１０） 前記メモリセルアレイは複数のメモリセル層を積層してなり、前記アクセス回路は、前記メモリセル層における所定の第１配線又は第２配線の配設された位置を選択する配線位置選択回路と、前記複数のメモリセル層のうちの所定のメモリセル層を選択するメモリセル層選択回路とを有することを特徴とする上記（１）〜（９）のいずれか１つに記載の半導体記憶装置。
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・メモリセルアレイ、２・・・カラム制御回路、２´・・・ビット線ドライバ、３・・・ロウ制御回路、３´・・・ワード線ドライバ。

Claims (5)

  1. 複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセル、からなるメモリセル層を有するメモリセルアレイと、
    前記第１配線及び第２配線を介して前記メモリセルにアクセスするアクセス回路と
    を備え、
    前記メモリセルは、第１極性の所定の電圧が印加されると前記抵抗状態が第１抵抗状態から第２抵抗状態に遷移し、前記第１極性とは逆極性の第２極性の所定の電圧が印加されると前記抵抗状態が前記第２抵抗状態から前記第１抵抗状態に遷移し、
    前記アクセス回路は、選択した前記メモリセルに接続された前記第１配線及び前記第２配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスする
    ことを特徴とする半導体記憶装置。
  2. 前記メモリセルは、前記第１極性における電圧−電流特性と、前記第２極性における電圧−電流特性とが非対称である
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記メモリセルの前記第１極性における電圧−電流特性は、当該メモリセルが前記第１抵抗状態である場合よりも、前記第２抵抗状態である場合の方が傾きが大きく、
    前記メモリセルの前記第２極性における電圧−電流特性は、当該メモリセルが前記第１抵抗状態である場合と前記第２抵抗状態である場合とで傾きが実質同じである
    ことを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記アクセス回路は、前記選択したメモリセルにアクセスする第１アクセス動作の際、
    前記複数の第１配線及び前記複数の第２配線を第１電圧に設定し、
    その後、前記複数の第１配線又は前記複数の第２配線を前記第１電圧よりも高い第２電圧に設定し、
    その後、前記選択したメモリセルに接続された前記第１配線を前記第２電圧以上の第３電圧に設定し、前記選択したメモリセルに接続された前記第２配線を前記第１電圧に設定すると共に、前記非選択のメモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にする
    ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記アクセス回路は、前記選択したメモリセルにアクセスする第１アクセス動作とは異なる第２アクセス動作の際、
    前記複数の第１配線又は前記複数の第２配線を第４電圧に設定し、
    その後、前記複数の第１配線及び前記複数の第２配線を前記第４電圧よりも高い第５電圧に設定し、
    その後、前記選択したメモリセルに接続された前記第２配線を前記第５電圧以上の第６電圧に設定し、前記選択したメモリセルに接続された前記第１配線を前記第４電圧に設定すると共に、前記非選択のメモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にする
    ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687406B2 (en) 2012-03-26 2014-04-01 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling the same
US9111611B2 (en) 2013-09-05 2015-08-18 Kabushiki Kaisha Toshiba Memory system
US9171598B2 (en) 2013-09-06 2015-10-27 Kabushiki Kaisha Toshiba Memory system
US9190146B2 (en) 2013-02-28 2015-11-17 Kabushiki Kaisha Toshiba Variable resistance memory system with redundancy lines and shielded bit lines
US9368197B2 (en) 2014-01-29 2016-06-14 Kabushiki Kaisha Toshiba Memory system

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8971147B2 (en) 2012-10-30 2015-03-03 Freescale Semiconductor, Inc. Control gate word line driver circuit for multigate memory
KR20140088385A (ko) * 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US9269432B2 (en) * 2014-01-09 2016-02-23 Micron Technology, Inc. Memory systems and memory programming methods
US9224465B2 (en) 2014-03-21 2015-12-29 Intel Corporation Cross-point memory bias scheme
US9601193B1 (en) 2015-09-14 2017-03-21 Intel Corporation Cross point memory control
US10410717B2 (en) * 2016-03-07 2019-09-10 Toshiba Memory Corporation Resistive random access memory device with three-dimensional cross-point structure and method of operating the same
US10327218B2 (en) * 2017-03-16 2019-06-18 Qualcomm Incorporated Robust downlink positioning
US10068663B1 (en) 2017-05-30 2018-09-04 Seagate Technology Llc Data storage device with rewriteable in-place memory
US10147501B1 (en) 2017-05-30 2018-12-04 Seagate Technology Llc Data storage device with rewriteable in-place memory
US10090067B1 (en) 2017-05-30 2018-10-02 Seagate Technology Llc Data storage device with rewritable in-place memory
US11449431B2 (en) 2017-05-30 2022-09-20 Seagate Technology Llc Data storage device with rewritable in-place memory
US10885974B2 (en) 2019-01-30 2021-01-05 Northrop Grumman Systems Corporation Superconducting switch

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715952B2 (ja) * 1988-04-13 1995-02-22 株式会社東芝 半導体記憶装置
AU2003201760A1 (en) * 2002-04-04 2003-10-20 Kabushiki Kaisha Toshiba Phase-change memory device
US7767993B2 (en) * 2002-04-04 2010-08-03 Kabushiki Kaisha Toshiba Resistance change memory device
US6980465B2 (en) 2003-12-19 2005-12-27 Hewlett-Packard Development Company, L.P. Addressing circuit for a cross-point memory array including cross-point resistive elements
US7236389B2 (en) * 2005-11-17 2007-06-26 Sharp Laboratories Of America, Inc. Cross-point RRAM memory array having low bit line crosstalk
US7995392B2 (en) 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
JP5106151B2 (ja) * 2008-01-28 2012-12-26 株式会社東芝 積層型スタックｎａｎｄメモリ及び半導体装置
JP2010020811A (ja) * 2008-07-08 2010-01-28 Toshiba Corp 半導体記憶装置
JP5085446B2 (ja) * 2008-07-14 2012-11-28 株式会社東芝 三次元メモリデバイス
JP5100555B2 (ja) 2008-07-30 2012-12-19 株式会社東芝 半導体記憶装置
KR20080091416A (ko) 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법
JP2010055719A (ja) * 2008-08-29 2010-03-11 Toshiba Corp 抵抗変化メモリ装置
US8227788B2 (en) * 2008-11-19 2012-07-24 Panasonic Corporation Nonvolatile memory element, and nonvolatile memory device
JP5675046B2 (ja) 2008-12-01 2015-02-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体メモリおよびビット線制御方法
US8488365B2 (en) * 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687406B2 (en) 2012-03-26 2014-04-01 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling the same
US9190146B2 (en) 2013-02-28 2015-11-17 Kabushiki Kaisha Toshiba Variable resistance memory system with redundancy lines and shielded bit lines
US9111611B2 (en) 2013-09-05 2015-08-18 Kabushiki Kaisha Toshiba Memory system
US9171598B2 (en) 2013-09-06 2015-10-27 Kabushiki Kaisha Toshiba Memory system
US9368197B2 (en) 2014-01-29 2016-06-14 Kabushiki Kaisha Toshiba Memory system
US9691474B2 (en) 2014-01-29 2017-06-27 Kabushiki Kaisha Toshiba Memory system

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