TWI509613B - 半導體記憶裝置 - Google Patents

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Toshiba Kk
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Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
[相關申請案]
本申請案享有以日本專利申請案第2011-65619號(申請日：2011年3月24日)為基礎申請案之優先權。該基礎申請案之全文以參考的方式併入本申請案中。
作為記憶大容量資料而利用之半導體記憶裝置，三維化容易之電阻變化記憶體(ReRAM：Resistance Random Access Memory：變阻隨機存取記憶體)等備受關注。該等電阻變化記憶單元之特性在於：電壓-電流特性根據施加於記憶單元之電壓之極性而產生較大變化之非對稱性。
先前，使用該等電阻變化記憶單元之半導體記憶裝置，為將選擇之記憶單元(以下稱為「選擇記憶單元」)與其他記憶單元(以下稱「非選擇記憶單元」)加以區別，而一面自外部相對所有非選擇記憶單元施加與選擇記憶單元不同之偏壓，一面存取選擇記憶單元。根據該偏壓之設定可增大非選擇記憶單元之故障之容限，並可保證單元陣列之確定之動作。然而，偏壓之設定並非容易，於最適之偏壓條件下存取之情形，會出現消耗電流增加等問題。
因此，將該等電阻變化記憶體利用於大容量之半導體記憶裝置中之情形，無法充分增大作為存取對象之單元陣列之尺寸。其結果，導致半導體記憶裝置之記憶單元之占有率降低，無法充分發揮三維結構之優點。
本發明之實施形態提供一種低電力消耗且省空間之半導體記憶裝置。
本實施形態之半導體記憶裝置之特徵為包含：記憶單元陣列，其具有記憶單元層，該記憶單元層包含複數個第1配線、交叉於上述第1配線之複數個第2配線、及設置於上述複數個第1配線與第2配線之各交叉部且根據不同的電阻狀態而記憶資料之複數個記憶單元；及存取電路，其經由上述第1配線及第2配線而存取上述記憶單元；且，上述記憶單元中，當被施加第1極性之特定電壓時，上述電阻狀態自第1電阻狀態向第2電阻狀態轉變，當被施加與上述第1極性呈逆極性之第2極性之特定電壓時，上述電阻狀態自上述第2電阻狀態向上述第1電阻狀態轉變；上述存取電路係對連接於所選擇之上述記憶單元之上述第1配線及上述第2配線施加上述記憶單元之存取所需之電壓，且使連接於非選擇之上述記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態，而存取上述所選擇之記憶單元。
根據本發明之實施形態，可提供一種低電力消耗且省空間之半導體記憶裝置。
以下，茲一面參照圖面，一面說明本實施形態之半導體 記憶裝置。
[第1實施形態] <半導體記憶裝置之構成>
圖1係顯示第1實施形態之半導體記憶裝置之構成之圖。該半導體記憶裝置具備記憶單元陣列1。記憶單元陣列1具有複數積層之記憶單元墊(記憶單元層)。各記憶單元墊具有複數個位元線BL(第1配線)及複數個字元線WL(第2配線)、與由該等字元線WL及位元線BL選擇之記憶單元MC。
記憶單元墊之位元線BL上，電性連接有行控制電路2，其控制位元線BL，消去記憶單元MC之資料，且向記憶單元MC寫入資料及自記憶單元MC讀出資料(以下，將消去記憶單元MC之資料及向記憶單元MC寫入資料總稱為「寫入動作」，將自記憶單元MC讀出資料稱為「讀出動作」。又，將寫入動作與讀出動作總稱為「存取動作」)。行控制電路2中具有：位元線驅動器2'，其將存取動作所需之電壓供給至位元線BL；及感測放大器SA，其在讀出動作時檢測、放大流動於記憶單元MC中之電流，而判定記憶單元MC所記憶之資料。
另一方面，記憶單元墊之字元線WL上，電性連接有列控制電路3，其於存取動作時選擇字元線WL。列控制電路3具有字元線驅動器3'，其將存取動作所需之電壓供給至字元線WL。另，該列控制電路3與行控制電路2共同包含於存取電路中。
圖2係顯示記憶單元陣列1之一部份之立體圖。
記憶單元陣列1係交叉點型之記憶單元陣列。記憶單元陣列1之記憶單元墊MM具有平行配設之複數個位元線BL，及於與該等位元線BL交叉之方向平行配設之複數個字元線WL。位元線BL及字元線WL之各交叉部，以被兩配線夾著之方式設置有記憶單元MC。記憶單元陣列1，如上所述，有如此之複數個記憶單元墊MM多層積層，上下鄰接之記憶單元墊MM彼此共用字元線WL或位元線BL。圖2之情形，記憶單元陣列1之最下層之記憶單元墊MM0、與該記憶單元墊MM0之上鄰接之記憶單元墊MM1共用字元線WL00~WL02。
另，以下，例如，如位元線BL00、BL10及BL20，將各記憶單元墊MM中配設於相同位置之位元線BL之整體稱為「位元線組」。同樣，如字元線WL00及WL10，將各記憶單元墊MM中配設於相同位置之字元線WL之整體稱為「字元線組」。且，如圖2中虛線所示，將設置於1個位元線組與一個字元線組之交叉部之記憶單元MC之整體稱為「記憶單元組」。
圖3A係顯示記憶單元MC之電路記號之圖，圖3B係顯示記憶單元MC之電壓-電流特性之圖。以下，將圖3A所示之節點Na稱為「陽極」，將節點Nc稱為「陰極」。且，將圖3A之箭頭所示之自陽極Na朝向陰極Nc之方向稱為「順向」，其反方向稱為「逆向」。因此，較之陽極Na，陰極Nc之電壓較小之偏壓成為順向偏壓(第1極性)；較之陽極 Na，陰極Nc之電壓較大之偏壓成為逆向偏壓(第2極性)。
記憶單元MC包含可變電阻元件，並根據該可變電阻元件之不同的電阻狀態記憶資料。以下，將可變電阻元件為高電阻狀態(第1電阻狀態)之記憶單元MC之狀態稱為「重設狀態」，將可變電阻元件為低電阻狀態(第2電阻狀態)之記憶單元MC之狀態稱為「設定狀態」。又，將使重設狀態之記憶單元MC向設定狀態轉變之動作稱為「設定動作」，將使設定狀態之記憶單元MC向重設狀態轉變之動作稱為「重設動作」。因此，寫入動作包含「設定動作」及「重設動作」。
該記憶單元MC具有單一電解質之性質。其係如圖3B所示，根據偏壓之方向(施加電壓之極性)電壓-電流特性成非對稱之性質。由圖3B可知，記憶單元MC之電壓-電流特性除施加電壓V=0附近外，單元電流可近似於I~A exp(αV)(A、α為常數)。於重設狀態之記憶單元MC施有順向偏壓之情形下，於重設狀態之記憶單元MC施有逆向偏壓之情形及於設定狀態之記憶單元MC施有逆向偏壓之情形之係數α為同程度。與此相對，於設定狀態之記憶單元MC施有順向偏壓之情形之係數α會明顯變大。另，施加電壓V=0附近，ln I為±∞。
重設狀態之記憶單元MC上施有順向偏壓之情形下，施加電壓V在0V附近至設定電壓Vset之範圍內，記憶單元MC保持重設狀態，記憶單元MC中流動之單元電流I根據施加電壓V之變化而可逆地變化(箭頭a0)。且，施加電壓V超過 設定電壓Vset時，記憶單元MC之狀態會自重設狀態向設定狀態非可逆地轉變(設定動作)(箭頭a1)。
另一方面，設定狀態之記憶單元MC上施有順向偏壓之情形下，記憶單元MC中流動之單元電流I會根據施加電壓V之變化而可逆地變化(箭頭a2)。但，設定狀態之記憶單元MC只要在施有順向偏壓時，即使增大施加電壓V仍不會向重設狀態轉變。
重設狀態之記憶單元MC上施有逆偏壓之情形下，記憶單元MC中流動之單元電流I會根據施加電壓V之變化而可逆地變化(箭頭a3)。但，重設狀態之記憶單元MC只要在施有逆向偏壓時，即使增大施加電壓V仍不會向設定狀態轉變。
另一方面，設定狀態之記憶單元MC上施有逆向偏壓之情形，施加電壓自0V該逆偏壓自0V至電壓-Vreset(以下，將Vreset稱為「重設電壓」)之範圍，記憶單元MC保持設定狀態，記憶單元MC中流動之單元電流I會根據施加電壓V之變化而可逆地變化(箭頭a3)。又，當施加電壓V小於電壓-Vreset時，記憶單元MC之狀態則自設定狀態向重設狀態非可逆地轉變(重設動作)。
圖4係記憶單元陣列1之一部份，係圖2中虛線所示之記憶單元組MG之等效電路圖。用圖3A或圖3B中所示之記憶單元MC構成具有三維結構之交叉點型之記憶單元陣列1，如圖4所示，係以使記憶單元MC之上下每1層反轉之方式，而使記憶單元墊MM積層。例如，記憶單元墊MM0之 記憶單元MC002、與記憶單元墊MM0上鄰接之記憶單元墊MM1之記憶單元MC102，係夾著記憶單元墊MM0與MM1共用之字元線WL00上下反轉而配置。這是因為即使由上下鄰接之記憶單元墊MM共用位元線BL或字元線WL之情形下，亦能於所有記憶單元墊MM中，以使自位元線BL朝向字元線WL之方向為順向之方式設置記憶單元MC。
<對記憶單元之存取動作>
此處，茲關於對具有上述之結構之半導體記憶裝置之記憶單元MC之存取動作進行說明。另，以下雖利用圖3B所示之雙極型之記憶單元MC說明存取動作，但此處所說明之存取動作之方式只要是電壓-電流特性為非對稱之記憶單元即可普遍應用。
本實施形態中，記憶單元墊MM選擇特定之記憶單元MC時，於連接於該選擇記憶單元MC上之位元線BL及字元線WL施加存取動作所需之電壓，且使其他之位元線BL及字元線WL為浮動狀態。此處，浮動狀態是指不自外部供給並施加固定電壓之狀態。其亦可說，使不存取之連接於記憶單元MC之位元線BL或字元線WL之至少任一者為浮動狀態。以下，亦有將連接於選擇記憶單元之位元線稱為「選擇位元線」、將連接於選擇記憶單元之字元線稱為「選擇字元線」、將未連接於選擇記憶單元之位元線稱為「非選擇位元線」、將未連接於選擇記憶單元之字元線稱為「非選擇字元線」、將連接於非選擇位元線及非選擇字元線之至少一者之記憶單元稱為「非選擇記憶單元」之情形。
首先，根據此方法，說明可存取選擇記憶單元MC之依據。另，於記憶單元MC之陽極側連接有位元線BL，於陰極側連接有字元線WL。因此，若對位元線BL施加高壓，對字元線WL施加低壓，則會對記憶單元MC施加順向偏壓。
本實施形態之半導體記憶裝置之情形，如上所述，位元線BL及字元線WL在上下鄰接之記憶單元墊MM中被共用。選擇一個特定之記憶單元墊MM之記憶單元MC之情形，交叉點持有該選擇記憶單元MC之選擇位元線BL、選擇字元線WL係由位元線驅動器2'及字元線驅動器3'所驅動，但須考慮此時記憶單元陣列1中產生之電流通路。
本實施形態之半導體記憶裝置之情形，若選擇選擇位元線BL及選擇字元線WL之交叉部之記憶單元MC，則會因將位元線BL及字元線WL在上下鄰接之單元陣列墊MM中上下逆向使用，而使自選擇位元線BL流向選擇字元線WL之電流通路，除通過選擇記憶單元MC之電流通路外，通過至少3個非選擇記憶單元MC(以下，亦有將通過至少3個非選擇記憶單元MC之最短電流通路稱為「最短電流通路」之情形)。該情形，最短電流通路第2次通過之非選擇記憶單元上需逆向偏壓。
例如，考慮圖5所示之記憶單元陣列1中，將位於位元線BL11與字元線WL00之交叉部之記憶單元墊MM1之記憶單元MC101作為選擇記憶單元之情形。
於選擇位元線BL11上施加電壓Vb，於選擇字元線WL00 上施加比電壓Vb更低之電壓Vw。此處，電壓Vb-Vw係記憶單元MC之存取動作之必要電壓。此時，自選擇位元線BL11向選擇字元線WL00可產生幾個電流通路。電流通路P0係經由選擇記憶單元MC101，自選擇位元線BL11朝向選擇字元線WL00之電流通路。根據此電流通路P0，選擇記憶單元MC101上，需要電壓Vb-Vw左右之順向偏壓。電流通路P1係經由非選擇記憶單元MC111、MC011及MC001，自選擇位元線BL11朝向選擇字元線WL00之最短電流通路。根據此電流通路P1，記憶單元MC011上需要逆向偏壓。為此，記憶單元MC111及MC001上，僅施加比電壓Vb-Vw小之電壓。又，電壓通路P2係經由記憶單元MC211、MC210及MC100，自選擇位元線BL11朝向選擇字元線WL00之最短電流通路。根據此電流通路P2，記憶單元MC210上需要逆向偏壓。為此，記憶單元MC211及MC100上，僅施加比電壓Vb-Vw小之電壓。即，可保證於非選擇記憶單元MC上，僅施加比於選擇記憶單元MC上施加之電壓小之電壓。
施加於非選擇記憶單元MC上之電壓，係將自位元線驅動器2'及字元線驅動器3'向選擇位元線BL及選擇字元線WL之間施加之電壓利用複數個非選擇記憶單元MC予以分壓之電壓，且在每個單元陣列墊MM之部位自動對準決定。
先前之交叉點型記憶單元陣列之情形，係藉由相對非選擇記憶單元施加固定之偏壓而迴避對非選擇記憶單元錯誤之存取動作。該存取方式之情形，最短電流通路之中間點 為固定電壓。因此，根據在記憶單元墊內配置之部位，非選擇記憶單元上需要極大偏壓。其結果，自動對準之狀況被破壞，使非選擇記憶單元中極其強制地流動單元電流。
該點，本實施形態之情形，使非選擇位元線BL及非選擇字元線WL為浮動狀態。藉此，僅以施加於選擇位元線BL及選擇字元線WL上之電壓為固定條件，該條件中，記憶單元陣列1自動對準到於非選擇記憶單元MC上通過之總單元電流為最低之電壓分佈。其結果，可將存取動作時之記憶單元陣列1之消耗電流減小至小於先前之半導體記憶裝置。
以下，將本實施形態之存取動作之方式稱為「浮動存取方式」。
<對記憶單元之存取程序>
其次，對根據浮動存取方式之對於記憶單元MC之存取程序進行說明。此處，作為簡單例，以積層3×3之記憶單元墊MM之記憶單元陣列1為對象，說明存取記憶單元墊MM1之位元線BL11及字元線WL01之交叉部所設置之記憶單元MC111之情形。
圖6係顯示存取記憶單元MC之前之狀態，即，保持記憶單元MC之電阻狀態之狀態之記憶單元陣列1之偏壓狀態之圖。以下，將該狀態稱為「待命(Stand-by)狀態」。
待命狀態中，將所有位元線BL及字元線WL設定為接地電壓程度之電壓Vs(第1電壓或第4電壓)。待命狀態中，為維持記憶單元MC之電阻狀態而將記憶單元陣列1之資料固 定。又，待命狀態中，任一記憶單元MC上均無需偏壓。
圖7係顯示即將存取記憶單元MC之狀態之記憶單元陣列1之偏壓狀態之圖。以下，將該狀態稱為「主動．待命(Active stand-by)狀態」。
主動．待命狀態中，將記憶單元陣列1之所有位元線BL及字元線WL設定為特定之電壓V(第2電壓或第5電壓)。該電壓V在寫入動作(設定動作及重設動作)與讀出動作中取不同值。寫入動作之情形，電壓V為設定電壓Vset、重設電壓Vreset、或與該等相近之電壓Vd之一半程度之電壓(~Vset/2、~Vreset/2、或~Vd/2)。另一方面，讀出動作之情形，電壓V為與存取電壓Vacc同程度之電壓。另，存取電壓Vacc係讀出動作時設定於選擇位元線BL上之電壓，較設定電壓Vset及重設電壓Vreset小，為記憶單元MC之狀態不轉變程度之電壓。該主動．待命狀態亦與待命狀態相同，任一之記憶單元MC上均無需偏壓。
另，在主動．待命狀態中所有位元線BL及字元線WL設定之電壓V只要為後述之存取狀態中位元線BL或字元線WL設定之最大電壓以下即可，故對於感測放大器SA而言可為適宜值之電壓。例如，藉由設讀出動作之情形V=~Vacc/2，寫入動作之情形V=Vd，可謀求單元電流穩定之時間與感測放大器SA之動作之匹配。又，亦可設定選擇位元線、非選擇位元線、選擇字元線、非選擇字元線中分別不同之最佳之電壓。
圖8係顯示自記憶單元MC實際地讀出資料之狀態之記憶 單元陣列1之偏壓狀態之圖。以下，除此狀態外，將後述之實際使記憶單元MC向設定狀態轉變之狀態、及實際使記憶單元MC向重設狀態轉變之狀態稱為「存取狀態」。因此，存取動作係由待命狀態、主動．待命狀態及存取狀態3個狀態構成。
讀出動作(第1存取動作)之存取狀態中，一面於選擇位元線BL上施加存取電壓Vacc(第3電壓)，於選擇字元線WL01上施加電壓Vs，一面使非選擇位元線BL及非選擇字元線WL為浮動狀態。圖8中，浮動狀態之位元線BL及字元線WL之電壓用V~表示。
該情形中，由於在主動．待命狀態下所有的位元線BL及字元線WL被預先設定為電壓V=Vacc，故無須自選擇位元線BL11對浮動狀態之非選擇位元線BL及非選擇字元線WL進行充電。因此，選擇位元線BL11中，會迅速出現對應於選擇記憶單元MC111之資料之單元電流。藉由用感測放大器SA檢測該選擇位元線BL11上流動之單元電流，可判定選擇記憶單元MC111之狀態(設定狀態或重設狀態)。因記憶單元MC之設定狀態、重設狀態分別對應「0」、「1」，故只需判定記憶單元MC之狀態即可讀出選擇記憶單元MC111之記憶資料。
浮動狀態(電壓V~)之位元線BL及字元線WL之電壓雖然係根據記憶單元陣列1中記憶單元MC之配置部位而自動對準地穩定於特定之電壓，但其過程中，非選擇記憶單元MC中亦流動有電流。該非選擇記憶單元MC中流動之電 流，可大致分類為間接順向電流、間接逆向電流。流經最短電流通路之電流於途中之非選擇記憶單元順向通過之情形，將該非選擇記憶單元稱為「間接順向電流流動之記憶單元」，流經最短電流通路之電流於途中之非選擇記憶單元逆向通過之情形，將該非選擇記憶單元稱為「間接逆向電流流動之記憶單元」。圖8中，選擇記憶單元MC中流動之單元電流以空心箭頭表示，有間接順向電流流動之非選擇記憶單元MC以實線箭頭表示，有間接逆向電流流動之非選擇記憶單元MC以虛線箭頭表示。空心箭頭、實線箭頭及虛線箭頭，皆亦表示電流流向。
例如，對經由非選擇記憶單元MC101、MC100及MC110，自選擇位元線BL11向選擇字元線WL01之最短電流通路P0進行觀察，於非選擇記憶單元MC101及MC110中流通有間接順向電流，於非選擇記憶單元MC100中流通有間接逆向電流。
即，可知於選擇位元線BL11或選擇字元線WL01上連接之非選擇記憶單元MC中流通有間接順向電流，與該等流通有間接順向電流之記憶單元相同，於非選擇位元線BL或非選擇字元線WL上連接之非選擇記憶單元MC中流通有間接逆向電流。又，可知流通有間接順向電流或間接逆向電流之非選擇記憶單元MC，僅存在於選擇記憶單元MC111所屬之記憶單元墊MM1、及鄰接於該記憶單元墊MM1上下之記憶單元墊MM0與MM2之範圍，而不存在於未鄰接於記憶單元墊MM1上下之記憶單元墊MM3中。
圖9係顯示記憶單元MC之設定動作(第1存取動作)之存取狀態之記憶單元陣列1之偏壓狀態之圖。
設定動作之存取狀態中，一面於選擇位元線BL11上施加設定電壓Vset(第3電壓)，於選擇字元線WL01上施加電壓Vs，一面使非選擇位元線BL及非選擇字元線WL成浮動狀態。
該情形，由於在主動待命狀態中所有之位元線BL及字元線WL係預先設定為電壓V=~Vset/2，故放電電流不集中於選擇字元線WL01上，而作為充電電流亦供給至選擇位元線BL11。又，對於距位元線驅動器2'遠，距字元線驅動器3'近之部位之非選擇記憶單元MC，可過渡性防止施加與設定電壓Vset相近之電壓。
浮動狀態(電壓V~)之位元線BL及字元線WL雖根據記憶單元陣列1中記憶單元MC之位置，自動對準到特定之電壓，但其過程中，關於非選擇記憶單元MC中亦流通電流此點，與讀出動作之存取狀態相同。然而因電壓V之值不同，故記憶單元陣列1之偏壓狀態與電流之過渡性變化不同。
圖10係顯示記憶單元MC之重設動作(第2存取動作)之存取狀態之記憶單元陣列1之偏壓狀態之圖。
重設動作之存取狀態中，於選擇位元線BL11上施加電壓Vs，於選擇字元線WL01上施加重設電壓Vreset(第6電壓)。此為與設定動作時相反之偏壓狀態。另一方面，非選擇位元線BL及非選擇字元線WL係浮動狀態。
該情形，由於在主動．待命狀態中所有之位元線BL及字元線WL係預先設定為電壓V=~Vreset/2，故放電電流不集中於選擇位元線BL11，而作為充電電流亦供給至選擇字元線WL01。又，對於距字元線驅動器3'遠，距位元線驅動器2'近之部位之非選擇記憶單元MC，可過渡性防止施加與重設電壓Vreset相近之電壓。
浮動狀態(電壓V~)之位元線BL及字元線WL雖根據記憶單元陣列1中記憶單元MC之位置，自動對準到特定之電壓，但其過程中，關於非選擇記憶單元MC中亦流通電流此點，與讀出動作及設定動作之存取狀態相同。然而為使選擇記憶單元MC111為逆向偏壓之狀態，流通有間接順向電流之非選擇記憶單元MC與流通有間接逆向電流之非選擇記憶單元MC，與讀出動作或設定動作之存取狀態完全相反。
使用以上所說明之浮動存取方式之情形下，即時記憶單元陣列1中產生缺陷之情形亦可容易地應對。其次，就此點進行說明。
先前之半導體記憶裝置，在有不良記憶單元之情形下，考慮到對其他記憶單元之存取之影響，而藉由將該不良記憶單元替換為備用之記憶單元、或將不良記憶單元自記憶單元陣列中電路性切離等之措施來應對。
關於該點，本實施形態之浮動存取方式之情形，即使因不良記憶單元使連接於該不良記憶單元之位元線BL或字元線WL短路之情形，在待命狀態或主動．待命狀態中該等位 元線BL及字元線WL之間仍不會產生電位差，故無問題。又，存取狀態中，選擇記憶單元MC以外，係浮動狀態，因缺陷之影響係作為記憶單元陣列1內之電阻分佈之變化而產生，故僅於自包含缺陷產生部位之區域中分離之記憶單元MC中進行存取時可無視影響。即，於讀出動作時或寫入動作時，僅需根據位址管理將有異常電流流通或有錯誤動作之區域作為存取禁止區域即可。
這類似於磁碟或光碟中不使用存在缺陷之區域，類似於作為記憶元件無特別對應。當然，雖作為記憶元件可於內部持有不能存取之位址之資訊，但無須根據記憶單元陣列之電路系統獲得使用備用等應對，可以位址管理來應對。
例如，記憶單元陣列1之特定部位產生缺陷。此時，最壞之情形，如圖11所示，係以該缺陷產生部位為中心，於位元線BL方向及字元線WL方向十字狀地產生存取禁止區域。根據缺陷之種類，即使該存取禁止區域內，亦存在可正常進行存取之部位，但依存存取后是否產生不良，而在實際使用狀態下管理位址。
<總結>
以上，根據本實施形態，於存取動作時，使選擇記憶單元以外為浮動狀態。因此，可減少消耗電力。且，因係作出浮動狀態，故配線驅動器等之周邊電路亦可安裝於小空間內。再者，在記憶單元陣列中產生缺陷之情形下，無須補償其之特別的電路，以位址管理即可應對，故可提供面向大容量文件記憶之半導體記憶裝置。
[第2實施形態]
第1實施形態中，就於1個記憶單元MC進行存取之情形進行了說明，第2實施形態，說明於複數個記憶單元MC同時進行存取之情形。
首先，就於複數個記憶單元MC同時進行讀出動作之情形進行說明。
圖3A及圖3B所示之非對稱電阻變化記憶單元(記憶單元MC)，若大電流持續流經則其特性會變化。因此，對於監視單元電流之位元線BL，有必要每一根選擇一個記憶單元MC，於每個記憶單元MC監視單元電流，從而可進行控制。
因此，本實施形態中，同時存取複數個記憶單元MC時，僅選擇1根字元線WL，而選擇複數根位元線BL。縮短選擇字元線WL與字元線驅動器3'之距離，且於選擇字元線WL之容許電流內選擇儘可能多之位元線BL。
要檢測選擇位元線BL中流通之單元電流Icell之大小，需要與該選擇位元線BL同一環境之參考位元線RBL。於讀出動作中，至少驅動位元線BL與參考位元線RBL之2根位元線，以設置於選擇位元線BL之一端之感測放大器SA來比較參考位元線RBL中流通之電流及選擇位元線BL中流通之單元電流Icell。藉由該比較，可判定選擇記憶單元MC之電阻狀態，即選擇記憶單元MC所記憶之資料。
其次，就對複數個記憶單元MC同時進行設定動作之情形進行說明。
設定動作之情形，對1根選擇字元線WL施加電壓Vs，對複數個選擇位元線BL施加設定電壓Vset，使非選擇位元線BL及非選擇字元線WL為浮動狀態。
另，於該設定動作時，可使用感測放大器SA。連接於選擇位元線BL之感測放大器SA如上所述，具有監視單元電流之作用。因此，利用感測放大器SA，監視設定動作中之選擇記憶單元MC之單元電流Icell。其次，在感測放大器SA檢測到自重設狀態(高電阻狀態)轉變為設定狀態(低電阻狀態)時單元電流Icell增加之時間點，自位元線驅動器2'切離其位元線BL。藉此，選擇記憶單元MC中無多餘之電流流通，可防止該選擇記憶單元MC之特性之變化。這可藉由以感測放大器SA對各個選擇位元線BL中流通之單元電流Icell進行個別監視而實現。
其次，就於複數個選擇記憶單元MC同時進行重設動作之情形進行說明。
重設動作之情形，於1根選擇字元線WL上施加重設電壓Vreset，於複數個選擇位元線BL上施加電壓Vs，使非選擇位元線BL及非選擇字元線WL為浮動狀態。
重設動作之情形，雖選擇記憶單元MC上施有逆向偏壓，但該情形，如用圖3B說明般，在非對稱電阻變化記憶單元之特性上，單元電流非常小。因此，位元線BL之選擇方法不重要。因此，亦可直接挪用設定動作使用之選擇解碼器，用與設定動作時相同之方法選擇位元線BL。
另，讀出動作、設定動作及重設動作中任一動作，均係 在位元線BL中，僅流通一個記憶單元MC程度之單元電流Icell。故，即使位元線BL與字元線WL相比較長仍無問題。另一方面，字元線WL可將包含參考位元線RBL之複數個位元線BL同時驅動。因此，在選擇包含參考位元線RBL之n個位元線BL時，字元線WL必須可容許n×Icell之電流。
又，選擇之複數個位元線BL只要為連接於同一字元線WL上所連接之記憶單元MC上者即可。
圖12~圖14係本實施形態之位元線BL之選擇例。圖12~圖14中虛線所示之記憶單元、位元線，分別表示參考單元RC、參考位元線RBL。
圖12係自同一記憶單元墊MM中選擇複數個記憶單元MC之例。藉由選擇字元線WL00、位元線BL10及BL11，可於記憶單元墊MM1之2個記憶單元MC100及MC101中同時進行存取。
圖13係自上下鄰接且共用一個字元線WL之2個記憶單元墊MM中選擇複數個記憶單元MC之例。藉由選擇字元線WL01、位元線BL00及BL11，可於記憶單元墊MM0之記憶單元MC000及記憶單元墊MM1之記憶單元MC101中同時進行存取。
圖14亦與圖13相同，係自上下鄰接且共用一個字元線WL之2個記憶單元墊MM中選擇複數個記憶單元MC之例。圖14之情形與圖13不同，係選擇從屬於同個位元線組之位元線BL01及BL11。藉此，可於記憶單元墊MM0之記憶單 元MC001及記憶單元墊MM1之記憶單元MC101中同時進行存取。
圖12~圖14所示例以外，只要為共用同一字元線WL之記憶單元墊MM之範圍，即可於字元線WL之容許電流之範圍內，任意選擇複數個位元線BL。
以上，根據本實施形態，不僅可得到與第1實施形態同樣之效果，還可於複數個記憶單元中同時進行存取，故可縮短存取動作之處理時間。
[第3實施形態]
第3實施形態中，對自不同的記憶單元中連續讀出資料之方法進行說明。以下，將據此方法之讀出動作稱為「連續讀出動作」。
連續讀出動作之方法可考慮為2種。第1種，係固定選擇字元線，在每個存取週期依序切換位元線進行選擇之方法。第2種，係固定選擇位元線，在每個存取週期依序切換字元線進行選擇之方法。該等方法中，浮動存取方式之情形，第2種方法有利。
圖15係說明本實施形態之半導體記憶裝置之連續讀出動作之圖，圖16係顯示使用本實施形態之浮動存取方式而於記憶單元進行1次存取之情形之位元線的電壓變化之圖。
讀出動作中，如第1實施形態中之說明，在主動．待命狀態中，於所有位元線BL及字元線WL施加存取電壓Vacc後，在存取狀態下，於選擇位元線BL施加存取電壓Vacc，於選擇字元線WL施加電壓Vs，使非選擇位元線BL 及非選擇字元線WL為浮動狀態。
該情形，如圖16所示，選擇位元線BL之電壓Vb自時刻t0之存取動作開始時之存取電壓Vacc幾乎不變。另一方面，非選擇位元線之電壓Vb在每個位元線BL中皆不均一，且向電壓Vs下降，故較存取電壓Vacc頗低。
因此，如第2種方法，預先固定位元線BL之電壓Vb使其不變化，減少記憶單元陣列1之偏壓狀態之變化，可高速進行連續讀出動作。
即，如圖15所示，選擇位元線BL之電壓Vb，係一面以存取電壓Vacc(第7電壓)固定，一面依序切換選擇字元線WL。雖選擇字元線WL有必要以接近接地電壓之電壓Vs(第9電壓)使其驅動，但浮動存取方式之情形下，選擇字元線WL以外因係浮動狀態，故已放電至接近電壓Vs。因此，即使依序切換字元線WL之選擇，記憶單元陣列1之偏壓狀態仍不會較大變化。
另，連續讀出動作之情形，有必要在每個選擇字元線WL之切換存取週期使感測放大器SA初始化。
以上，根據本實施形態，不僅可得到與第1實施形態相同之效果，亦可藉由使用在連續讀出動作時，一面固定選擇位元線，一面依序切換選擇字元線之方法，提供一種進行高速且低消耗電力之連續讀出動作之半導體記憶裝置。
[第4實施形態]
第4實施形態中，對複數個字元線WL共用字元線驅動器3'之半導體記憶裝置進行說明。
浮動存取方式之情形，雖僅將選擇位元線BL與選擇字元線WL以固定之電壓驅動，但只要為從屬於不同之記憶單元墊MM之字元線WL，即可共用字元線驅動器3'。
首先，對在特定之記憶單元MC中進行存取之情形下偏壓狀態有變化之記憶單元陣列1之範圍進行說明。
受到存在選擇記憶單元MC之選擇記憶單元墊MM電壓之影響的，主要係鄰接於選擇記憶單元墊MM之上下，有最短電流單元流通之記憶單元墊MM。如圖17所示例，於位元線BL01及字元線WL10之交叉部上所設置之記憶單元墊MM1之記憶單元MC101中進行存取之情形下，可形成圖17中虛線所示之最短電流通路P0及P1。電流通路P0係經由記憶單元墊MM1之下鄰接之記憶單元墊MM0之非選擇記憶單元MC001、MC000及記憶單元墊MM1之非選擇記憶單元MC100，自選擇位元線BL10朝向選擇字元線WL10之通路。又，電流通路P1係經由記憶單元墊MM1之非選擇記憶單元MC111、記憶單元墊MM1之上鄰接之記憶單元墊MM2之非選擇記憶單元MC210及MC200，自選擇位元線BL10朝向選擇字元線WL10之通路。如此，可知當於記憶單元墊MM1之記憶單元MC中進行存取時，上下鄰接之2個記憶單元墊MM0及MM2成為主要受到影響之範圍。以下，將該範圍稱為「電流通路範圍」。另，圖17中表示為「浮動＊」之字元線WL，係維持浮動狀態而成為自動對準之電壓所需之字元線WL。
如第2實施形態，選擇複數個位元線BL之情形，選擇記 憶單元MC係2個共用選擇字元線WL之選擇記憶單元墊MM之範圍。在複數個記憶單元MC中同時進行存取之情形，選擇字元線WL之層之上下各2個記憶單元墊MM係主要電流通路範圍。
相反，該主要電流通路範圍以外之區域之電壓設定，幾乎不對選擇記憶單元MC與其周邊區域涉及影響。因此，可維持主要電流通路範圍內以「浮動＊」表示之字元線WL之浮動狀態，並以不被固定為固定電壓為條件，利用1根字元線驅動器3'，可同時驅動包含選擇記憶單元墊MM之複數個選擇記憶單元墊MM之字元線。其結果，可使字元線驅動器3'之構成變簡單。
本實施形態中，記憶單元墊MM之積層方向上排列之字元線係每隔一根而共用字元線驅動器3'。即，相同字元線組中，將從下層數處於第偶數個之字元線WL，與從下層數處於第奇數個之字元線WL各作為一組，各組共用1個字元線驅動器3a'(第1驅動器)、3b'(第2驅動器)。
且，若選擇字元線WL為第奇數個，則利用字元線驅動器3a'，與其他第奇數個之字元線WL同時以電壓Vw予以驅動；若選擇字元線WL為第偶數個，則利用字元線驅動器3b'，與其他第偶數個之字元線WL同時以電壓Vw予以驅動。根據如此之字元線WL之驅動方式，可維持主要電流通路範圍之偏壓狀態。
圖18及圖19係顯示本實施形態中，於特定之記憶單元MC進行存取之情形之記憶單元陣列1之偏壓狀態之圖。圖 18係選擇第奇數個之字元線WL之情形，圖19係選擇第偶數個之字元線WL之情形。圖中，「浮動＊」與圖17相同，係表示維持浮動狀態而成為自動對準之電壓所需之字元線WL。
字元線WL自下層至上層積層至WL00、WL01~WL80、WL81。其中，第奇數個之字元線WL10、WL30、WL50及WL70，如圖18所示，共用1個字元線驅動器3a'。又，第偶數個之字元線WL00、WL20、WL40、WL60及WL80，如圖19所示，共用1個字元線驅動器3b'。
選擇記憶單元墊MM5之記憶單元MC500及記憶單元墊MM6之記憶單元MC600之情形，如圖18所示，自記憶單元墊MM5之下鄰接之記憶單元墊MM4至記憶單元墊MM6之上鄰接之記憶單元墊MM7為止係主要電流通路範圍。該情形，一面相對第奇數個之字元線WL自字元線驅動器3a'施加電壓Vw，一面使第偶數個之字元線WL為浮動狀態。藉此，在電流通路範圍內，於選擇字元線WL30上施加電壓Vw，使非選擇字元線WL為浮動狀態。其結果，可不對非選擇記憶單元MC施加多餘之電壓，而僅對選擇記憶單元MC500及MC600進行存取動作。
選擇記憶單元墊MM7之記憶單元MC700及記憶單元墊MM8之記憶單元MC800之情形，如圖19所示，自記憶單元墊MM7之下鄰接之記憶單元墊MM6至記憶單元墊MM8之上鄰接之記憶單元墊MM9為止係主要電流通路範圍。該情形，一面相對第偶數個之字元線WL自字元線驅動器3b'施 加電壓Vw，一面使第奇數個之字元線WL為浮動狀態。藉此，在電流通路範圍內，於選擇字元線WL40上施加電壓Vw，使非選擇字元線WL為浮動狀態。其結果，可不對非選擇記憶單元MC施加多餘之電壓，而僅對選擇記憶單元MC500及MC600進行存取動作。
以上，根據本實施形態，不僅可得到與第1實施形態相同之效果，還可於複數個記憶單元墊MM共用字元線驅動器3'，故可減小列控制電路3之電路規模，進而可提供晶片尺寸小之半導體記憶裝置。
[第5實施形態]
第5實施形態中，就關於具有積層複數個記憶單元墊MM之記憶單元陣列1之半導體記憶裝置之行控制電路2及列控制電路3之構成之實施形態進行說明。
於各記憶單元墊MM之每根字元線WL個別設置字元線驅動器3'在晶片尺寸此點上不利。因此，本實施形態之半導體裝置係以於每個包含特定數之字元線組之字元線區塊以一個字元線驅動器3'共用之方式而構成。
圖20係顯示本實施形態之半導體記憶裝置之列控制電路3之構成之圖。列控制電路3除字元線驅動器3'以外，還具有：記憶單元墊選擇電路、記憶單元墊內位置選擇電路、及配線區塊選擇電路。
配線區塊選擇電路係每1個字元線區塊中具有一個。該配線區塊選擇電路係選擇記憶單元陣列1中從屬於選擇字元線WL之字元線區塊之電路。
記憶單元墊內位置選擇電路係每一個字元線區塊中具有一個。該記憶單元墊內位置選擇電路係選擇記憶單元墊MM內之選擇字元線WL之位置之電路。換而言之，亦可說是選擇配線區塊選擇電路所選擇之字元線區塊中選擇字元線WL從屬之字元線組之電路。
記憶單元墊選擇電路係每1個字元線組中具有一個。該記憶單元墊選擇電路係選擇配線區塊選擇電路所選擇之字元線區塊中選擇字元線WL所屬之記憶單元墊MM之電路。另，如第4實施形態，將字元線組以第奇數個之字元線組與第偶數個之字元線組匯集而予以驅動之情形，記憶單元墊選擇電路為二分支之選擇電路。
圖20所示之構成之情形，根據記憶單元墊內位置選擇電路及記憶單元墊選擇電路2個選擇電路，可選擇特定之記憶單元墊MM之1個字元線WL。自字元線驅動器3'供給之電壓Vw係經由配線區塊選擇電路、配線組選擇電路及記憶單元墊選擇電路，而供給至選擇字元線WL。
又，行控制電路2亦與圖20相同，藉由設置配線區塊選擇電路、記憶單元墊內位置選擇電路及記憶單元墊選擇電路，可以於每個包含特定數之位元線組之位元線區塊共用一個位元線驅動器2'之方式而構成。但如第4實施形態所說明，位元線BL之情形，無法由1個位元線驅動器2'同時驅動複數個位元線BL。因此，如列控制電路3，行控制電路2之記憶單元墊選擇電路不能以二分支之選擇電路而構成之點望注意。
以上，根據本實施形態，不僅能得到與第1實施形態相同之效果，而且於每個配線區塊設置位元線驅動器2'或字元線驅動器3'即可，故可提供晶片尺寸較小之半導體記憶裝置。
[其他]
雖說明了本發明之幾個實施形態，但該等實施形態係作為例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態亦可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態及其變形包含於發明範圍或主旨，且包含於專利請求之範圍中記載之發明與其均等之範圍中。
1‧‧‧記憶單元陣列
2‧‧‧行控制電路
2'‧‧‧位元線驅動器
3‧‧‧列控制電路
3'‧‧‧字元線驅動器
3a'‧‧‧字元線驅動器
3b'‧‧‧字元線驅動器
BL‧‧‧位元線
BL00‧‧‧位元線
BL01‧‧‧位元線
BL02‧‧‧位元線
BL10‧‧‧位元線
BL11‧‧‧位元線
BL12‧‧‧位元線
BL20‧‧‧位元線
BL21‧‧‧位元線
BL22‧‧‧位元線
BL30‧‧‧位元線
BL40‧‧‧位元線
BL50‧‧‧位元線
BL60‧‧‧位元線
BL70‧‧‧位元線
MC‧‧‧記憶單元
MC000‧‧‧記憶單元
MC001‧‧‧記憶單元
MC002‧‧‧記憶單元
MC011‧‧‧記憶單元
MC010‧‧‧記憶單元
MC100‧‧‧記憶單元
MC101‧‧‧記憶單元
MC102‧‧‧記憶單元
MC110‧‧‧記憶單元
MC111‧‧‧記憶單元
MC200‧‧‧記憶單元
MC202‧‧‧記憶單元
MC210‧‧‧記憶單元
MC211‧‧‧記憶單元
MC300‧‧‧記憶單元
MC302‧‧‧記憶單元
MC310‧‧‧記憶單元
MC400‧‧‧記憶單元
MC410‧‧‧記憶單元
MC500‧‧‧記憶單元
MC510‧‧‧記憶單元
MC600‧‧‧記憶單元
MC610‧‧‧記憶單元
MC700‧‧‧記憶單元
MC710‧‧‧記憶單元
MC800‧‧‧記憶單元
MC810‧‧‧記憶單元
MC900‧‧‧記憶單元
MC910‧‧‧記憶單元
MG‧‧‧記憶單元組
MM0‧‧‧記憶單元墊
MM1‧‧‧記憶單元墊
MM2‧‧‧記憶單元墊
MM3‧‧‧記憶單元墊
MM4‧‧‧記憶單元墊
MM5‧‧‧記憶單元墊
MM6‧‧‧記憶單元墊
MM7‧‧‧記憶單元墊
MM8‧‧‧記憶單元墊
MM9‧‧‧記憶單元墊
P0‧‧‧電流通路
P1‧‧‧電流通路
P2‧‧‧電流通路
RBL‧‧‧參考位元線
RC‧‧‧參考單元
SA‧‧‧感測放大器
WL‧‧‧字元線
WL00‧‧‧字元線
WL01‧‧‧字元線
WL02‧‧‧字元線
WL10‧‧‧字元線
WL11‧‧‧字元線
WL12‧‧‧字元線
WL20‧‧‧字元線
WL21‧‧‧字元線
WL30‧‧‧字元線
WL31‧‧‧字元線
WL40‧‧‧字元線
WL41‧‧‧字元線
WL50‧‧‧字元線
WL51‧‧‧字元線
WL60‧‧‧字元線
WL61‧‧‧字元線
WL70‧‧‧字元線
WL71‧‧‧字元線
WL80‧‧‧字元線
WL81‧‧‧字元線
圖1係顯示第1實施形態之半導體記憶裝置之構成之圖。
圖2係顯示該實施形態之半導體記憶裝置之記憶單元陣列之一部份之立體圖。
圖3A係顯示該實施形態之半導體記憶裝置之記憶單元之電路記號之圖。
圖3B係顯示該實施形態之半導體記憶裝置之記憶單元之電壓-電流特性之圖。
圖4係該實施形態之半導體記憶裝置之記憶單元陣列之一部份之等效電路圖。
圖5係說明該實施形態之半導體記憶裝置之浮動存取方式之圖。
圖6係顯示該實施形態之半導體記憶裝置之浮動存取方 式之待命狀態之記憶單元陣列之偏壓狀態之圖。
圖7係顯示該實施形態之半導體記憶裝置之浮動存取方式之主動．待命狀態之記憶單元陣列之偏壓狀態之圖。
圖8係顯示該實施形態之半導體記憶裝置之浮動存取方式之存取狀態之記憶單元陣列之偏壓狀態之圖。
圖9係顯示該實施形態之半導體記憶裝置之浮動存取方式之存取狀態之記憶單元陣列之電壓狀態之圖。
圖10係顯示該實施形態之半導體記憶裝置之浮動存取方式之存取狀態之記憶單元陣列之偏壓狀態之圖。
圖11係說明該實施形態之半導體記憶裝置之記憶單元陣列之缺陷產生時之處理方法之圖。
圖12係說明第2實施形態之半導體記憶裝置之位元線及字元線之選擇例之圖。
圖13係說明該實施形態之半導體記憶裝置之位元線及字元線之選擇例之圖。
圖14係說明該實施形態之半導體記憶裝置之位元線及字元線之選擇例之圖。
圖15係說明第3實施形態之半導體記憶裝置之讀出動作之圖。
圖16係顯示該實施形態之半導體記憶裝置之選擇位元線及非選擇位元線之電壓變化之圖。
圖17係說明第4實施形態之半導體記憶裝置之浮動存取方式之存取狀態之電流通路之影響之圖。
圖18係說明該實施形態之半導體記憶裝置之浮動存取方 式之存取狀態之記憶單元陣列之偏壓狀態之圖。
圖19係說明該實施形態之半導體記憶裝置之浮動存取方式之存取狀態之記憶單元陣列之偏壓狀態之圖。
圖20係顯示第5實施形態之半導體記憶裝置之列控制電路之構成之圖。
BL00‧‧‧位元線
BL01‧‧‧位元線
BL02‧‧‧位元線
BL10‧‧‧位元線
BL11‧‧‧位元線
BL12‧‧‧位元線
BL20‧‧‧位元線
BL21‧‧‧位元線
BL22‧‧‧位元線
MC100‧‧‧記憶單元
MC101‧‧‧記憶單元
MC110‧‧‧記憶單元
MC111‧‧‧記憶單元
MM0‧‧‧記憶單元墊
MM1‧‧‧記憶單元墊
MM2‧‧‧記憶單元墊
MM3‧‧‧記憶單元墊
P0‧‧‧電流通路
WL00‧‧‧字元線
WL01‧‧‧字元線
WL02‧‧‧字元線
WL10‧‧‧字元線
WL11‧‧‧字元線
WL12‧‧‧字元線

Claims (17)

  1. 一種半導體記憶裝置，其特徵為包含：記憶單元陣列，其具有記憶單元層，該記憶單元層包含複數個第1配線、交叉於上述第1配線之複數個第2配線、及設置於上述複數個第1配線與第2配線之各交叉部且根據不同的電阻狀態而記憶資料之複數個記憶單元；及存取電路，其經由上述第1配線及第2配線而存取上述記憶單元；且，上述記憶單元中，當被施加第1極性之特定電壓時，上述電阻狀態自第1電阻狀態向第2電阻狀態轉變，當被施加與上述第1極性為逆極性之第2極性之特定電壓時，上述電阻狀態自上述第2電阻狀態向上述第1電阻狀態轉變；上述存取電路係對連接於所選擇之上述記憶單元之上述第1配線及上述第2配線施加上述記憶單元之存取所需之電壓，且使連接於非選擇之上述記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態，而存取上述所選擇之記憶單元；其中上述存取電路在存取上述所選擇之記憶單元之第1存取動作時，將上述複數個第1配線及上述複數個第2配線設定為第1電壓，其後，將上述複數個第1配線或上述複數個第2配線設定為較上述第1電壓更高之第2電壓，其後，將連接於上述所選擇之記憶單元之上述第1配線設定為上述第2電壓以上之第3電壓，將連接於上述 所選擇之記憶單元之上述第2配線設定為上述第1電壓，且使連接於上述非選擇之記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態。
  2. 一種半導體記憶裝置，其特徵為包含：記憶單元陣列，其具有記憶單元層，該記憶單元層包含複數個第1配線、交叉於上述第1配線之複數個第2配線、及設置於上述複數個第1配線與第2配線之各交叉部且根據不同的電阻狀態而記憶資料之複數個記憶單元；及存取電路，其經由上述第1配線及第2配線而存取上述記憶單元；且，上述記憶單元中，當被施加第1極性之特定電壓時，上述電阻狀態自第1電阻狀態向第2電阻狀態轉變，當被施加與上述第1極性為逆極性之第2極性之特定電壓時，上述電阻狀態自上述第2電阻狀態向上述第1電阻狀態轉變；上述存取電路係對連接於所選擇之上述記憶單元之上述第1配線及上述第2配線施加上述記憶單元之存取所需之電壓，且使連接於非選擇之上述記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態，而存取上述所選擇之記憶單元；其中上述存取電路在與存取上述所選擇之記憶單元之第1存取動作相異之第2存取動作時，將上述複數個第1配線或上述複數個第2配線設定為第4電壓，其後，將上述複數個第1配線及上述複數個第2配線設定為較上述第 4電壓更高之第5電壓，其後，將連接於上述所選擇之記憶單元之上述第2配線設定為上述第5電壓以上之第6電壓，將連接於上述所選擇之記憶單元之上述第1配線設定為上述第4電壓，且使連接於上述非選擇之記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態。
  3. 一種半導體記憶裝置，其特徵為包含：記憶單元陣列，其具有記憶單元層，該記憶單元層包含複數個第1配線、交叉於上述第1配線之複數個第2配線、及設置於上述複數個第1配線與第2配線之各交叉部且根據不同的電阻狀態而記憶資料之複數個記憶單元；及存取電路，其經由上述第1配線及第2配線而存取上述記憶單元；且，上述記憶單元中，當被施加第1極性之特定電壓時，上述電阻狀態自第1電阻狀態向第2電阻狀態轉變，當被施加與上述第1極性為逆極性之第2極性之特定電壓時，上述電阻狀態自上述第2電阻狀態向上述第1電阻狀態轉變；上述存取電路係對連接於所選擇之上述記憶單元之上述第1配線及上述第2配線施加上述記憶單元之存取所需之電壓，且使連接於非選擇之上述記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態，而存取上述所選擇之記憶單元；其中上述存取電路選擇上述複數個第1配線中的一個第1配線並將該所選擇之第1配線固定為第7電壓，且一 面依序切換上述複數個第2配線中的一個第2配線一面進行選擇，將該所選擇之第2配線設定為較上述第7電壓更低之第8電壓，且，使其他上述第2配線為浮動狀態，而依序存取設置於上述所選擇之第1配線及上述所選擇之第2配線之交叉部之上述所選擇之記憶單元。
  4. 如請求項1至3任一者之半導體記憶裝置，其中上述記憶單元之上述第1極性之電壓-電流特性，其斜率在該記憶單元為上述第2電阻狀態之情形下相較於上述第1電阻狀態之情形下更大；上述記憶單元之上述第2極性之電壓-電流特性，其斜率在該記憶單元為上述第1電阻狀態之情形與上述第2電阻狀態之情形下實質相同。
  5. 如請求項1至3任一者之半導體記憶裝置，其中上述存取電路在上述記憶單元陣列中存在缺陷部位之情形下，對包含該缺陷部位之存取禁止區域實施位址管理，藉由該位址管理而存取上述存取禁止區域以外之記憶單元。
  6. 如請求項1至3任一者之半導體記憶裝置，其中上述存取電路包含檢測經由上述第1配線而流動於上述記憶單元之單元電流之感測放大器，且，對一個上述第2配線、及與連接於該一個第2配線之特定數的所選擇之上述記憶單元連接之特定數的上述第1配線，施加上述記憶單元之存取所需之電壓，而同時存取上述特定數的所選擇之記憶單元。
  7. 如請求項1至3任一者之半導體記憶裝置，其中 上述記憶單元陣列係將複數個記憶單元層積層而成；上述各記憶單元層中，該記憶單元層與鄰接於上述複數個記憶單元層之積層方向之一方之其他上述記憶單元層共用上述第1配線，且與鄰接於另一方之其他上述記憶單元層共用上述第2配線；上述存取電路包含檢測經由上述第1配線而流動於上述記憶單元之單元電流之感測放大器、與對上述第2配線供給上述記憶單元之存取所需之電壓之驅動器；上述驅動器包含：於上述各記憶單元層中配設於相同位置之第2配線中，由配設於上述積層方向上為奇數號之第2配線共用之第1驅動器，及由配設於上述積層方向上為偶數號之第2配線共用之第2驅動器。
  8. 如請求項1至3任一者之半導體記憶裝置，其中上述記憶單元陣列係將複數個記憶單元層積層而成；上述存取電路包含選擇上述記憶單元層中特定之第1配線或第2配線所配設之位置之配線位置選擇電路，及選擇上述複數個記憶單元層中特定之記憶單元層之記憶單元層選擇電路。
  9. 一種半導體記憶裝置，其特徵為包含：記憶單元陣列，其具有記憶單元層，該記憶單元層包含複數個第1配線、交叉於上述第1配線之複數個第2配線、及設置於上述複數個第1配線與第2配線之各交叉部且根據不同的電阻狀態而記憶資料之複數個記憶單元；及存取電路，其經由上述第1配線及第2配線而存取上述 記憶單元；且，上述記憶單元中，當被施加第1極性之特定電壓時，上述電阻狀態自第1電阻狀態向第2電阻狀態轉變，當被施加與上述第1極性為逆極性之第2極性之特定電壓時，上述電阻狀態自上述第2電阻狀態向上述第1電阻狀態轉變；且上述第1極性之電壓-電流特性與上述第2極性之電壓-電流特性為非對稱；上述存取電路係對連接於所選擇之上述記憶單元之上述第1配線及上述第2配線施加上述記憶單元之存取所需之電壓，且使連接於非選擇之上述記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態，而存取上述所選擇之記憶單元；其中上述存取電路在存取上述所選擇之記憶單元之第1存取動作時，將上述複數個第1配線及上述複數個第2配線設定為第1電壓，其後，將上述複數個第1配線或上述複數個第2配線設定為較上述第1電壓更高之第2電壓，其後，將連接於上述所選擇之記憶單元之上述第1配線設定為上述第2電壓以上之第3電壓，將連接於上述所選擇之記憶單元之上述第2配線設定為上述第1電壓，且使連接於上述非選擇之記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態。
  10. 如請求項9之半導體記憶裝置，其中上述記憶單元之上述第1極性之電壓-電流特性，其斜 率在該記憶單元為上述第2電阻狀態之情形下相較於上述第1電阻狀態之情形下更大；上述記憶單元之上述第2極性之電壓-電流特性，其斜率在該記憶單元為上述第1電阻狀態之情形與上述第2電阻狀態之情形下實質相同。
  11. 如請求項9之半導體記憶裝置，其中上述存取電路在與存取上述所選擇之記憶單元之第1存取動作相異之第2存取動作時，將上述複數個第1配線或上述複數個第2配線設定為第4電壓，其後，將上述複數個第1配線及上述複數個第2配線設定為較上述第4電壓更高之第5電壓，其後，將連接於上述所選擇之記憶單元之上述第2配線設定為上述第5電壓以上之第6電壓，將連接於上述所選擇之記憶單元之上述第1配線設定為上述第4電壓，且使連接於上述非選擇之記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態。
  12. 如請求項9之半導體記憶裝置，其中上述存取電路在上述記憶單元陣列中存在缺陷部位之情形下，對包含該缺陷部位之存取禁止區域實施位址管理，藉由該位址管理而存取上述存取禁止區域以外之記憶單元。
  13. 如請求項9之半導體記憶裝置，其中上述存取電路包含檢測經由上述第1配線而流動於上述記憶單元之單元電流之感測放大器，且，對一個上述第2配線、及與連接於該一個第2配線之特定數的所選擇之上述記憶單元連接之特定數的上述第1配線，施加上述記憶單元之存取 所需之電壓，而同時存取上述特定數的所選擇之記憶單元。
  14. 一種半導體記憶裝置，其特徵為包含：記憶單元陣列，其係將包含複數個第1配線、交叉於上述第1配線之複數個第2配線、及設置於上述複數個第1配線與第2配線之各交叉部且根據不同的電阻狀態而記憶資料之複數個記憶單元之記憶單元層複數積層而成；及存取電路，其經由上述第1配線及第2配線而存取上述記憶單元；且，上述各記憶單元層中，該記憶單元層與鄰接於上述複數個記憶單元層之積層方向之一方之其他上述記憶單元層共用上述第1配線，且與鄰接於另一方之其他上述記憶單元層共用上述第2配線；上述記憶單元中，當被施加第1極性之特定電壓時，上述電阻狀態自第1電阻狀態向第2電阻狀態轉變，當被施加與上述第1極性呈逆極性之第2極性之特定電壓時，上述電阻狀態自上述第2電阻狀態向上述第1電阻狀態轉變；上述存取電路係對連接於所選擇之上述記憶單元之上述第1配線及上述第2配線施加上述記憶單元之存取所需之電壓，且使連接於非選擇之上述記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態，而存取上述所選擇之記憶單元；其中上述存取電路在存取上述所選擇之記憶單元之第 1存取動作時，將上述複數個第1配線及上述複數個第2配線設定為第1電壓，其後，將上述複數個第1配線或上述複數個第2配線設定為較上述第1電壓更高之第2電壓，其後，將連接於上述所選擇之記憶單元之上述第1配線設定為上述第2電壓以上之第3電壓，將連接於上述所選擇之記憶單元之上述第2配線設定為上述第1電壓，且使連接於上述非選擇之記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態。
  15. 如請求項14之半導體記憶裝置，其中上述記憶單元中，上述第1極性之電壓-電流特性與上述第2極性之電壓-電流特性為非對稱。
  16. 如請求項14之半導體記憶裝置，其中上述記憶單元之上述第1極性之電壓-電流特性，其斜率在該記憶單元為上述第2電阻狀態之情形下相較於上述第1電阻狀態之情形下更大；上述記憶單元之上述第2極性之電壓-電流特性，其斜率在該記憶單元為上述第1電阻狀態之情形與上述第2電阻狀態之情形下實質相同。
  17. 如請求項14之半導體記憶裝置，其中上述存取電路在與存取上述所選擇之記憶單元之第1存取動作相異之第2存取動作時，將上述複數個第1配線或上述複數個第2配線設定為第4電壓，其後，將上述複數個第1配線及上述複數個第2配線設定為較上述第4電壓更高之第5電壓，其後，將連接於上述所選擇之記憶單元之上述第2配線設 定為上述第5電壓以上之第6電壓，將連接於上述所選擇之記憶單元之上述第1配線設定為上述第4電壓，且使連接於上述非選擇之記憶單元之上述第1配線及上述第2配線之至少一者為浮動狀態。
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