JP2011060389A - 半導体メモリ装置 - Google Patents

Abstract

【課題】 非選択セルに流れる逆方向バイアスの電流を低減することができ、かつ降伏現象への耐圧を増加し高電位でも対応可能な、ＲｅＲＡＭセルから構成されたメモリセルアレイを有する半導体メモリ装置を提供することを目的とする。
【解決手段】 本発明の実施形態による半導体メモリ装置におけるＲｅＲＡＭセルＭは、ビット線ＢＬとワード線ＷＬとの交差部かつ間に、それらビット線ＢＬとワード線ＷＬとに電気的に接続されるように形成されている。そして、ＲｅＲＡＭセルＭは、第１電極１、第１ダイオードＤ１、抵抗素子Ｒ、第２ダイオードＤ２、第２電極２の順番に、ビット線ＢＬからワード線ＷＬ方向にそれらが直列的に接続されて形成されている。
【選択図】 図１

Description

本発明は、半導体メモリ装置に係り、特にＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルから構成されたメモリセルアレイを有する半導体メモリ装置に関する。

従来から、電圧、電流等を利用して物質の抵抗値を可逆的に変化させ、その抵抗値の異なる状態を情報として記憶する抵抗変化メモリであるＲｅＲＡＭセルから構成されたメモリセルアレイを有する半導体メモリ装置が知られている（例えば、特許文献１。）。このような半導体メモリ装置では、複数のメモリセルアレイが積層して形成された三次元構造のメモリブロックを構成している。

一般的に、ＲｅＲＡＭセルはビット線およびワード線に接続され、ビット線およびワード線の間に１つのＲｅＲＡＭセルが形成されている。また、１つのＲｅＲＡＭセルは、抵抗素子と２つ電極からなるメモリ部、および１つのダイオードを有した構造をしている。

このような構造を有するＲｅＲＡＭセルにおいては、選択されたメモリセル内のデータの読み出し、書き込み等を行う際、非選択のメモリセルにおいて逆方向バイアスの電流がダイオードにより微量ながら発生することとなる。例えば、１Ｍｂのメモリセルにおいて、順方向バイアスの電流が流れるメモリセルは１つであるのに対し、逆方向バイアスの電流が流れるメモリセルはほぼ全てのメモリセルである。

仮に、選択されたメモリセルに流れる順方向バイアスの電流と、非選択のメモリセルに流れる逆方向バイアスの電流との電流比を１，０００，０００対１とした場合、１Ｍｂのメモリセル全体では、逆方向バイアスの電流が順方向バイアスの電流と同程度流れていることとなり、電流を無駄に流していることとなる。

上記原因により、従来のＲｅＲＡＭセルでは、電力消費が大きくなってしまうという問題が存在した。

特開２００９−９３７２４号公報

本発明は、上記問題点を解決するためになされたもので、非選択セルに流れる逆方向バイアスの電流を低減することができ、かつ降伏現象への耐圧を増加し高電位でも対応可能な、ＲｅＲＡＭセルから構成されたメモリセルアレイを有する半導体メモリ装置を提供することを目的とする。

上記目的を達成するために、本発明による一形態の半導体メモリ装置は、ワード線と前記ワード線に一端が接続され、かつ複数のダイオードと抵抗素子とが直列に接続されてなるメモリセルと、前記メモリセルの他端に接続されたビット線と、前記ワード線を選択する行デコーダと、前記ビット線を選択する列デコーダと、を具備し、前記抵抗素子が電気的に抵抗値を変化させることができる。

また、本発明による他の形態の半導体メモリ装置は、ワード線と、前記ワード線と交差するビット線と、前記ワード線と前記ビット線との交差部で前記ワード線と前記ビット線との間に形成されたメモリセルと、前記ワード線を選択する行デコーダと、前記ビット線を選択する列デコーダと、を具備し、前記メモリセルは、前記ワード線と前記ビット線とに電気的に接続され、かつ、前記メモリセルは、複数のダイオードと抵抗素子とが直列に接続されて形成され、前記抵抗素子は、電気的に抵抗値を変化させることが可能であり、前記複数のダイオードは順方向電流の向きが同一であることを特徴とする。

また、本発明による他の形態の半導体メモリ装置は、第一の複数のワード線と、前記第一の複数のワード線と交差する第一の複数のビット線と、前記第一の複数のワード線と前記第一の複数のビット線との各々の交差部で前記第一の複数のワード線と前記第一の複数のビット線との各々の間にそれぞれ１つずつ形成された第一の複数のメモリセルを有する第一のメモリセルアレイと、第二の複数のワード線と、前記第二の複数のワード線と交差する第二の複数のビット線と、前記第二の複数のワード線と前記第二の複数のビット線との各々の交差部で前記第二の複数のワード線と前記第二の複数のビット線との各々の間にそれぞれ１つずつ形成された第二の複数のメモリセルを有する第二のメモリセルアレイと、前記第一および第二の複数のワード線から、特定のワード線を選択する行デコーダと、前記第一および第二の複数のビット線から、特定のビット線を選択する列デコーダと、を具備し、前記第一および第二の複数のメモリセルは、各々、１本のワード線および１本のビット線に電気的に接続され、かつ、前記第一および第二の複数のメモリセルは、各々、複数のダイオードと抵抗素子とが直列に接続されて形成され、前記抵抗素子は、電気的に抵抗値を変化させることが可能であり、前記複数のダイオードは順方向電流の向きが同一であり、前記第一および第二のメモリセルアレイが互いに積層して形成されることを特徴とする。

本発明によれば、非選択セルに流れる逆方向バイアスの電流を低減することができ、かつ降伏現象への耐圧を増加し高電位でも対応可能な、ＲｅＲＡＭセルから構成されたメモリセルアレイを有する、低消費電力な半導体メモリ装置を提供することができる。

本発明の実施形態に係る半導体メモリ装置におけるＲｅＲＡＭセルの立体図。 ＲｅＲＡＭセルの抵抗素子のセット、リセット電圧波形を示す図。 本発明の実施形態に係る半導体メモリ装置におけるＲｅＲＡＭセルを積層した構造を示す立体図。 メモリセルアレイを三次元的に積層した構造を示す立体図。 本発明の実施形態に係る半導体メモリ装置の構成例を示す概略図。 本発明の実施形態に係る半導体メモリ装置におけるメモリセルアレイの一部の回路図。 本発明の実施形態に係る半導体メモリ装置の動作時の電圧の変移を示すメモリセルアレイの一部の回路図。 ＲｅＲＡＭセルに於ける、ダイオードの有する電流‐電圧特性を示す模式図。 本発明に係る半導体メモリ装置におけるＲｅＲＡＭセルの変形例を示す立体図。

以下、本発明の実施形態について、図面を参照しながら説明する。

図１は、本発明の実施形態による半導体メモリ装置におけるメモリセルであるＲｅＲＡＭセルＭの立体図である。

図１に示すように、本発明の実施形態による半導体メモリ装置におけるＲｅＲＡＭセルＭは、ビット線ＢＬとワード線ＷＬとの交差部かつ間に、それらビット線ＢＬとワード線ＷＬとに電気的に接続されるように形成されている。そして、ＲｅＲＡＭセルＭは、第１電極１、第１ダイオードＤ１、抵抗素子Ｒ、第２ダイオードＤ２、第２電極２の順番に、ビット線ＢＬからワード線ＷＬ方向にそれらが直列的に接続されて形成されている。

ダイオードＤは、Ｐ型半導体、絶縁膜、Ｎ型半導体から形成されている。

ここで、第１ダイオードＤ１と第２ダイオードＤ２とは、それぞれ同一の形状および寸法を有するＰ型半導体、絶縁膜、Ｎ型半導体から形成されているものとする。即ち、第１ダイオードＤ１と第２ダイオードＤ２とは、同一の電流‐電圧特性を有しているものとする。

抵抗素子Ｒは、遷移金属酸化物を記録層として用いており、印加する電圧等により内部の物理構造が変化するため、電気的に抵抗素子Ｒ自身の抵抗値が変化する特徴を有している。その可逆的に変化する抵抗値にデータを割り当て、不揮発に記憶することができる。

図２は、抵抗素子Ｒのセット／リセット電圧波形の一例を示している。ここで抵抗素子Ｒは、熱的に安定な高抵抗状態をリセット状態とし、所定の電圧Ｖαを所定の時間Ｔα印加することにより、低抵抗状態に遷移させることができる。この動作をセット動作と呼ぶ。低抵抗状態の抵抗素子Ｒに対して、電圧Ｖβ（＜Ｖα）を所定の時間Ｔβ（＞Ｔα）印加すると、大きな電流が流れて抵抗素子Ｒ自身が発生するジュール熱により元の高抵抗状態に遷移させることができる。この動作をリセット動作と呼ぶ。

即ち、この例では、抵抗素子Ｒは、セット動作を電圧過程により、リセット動作を熱過程により実現するものとしている。但し、セットおよびリセットの定義は、相対的なもので、抵抗素子の記録層によっては、低抵抗状態が熱的安定状態であり、これをリセット状態と定義しても良い。

この実施の形態では、図２により説明したセット／リセット動作を基本として、１ワード線上の複数のメモリセルにセット動作とリセット動作とを同時に行わせることを可能とする。

これらセット動作およびリセット動作が、半導体メモリ装置の書き込み動作に該当する。そして、抵抗素子Ｒの低抵抗状態や高抵抗状態を各々読み出すことで、記録されたデータを読み出すことができる。

図１においては、１つのメモリセルであるＲｅＲＡＭセルＭのみ図示したが、図３に示すように、複数のＲｅＲＡＭセルＭを３次元方向に集積化することもできる。更に、大容量の抵抗変化型メモリセルを得るために、図４に示すように、複数のメモリセルアレイＣＡを積層して三次元構造のメモリブロックを形成することもできる。ここでは、シリコン基板１２上に４層のメモリセルアレイＣＡ０−ＣＡ３を積層した例を示している。各メモリセルアレイＣＡのワード線ＷＬは、ワード線コンタクト１１により共通接続され、シリコン基板１２上の行デコーダ２０に接続される。各メモリセルアレイＣＡのビット線ＢＬは独立に、それぞれビット線コンタクト１０を介して、シリコン基板１２上の列デコーダ２１およびセンスアンプ２２に接続されている。

図５は、本発明の実施形態による半導体メモリ装置の構成例の概略図である。

図５に示すように、行デコーダ２０はワード線ＷＬを、列デコーダ２１はビット線ＢＬをそれぞれ選択する回路である。センスアンプ２２は、ビット線ＢＬから出る電流を検知する回路である。制御回路部２３は、行デコーダ２０、列デコーダ２１、センスアンプ２２等を制御する制御信号を生成する回路部にあたる。

ここで、図５を用いて、本発明の実施形態による半導体メモリ装置の動作方法を説明する。

リセット動作およびセット動作時等においては、第一に、制御回路部２３で制御信号の入力を行デコーダ２０、列デコーダ２１、センスアンプ２２等の各構成に対して行い、行デコーダ２０および列デコーダ２１により選択したいビット線ＢＬおよびワード線ＷＬを選択する。例えば、ＢＬ１およびＷＬ１が選択され、メモリセルＭＣ１が選択されたとする。第二に、選択されたメモリセルＭＣ１に、それぞれの動作に対応した電圧を印加することでリセット動作およびセット動作等を行う。また、読み出し動作を行う場合は、上記第一および第二の動作に加えて、第三に、ＢＬ１に流れる電流をセンスアンプ２２で検知し、０／１データの出力を行う。

図６は、本発明の実施形態による半導体メモリ装置におけるメモリセルアレイの一部の回路図である。メモリセルであるＲｅＲＡＭセルＭは、ビット線ＢＬおよびワード線ＷＬのクロスポイントに接続されている。ここでは、ＲｅＲＡＭセルＭを抵抗素子ＲとダイオードＤの回路図で示している。

ビット線ＢＬに対し、ワード線ＷＬよりも高い電圧を印加した場合、ダイオードＤは順方向バイアス状態となり、ビット線ＢＬからワード線ＷＬ方向に順方向電流が流れることとなる。一方、ワード線ＷＬに対し、ビット線ＢＬよりも高い電圧を印加した場合、ダイオードＤは逆方向バイアス状態となり、ＲｅＲＡＭセル単体としては微量ではあるが、ワード線ＷＬからビット線ＢＬ方向に逆方向電流が流れることとなる。

図７は、本発明の実施形態による半導体メモリ装置を動作させるための、ビット線ＢＬおよびワード線ＷＬへの電圧の印加状態を示している。ここで、動作とはリセット動作、セット動作、読み出し動作等を意味する。

図７−１に示すように、何も動作させない場合は、全てのビット線ＢＬおよび全てのワード線ＷＬに同電位Ｖ１を印加する（Ｖ１は任意の電圧であるが、通常０Ｖである。）。

図７−２に示すように、動作する前段階としては、全てのワード線ＷＬにＶ１より高い電圧Ｖ２を印加する。そのため、全てのメモリセルのダイオードＤにおいて、逆方向バイアスの電圧がかかっていることになる。

図７−３に示すように、動作時に於いては、選択されたＢＬ１をＶ２に、選択されたＷＬ１をＶ１に印加する。従って、選択されたメモリセルＭＣ１では、ビット線電位の方がワード線電位より高くなり、選択されたメモリセルＭＣ１のダイオードＤが順方向バイアス状態となり、ビット線ＢＬからワード線ＷＬ方向に順方向電流が流れることとなる。一方、その他の非選択のメモリセルにおいては、図７−１または図７−２の状態になるため、ビット線ＢＬからワード線ＷＬ方向に順方向電流が流れることはない。

以下、本発明の実施形態による半導体メモリ装置の動作時に於ける、各ＲｅＲＡＭセルの状態を述べる。

第一に、選択ビット線および選択ワード線に接続されたＲｅＲＡＭセルに於いては、先述の通り、ビット線電位の方がワード線電位より高いため、選択メモリセルのダイオードは順方向バイアス状態となり、ビット線からワード線方向に順方向電流が流れることとなる。第二に、選択ビット線および非選択ワード線に接続されたＲｅＲＡＭセルに於いては、ビット線電位とワード線電位が同じであるため、非選択メモリセルのダイオードに電流は流れない。第三に、非選択ビット線および選択ワード線に接続されたＲｅＲＡＭに於いても、ビット線電位とワード線電位が同じであるため、非選択メモリセルのダイオードに電流は流れない。第四に、非選択ビット線および非選択ワード線に接続されたＲｅＲＡＭセルに於いては、ビット線電位の方がワード線電位より低いため、非選択メモリセルのダイオードは逆方向バイアス状態となり、ＲｅＲＡＭセル単体としては微量ではあるが、ワード線からビット線方向に逆方向電流が流れることとなる。

上記の通り、非選択ビット線および非選択ワード線に接続されたＲｅＲＡＭセルに関しては、逆方向バイアスにおいてダイオードはその性質上高抵抗になるため、２つのダイオードＤが直列に接続されているこの実施の形態では、メモリセルにかかる抵抗はダイオードＤが１つしか設けられていない従来例と比べ約２倍高くなる。また、選択ビット線および選択ワード線に接続されたＲｅＲＡＭセルに関しても、２つのダイオードＤが直列に接続されているこの実施の形態では、メモリセルにかかる抵抗はダイオードＤが１つしか設けられていない従来例と比べ約２倍高くなる。しかし、順方向バイアスにおいてダイオードはその性質上限りなく低い抵抗となるため、２つのダイオードが直列に接続されている場合であっても、ダイオードが１つしか設けられていない従来例と比べ、同程度の電流を流すことができる。

従って、本発明の実施形態による半導体メモリ装置は、選択メモリセルに流れる順方向電流を落とすことなく、非選択ビット線および非選択ワード線に接続された非選択メモリセルに流れる逆方向電流の電流量を下げることが可能である。

図８は、ＲｅＲＡＭセルに於ける、ダイオードの有する電流‐電圧特性を示す模式図である。単数のダイオードの電流‐電圧特性を破線で、複数のダイオードを直列に接続した場合の電流‐電圧特性を実線で表現している。また、ここでは、横軸において、ダイオードに順方向の電流が流れる際の電圧Ｖを正に取っている。

図８に示すように、複数のダイオードＤを直列につなぐことにより、従来例と比較して降伏電圧の大きさが増し、高電位が印加された場合においても動作可能な半導体メモリ装置を提供することができる。

なお、本発明は、上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施してもよいことは勿論である。

例えば、図９に上記実施形態の変形例を示す。

図９−１に示すように、第１電極１と第２電極２との間のダイオードＤおよび抵抗素子Ｒが積層される順番は、如何様にも変更可能である。

また、図９−２に示すように、３つ以上のダイオードＤを直列に接続することで、更に非選択ビット線および非選択ワード線に接続された非選択メモリセルに流れる逆方向電流の電流量を下げることも可能である。この場合においても、第１電極１と第２電極２との間のダイオードＤおよび抵抗素子Ｒが積層される順番は、如何様にも変更可能である。

更に、ビット線およびワード線への電圧の印加方法に関し、各段階に於いて、本実施形態でビット線に印加した電圧をワード線に、ワード線に印加した電圧をビット線に印加する場合（図示略）であっても、ワード線からビット線方向に順方向電流が流れるようダイオードを形成することで対応可能である。

１ 第１電極
２ 第２電極
１０ ビット線コンタクト
１１ ワード線コンタクト
１２ シリコン基板
２０ 行デコーダ
２１ 列デコーダ
２２ センスアンプ
２３ 制御回路部
ＢＬ ビット線
ＷＬ ワード線
Ｄ ダイオード
Ｒ 抵抗素子
Ｍ ＲｅＲＡＭセル
ＣＡ メモリセルアレイ

Claims (5)

1. ワード線と
   前記ワード線に一端が接続され、かつ複数のダイオードと抵抗素子とが直列に接続されてなるメモリセルと、
   前記メモリセルの他端に接続されたビット線と、
   前記ワード線を選択する行デコーダと、
   前記ビット線を選択する列デコーダと、
   を具備し、
   前記抵抗素子が電気的に抵抗値を変化させることのできる半導体メモリ装置。
2. ワード線と、
   前記ワード線と交差するビット線と、
   前記ワード線と前記ビット線との交差部で前記ワード線と前記ビット線との間に形成されたメモリセルと、
   前記ワード線を選択する行デコーダと、
   前記ビット線を選択する列デコーダと、
   を具備し、
   前記メモリセルは、前記ワード線と前記ビット線とに電気的に接続され、
   かつ、前記メモリセルは、複数のダイオードと抵抗素子とが直列に接続されて形成され、
   前記抵抗素子は、電気的に抵抗値を変化させることが可能であり、
   前記複数のダイオードは順方向電流の向きが同一である
   ことを特徴とする半導体メモリ装置。
3. 第一の複数のワード線と、前記第一の複数のワード線と交差する第一の複数のビット線と、前記第一の複数のワード線と前記第一の複数のビット線との各々の交差部で前記第一の複数のワード線と前記第一の複数のビット線との各々の間にそれぞれ１つずつ形成された第一の複数のメモリセルを有する第一のメモリセルアレイと、
   第二の複数のワード線と、前記第二の複数のワード線と交差する第二の複数のビット線と、前記第二の複数のワード線と前記第二の複数のビット線との各々の交差部で前記第二の複数のワード線と前記第二の複数のビット線との各々の間にそれぞれ１つずつ形成された第二の複数のメモリセルを有する第二のメモリセルアレイと、
   前記第一および第二の複数のワード線から、特定のワード線を選択する行デコーダと、
   前記第一および第二の複数のビット線から、特定のビット線を選択する列デコーダと、
   を具備し、
   前記第一および第二の複数のメモリセルは、各々、１本のワード線および１本のビット線に電気的に接続され、
   かつ、前記第一および第二の複数のメモリセルは、各々、複数のダイオードと抵抗素子とが直列に接続されて形成され、
   前記抵抗素子は、電気的に抵抗値を変化させることが可能であり、
   前記複数のダイオードは順方向電流の向きが同一であり、
   前記第一および第二のメモリセルアレイが互いに積層して形成される
   ことを特徴とする半導体メモリ装置。
4. 前記複数のダイオードが、それぞれ同一の電流‐電圧特性を有していることを特徴とする請求項１乃至３いずれか１項記載の半導体メモリ装置。
5. 前記メモリセルが、２つの前記ダイオードが前記抵抗素子を挟むように形成されることを特徴とする請求項１乃至４いずれか１項記載の半導体メモリ装置。

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