KR20080091416A - 3차원 반도체 장치, 그 제조 방법 및 동작 방법 - Google Patents

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Abstract

3차원 반도체 장치들, 그들의 제조 방법들 및 동작 방법들을 제공한다. 이 장치는 제 1 및 제 2 노드들 사이의 연결 노드, 연결 노드에 접속하는 반도체 패턴, 반도체 패턴에 접속하는 복수개의 메모리 요소들, 메모리 요소들에 접속하는 워드라인들 및 반도체 패턴에 대향되도록 배치되는 제어 전극을 구비한다. 제어 전극은 연결 노드와 메모리 요소 사이의 전기적 연결을 선택적으로 제어함으로써, 크로스포인트 3차원 메모리에서의 의도되지 않은 전류 경로를 차단한다.

Description

3차원 반도체 장치, 그 제조 방법 및 동작 방법{Three Dimensional Semiconductor Device and Methods of Fabricating and Operating the Same}
본 발명은 반도체 장치, 그 제조 방법 및 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명이 이루고자 하는 일 기술적 과제는 크로스포인트 셀 어레이 구조에서의 의도되지 않은 전류 경로를 차단할 수 있는 3차원 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 크로스포인트 셀 어레이 구조에서의 의도되지 않은 전류 경로를 차단할 수 있는 3차원 메모리 장치의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 면적 당 비트 수를 제공할 수 있는 3차원 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 면적 당 비트 수를 제공할 수 있는 3차원 메모리 장치의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 3차원적으로 배열되는 배선들에 다양한 전압들이 실질적으로 독립적으로 인가되는 것을 가능하게 하는 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 3차원적으로 배열되는 배선들에 다양한 전압들이 실질적으로 독립적으로 인가되는 것을 가능하게 하는 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 메모리 장치는 제 1 노드 및 제 2 노드 사이의 연결 노드; 상기 연결 노드에 접속하는 반도체 패턴; 상기 반도체 패턴에 접속하는 일단을 갖는 복수개의 메모리 요소들; 상기 메모리 요소들 각각의 타단에 접속하는 워드라인들; 및 상기 반도체 패턴에 대향되도록 배치되어 상기 연결 노드와 상기 메모리 요소들 사이의 전기적 연결을 제어하는 제어 전극을 구비한다.
본 발명의 일 실시예에 따른 메모리 장치는 xy 평면 상에 2차원적으로 배열되는 연결 노드들; z 방향의 장축을 가지면서 상기 연결 노드들 각각에 접속하는 반도체 패턴들; x 방향의 장축을 가지면서 상기 반도체 패턴들 사이에 3차원적으로 배열되는 워드 라인들; 상기 워드 라인에 접속하는 일단 및 상기 반도체 패턴에 접속하는 타단을 갖는 메모리 요소들; 상기 반도체 패턴에 대향되도록 배치되어 상기 연결 노드와 상기 메모리 요소들 사이의 전기적 연결을 제어하는 제어 전극들; 및 상기 워드 라인을 가로지르는 장축을 가지면서 상기 제어 전극들을 연결하는 제어 라인들을 포함한다.
이러한 실시예들에 따르면, 상기 제어 전극이 상기 연결 노드와 상기 메모리 요소 사이의 전기적 연결을 선택적으로 제어할 수 있기 때문에, 크로스포인트 3차원 메모리에서의 의도되지 않은 전류 경로가 차단될 수 있다. 더 구체적으로, 상기 메모리 장치의 동작 방법은 선택된 메모리 요소에 접속하는 반도체 패턴을 반전시킬 수 있는 전압을 상기 제어 라인에 인가하여, 해당 반도체 패턴을 이에 접속하는 연결 노드에 선택적으로 연결함으로써, 상기 메모리 요소들 중의 하나를 선택하는 단계를 포함할 수 있다.
한편, 상기 연결 노드들은 서로 다른 x 좌표들을 갖는 복수개의 노드 스트링들을 구성하고, 상기 노드 스트링들 각각은 서로 다른 y 좌표들 및 실질적으로 동일한 x 좌표를 갖는 연결 노드들을 포함할 수 있다. 또한, 상기 메모리 장치는 xy 평면 상에 2차원적으로 배열되어, 서로 다른 y좌표를 갖는 연결 노드들 사이의 전기적 연결을 제어하는 스위칭 소자들; 상기 노드 스트링들 각각의 일 측에 배치되 는 제 1 노드들; 및 상기 노드 스트링들 각각의 타 측에 배치되는 제 2 노드들을 더 포함할 수 있다. 이 경우, 상기 메모리 요소들 중의 하나를 선택하는 단계는 상기 스위칭 소자들의 스위칭 동작들을 제어하여 상기 제 1 및 제 2 노드들 중의 하나를, 상기 선택된 메모리 요소에 접속하는 반도체 패턴이 연결된, 연결 노드에 선택적으로 연결하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 제 1 노드와 연결 노드 사이의 전기적 연결을 제어하는 제 1 스위칭 소자; 제 2 노드와 상기 연결 노드 사이의 전기적 연결을 제어하는 제 2 스위칭 소자; 상기 연결 노드에 접속하는 일단을 갖는 반도체 패턴; 및 상기 반도체 패턴에 접속하는 일단을 갖는 복수개의 메모리 요소들을 구비한다.
본 발명의 일 실시예에 따른 메모리 장치는 xy 평면 상에 2차원적으로 배열되는 연결 노드들; z 방향의 장축을 가지면서 상기 연결 노드들 각각에 접속하는 반도체 패턴들; x 방향의 장축을 가지면서 상기 반도체 패턴들 사이의 xz 평면들 상에 2차원적으로 배열되는 게이트 패턴들; 상기 게이트 패턴들 중의 적어도 하나와 상기 반도체 패턴들 사이에 개재되는 메모리 요소들; 및 xy 평면 상에 2차원적으로 배열되어 서로 다른 y 좌표를 갖는 연결 노드들 사이의 전기적 연결을 제어하는 스위칭 소자들을 구비한다.
상기 연결 노드들 사이의 전기적 연결이 상기 스위칭 소자들에 의해 제어될 수 있기 때문에, 이들 실시예들에 따른 메모리 장치는 면적 당 비트 수에서의 증가를 구현할 수 있다. 이를 위한 동작 방법은 상기 스위칭 소자들의 스위칭 동작들을 제어하여 상기 제 1 및 제 2 노드들 중의 하나를 소정의 연결 노드에 선택적으로 연결하는 노드 선택 단계를 포함할 수 있다. 구체적으로, 상기 노드 선택 단계는 상기 제 1 및 제 2 노드들 중에서 선택된 하나와 상기 선택된 연결노드 사이의 스위칭 소자들을 턴온시키면서 상기 제 1 및 제 2 노드들 중의 선택되지 않은 다른 하나와 상기 선택된 연결 노드 사이의 스위칭 소자들 중의 적어도 하나를 턴오프시키는 단계를 포함할 수 있다.
이에 더하여, 상기 동작 방법은 상기 게이트 패턴들의 전압들을 제어하여 상기 선택된 연결 노드를 소정의 메모리 요소에 선택적으로 연결하는 셀 선택 단계를 더 포함할 수 있다. 상기 셀 선택 단계는, 상기 선택된 연결 노드의 전압이 상기 선택된 메모리 요소의 일단에 인가되도록, 상기 선택된 메모리 요소와 상기 선택된 연결 노드 사이에 배치되는 게이트 패턴들에 문턱 전압보다 높은 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 복수의 국소 라인들로 구성되는 적어도 하나의 국소 구조체; 복수의 전역 라인들로 구성되는 적어도 하나의 전역 구조체; 상기 국소 라인들과 상기 전역 라인들 사이의 전기적 연결을 제어하는 스위칭 소자들; 및 상기 스위칭 소자들의 스위칭 동작을 제어하는 스위칭 라인들을 포함한다. 이때, 상기 국소 라인과 상기 전역 라인은 교차하는 장축들을 갖고, 상기 스위칭 라인은 상기 국소 라인과 상기 전역 라인을 지나는 평면을 관통하는 방향의 장축을 가질 수 있다. 이 실시예에 따르면, 3차원 메모리 반도체 장치의 워드라인들에, 다양한 전압들이 실질적으로 독립적으로 인가될 수 있다.
본 발명의 일 실시예들에 따르면, 크로스포인트 3차원 메모리에서의 의도되지 않은 전류 경로가 차단될 수 있다.
본 발명의 다른 실시예들에 따르면, 면적 당 비트 수에서의 증가를 용이하게 구현할 수 있다.
본 발명의 또다른 실시예들에 따르면, 3차원 메모리 반도체 장치의 워드라인들에, 다양한 전압들이 실질적으로 독립적으로 인가될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
아래에서, 본 발명의 실시예들에 따른 반도체 장치를 구성하는 요소들(elements)의 배치 관계는, 설명의 용이함을 위해, 3차원 데카르트 좌표계에 기초하여 설명될 것이다. 예를 들면, 도 1에 도시된 것처럼, 직교하는 세 축들(x-, y- 및 z-축)은 특정(particular) 방향 또는 특정 평면을 정의하기 위해 사용될 수 있다. 구체적으로, x 및 y 축들 모두에 평행한 평면들은 "xy 평면들"로 기술될 수 있다. 한편, 3차원 공간에서의 한 점의 위치는 세 개의 독립적인 좌표들에 의해 기술될 수 있다는 점에서, 아래의 설명에서 사용될 세 축들(x-, y- 및 z-축)은 3차원 데카르트 좌표계에서의 직교하는 세축들(orthogonal three axis)에 대해 기울어진 것일 수도 있다.
[3차원적으로 배열된 배선 구조체]
도 1은 본 발명의 일 실시예(some embodiment)에 따른 3차원 반도체 장치의 배선 구조체를 설명하기 위한 회로도이고, 도 2는 본 발명의 일 실시예에 따른 배선 선택 방법을 설명하기 위한 표이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 장치는 국소 라인 구조체(local line structure)를 구비하고, 상기 국소 라인 구조체는 x방향의 장축을 가지면서 3차원적으로 배열되는 국소 라인들(local lines)(이하, x-라인들)을 구비한다. 즉, 상기 x-라인들은 서로 다른 z 좌표들을 갖는 복수의 xy-평면들 각각에 2차원적으로 배열될 수 있다. 마찬가지로, 상기 x-라인들은 서로 다른 y 좌표들을 갖는 복수의 xz-평면들 각각에 2차원적으로 배열될 수 있다. 이때, z 및 y 좌표들이 i 및 j인 x-라인은 "Lij"의 라벨로 도시되었다. (설명의 간결함을 위해, 3x3의 x-라인들이 도시되었으나, 본 발명의 실시예들에 따른 3차원 반도체 장치는 더 많은 수의 x-라인들을 포함할 수 있다.)
일 실시예에 따르면, 상기 xy-평면은, 본 발명의 실시예들에 따른 3차원 반도체 장치가 집적되는, 기판의 상부면에 평행한 평면일 수 있다. 하지만, 다른 실시예들에 따르면, 상기 xy-평면은 상기 기판의 상부면에 평행하지 않은 평면일 수도 있다.
상기 국소 라인 구조체의 일 측에는 제 1 전역 라인 구조체(first global line structure)가 배치될 수 있다. 상기 제 1 전역 라인 구조체는 y 방향의 장축을 갖는 복수의 제 1 전역 라인들(GL11, GL12, GL13)(first global lines)을 포함할 수 있으며, 상기 제 1 전역 라인들(GL11~GL13)은 서로 다른 z좌표들을 가지면서 yz 평면 상에 배치될 수 있다. 상기 제 1 전역 라인들(GL11~GL13) 각각은, 전기적으로 분리된, 제 1 상부 전역 배선들(901, 902, 903)(first upper global interconnections; first UGI) 각각에 접속할 수 있다. 일 실시예에 따르면, 도 1에 도시된 것처럼, 상기 제 1 상부 전역 배선들(901~903)은, 동일한 xy-평면 내에서, 서로 다른 y 좌표 및 x 방향의 장축을 가질 수 있다. 변형된 실시예에 따르면, 상기 제 1 상부 전역 배선들(901~903)은 복수의 xy-평면들 내에 배치될 수 있다.
상기 x-라인들(Lij)은 서로 다른 제 1 스위칭 소자들(ST1)을 통해 상기 제 1 전역 라인들(GL11~GL13)에 연결될 수 있다. 이를 위해, 상기 제 1 스위칭 소자들(ST1)의 수는 상기 x-라인들(Lij)의 수보다 같거나 클 수 있다. 즉, 상기 x-라인 들(Lij) 각각은 적어도 하나의 제 1 스위칭 소자(ST1)를 통해 상기 제 1 전역 라인(GL11~GL13)에 연결될 수 있다.
상기 제 1 스위칭 소자들(ST1)의 스위칭 동작(즉, 상기 x-라인과 상기 제 1 전역 라인 사이의 전기적 연결)은 z 방향의 장축을 갖는 제 1 스위칭 라인들(또는 제 1 수직 선택 라인들)(SWL11, SWL12, SWL13)에 인가되는 전압에 의해 제어될 수 있다. 상기 제 1 스위칭 라인들(SWL11~SWL13) 각각은 제 1 상부 스위칭 라인들(921, 922, 923)에 의해 연결되며, 상기 제 1 상부 스위칭 라인들(921~923)은, 동일한 xy-평면 내에서, 서로 다른 y 좌표 및 x 방향의 장축을 가질 수 있다. 변형된 실시예에 따르면, 상기 제 1 상부 스위칭 라인들(921~923)은 복수의 xy-평면들 내에 배치될 수 있다. (한편, 설명의 간결함을 위해, 상기 제 1 스위칭 라인들 및 상기 제 1 전역 라인들은 각각 3개씩 도시되었으나, 본 발명의 실시예들에 따른 3차원 반도체 장치는 더 많은 수의 제 1 스위칭 라인들 및 제 1 전역 라인들을 포함할 수 있다.)
본 발명의 일 실시예에 따르면, 상기 제 1 스위칭 소자들(ST1)은 서로 다른 불순물 영역들을 구비하는 반도체 패턴을 포함할 수 있다. 상기 반도체 패턴은 반도체 특성을 갖는 물질들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 반도체 패턴은 IV족 물질들, III-V족 물질들, 유기 반도체 물질들 및 탄소 나노 구조물들 중의 적어도 한가지일 수 있다. 상기 제 1 스위칭 소자들(ST1)과 관련된 기술적 특징들은 이후 보다 상세하게 설명될 것이다.
[동작]
이 실시예에 따르면, 소정의 z 좌표를 갖는 하나의 xy 평면 상에 배치되는 x-라인들(예를 들면, L21, L22 및 L23)은 동일한 z 좌표를 갖는 제 1 전역 라인(즉, GL12)에 공통으로 연결될 수 있다. 또한, 소정의 y 좌표를 갖는 하나의 xz 평면 상에 배치되는 x-라인들(예를 들면, L12, L22 및 L32)과 상기 제 1 전역 라인들(GL11~GL13) 사이의 전기적 연결은 동일한 y 좌표를 갖는 제 1 스위칭 라인(즉, SWL12)에 의해 제어될 수 있다. 본 발명의 일 실시예에 따르면, 이러한 사실들을 이용하여, 소정의 xz 평면 상에 배치되는 x-라인들(예를 들면, L12, L22 및 L32)에 서로 다른 전압을 선택적으로 인가할 수 있다.
보다 구체적으로, 상기 제 1 스위칭 라인들(SWL11~SWL13) 모두에 문턱 전압보다 높은 전압을 인가하는 경우, 소정의 제 1 전역 라인(예를 들면, GL12)이 포함되는 xy 평면 상에 배치되는, x-라인들(예를 들면, L21, L22 및 L23) 모두는 선택된 제 1 전역 라인(GL12)과 실질적으로 동일한 전위를 가질 수 있다. (이때, 상기 제 1 스위칭 라인을 위한 문턱 전압은 상기 제 1 스위칭 소자를 턴온 상태에 있도록 만드는 임계 전압을 의미한다.)
이와 달리, 도 2에 도시된 것처럼, 선택된 제 1 스위칭 라인(예를 들면, SWL12) 또는 선택된 제 1 상부 스위칭 라인(예를 들면, 922)에는 상기 문턱 전압보다 높은 전압을 인가하고, 선택되지 않은 제 1 스위칭 라인들(SWL11, SWL13) 및 선택되지 않은 제 1 상부 스위칭 라인들(921, 923)에는 상기 문턱 전압보다 낮은 전압을 인가하는 경우, 선택된 제 1 스위칭 라인(SWL12)을 포함하는 xz 평면 상에 배치되는 x-라인들(L12, L22 및 L32) 만이 선택적으로, 상기 제 1 전역 라인 들(GL11~GL13)과 실질적으로 동일한 전위(V1, V2, V3)를 가질 수 있다. 즉, 상기 제 1 전역 라인들(GL11~GL13)에 서로 다른 전압들을 인가하면서 하나의 제 1 스위칭 라인을 선택하면, 선택된 제 1 스위칭 라인을 포함하는 xz 평면 상에 놓인 x-라인들은 상기 제 1 전역 라인들(GL11~GL13)과 동일한 전위들을 갖고, 다른 xz 평면 상에 놓인 x-라인들은 상기 제 1 전역 라인들(GL11~GL13)로부터 전기적으로 분리된다.
한편, 본 발명의 실시예들에 따르면, 상기 x-라인들(Lij)은 3차원적으로 배열된 메모리 셀들로의 전기적 접근을 위한 배선을 사용될 수 있다. 예를 들면, 상기 x-라인들(Lij)은 워드라인, 비트라인, 소오스 라인 및 데이터 라인들 중의 한가지로 사용될 수 있다. 이와 관련된 몇몇 실시예들이 이후 다시 설명될 것이다.
도 3은 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 배선 구조체를 설명하기 위한 회로도이고, 도 4는 본 발명의 다른 실시예에 따른 배선 선택 방법을 설명하기 위한 표이다.
도 3을 참조하면, 이 실시예에 따른 3차원 반도체 장치는, 복수의 제 2 전역 라인들(GL21, GL22, GL23)(first global lines)을 구비하면서, 상기 국소 라인 구조체의 타측에 배치되는 제 2 전역 라인 구조체(second global line structure)를 더 포함할 수 있다. 상기 제 2 전역 라인들(GL21~GL23)은, 상기 제 1 전역 라인들(GL11~GL13)과 마찬가지로, 서로 다른 z좌표들을 가지면서 yz 평면 상에 배치될 수 있으며, 상기 제 1 및 제 2 전역 라인 구조체들은 서로 다른 x좌표를 갖는 yz 평면들 상에 각각 배치될 수 있다.
이에 더하여, 상기 제 2 전역 라인들(GL21~GL23) 각각에는, 전기적으로 분리된, 제 2 상부 전역 배선들(931, 932, 933)(second upper global interconnections; second UGI)가 접속될 수 있다. 또한, 상기 x-라인들(Lij)은 서로 다른 제 2 스위칭 소자들(ST2)을 통해 상기 제 2 전역 라인들(GL21~GL23)에 연결될 수 있으며, 상기 제 2 스위칭 소자들(ST2)의 스위칭 동작(즉, 상기 x-라인과 상기 제 2 전역 라인 사이의 전기적 연결)은 z 방향의 장축을 갖는 제 2 스위칭 라인들(또는 제 2 수직 선택 라인들)(SWL21, SWL22, SWL23)에 인가되는 전압에 의해 제어될 수 있다. 상기 제 2 스위칭 라인들(SWL21~SWL23) 각각은 제 2 상부 스위칭 라인들(931, 932, 933)에 의해 연결되며, 상기 제 2 상부 스위칭 라인들(931~933)은, 동일한 xy-평면 내에서, 서로 다른 y 좌표 및 x 방향의 장축을 가질 수 있다.
이때, 상기 제 2 전역 라인 구조체, 상기 제 2 상부 전역 배선들(911~913), 상기 제 2 스위칭 소자들(ST2) 및 상기 제 2 스위칭 라인들(SWL21~SWL23)은 도 1을 참조하여 설명된 상기 제 1 전역 라인 구조체, 상기 제 1 상부 전역 배선들(901~903), 상기 제 1 스위칭 소자들(ST1) 및 상기 제 1 스위칭 라인들(SWL11~SWL13)과 실질적으로 동일한 기술적 특징들을 가질 수 있다. 설명의 간결함을 위해, 중복되는 내용들에 대한 설명은 생략한다.
[동작]
앞선 실시예에 따르면, 선택된 제 1 스위칭 라인을 포함하지 않는 xz 평면들 상에 놓인 x-라인들은 상기 제 1 전역 라인들(GL11~GL13)로부터 전기적으로 분리된 다. 이와 달리, 도 3을 참조하여 설명된 실시예들에 따르면, 상기 x-라인들(Lij)의 타단들은 상기 제 2 스위칭 소자들(ST2)을 통해 상기 제 2 전역 라인들(GL21~GL23)에 연결될 수 있다. 그 결과, 서로 다른 두가지 전압들이 동일한 xy 평면 상에 놓인 x-라인들(Lij, i=상수)에 인가될 수 있다. 예를 들면, 도 4에 도시된 것처럼, 선택된 제 1 스위칭 라인(예를 들면, SWL12)과 다른 y좌표를 갖는 제 2 스위칭 라인들(SWL21, SWL23)을 선택(즉, 상기 문턱 전압보다 높은 전압을 인가)할 경우, 상기 선택된 제 2 스위칭 라인들(SWL21, SWL23)을 포함하는 xz 평면들 상에 놓인 x-라인들은 상기 제 2 전역 라인들(GL21~GL23)과 동일한 전위들을 가질 수 있다.
한편, 상기 제 1 스위칭 라인들(SWL11~SWL13) 중의 적어도 하나 및 상기 제 2 스위칭 라인들(SWL21~SWL23) 중의 적어도 하나가 선택될 수 있으며, 이러한 선택은 메모리 반도체 장치의 구동 원리 및 어레이 구조 등을 고려하여 다양하게 변형될 수 있다. 예를 들면, 본 발명의 일 실시예에 따른 메모리 반도체 장치는 전압-인가 방식(voltage forcing scheme)으로 동작될 수 있다. 이 경우, 상기 x-라인들(Lij)이 전류-경로를 형성하지 않도록, 선택되는 제 1 및 제 2 스위칭 라인들은 서로 다른 yz 평면들 상에 배치될 수 있다. 하지만, 동일한 z 좌표를 갖는 제 1 및 제 2 전역 라인들이 등전위에 있는 경우, 동일한 평면 상에 배치된 제 1 및 제 2 스위칭 라인들이 선택될 수도 있다. 본 발명의 다른 실시예에 따른 메모리 반도체 장치는 전류-인가 방식(current forcing scheme)으로 동작할 수 있다(예를 들면, 자기 메모리 소자). 이 경우, 상기 x-라인들(Lij)을 지나는 전류-경로가 형성될 수 있도록, 동일한 평면 상에 배치된 제 1 및 제 2 스위칭 라인들이 선택될 수도 있 다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다. 구체적으로, 도 5는 도 3의 회로도를 참조하여 설명된 3차원 반도체 장치를 예시적으로 도시한다. 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략될 수 있으며, "제 1" 또는 "제 2" 등의 어구들은 생략될 수 있다.
도 5를 참조하면, 기판(도시하지 않음) 상에 복수개의 국소 라인들(즉, 상기 x 라인들)(Lij)이 3차원적으로 배열된다. 높이(즉, z 좌표)가 동일한 x 라인들(Lij, i는 상수)은, 스위칭 소자들(ST1, ST2)을 통해, 이들과 같은 xy 평면 상에서 전기적으로 분리된, 전역 라인들(GL11~GL14, GL21~GL24; GL)에 연결될 수 있다. 상기 전역 라인들(GL)은 플러그들(PLG)을 통해 전기적으로 분리된 상부 전역 라인들(901~904, 911~914)에 접속된다. 변형된 실시예에 따르면, 상기 상부 전역 라인들(901~904, 911~914)은 상기 전역 라인들(GL)과 상기 기판 사이에 개재될 수도 있다.
상기 스위칭 소자들(ST1, ST2)은, 상기 x 라인들(Lij)을 선택적으로 상기 전역 라인(GL)에 연결시키도록, 반도체 특성을 갖는 물질들 중의 적어도 한가지로 형성되는 반도체 패턴을 포함한다. 일 실시예에 따르면, 상기 스위칭 소자들(ST1, ST2)의 이러한 선택적 연결 동작은 이들에 인접하게 배치되는 스위칭 라인들(SWL11~SWL14, SWL21~SWL24)의 전기적 상태(예를 들면, 전위)에 따라 제어될 수 있다.
상기 스위칭 라인들(SWL)은 전기적으로 분리된 상부 스위칭 라인들(921~924, 931~934)에 각각 접속될 수 있다. 상기 상부 스위칭 라인들(921~924, 931~934)은 도시된 것처럼 상기 스위칭 라인들(SWL)의 상부에 배치될 수 있지만, 변형된 실시예에 따르면 상기 전역 라인들(GL)과 상기 기판 사이에 개재되어 상기 스위칭 라인들(SWL)의 하부 영역에 연결될 수도 있다.
상기 스위칭 라인(SWL) 및 상기 스위칭 소자(ST1, ST2)의 반도체 패턴은 스위칭 기능을 제공하는 소자를 구성할 수 있다. 일 실시예에 따르면, 상기 스위칭 소자(ST1, ST2)는 모오스 트랜지스터로 동작할 수 있고, 상기 스위칭 라인(SWL)은 상술한 것처럼 상기 스위칭 소자의 스위칭 동작을 제어하는 게이트 전극으로 사용될 수 있다. 예를 들면, 도 6에 도시된 것처럼, 상기 스위칭 소자(ST1, ST2)는, 소오스, 채널 및 드레인 영역들로 사용되는, 서로 다른 도전형의 영역들(21, 22, 23)을 포함하는 반도체 패턴(20)을 구비하고, 상기 스위칭 라인(SWL)은 동일한 x 및 y 좌표를 갖는 복수개의 스위칭 소자들의 반도체 패턴들(20)을 수직하게 관통하도록 배치될 수 있다. 이 경우, 도 6에 도시된 것처럼, 상기 스위칭 라인(SWL)과 상기 스위칭 소자(ST1, ST2)의 반도체 패턴(20) 사이에는, 게이트 절연막으로 사용되는, 절연막(GI)이 개재될 수 있다. 다른 실시예에 따르면, 상기 스위칭 라인 및 상기 스위칭 소자의 반도체 패턴은, 바이폴라 트랜지스터 및 다이오드 등과 같은, 제어가능한 정류 기능을 제공하는 소자를 구성할 수 있다.
상기 스위칭 소자(ST1, ST2)의 반도체 패턴은 IV족 물질들, III-V족 물질들, 유기 반도체 물질들 및 탄소 나노 구조물들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 반도체 패턴은, 서로 다른 도전형의 불순물 영역들을 포함하는, 단결정, 다결정 및 비정질 구조의 실리콘 패턴일 수 있다. 상기 x 라인들(Lij) 및 상기 전역 라인들(GL)은 도전성 물질들 또는 반도체 물질들 중의 적어도 한가지로 형성될 수 있으며, 이들은 동일한 물질로 형성될 수 있다. 상기 x 라인들(Lij) 및 상기 전역 라인들(GL)의 둘레에는 이들을 전기적으로 절연시키면서 구조적으로 지지하는 절연막들이 배치될 수 있다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 7을 참조하면, 기판(도시하지 않음) 상에 제 1 막들(11, 12, 13, 14) 및 이들 사이에 개재되는 제 2 막들(도시하지 않음)을 차례로 형성한 후, 이들을 패터닝하여 도시된 것처럼 제 1 개구부들(O1)을 정의하는 박막 구조체(10)를 형성한다. 상기 박막 구조체(10)는, 상기 제 1 막들(11, 12, 13, 14)로 구성되는, x 방향에 평행한 장축들을 갖는 x 라인들(xL) 및 y 방향에 평행한 장축들을 갖는 y 라인들(yL)을 포함할 수 있다. 상기 y 라인들(yL) 각각은 상기 x 라인들(xL)의 일단 또는 양단에 배치되어 상기 x 라인들(xL)을 연결할 수 있다.
후속 플러그 형성을 위해, 상기 y 라인들(yL)의 일측 또는 양측에는 계단형 구조를 갖는 콘택 영역(CTR)이 배치될 수 있다. 상기 콘택 영역(CTR)의 계단형 구조는 상기 제 1 개구부들(O1)을 형성하기 위해 실시되는 패터닝 단계를 이용하여 형성될 수 있다. 변형된 실시예들에 따르면, 이러한 계단형 구조는 콘택 플러그들을 형성하기 전에, 다른 패터닝 단계 동안 형성될 수 있다.
도 8-9를 참조하면, 상기 박막 구조체(10)를 다시 패터닝하여, 상기 x 라인 들(xL)을 상기 y 라인들(yL)로부터 분리시키는 제 2 개구부들(O2)을 형성한다. 분리된 x 라인들(xL) 및 y 라인들(yL)은, 도 5를 참조하여 설명된, 국소 라인들 및 전역 라인들로 사용될 수 있다. 이어서, 서로 분리된 상기 x 라인들(xL)과 상기 y 라인들(yL)을 연결하는 스위칭 반도체 패턴들(ST1, ST2)을 형성한다.
상기 제 2 개구부들(O2)을 형성하기 전에, 상기 제 1 개구부들(O1)을 채우는 절연막들(도시하지 않음)을 더 형성할 수 있다. 본 발명의 실시예들에 따르면, 도 9에 도시된 것처럼, z 방향의 장축을 가지면서 상기 제 1 개구부들(O1) 내에 배치되는 적어도 하나의 수직 반도체 패턴(SP)을 형성할 수 있다. 상기 수직 반도체 패턴(SP)은 상기 스위칭 반도체 패턴들(ST)을 형성하는 단계를 이용하여 형성되거나, 상기 스위칭 반도체 패턴들(ST)을 형성하기 전 또는 후에 별도의 공정 단계들을 통해 형성될 수 있다. 상기 스위칭 반도체 패턴들(ST)을 형성하는 단계는 이후 도 7 내지 도 17을 참조하여 보다 상세하게 설명될 것이고, 상기 수직 반도체 패턴들(SP)과 관련된 본 발명의 기술적 특징들은 이후 도 19 및 21을 참조하여 보다 상세하게 설명될 것이다.
도 10을 참조하면, 상기 스위칭 반도체 패턴들(ST)의 전위들을 제어하기 위한 스위칭 라인들(SWL)을 형성한 후, 상기 스위칭 라인들(SWL)에 접속하는 상부 스위칭 라인들(920)을 형성한다.
본 발명의 일 실시예에 따르면, 상기 스위칭 라인들(SWL)을 형성하는 단계는 상기 스위칭 반도체 패턴들(ST)을 수직하게 관통하는 제 3 개구부들을 형성한 후, 상기 제 3 개구부 내에 스위칭 게이트 절연막(SGI) 및 스위칭 라인(SWL)을 차례로 형성하는 단계를 포함할 수 있다. 이 단계들 역시 이후 보다 상세하게 설명될 것이다.
이후, 도 5에 도시된 것처럼, 상기 y 라인들(yL)에 접속하는 플러그들(PLG) 및 상부 전역 라인들(901~904)이 더 형성될 수 있다. 일 실시예에 따르면, 상기 플러그들(PLG)은 상기 스위칭 라인들(SWL)을 형성하는 단계를 이용하여 형성될 수 있고, 상기 상부 전역 라인들(901~904)은 상기 상부 스위칭 라인들(920)을 형성하는 단계를 이용하여 형성될 수 있다.
변형된 실시예들에 따르면, 상기 상부 스위칭 라인들(920)은 상기 박막 구조체(10)를 형성하기 전에 형성될 수도 있다. 이 경우, 상기 상부 스위칭 라인들(920)은 상기 기판과 상기 박막 구조체(10) 사이에 개재될 수 있다.
다른 변형된 실시예에 따르면, 상기 수직 반도체 패턴들(SP)을 연결하는 적어도 하나의 상부 배선, 상기 수직 반도체 패턴(SP)에 대향하는 제어 전극 및 상기 제어 전극에 접속하는 상부 제어 라인이 더 형성될 수 있다. 상기 상부 배선은 x 또는 y 방향의 장축을 가질 수 있고, 메모리 셀들로의 전기적 연결을 제어하는 비트 라인 또는 소오스 라인으로 사용될 수 있다. 상기 제어 전극은 z 방향의 장축을 가지면서, 상기 수직 반도체 패턴(SP)과 대향되도록 형성될 수 있다. 이 경우, 상기 제어 전극은 상기 수직 반도체 패턴(SP)의 전위를 제어함으로써, 전류 경로의 선택적 형성을 가능하게 한다. 그 결과, 상기 제어 전극은 3차원 메모리 셀들에서의 의도되지 않은 전류 경로를 차단하는 것을 가능하게 한다. 상기 제어 전극 및 상기 상부 제어 라인과 관련된 본 발명의 기술적 특징들은 이후 도 22-43를 참조하 여 보다 상세하게 설명될 것이다. 이때, 상기 제어 전극은 상기 플러그들(PLG)을 형성하는 단계를 이용하여 형성될 수 있고, 상기 상부 배선 및 상기 상부 제어 라인은 상기 상부 전역 라인(901~904)을 형성하는 단계를 이용하여 형성될 수 있다.
도 11 내지 도 16은 본 발명의 일 실시예에 따른 스위칭 소자들의 제조 방법을 설명하기 위한 도면들이다. 도면들 각각에서, 좌측의 도면은 평면도이고, 우측의 도면은 좌측 도면의 점선 I-I'을 따라 보여지는 단면을 도시하는 단면도이다.
도 11을 참조하면, 기판(도시하지 않음) 상에 제 1 막들(11, 12, 13, 14) 및 이들 사이에 개재되는 제 2 막들(15, 16, 17, 18)을 차례로 그리고 교대로 형성한 후, 이들을 패터닝하여 소정의 다층 박막 구조체(10)를 형성한다. 상기 박막 구조체(10)는, 도 7을 참조하여 설명된 것처럼, 상기 x 라인들(xL) 및 y 라인들(yL)을 포함할 수 있으며, 상기 x 라인들(xL)은 상기 y 라인들(yL)에 연결될 수 있다.
이 실시예에 따르면, 상기 x 라인(xL) 및 y 라인(yL) 사이의 영역(c)에서, 상기 박막 구조체(10)를 수직하게 관통하는 제 3 개구부(O3)를 형성한다. 상기 제 3 개구부(O3)는 도시된 것처럼 상기 x 라인(xL)의 측벽으로부터 소정의 간격(이하, 제 1 간격, d1)만큼 이격되어 형성될 수 있다. 상기 제 3 개구부(O3)와 상기 x 라인(xL)의 양 측벽들 사이의 거리는 실질적으로 같을 수 있지만, 후술할 d1<d3<d2의 조건을 충족시키는 범위에서 다양하게 변형될 수 있다. 상기 제 3 개구부(O3)는 원형 또는 타원형으로 형성될 수 있으며, 이 경우 상기 제 1 간격(d1)은 상기 x 라인(xL)의 측벽과 이에 가장 인접하는 상기 제 3 개구부(O3)의 측벽 사이의 거리일 수 있다.
상기 제 3 개구부(O3)는 상기 기판의 상부면을 노출시키도록 형성될 수 있다. 하지만, 다른 실시예에 따르면, 상기 제 3 개구부(O3) 아래의 기판에는 소정의 절연막(예를 들면, 소자분리막)이 형성될 수 있다. 또한, 상기 상부 스위칭 라인(920)이 상기 박막 구조체(10)보다 먼저 형성되는 실시예의 경우, 상기 제 3 개구부(O3)는 상기 상부 스위칭 라인(920)의 상부면을 노출시킬 수 있다.
도 12를 참조하면, 상기 제 3 개구부(O3)를 통해 노출되는 상기 제 1 막들(11~14)의 측벽들을 리세스시키어, 상기 제 2 막들(15~18) 사이에 형성되는 언더컷 영역들(UC)을 형성한다. 이 단계는 상기 제 1 막들(11~14)의 식각을 최소화하면서 상기 제 2 막들(15~18)을 선택적으로 식각하는 등방성 식각의 단계를 포함할 수 있다. 또한, 이 단계는, 상기 언더컷 영역(UC)의 불필요한 확장을 방지하도록, 상기 제 1 막들(11~14) 만을 선택적으로 식각할 수 있는 식각 레서피를 사용하여 실시되는 것이 바람직하다. 이때, 식각 깊이는 상기 제 1 간격(d1)보다 더 큰 제 2 간격(d2)일 수 있다.
이어서, 상기 언더컷 영역들(UC)을 채우는 제 1 반도체막(22)을 형성한다. 상기 제 1 반도체막(22)은 상기 제 3 개구부(O3)를 완전히 또는 부분적으로 채울 수 있으며, 상기 제 1 막들(11~14)의 리세스된 측벽들에 직접 접촉하도록 형성된다. 상기 제 1 반도체막(22)은 상기 노출된 기판을 씨드층으로 사용하는 에피택시얼 공정을 통해 형성되는 단결정 실리콘막일 수 있다. 다른 실시예들에 따르면, 상기 제 1 반도체막(22)은 화학기상증착 기술을 통해 형성되는 단결정, 비정질 또는 다결정 실리콘막일 수 있다. 이에 더하여, 상기 제 1 반도체막(22)은 III-V족 화합 물 반도체들, 유기 반도체들 중의 하나 또는 탄소 나노 구조물일 수 있다.
도 13-14를 참조하면, 상기 제 1 반도체막(22)을 식각하여, 상기 언더컷 영역(UC) 내에 형성되는 제 1 반도체 패턴들(23)을 형성한다.
일 실시예에 따르면, 이 단계는, 도 13에 도시된 것처럼, 상기 제 2 막의 최상부층(18) 또는 별도의 마스크 패턴을 식각 마스크로 사용하여 상기 제 1 반도체막(22)을 이방성 식각함으로써 상기 제 3 개구부(O3) 내에서 상기 제 1 반도체막(22)을 제거하는 단계를 포함할 수 있다. 이 경우, 상기 제 1 반도체막(22)은 수직적으로 분리되어 상기 언더컷 영역들(UC) 각각을 채우는 상기 제 1 반도체 패턴들(23)을 형성한다. 이어서, 도 14에 도시된 것처럼, 상기 제 1 반도체 패턴들(23)을 등방적으로 식각하여, 그 측벽들을 상기 제 3 개구부(O3)로부터 리세스시킨다. 이때, 상기 제 1 반도체 패턴들(23)은 상기 제 1 간격(d1)보다 크고 상기 제 2 간격(d2)보다 작은 식각 깊이(d3)만큼 식각될 수 있다. 그 결과, 상기 제 1 반도체 패턴들(23)은, 수평적으로 분리되어, 상기 제 3 개구부(O3)의 양측에 국소적으로 형성된다.
도 15를 참조하면, 상기 언더컷 영역들(UC)을 채우는 제 2 반도체막(24)을 형성한다. 상기 제 2 반도체막(24)은 상기 제 1 반도체막(22)과 다른 도전형을 가질 수 있다. 상기 제 2 반도체막(22)은 상기 기판 또는 상기 제 1 반도체 패턴들(23)을 씨드층으로 사용하여 형성될 수 있지만, 화학기상증착 기술 등과 같은 방법을 통해 형성될 수도 있다. 상기 제 2 반도체막(24)은 상기 제 1 반도체막(22)과 같은 종류 또는 다른 종류의 반도체 물질일 수 있다.
도 16을 참조하면, 상기 제 2 막의 최상부층(18) 또는 별도의 마스크 패턴을 식각 마스크로 사용하여 상기 제 2 반도체막(24)을 이방성 식각함으로써 상기 제 3 개구부(O3) 내에서 상기 제 2 반도체막(24)을 제거할 수 있다. 이 경우, 상기 제 2 반도체막(24)은 수직적으로 분리되어 상기 언더컷 영역들(UC) 각각을 채우는 제 2 반도체 패턴들(25)을 형성한다. 이러한 수직적 분리를 위해, 상기 제 2 반도체막(24)을 등방적 또는 이방적으로 식각하는 단계가 더 실시될 수 있다.
이어서, 상기 제 2 반도체 패턴들(25)의 측벽을 덮는 스위칭 게이트 절연막(GI) 및 상기 제 3 개구부(O3)에서 상기 제 2 반도체 패턴들(25)을 수직하게 관통하는 스위칭 라인들(SWL)을 형성한다. 상기 스위칭 게이트 절연막(GI)은 열산화 공정 또는 화학기상증착 공정을 통해 형성될 수 있으며, 상기 제 3 개구부(O3)의 내벽을 콘포말한 두께로 덮을 수 있다. 상기 스위칭 라인들(SWL)은 상기 스위칭 게이트 절연막(GI)이 형성된 상기 제 3 개구부(O3)를 채우도록 형성되어, 상기 제 2 반도체 패턴들(25)에 대향하는 게이트 전극으로 사용될 수 있다.
한편, 상기 제 1 및 제 2 반도체 패턴들(23, 25)이 서로 다른 도전형을 갖기 때문에, 이들은, 각각, 모오스 트랜지스터의 소오스/드레인 전극들 및 채널 영역으로 사용될 수 있다. 즉, 상기 스위칭 라인(SWL)에 인가되는 전압에 의해 상기 제 2 반도체 패턴(25)이 반전될 경우, 상기 x 라인(xL)은 상기 y 라인(yL)에 전기적으로 연결될 수 있다.
본 발명의 변형된 일 실시예에 따르면, 도 17에 도시된 것처럼, 상기 제 3 개구부(O3)는 상기 x 라인(xL)의 중앙으로부터 오프셋되어 형성될 수 있다. 이 경 우, 상기 제 1 내지 제 3 간격들(d3) 사이의 관계 또는 상기 제 3 개구부(O3)의 크기는 상술한 d1<d3<d2의 조건을 충족시키는 범위에서 선택될 수 있다. 이에 더하여, 상기 제 1 반도체막(22)을 용이하게 형성할 수 있도록, 상기 제 3 개구부(O3)는 증가된 면적으로 형성될 수 있다. 예를 들면, 상기 제 3 개구부(O3)는 상기 x 라인(xL)의 폭보다 넓은 폭을 가지면서 복수의 x 라인들(xL)을 가로지르는 라인-형태로 형성될 수 있다. 이 경우, 상기 x 라인들(xL) 사이에서 상기 제 1 및 제 2 반도체막들(22, 24)을 제거하는 단계가 더 실시될 수 있다. 또다른 변형된 실시예에 따르면, 상기 x라인(Lij)의 폭을 최소화하면서 상기 스위칭 라인들(SWL) 사이의 이격 마아진(spacing margin)을 확보하기 위해, 상기 스위칭 라인들(SWL)은 지그재그하게 배치될 수 있다. 예를 들면, 상기 스위칭 라인들(SWL)은 W자의 꼭지점들에 해당하는 위치에 형성될 수 있다.
한편, 상술한 언더컷 영역들(UC)을 이용한 패턴 형성 방법은 상기 스위칭 소자를 모오스 트랜지스터가 아니라 바이폴라 트랜지스터, 다이오드 등과 같은 제어가능한 정류 기능을 제공하는 소자를 형성하기 위해 사용될 수 있다.
도 18-19는 본 발명의 일 실시예에 따른 메모리 반도체 장치를 도시하는 회로도 및 사시도이다. 설명의 간결함을 위해, 도 1-10을 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략된다.
도 18-19를 참조하면, 이 실시예에 따른 반도체 장치는, 복수의 국소 라인들(Lij)로 구성되는 국소 라인 구조체, 상기 국소 라인 구조체의 양측에 배치되는 전역 라인 구조체들 및 상기 국소 라인 구조체와 상기 전역 라인 구조체들 사이에 배치되는 스위칭 구조체들(900)을 포함할 수 있다. 상기 국소 라인 구조체, 상기 전역 라인 구조체 및 상기 스위칭 구조체들(900)은, 각각, 도 1-10을 참조하여 설명된, 국소 라인 구조체, 제 1 및 제 2 전역 구조체들, 그리고 제 1 및 제 2 스위칭 소자들(ST1, ST2)에 대응된다. 이때, 상기 전역 라인 구조체는 전역 상부 선택 라인들(GUSL), 전역 하부 선택 라인(GLSL) 및 이들 사이에 개재되는 전역 워드라인들(GWL)을 포함할 수 있다. 상기 전역 하부 선택 라인들(GLSL)은 최하부 전역 라인들(GL11, GL21)로 구성되고, 상기 전역 상부 선택 라인들(GUSL)은 최상부 전역 라인들(GL14, GL24)로 구성되고, 상기 전역 워드라인들(GWL)은 이들 사이의 전역 라인들(G12, G13, G22, G23)로 구성될 수 있다.
상기 국소 라인들(Lij) 사이에는, 도시된 것처럼, z 방향의 장축을 갖는 수직 반도체 패턴들(SP)이 배치되고, 상기 수직 반도체 패턴들(SP) 상에는, 상기 국소 라인들(Lij)을 가로지르는 비트라인들(BL)이 형성된다. 상기 비트라인들(BL)은 비트라인 플러그들(미도시)을 통해 상기 수직 반도체 패턴들(SP)에 연결될 수 있다.
상기 수직 반도체 패턴(SP)과 상기 x 라인(Lij) 사이에는 정보저장체가 개재될 수 있다. 상기 정보저장체는 전하저장막, 상변화막, 자기저항요소을 포함할 수 있으며, 이들과 관련된 공지된 문헌들에 개시된 기술적 특징들은 본 발명에 포함될 수 있다. 상기 정보저장체로 전하저장막을 사용하는 경우, 그러한 반도체 장치는 3차원 낸드형 플래시 메모리 장치로 사용될 수 있다. 그럼에도 불구하고, 본 발명의 기술적 사상이 이러한 플래시 메모리의 경우로 한정되지는 않는다.
상기 수직 반도체 패턴들(SP)의 아래에는, 이들을 연결하는 공통 소오스 라인(CSL)이 배치될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 기판 내에 형성되는 불순물 영역일 수 있다. 상기 수직 반도체 패턴(SP)은 상기 공통 소오스 라인(CSL)과는 다른 도전형을 갖는 적어도 하나의 영역을 포함할 수 있다.
상기 수직 반도체 패턴들(SP)의 전기적 상태는 이들에 인접하는 상기 x 라인들(Lij)에 의해 제어될 수 있다. 이에 따라, 상기 비트라인(BL), 상기 반도체 패턴(SP) 및 상기 공통 소오스 영역(CSL)을 경유하는 전류 경로(이하, 수직 경로)는 상기 x 라인들(Lij)에 인가되는 전압들에 의해 제어될 수 있다.
한편, 하나의 비트라인(BL)에는 복수개의 수직 반도체 패턴들(SP)이 연결되기 때문에, 하나의 비트라인(BL)을 선택하면, 동일한 x 좌표 및 다른 y 좌표를 갖는 복수의 수직 반도체 패턴들(SP)이 선택된다. 이때, 최상부의 국소 라인들 중의 하나를 선택하면, 상기 비트라인(BL)에 의해 연결되는 수직 반도체 패턴들 중의 하나가 일의적으로(uniquely) 선택될 수 있다. 즉, 하나의 비트라인(BL)과 하나의 최상부 국소 라인(L4j)의 선택에 의해, 하나의 반도체 패턴(SP)을 경유하는 하나의 수직 경로가 특정될 수 있다. 유사하게, 하나의 수직 반도체 패턴(SP)과 상기 공통 소오스 라인(CSL) 사이의 전기적 연결은 최하부의 국소 라인(L1j)에 의해 제어될 수 있다.
하지만, 메모리 셀들이 3차원적으로 배열되는 경우, 이러한 수직 경로의 선택은 상기 비트라인(BL)과 상기 공통 소오스 라인(CSL) 사이를 연결하는 복수의 셀 스트링들(STR) 중의 하나를 선택하는 과정에 해당한다. 즉, 선택된 셀 스트링에서 하나의 메모리 셀을 선택하기 위해서는, 메모리 셀의 z 좌표를 선택하는 과정(이하, 셀 선택 단계)이 추가적으로 필요하다. 상기 셀 선택 단계는 상기 x 라인들(Lij)에 인가되는 전압들을 제어함으로써 달성될 수 있다. 셀 스트링이 수직하다는 점을 제외하면, 이러한 셀 선택 단계는 잘 알려진 낸드 플래시 메모리에서의 동작 방법 또는 그것의 변형을 통해 달성될 수 있다.
한편, 상기 수직 경로 선택의 단계 및 상기 셀 선택의 단계는 메모리 셀의 종류 및 셀 어레이 구조에 따라 다양하게 변형될 수 있다. 아래에서는 이러한 변형들에 대해 보다 구체적으로 하지만 예시적으로 설명할 것이다.
도 20-21는 본 발명의 다른 실시예에 따른 메모리 반도체 장치를 도시하는 회로도 및 사시도이다.
이 실시예에 따르면, 상기 수직 반도체 패턴들(SP)은 노드 스트링을 구성하면서 서로 이격된 복수의 연결 노드들(CI) 각각의 상부에 형성된다. 상기 비트라인들(BL)은 상기 x 라인들(Lij)을 가로지르면서 상기 연결 노드들(CI)을 연결할 수 있다. 이러한 실시예는 도 18-19를 참조하여 설명된 실시예에 비해, 면적당 비트 수에서의 증가 효과를 제공할 수 있으며, 이에 대해서는 이후 도 46-53을 참조하여 보다 상세하게 설명될 것이다. 한편, 상기 비트라인들(BL) 및 소오스 라인들(SL)의 배치 및 방향 등은 다양하게 변형될 수 있으며, 이러한 변형은 아래에서 설명될 본 발명의 실시예들 각각 또는 이들의 조합을 통해 구현될 수 있다.
[전류 경로의 선택적 형성 I: 기생 경로의 차단]
도 22-23은 기생 경로 차단을 위한 본 발명의 일 실시예를 설명하기 위한 회 로도 및 사시도이다. 도 24, 26, 28, 30, 32, 34, 36 그리고 도 25, 27, 29, 31, 33, 35, 37은 본 발명의 변형된 실시예들을 설명하기 위한 회로도들 및 사시도들이다. 변형된 실시예들에 대한 설명에서는, 그에 앞서 설명되는 실시예들에서와 중복되는 기술적 특징들은 설명의 간결함을 위해 생략될 수 있다.
도 22-23을 참조하면, 기판(100) 상에 복수의 워드라인 구조체들이 배치된다. 상기 워드라인 구조체들 각각은 차례로 적층된 복수의 워드라인들(WL)을 포함할 수 있으며, 소정의 스위칭 블록(SWB)을 통해 전역 워드라인들(GWL)에 연결된다. 일 실시예에 따르면, 상기 워드라인들(WL), 스위칭 블록(SWB) 및 전역 라인들(GWL)은, 도 1 내지 도 21을 참조하여 설명된 실시예들 중의 하나에서 설명된, x 라인들(Lij), 스위칭 소자들(ST) 및 전역 라인들(GL)일 수 있다.
하나의 워드라인 구조체를 구성하는 워드라인들(WL) 사이에는, 이들을 전기적으로 수직적으로 분리시키는 층간절연막들이 배치될 수 있고, 상기 층간절연막과 상기 워드라인(WL) 사이에는 정보 저장 요소(information storing element)(ISE)가 개재될 수 있다. 본 발명의 실시예들에 따르면, 상기 정보저장 요소(ISE)는 상변화물질(phase change material)와 같은 가변저항성 요소들, 자기터널접합(magnetic tunnel junction)과 같은 자기저항성 요소들(magneto-resistive element) 및 실리콘 질화막과 같은 전하저장막(charge storage layer)들 중의 하나일 수 있다. 일 실시예에 따르면, 하나의 워드라인(WL)에 의해 선택되는 복수의 정보 저장 요소들(ISE)은 수평적으로 전기적으로 분리될 수 있다. 하지만, 정보 저장 요소들(ISE) 사이의 전기적 분리가 불필요한 경우, 상기 정보 저장 요소들(ISE)은 연속적으로 연결될 수 있다. 예를 들면, 상변화 메모리 장치들 중의 일부의 경우, 분리되지 않은 상변화막이 정보의 국소적 저장을 위해 사용될 수 있다.
상기 워드라인 구조체들 사이에는, 상기 정보저장요소(ISE)에 전기적으로 연결되는 반도체 패턴들(SP)이 배치된다. 상기 반도체 패턴들(SP) 각각은 상기 기판(100)의 상부면에 수직한 장축을 가지면서, 공간적으로, 서로 분리되어 형성될 수 있다. 또한, 상기 반도체 패턴들(SP) 각각은 직접적으로 또는 추가적인 도전성 물질을 통해 간접적으로 상기 정보저장요소(ISE)에 연결될 수 있으며, 복수의 정보저장요소들(ISE)에 병렬로 연결될 수 있다. 이때, 상기 반도체 패턴(SP)과 상기 워드라인들(WL)은 이격되어 형성되며, 이를 위해, 상기 워드라인(WL)의 폭은 수평적으로 인접하는 반도체 패턴들(SP) 사이의 간격보다 좁고, 상기 워드라인(WL)과 상기 반도체 패턴(SP) 사이에는 절연성 패턴(61)이 개재될 수 있다.
상기 워드라인 구조체들을 형성하는 단계는 이를 구성하는 박막들(예를 들면, 상기 층간절연막들, 상기 정보저장요소를 위한 박막들 및 상기 워드라인들을 위한 박막들)을 차례로 형성한 후, 이들을 패터닝하여 상기 반도체 패턴들(SP)이 형성될 수 있는 공간을 형성하는 단계를 포함한다. 또한, 상기 워드라인(WL)과 상기 반도체 패턴(SP) 사이의 절연을 위해, 이러한 패터닝 단계 이후, 상기 워드라인들의 측벽을 선택적으로 리세스시키는 수평 식각 단계(lateral etching step) 또는 상기 리세스된 영역들을 절연성 물질로 채우는 수평 매립 단계가 더 실시될 수 있다. 상기 절연성 패턴(61)은 상기 수평 매립 단계의 결과물일 수 있다. 물질 종류에서의 차이에도 불구하고, 이러한 단계들은 도 11-16을 참조하여 설명된 제조 방 법을 이용하거나 변형하여 실시될 수 있다.
또다른 변형된 실시예에 따르면, 상기 정보저장요소들(ISE) 사이의 전기적 분리를 위한 단계가 더 실시될 수 있다. 예를 들면, 상기 정보저장요소를 위한 박막들을 형성하는 단계들 각각은 상기 워드라인들을 가로지르는 방향으로 이들을 패터닝하는 단계를 포함할 수 있다. 또는, 상기 워드라인 구조체들 사이에 상기 기판 상부면에 수직한 장축을 갖는 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 정보저장요소를 위한 박막들의 측벽을 선택적으로 식각하는 단계를 포함할 수 있다. 이때, 상기 반도체 패턴들(SP)이 상기 식각 마스크로 사용될 수 있다.
상기 반도체 패턴(SP)은 도 23에 도시된 것처럼, 그 상부 또는 하부가 닫힌 U자 형태이거나, 도 25에 도시된 것처럼 갭 영역을 정의하는 원통형일 수 있다. 하지만, 후술할 모오스 커패시터를 유효하게 구성할 수 있다면, 그 모양은 제조 공정에 따라 다양하게 변형될 수 있다. 이러한 변형들은 당업자에 의해 용이하게 달성될 수 있다는 점에서, 이에 대한 구체적인 설명은 생략한다.
상기 워드라인 구조체의 상부 또는 하부에는, 상기 반도체 패턴들(SP)을 연결하면서 상기 워드라인들(WL)을 가로지르는, 복수의 상부 제어 라인들(UCL1, UCL2)이 배치될 수 있다. 상기 상부 제어 라인(UCL)에는, 상기 반도체 패턴들(SP)의 갭 영역들 내에 각각 삽입되는 복수의 제어 전극들(CE)이 접속할 수 있으며, 상기 제어 전극(CE)과 상기 반도체 패턴(SP) 사이에는, 제어 게이트 절연막(CGI)이 개재될 수 있다. 이에 따라, 상기 제어 전극(CE) 및 상기 반도체 패턴(SP)은 모오 스 커패시터를 구성할 수 있으며, 상기 반도체 패턴(SP)의 전위는 상기 제어 전극(CE)에 인가되는 전압에 의해 제어될 수 있다.
이러한 모오스 커패시터의 구현을 위해, 상기 반도체 패턴(SP)은 IV족 물질들, III-V족 물질들, 유기 반도체 물질들 및 탄소 나노 구조물들 중의 적어도 한가지일 수 있으며, 단결정, 다결정 또는 비정질의 결정 구조를 가질 수 있다. 예를 들면, 상기 반도체 패턴(SP)은 에피택시얼 기술을 통해 상기 기판(100)으로부터 성장된 단결정 구조의 실리콘일 수 있지만, 다른 실시예들에 따르면, 화학기상증착을 통해 형성되는 다결정 또는 비정질 실리콘일 수도 있다. 상기 상부 제어라인(UCL)과 상기 반도체 패턴(SP) 사이의 전기적 분리를 위해, 이들 사이에는 상부 절연막 패턴(62)이 개재될 수 있다.
상기 반도체 패턴(SP)의 일단은 상기 워드라인들(WL)을 가로지르는 적어도 하나의 비트라인(BL)에 접속될 수 있다. 상기 비트라인(BL)과 상기 반도체 패턴(SP) 사이에는, 정류 기능을 제공하는 소자가 형성될 수 있다. 예를 들면, 상기 반도체 패턴(SP)은 서로 다른 도전형을 가지면서 다이오드를 구성하는 불순물 영역들을 포함할 수 있다.
이 실시예에 따르면, 상기 비트라인(BL)은 상기 반도체 패턴(SP)의 아래에 배치되어, 상기 워드라인들(WL)을 가로지르는 방향으로 형성될 수 있다. 상기 비트라인들(BL) 각각은 독립적인 제어가능하도록 전기적으로 분리될 수 있다. 예를 들면, 상기 비트라인들(BL)은 기판(100)과 다른 도전형을 갖는 불순물 영역들일 수 있으며, 더 나은 전기적 분리를 위해, 이들 사이에는 소자분리막(ISO)이 개재될 수 있다. 다른 실시예에 따르면, 상기 비트라인(BL)은 텅스텐, 탄탈륨 질화막, 실리사이드들 등과 같은 낮은 비저항의 금속성 물질들을 포함할 수 있다.
한편, 하나의 정보 저장 요소(ISE)는 하나의 워드라인(WL)과 그것의 양측에 배치되는 두개의 반도체 패턴들(SP)에 접속할 수 있다. 이때, 상기 반도체 패턴들(SP) 각각은 공간적으로 분리되기 때문에, 이들 각각은 하나의 정보 저장 요소(ISE)를 통해 상기 워드라인(WL)으로 연결되는 두개의 전류 경로를 구성할 수 있다. 그 결과, 하나의 정보 저장 요소(ISE)는 적어도 두개의 비트들을 저장할 수 있다. 구체적으로, 상기 정보 저장 요소(ISE)가 그 물리적 특성의 국소적 변화를 이용하는 메커니즘을 통해 정보를 저장할 경우, 상기 반도체 패턴들(SP) 각각은 상기 정보 저장 요소(ISE)의 국소적 변화를 유발시키기 위한 전극으로 사용될 수 있기 때문에, 상술한 멀티 비트 셀의 구현이 가능하다.
예를 들면, 상기 정보 저장 요소(ISE)가 상변화막일 경우, 상기 반도체 패턴(SP) 또는 이들 사이에 개재되는 상기 추가적인 도전성 물질은 이에 인접하는 상변화막을 국소적으로 가열하기 위한 히터 전극으로 사용될 수 있다. 특히, 이러한 실시예에 따르면, 상변화 메모리 기술에서의 주요한 과제인, 상기 상변화막과 상기 히터 전극 사이의 접촉 면적은 상변화막의 증착 두께에 의존적이기 때문에, 감소된 소모 전력 특성을 갖는 상변화 메모리의 구현이 용이하다. 이에 더하여, 본 발명의 실시예들에 따르면, 각각의 상변화막들은 상기 워드라인들(WL), 이들 사이의 상기 층간절연막들, 상기 절연성 패턴(61) 또는 상기 추가적인 도전성 물질에 의해 완전히 또는 부분적으로 둘러싸일 수 있기 때문에, 상변화막의 조성 변화와 관련된 기 술적 문제들은 감소될 수 있다.
한편, 본 발명의 일 실시예들에 따르면, 셀 어레이의 구조 또는 상기 정보 저장 요소(ISE)의 동작 원리에 따라, 상기 정보 저장 요소(ISE)는 멀티 비트 셀이 아니라 단일 비트 셀을 구현하는데 이용될 수 있다. 이러한 실시예들은 이후 다시 설명될 것이다.
도 24-25를 참조하면, 이 실시예에 따르면, 상기 비트라인(BL)은 상기 워드라인 구조체의 상부에 배치되어, 상기 워드라인들(WL)을 가로지르는 방향을 따라 상기 반도체 패턴들(SP)의 일단들을 연결한다. 상기 비트라인(BL)은 실리콘 또는 금속성 물질들 중의 적어도 하나일 수 있다. 이처럼, 상기 비트라인(BL)이 상기 워드라인 구조체의 상부에 형성될 경우, 앞선 실시예에 비해 상기 비트라인(BL)과 관련된 온도 조건에서의 제약이 완화될 수 있기 때문에, 이 실시예에서 상기 비트라인(BL)은 낮은 비저항의 금속성 물질을 포함할 수 있다. 또한, 이 실시예에 따르면, 상기 반도체 패턴들(SP)은 상기 비트라인(BL)을 관통하도록 형성될 수 있으며, 상기 반도체 패턴들(SP)과 상기 기판(100) 사이에는, 식각 정지막 등으로 기능할 수 있는 추가적인 박막들(도시하지 않음)이 더 형성될 수 있다.
도 26-27을 참조하면, 이 실시예에 따르면, 상기 비트라인(BL)은 상기 반도체 패턴들(SP)의 아래에서 상기 워드라인들(WL)에 평행한 방향으로 형성될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 구조체를 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있으며, 이 경우 이들은 상기 워드라인들(WL) 사이의 기판(100) 내에 자기정렬될 수 있다. 또한, 상기 비트라인들(BL) 사이의 전기적 분 리를 위해, 상기 워드라인들(WL)의 아래에는 소자분리막(ISO)이 배치될 수 있다.
도 28-29을 참조하면, 상기 비트라인(BL)은 상기 워드라인 구조체의 상부에 배치되어, 상기 워드라인들(WL)에 평행한 방향을 따라 상기 반도체 패턴들(SP)의 일단들을 연결한다. 상기 비트라인(BL)을 형성하는 단계는 상기 반도체 패턴(SP)의 상부 영역을 선택적으로 리세스하여 상기 제어 전극(CE)과 그 측면의 층간절연막 사이에 갭 영역을 형성한 후, 이를 채우는 도전막을 형성하는 단계를 포함할 수 있다. 이때, 상기 비트라인(BL)과 상기 제어 전극(CE) 사이에는, 이들 사이의 절연 특성의 개선을 위한 절연막이 더 형성될 수 있다.
도 30-31 및 도 32-33은 각각 도 26-27 및 도 28-29을 참조하여 설명된 실시예들의 변형예들에 관한 것이다. 이 실시예에 따르면, 상기 상부 제어 라인들(UCL) 각각은, 하나의 워드라인 양측에 배치되는 반도체 패턴들(SP) 중에서, 서로 다른 정보 저장 요소들(ISE)에 접속하는 반도체 패턴들을 연결하도록 배치된다. 이를 위해, 도시된 것처럼, 상기 상부 제어 라인들(UCL)은 상기 워드라인(WL)을 경사지게 가로지르도록 배치될 수 있다.
앞선 실시예들에 따르면, 하나의 상부 제어 라인(UCL)은 하나의 정보저장요소(ISE) 또는 하나의 메모리 셀 양측에 배치된 두개의 반도체 패턴들(SP)에 전기적으로 연결되기 때문에, 하나의 상부 제어 라인(UCL)을 선택하면, 하나의 메모리 셀 양측의 반도체 패턴들(SP)이 동시에 선택된다. 하지만, 이 실시예들에 따르면, 하나의 상부 제어 라인(UCL)을 선택하는 경우, 하나의 메모리 셀의 양측에 배치되는 두개의 반도체 패턴들(SP) 중에서 하나가 일의적(uniquely)으로 선택될 수 있다. 이러한 일의적 선택은 하나의 정보저장요소(ISE)와 그 양측의 반도체 패턴들(SP)에 의해 제공되는 두개의 전류 경로들 중의 하나를 독립적으로 선택하는데 이용될 수 있고, 이를 이용하면 도 41를 참조하여 후술할 것처럼 멀티 비트 셀의 구현이 가능하다.
도 34-35를 참조하면, 이 실시예에 따르면, 상기 비트라인들(BL) 각각은 상기 워드라인(WL)에 평행한 장축을 가지면서 상기 워드라인 구조체들 각각의 상부에 배치될 수 있다. 이에 따라, 하나의 워드라인 구조체 양측에 배치되는 반도체 패턴들(SP)은 하나의 비트라인(BL)에 공통으로 연결될 수 있다. 이때, 도시된 것처럼, 상기 상부 제어 라인들(UCL)은 앞선 실시예와 마찬가지로 상기 워드라인(WL)을 경사지게 가로지르도록 배치될 수 있다. 하지만, 이 실시예의 변형예에 따르면, 상기 상부 제어 라인(UCL)은 도 28-29에서의 실시예에서처럼 하나의 정보저장요소(ISE) 또는 하나의 메모리 셀 양측에 배치된 두개의 반도체 패턴들(SP)을 연결하도록 배치될 수 있다.
일 실시예에 따르면, 상기 비트라인(BL)은 상기 워드라인 구조체를 형성하는 단계 동안에 형성될 수 있다. 이 경우, 상기 비트라인(BL)은 상기 워드라인(WL)과 다른 물질로 형성됨으로써, 상기 워드라인(WL) 형성을 위한 수평 식각 단계(lateral etching step) 동안 리세스되지 않을 수 있다.
도 36-37를 참조하면, 비트라인(BL)이 1차원적으로 배열된 반도체 패턴들(SP)을 연결하는 앞선 실시예들에서와 달리, 이 실시예에 따르면, 2차원적으로 배열된 반도체 패턴들(SP)이 하나의 비트라인(BL)에 공통으로 연결될 수 있다. 예 를 들면, 상기 비트라인(BL)은 도시된 것처럼 상기 워드라인 구조체 아래에 판 모양으로 형성될 수 있다.
도시하지는 않았지만, 다른 실시예들에 따르면, 상기 비트라인(BL)은 상기 제어 전극들(CE)이 배치될 수 있는 개구부들을 가지면서 상기 워드라인 구조체의 상부에 형성될 수 있다. 또는, 상기 비트라인(BL)은 그 높이에 있어서 상기 워드라인들(WL) 사이에(즉, 상기 워드라인 구조체의 중간에) 배치될 수 있다. 이 경우, 상기 비트라인(BL)과 메모리 셀들 사이의 거리 차이 때문에 유발될 수 있는 기술적 어려움들은 완화될 수 있다.
도 38은 통상적인 교차점 셀 어레이(cross-point cell array)의 구조에서의 의도되지 않은 전류 경로들을 설명하기 위한 도면이고, 도 39-41은 본 발명의 실시예들에 따른 3차원 반도체 장치의 의도되지 않은 전류 경로의 차단 방법을 설명하기 위한 도면들이다. 도면들에서, 회색의 사각형은 오프 상태에 있는 메모리 셀을 나타내고, 흰색의 사각형은 온 상태에 있는 메모리 셀을 나타낸다.
도 38을 참조하면, 선택된 메모리 셀(예를 들면, M23)에 정보를 쓰거나 읽는 단계는 이에 접속하는 비트라인(BL2) 및 워드라인(WL3)을 선택하는 단계를 포함한다. 이 경우, 정상적인 전류 경로는 WL3-(M23)-BL2로서, 선택된 셀(M23)에 저장된 정보에 따라 이 경로를 흐르는 전류의 양이 달라질 수 있으며, 이러한 전류의 양은 센싱 회로에서 정보를 판독하는데 이용될 수 있다.
하지만, 교차점 셀 어레이 구조에서는, 점선으로 도시된 경로들과 같이, 상기 선택된 라인들(BL2, WL3)에 연결된 온 상태에 있는 복수의 셀들 때문에, 상기 선택된 라인들(BL2, WL3) 사이를 연결하는, 의도되지 않은 경로들이 생성될 수 있다. 예를 들면, WL3-M13-BL1-M11-WL1-M21-BL2의 경로 또는 WL3-M13-BL1-M14-WL4-M24-BL2의 경로 등. 이러한 의도지지 않은 경로들은 선택된 메모리 셀에 저장된 정보를 판독할 수 없도록 만들고, 선택된 메모리 셀에 저장된 정보의 선택적 변경을 방해한다. 이에 따라, 통상적인 교차점 셀 어레이에 기반한 메모리 장치의 메모리 셀들 각각은, 이러한 의도되지 않은 전류 경로를 차단하기 위한 선택 소자로서, 트랜지스터 또는 다이오드를 구비한다. 그럼에도 불구하고, 반도체 재료의 결정 구조, 형성 방법 및 온도 제약 등과 같은 기술적 어려움 때문에, 3차원 메모리 반도체에서는 상기 선택 소자를 각각의 메모리 셀들 마다 형성하기 어렵다. 3차원 메모리 반도체의 상용화하기 위해서는, 이러한 기술적 어려움의 해결이 요구된다.
이러한 기술적 어려움은 본 발명의 실시예들을 통해 해결될 수 있다. 도 39는 도 24-25를 참조하여 설명된 실시예에서의 의도되지 않은 전류 경로 차단 방법을 설명하기 위한 도면이다. 도 39에서, 메모리 셀(M24)가 오프 상태에 있는 선택된 메모리 셀이고, 이에 연결된 반도체 패턴(SP22)은 도전 상태(conductive or on state)에 있다고 하자. 상기 반도체 패턴(SP22)의 도전 상태는 도시된 것처럼 해당 상부 제어 라인(UCL2)에 문턱 전압 이상의 전압을 인가함으로써 달성될 수 있다. 이 경우, 정상적인 전류 경로는 BL2-(SP22:conductive)-(M24)-L41이고, 이 경로를 흐르는 전류의 양은 선택된 메모리 셀(M24)의 상태에 의존한다.
한편, 선택되지 않은 셀들(M12, M13, M14, M23 및 M22)이 온 상태에 있다고 가정하면, BL2-(SP22:conductive)-M23-L31-M13-(SP11/SP21)-M14-L41의 경로 및 BL2-(SP22:conductive)-M22-L21-M12-(SP11/SP21)-M14-L41의 경로가 의도되지 않은 경로로서 고려될 수 있지만, 이러한 기생 경로들이 완성되기 위해서는, 반도체 패턴들(SP11 및 SP21)이 도전 상태(즉, 반전된 상태)에 있어야 한다. 즉, 도시된 것처럼, 선택되지 않은 상부 제어 라인(UCL1)에 문턱 전압 이하의 전압(예를 들면, 접지 전압)을 인가할 경우, 상기 반도체 패턴들(SP11 및 SP21)이 부도체 또는 오프 상태에 있기 때문에, 기생 경로의 완성을 위한 조건을 충족되지 않는다. 즉, 선택된 비트라인(BL2)와 선택된 워드라인(L41)은 이러한 경로들을 통해서는 전기적으로 연결되지 않는다. 이에 따라, 이 실시예에 따른 3차원 메모리 장치에서는, 기생 경로를 생성함이 없이, 목적 메모리 셀로의 선택적 접근(selective access to target memory cell)이 가능하다.
한편, 이 실시예에 따르면, 하나의 워드라인 구조체의 양측에 배치되는 한 쌍의 반도체 패턴들(예를 들면, SP12 및 SP22)는 동일한 비트라인(BL2)에 접속하고, 동일한 상부 제어 라인(UCL2)에 의해 제어된다. 이에 따라, 이들 한 쌍의 반도체 패턴들(SP12 및 SP22)는 비록 공간적으로는 분리되지만, 실질적으로, 등전위 상태에 있게 된다. 그 결과, 상술한 전류 경로의 분리에 기초한 멀티 비트 셀의 구현은 이 실시예에서는 어려울 수 있다. 그럼에도 불구하고, 상술한 전류 경로의 분리에 기초하지 않은, 다양한 멀티 비트 셀을 구현하는 방법이 존재한다는 점에서, 이 실시예와 멀티 비트 셀의 구현이 양립 불가능하지 않음은 자명하다. 예를 들면, 상기 메모리 셀들이 박막들의 두께, 반도체 패턴들과의 접촉 면적, 워드라인과 반도체 패턴들 사이의 간격 등에서 비대칭성을 가질 경우, 이러한 비대칭성은 상술한 실시예에서도 멀티 비트 셀을 구현하기 위한 방법으로 이용될 수 있다.
한편, 도 22-23 및 도 36-37를 참조하여 설명된 실시예에서도, 상술한 방법은 기생 경로를 차단하기 위해 사용될 수 있다.
도 40은 도 28-29를 참조하여 설명된 실시예에서의 의도되지 않은 전류 경로 차단 방법을 설명하기 위한 도면이다. 도 40에서, 메모리 셀(Msel)가 오프 상태에 있는 선택된 메모리 셀이고, 이에 연결된 반도체 패턴(SP22)은 도전 상태(conductive state)에 있다고 하자. 이 경우, 정상적인 전류 경로는 앞 실시예와 마찬가지로 BL2-(SP22:conductive)-(M24)-L41이다. 이 경우, 선택되지 않은 셀들(Ma, Mb, Mc, Mg 및 Mh)이 온 상태에 있는 경우에 조차, 앞 실시예에서 설명한 것처럼 반도체 패턴(SP21)이 오프 상태에 있기 때문에, BL2-(SP22:conductive)-Ma-L31-Mb-(SP21)-Mc-L41의 경로 및 BL2-(SP22:conductive)-Mg-L22-Mh-(SP21)-Mc-L41의 경로는 완성되지 않는다.
하지만, 또다른 선택되지 않은 셀들(Md 및 Me)가 온 상태에 있는 경우, 반도체 패턴(SP12)가 도전 상태에 있기 때문에, BL2-SP22-Md-Me-(SP12)-Mf-L41의 경로와 같은 비정상적인 경로가 완성될 수 있다. 그 결과, 앞 실시예에서처럼, 적어도, 전류 경로의 분리에 기초한 멀티 비트 셀의 구현은 이 실시예에서 어려울 수 있다. 그럼에도 불구하고, Mf 및 Msel의 온 전류 특성 등에서의 조절 등과 같은 변형된 방법들을 적용할 경우, 이 실시예와 멀티 비트 셀의 구현이 양립 불가능하지 않음은 자명하다. 또한, 앞선 실시예와 같이, 하나의 정보저장요소에 하나의 비트가 저장 되는 경우(즉, Mf 및 Msel가 동일한 정보를 저장하는 경우), 이 실시예는 3차원 메모리 소자의 기생 경로를 유효하게 차단할 수 있음은 자명하다.
도 41은 도 30-31를 참조하여 설명된 실시예에서의 의도되지 않은 전류 경로 차단 방법을 설명하기 위한 도면이다. 즉, 이 실시예에 따르면, 상기 상부 제어 라인들 각각은, 하나의 워드라인 양측에 배치되는 반도체 패턴들(예를 들면, SP11, SP12, SP21 및 SP22) 중에서, 서로 다른 정보 저장 요소들에 접속하는 반도체 패턴들(예를 들면, SP12, SP22)을 연결하도록 배치된다. 이 경우, 도 40에 도시된 것처럼, 선택되지 않은 메모리 셀들 Mg 및 Ma를 경유하는 비정상 경로들은 앞 실시예에서와 동일하게 완성되지 않는다.
이에 더하여, 이 실시예에 따르면, 하나의 상부 제어 라인(예를 들면, UCL2)을 선택하는 경우, 하나의 메모리 셀의 양측에 배치되는 두 개의 반도체 패턴들 중에서 하나(예를 들면, SP22)가 일의적(uniquely)으로 선택될 수 있다. 이에 따라, 앞 실시예에서 설명한, BL2-SP22-Md-Me-(SP12)-Mf-L41의 경로 역시 차단될 수 있다. 그 결과, 이 실시예는 하나의 정보저장요소(ISE)에 두개의 비트들을 저장할 수 있으며, 이 경우에도 어떠한 기생 경로는 생성되지 않는다. 도 32-35를 참조하여 설명된 실시예들 역시 이와 같은 방법을 통해 기생 경로의 생성없이 멀티 비트 셀의 구현이 가능하다.
상술한 셀 어레이 구조 및 기생 경로의 차단 방법들은 본 발명의 기술적 사상을 예시적으로 설명하기 위해 제공되었다. 하지만, 본 발명은 이에 한정되지 않 으며, 비록 설명되지는 않더라도, 이 분야에 종사하는 통상의 지식을 가진 자라면 본 발명의 또다른 실시예들 역시 상술한 실시예들의 조합 또는 이들의 변형을 통해 구현할 수 있다.
[자기 메모리 소자]
상술한 실시예들 또는 이들의 변형은 3차원 자기 메모리 소자에서의 기생 경로를 차단하기 위해 사용될 수 있다. 구체적으로, 스핀-토크 트랜스퍼 현상(STTM)은 자기 메모리 셀에 저장된 정보를 변경하기 위해 이용될 수 있으며, 상기 정보저장요소(ISE)로서 자기터널접합(magnetic tunnel junction; MTJ)과 같은 자기적 요소를 이용한다는 점을 제외하면, 이러한 STTM에 기초한 자기 메모리들은 상술한 실시예들 또는 이들의 변형들을 통해 구성되는 셀 어레이 구조를 가질 수 있다.
한편, 본 발명의 다른 실시예들에 따르면, 자기 메모리 소자의 단위 셀은 도 44에 도시된 것처럼 자유막 및 기준막을 구비하는 자기터널접합(MTJ)을 구비할 수 있고, 상기 자유막의 자화 방향은 교차하는 배선들(예를 들면, 워드라인 및 반도체 패턴)을 흐르는 전류들에 의해 생성되는 자기장들에 의해 변경될 수 있다. 이 경우, 상기 반도체 패턴들(SP)은 상기 자기터널접합(MTJ)에 인접하지만 이를 경유하지 않는 별도의 전류 경로를 형성하기 위해 사용될 수 있다.
예를 들면, 도 42-43에 도시된 것처럼, 상기 반도체 패턴(SP)은 그의 일단 및 타단이 비트 라인(BL) 및 공통 소오스 라인(CSL)에 각각 접속하도록 배치됨으로써, 상기 자기터널접합(MTJ)을 경유하지 않는 쓰기 전류 경로(Pth1)를 형성할 수 있다. 이 경우, 선택된 자기 메모리 셀에 저장된 정보(예를 들면, 자유막의 자화 방향)는 선택된 워드라인(WL) 및 선택된 반도체 패턴(SP)을 흐르는 쓰기 전류들에 의해 각각 생성되는 자기장들에 의해 변경될 수 있다. 상기 워드라인(WL)과 상기 반도체 패턴(SP)은 서로 교차하는 장축들을 갖기 때문에, 이들을 흐르는 전류들에 의해 생성되는 자기장들 역시 서로 교차하는 방향을 가질 수 있으며, 그 결과 선택된 메모리 셀에 저장된 정보를 선택적으로 변경할 수 있다. 상기 선택된 반도체 패턴(SP)은 상기 비트라인(BL)을 교차하는 해당 상부 제어 라인(UCL)에 의해 턴온됨으로써, 기생 경로의 생성없이 해당 비트라인으로의 전류 경로를 형성할 수 있다.
읽기 단계는, 상기 자유막과 기준막의 자화방향들에 의존적이면서 상기 자기터널접합(MTJ)을 경유하는, 읽기 전류의 양을 센싱하는 단계를 포함한다. 이러한 읽기 전류의 경로(Pth4)는, 도 42에 도시된 것처럼, 선택된 워드라인(WL), 선택된 메모리 셀(ME)(즉, MTJ) 및 선택된 비트라인(BL)을 경유하도록 구성될 수 있다. 이를 위해, 상기 자기터널접합(MTJ)은 그 하부의 하부 전극(BE)을 통해 상기 반도체 패턴(SP)에 연결될 수 있다. 이때, 상기 비트라인(BL)과 상기 메모리 셀(ME) 사이의 전기적 연결은 해당 반도체 패턴(SP)의 온/오프 상태 또는 해당 상부 제어라인(UCL)에 인가되는 전압에 의해 제어될 수 있기 때문에, 읽기 단계 역시 기생 경로의 생성없이 선택된 메모리 셀을 경유하는 일의적 전류 경로의 조건 아래에서 실시될 수 있다.
한편, 변형된 실시예들에 따르면, 상기 쓰기 전류는 하나의 메모리 셀(ME) 양측의 반도체 패턴들(SP)을 순차적으로 경유하는 경로를 갖도록 구성될 수 있다. 예를 들면, 도 42의 제 2 전류 경로(Pth2)와 같이, 인접하는 두 비트라인들(BL) 사 이에는, 이들에 연결된 한 쌍의 반도체 패턴들(SP) 및 상기 공통 소오스 라인(CSL)을 경유하는 전류 경로가 생성될 수 있다. 이 실시예에 따르면, 선택된 자기터널접합(MTJ)에는 상기 한 쌍의 반도체 패턴들(SP)로부터의 자기장들이 중복적으로 인가되기 때문에, 선택된 자기터널접합(MTJ)에 인가되는 자기장의 세기는 상기 Pth1의 전류 경로를 제공하는 실시예에 비해 두 배일 수 있다.
또다른 변형된 실시예들에 따르면, 상기 쓰기 전류는 상기 하부 전극(BE)을 경유하는 경로를 갖도록 구성될 수 있다. 예를 들면, 도 42의 제 3 전류 경로(Pth3)와 같이, 인접하는 두 비트라인들(BL) 사이에는, 이들에 연결된 한 쌍의 반도체 패턴들(SP) 및 상기 메모리 셀(ME)의 하부 전극(BE)을 경유하는 전류 경로가 생성될 수 있다. 이 경우, 쓰기 전류들은 상기 워드라인 및 상기 반도체 패턴(SP)의 장축들을 가로지르는 방향으로 흐를 수 있다. 한편, 상기 하부 전극(BE)이 반도체 물질로 형성되는 경우, 상기 전류 경로는 선택된 워드라인(WL)에 연결된 메모리 셀에서만 형성될 수 있다. 즉, 상기 전류 경로는 선택된 워드라인(WL) 및 선택된 상부 제어 라인(UCL)에 의해 결정되는 특정 메모리 셀을 경유하도록 구성될 수 있다.
한편, 자기 메모리 장치에 관한 실시예들에 있어서, 쓰기 또는 읽기 전류들에 의해 생성되는 자기장들이 선택되지 않은 메모리 셀을 교란시키는 문제를 줄이기 위해, 상기 자기터널접합(MTJ)의 주변에는 자기적 차폐막이 배치될 수 있다. 상기 제어 게이트 절연막(CGI), 상기 절연성 패턴(61), 상기 층간절연막들, 상기 하부 전극(BE) 중의 적어도 하나는 자기적 차폐 특성을 제공할 수 있는 물질을 포함 할 수 있다.
[전하저장형 메모리]
본 발명의 일 실시예에 따르면, 상기 정보저장요소(ISE)는 전하 저장막을 포함할 수 있다. 예를 들면, 도 45에 도시된 것처럼, 상기 메모리 셀들 각각은 수평 채널 패턴(80), 상기 워드라인(WL) 및 이들 사이에 개재되는 전하저장막(85)을 포함할 수 있다. 상기 전하저장막(85)과 상기 워드라인(WL) 사이에는 블록킹 절연막(87)이 배치될 수 있고, 상기 전하저장막(85)과 상기 수평 채널 패턴(80) 사이에는 터널 절연막(82)이 배치될 수 있다. 상기 수평 채널 패턴(80)은 반도체 물질들 중의 적어도 한가지로 형성될 수 있으며, 상기 워드라인(WL)은 상기 수평 채널 패턴(80)의 전위를 제어하는 게이트 전극으로 사용될 수 있다. 또한, 상기 수평 채널 패턴(80)은 상기 워드라인 구조체의 양측에 배치된 한 쌍의 반도체 패턴들(SP)을 연결할 수 있으며, 이에 따라 상기 반도체 패턴들(SP)은 트랜지스터의 소오스/드레인 전극으로 사용될 수 있다.
도 22-42를 참조하여 설명된 실시예들에서의 셀 어레이 구조들 또는 이들의 변형들은 이러한 전하저장형 3차원 메모리 소자를 구현하기 위해 사용될 수 있다. 예를 들면, 도 42를 참조하여 설명된 실시예에서의 메모리 셀들이 도 45에 도시된 전하저장형 트랜지스터들로 구성될 경우, 결과적인 셀 어레이는 3차원 노어 플래시 메모리를 구성할 수 있다. 즉, 3차원 노어 메모리 셀들 중의 하나는 도 42에 도시된 Pth3의 경로를 통해 쓰여지거나 읽혀질 수 있다. 하지만, 비트라인, 공통 소오스라인 및 상부 제어 라인들의 방향 등과 같은 기술적 특징들은 도 22-37을 참조하 여 설명된 실시예들에 기초하여 변형될 수 있다. 이에 더하여, 이 분야에서 통상의 지식을 가진 자라면, 공지된 문헌들에 개시된 내용에 기초하여 전압 조건 등에서의 변형 등을 통해 상술한 전하저장형 3차원 메모리 소자를 다른 방식(예를 들면, 낸드형 또는 앤드형 등)으로 동작시킬 수 있다.
[전류 경로의 선택적 형성 II ]
상술한 실시예들 중의 적어도 하나에 따르면, 하나의 반도체 패턴(SP)은 서로 다른 y좌표를 갖는 인접하는 두 워드라인 구조체들에 공통으로 연결될 수 있다. 즉, 하나의 반도체 패턴(SP)은, 다른 y좌표를 가지면서 서로 인접하는, 메모리 셀들로의 접근을 위한 공통된 전류 경로로 사용될 수 있다. 한편, 본 발명의 후술할 실시예들에 따르면, 상기 반도체 패턴(SP)을 흐르는 전류 경로는 소정의 스위칭 요소들의 사용에 의해 구별되는 두 가지 전류 경로들을 제공할 수 있다.
보다 구체적으로, 도 46을 참조하면, 반도체 장치는 제 1 노드(N1), 제 2 노드(N2), 이들 사이에 배치되는 연결 노드(C), 그리고 상기 연결 노드(C)에 연결되는 일단을 갖는 반도체 패턴(SP)을 구비할 수 있다. 이에 더하여, 상기 제 1 노드(N1)와 상기 연결 노드(C) 사이 및 상기 제 2 노드(N2)와 상기 연결 노드(C) 사이에는 이들 사이의 전기적 연결들을 각각 제어하는 적어도 하나의 제 1 스위칭 요소(SW1) 및 적어도 하나의 제 2 스위칭 요소(SW2)가 배치될 수 있다. (아래에서는, 이러한 노드들 사이의 전기적 연결을 제어하는 단계를 노드 선택 단계라고 부를 것이다.) 상기 반도체 패턴(SP)의 둘레에는 정보저장요소를 구비하는 메모리 셀들(M) 및 상기 정보저장요소에 접속하는 x 라인들(L1, L2)이 배치될 수 있다. 이 경우, 상기 반도체 패턴(SP)은, 상기 스위칭 요소들(SW1, SW2)의 온/오프 상태의 제어를 통해, 선택적으로 상기 제 1 노드(N1) 또는 상기 제 2 노드(N2)에 전기적으로 연결될 수 있다. 이때, 상기 정보저장요소는 전하 저장막, 상변화막 및 자기저항요소 중의 적어도 하나를 포함할 수 있다.
상기 제 1 및 제 2 스위칭 요소들(SW1, SW2)의 스위칭 동작들은 이들에 접속하는 제 1 및 제 2 선택 라인들(SL1, SL2)에 의해 제어될 수 있고, 상기 제 1 및 제 2 노드들(N1, N2) 각각에는 제 1 및 제 2 배선들(도시하지 않음)이 접속될 수 있다. 이때, 상기 제 1 및 제 2 배선들 중의 적어도 하나는 상기 제 1 및 제 2 선택 라인들(SL1, SL2)을 가로지르는 방향으로 배치될 수 있다. 하지만, 상기 제 1 및 제 2 배선들의 방향은 메모리 셀의 종류 및 셀 어레이의 구조에 따라 변형될 수 있다. 한편, 상기 제 1 및 제 2 스위칭 요소들(SW1, SW2)은 제 1 및 제 2 선택 라인들(SL1, SL2)을 각각 게이트 전극으로 사용하는 모오스 트랜지스터들일 수 있지만, 이에 한정되는 것은 아니다. 또한, 상기 제 1 및 제 2 선택 라인들(SL1, SL2)은 상기 제 1 및 제 2 노드들(N1, N2), 그리고 상기 반도체 패턴(SP)에 의해 정의되는 평면을 가로지르는 장축들을 가질 수 있다. 도 1-21을 참조하여 설명된 실시예들의 x 라인들(Lij)이 이 실시예에서의 상기 x 라인들(Lij) 및 상기 선택 라인들(SL1, SL2) 중의 적어도 하나를 위해 사용될 수 있다.
일 실시예에 따르면, 도 47-49에 도시된 것처럼, 상기 x 라인들(Lij)은 차례로 적층되어 워드라인 구조체를 구성하면서, 상기 반도체 패턴(SP)과 대향되도록 배치될 수 있다. 이에 따라, 상기 반도체 패턴(SP)의 전기적 상태는 x 라인들(Lij) 에 인가되는 전압에 의해 제어될 수 있다. 예를 들면, 소정의 x 라인(예를 들면, L31)에 인접하는 반도체 패턴의 일부 영역과 상기 연결 노드(C) 사이의 전기적 연결은 해당 x 라인과 상기 연결 노드(C) 사이에 배치되는 다른 x 라인들(예를 들면, L21, L11)에 인가되는 전압들에 의해 제어될 수 있다. (아래에서, 이러한 연결 노드(C)와 메모리 셀 사이의 전기적 연결을 제어하는 단계를 셀 선택 단계라고 부를 것이다.)
이에 더하여, 도 48에 도시된 것처럼, 상기 제 1 및 제 2 선택 라인들(SL1, SL2) 역시 상기 반도체 패턴(SP)과 대향되도록 배치되어 모오스 커패시터들을 구성할 수 있다. 즉, 상기 반도체 패턴(SP)과 상기 연결 노드(C) 사이의 전기적 연결은 상기 제 1 또는 제 2 선택 라인들(SL1, SL2)에 인가되는 전압에 의해 제어될 수 있다.
결과적으로, 상기 제 1 및 제 2 선택 라인들(SL1, SL2)는 상기 노드 선택 과정을 제어하는 스위칭 요소의 전극일 뿐만이 아니라 상기 셀 선택 과정을 제어하는 모오스 커패시터의 전극으로도 사용된다. 일 실시예에 따르면, 상기 노드 선택(즉, 수평적 연결)을 위해 요구되는 상기 선택 라인에서의 전압(이하, V1)은 상기 셀 선택(즉, 수직적 연결)을 위해 요구되는 것(이하, V2)과 다를 수 있다. 예를 들면, 상기 전압 V1은 상기 전압 V2보다 클 수 있다.
더 구체적으로, 상기 제 1 선택 라인(SL1)에 상기 V1 이상의 전압이 인가될 경우, 상기 제 1 노드(N1)의 전압은 상기 연결 노드(C)로 전달될 수 있다. 이때, 상기 제 2 선택 라인(SL2)에 상기 V1보다 작고 상기 V2보다 큰 전압이 인가될 경 우, 상기 연결 노드(C)로 전달된 상기 제 1 노드(N1)의 전압은 상기 반도체 패턴(SP)을 통해 선택된 메모리 셀로 전달될 수 있지만, 상기 제 2 노드(N2)로는 전달되지 않는다. 반대의 경우도 마찬가지이다(vice versa). 이러한 전류 경로의 제어 방법은 후술할 것처럼 하나의 반도체 패턴(SP) 양측에 배치된 메모리 셀들 중의 하나를 선택하기 위해 이용될 수 있다.
한편, 도 49에 도시된 것처럼, 상부 제어 라인(UCL)에 접속하는 제어 전극(CE)이 상기 반도체 패턴(SP) 내에 삽입되어, 상기 반도체 패턴(SP)의 전위를 제어할 수 있다. 상기 상부 제어 라인(UCL) 및 상기 제어 전극(CE)은 도 22-43을 참조하여 설명된 실시예들에서의 기술적 특징들을 가질 수 있다. 이 실시예에 따르면, 상술한 수평적 연결들은 상기 제 1 및 제 2 선택 라인들(SL1, SL2)에 인가되는 전압들을 통해 제어될 수 있고, 상기 수직적 연결은 상기 제어 전극(CE)에 인가되는 전압을 통해 제어될 수 있다.
한편, 도 47-49에 도시된 것처럼, 상기 반도체 패턴(SP)의 타단에는 소오스 라인(SL)이 연결될 수 있다. 결과적으로, 상기 반도체 패턴(SP)은 상기 연결 노드(C)와 상기 소오스 라인(SL) 사이의 전기적 연결을 위한 경로로 사용될 수 있다. 이러한 전기적 연결이 선택적으로 형성될 수 있도록, 상기 반도체 패턴(SP)은 상기 소오스 라인(SL) 및 상기 연결 노드(C) 중의 적어도 하나에 인접하게 형성되는 정류 소자를 포함할 수 있다. 예를 들면, 상기 반도체 패턴(SP)은 서로 다른 도전형의 영역들을 포함함으로써 적어도 하나의 다이오드를 구성할 수 있다.
도 50-52는 상술한 스위칭 요소들을 구비하는 반도체 장치의 셀 어레이의 설 명하기 위한 회로도들로서, 그 각각은 xy, xz 및 yz 평면들과 관련된 기술적 특징을 개략적으로 도시한다. 설명의 간결함을 위해, 앞서 설명된 기술적 특징들에 대한 설명은 생략된다.
도 50-52을 참조하면, 복수의 연결 노드들(Cij)이 xy 평면 상에 2차원적으로 배열된다. (상기 연결노드들(Cij)은 스위칭 요소들 사이의 영역들이지만, 도면에서의 복잡성을 피하기 위해, 이들의 라벨들의 일부는 도면의 상부 영역으로 이동되어 표기되었다.) 상기 연결 노드들(Cij)은 제 1 노드(N11, N12, N13, N14) 및 제 2 노드(N21, N22, N23, N24) 사이를 연결하는 복수의 노드 스트링들을 구성할 수 있다. 상기 노드 스트링들은 서로 다른 x 좌표들을 가질 수 있으며, 그 각각은 서로 다른 y 좌표들 및 실질적으로 동일한 x 좌표를 갖는 연결 노드들(Cij)을 포함할 수 있다.
상기 연결 노드들(Cij) 각각에는 z 방향의 장축을 갖는 반도체 패턴들(SP)이 연결되고, 상기 반도체 패턴들(SP) 사이에는 x 방향의 장축을 갖는 x 라인들(Lij)이 3차원적으로 배열된다. 즉, 상기 반도체 패턴들(SP) 사이의 xz 평면들 각각에는 복수개의 x 라인들(Lij)이 2차원적으로 배열된다. 상기 x 라인들(Lij)과 상기 반도체 패턴들(SP) 사이에는 메모리 요소들이 배치될 수 있으며, 상기 메모리 요소들은, 도면들에는 전하 저장막이 예시적으로 도시되었으나, 전하 저장막, 상변화막 및 자기저항요소 중의 적어도 하나일 수 있다.
상기 연결 노드들(Cij) 사이에는, 이들 사이의 전기적 연결(즉, 상기 노드 선택 과정)을 제어하는 스위칭 요소들(SWij)이 배열된다. 상기 스위칭 요소 들(SWij)은, xy 평면 상에 2차원적으로 배열되어, 동일한 노드 스트링에 포함되는 서로 다른 y 좌표를 갖는 연결 노드들(Cij) 사이의 전기적 연결을 제어한다. 상기 스위칭 요소들(SWij)은 x 방향의 장축을 갖는 선택 라인들(SL1~SL4)에 의해 그 스위칭 동작이 제어되는 모오스펫 트랜지스터일 수 있다. 이에 더하여, 상술한 것처럼, 상기 선택 라인들(SL1~SL4)은 상기 반도체 패턴(SP)과 대향되도록 배치되어, 상기 셀 선택 과정 또는 상기 수직적 연결을 제어하는, 모오스 커패시터를 구성할 수 있다. 이 경우, 상술한 것처럼, 상기 노드 선택을 위한 전압 V1은 상기 셀 선택을 위한 전압 V2과 다를 수 있다.
한편, 상기 제 1 및 제 2 노드들(Nij)에는 제 1 및 제 2 비트라인들(도시하지 않음)이 접속할 수 있다. 상기 비트라인들 중의 적어도 하나는 상기 x 라인들(Lij)을 가로지르는 장축을 가지면서 상기 제 1 및 2 노드들(Nij)을 연결할 수 있다. 상기 비트라인은 도 22-43을 참조하여 설명된 실시예들의 그것과 같은 기술적 특징을 갖질 수 있으며, 이과 관련된 또다른 기술적 특징들은 이후 도 60-62를 참조하여 다시 설명될 것이다. 이에 더하여, 상기 반도체 패턴들의 타단들은, 도 47-49를 참조하여 설명된 것처럼, 소정의 소오스 라인(S/L)에 접속할 수 있다. 이때, 상기 소오스 라인(S/L)은 상기 x 라인의 장축에 평행하거나 이들을 가로지르는 장축을 가질 수 있다. 변형된 실시예에 따르면, 별도의 소오스 라인없이 상기 비트라인들 중에서 선택된 두개가 각각 비트 라인 및 소오스 라인을 구성할 수 있다.
상기 반도체 패턴(SP)은 상기 메모리 셀들에 인접하는 몸체부 및 상기 몸체부와 상기 몸체부의 양단 중의 적어도 하나에 형성되는 연결부를 포함할 수 있다. 이때, 상기 연결부와 상기 몸체부는 정류 소자를 구성하도록 서로 다른 도전형일 수 있으며, 상기 x 라인들 중의 적어도 하나는 상기 몸체부에 대향되도록 배치되어 상기 몸체부와 상기 연결부 사이의 전기적 연결을 제어할 수 있다. 예를 들면, 상기 x 라인들에 인가되는 전압은 인접하는 몸체부를 반전시킴으로써 상기 연결부와 소정의 메모리 셀 사이의 전기적 연결을 가능하도록 만들거나, 인접하는 몸체부의 반전을 방지함으로써 상기 연결부와 상기 몸체부 사이의 선택적 단선을 가능하도록 만들 수 있다.
도 53은 본 발명의 실시예들에 따른 동작 방법(구체적으로, 상술한 노드선택 단계)을 설명하기 위한 표이다.
도 53을 참조하면, 목적 연결 노드(예를 들면, C22)를 선택된 노드(예를 들면, N12)에 연결한다. 이러한 연결은 선택된 노드(N12)와 목적 연결 노드(C22) 사이의 선택 라인들(SL1, SL2)에 상기 스위칭 요소의 문턱 전압 이상의 전압을 인가하여 이들에 연결된 스위칭 요소들을 턴온시킴으로써 달성될 수 있다. 한편, 상기 목적 연결 노드(C22)는 선택되지 않은 노드(N22)로부터 전기적으로 분리될 수 있다. 이러한 분리는, 도면의 Method 1 및 2에 개시된 것처럼, 선택되지 않은 노드(N22)와 상기 목적 연결 노드(C22) 사이의 스위칭 요소들(SW32, SW42)을 턴-오프시킴으로써 달성될 수 있다. 또다른 방법으로, 이러한 분리는, 도면의 Method 3 및 4에 개시된 것처럼, 선택되지 않은 노드(N22)에 인접하는 트랜지스터를 핀치-오프시킴으로써 달성될 수 있다. 이러한 핀치-오프는 잘 알려진 낸드 플래시의 셀프 부스팅 방법으로 이용되고 있으므로, 더 이상의 설명은 생략한다.
상술한 노드 선택 단계에 의해, 연결 노드들이 배치되는 xy 평면 상의 한 점이 선택된다. 즉, 이 단계에 의해, 3차원 공간에서 x 및 y 좌표들은 구속되고, 하나의 좌표(즉, z 좌표) 만이 자유도를 갖는다. 본 발명에 따른 동작 방법은 이러한 z 좌표의 구속을 위한 셀 선택 단계를 더 포함할 수 있다.
상기 셀 선택 단계는, 소정의 메모리 셀과 상기 노드 선택 단계를 통해 선택된 노드 사이에 배치되는, x 라인들에 상기 반도체 패턴(SP)을 반전시킬 수 있는 전압을 인가함으로써 달성될 수 있다. 이때, 반전되는 영역들이 선택된 메모리 셀로 연결되기 위해서는, 각각의 x 라인들에 의해 반전되는 영역들이 서로 중첩되어야 한다. 이러한 조건을 충족시킬 수 있도록, 상기 x 라인들 사이의 수직적 간격은 상기 반전 영역의 폭의 두배보다 좁을 수 있다. 변형된 실시예에 따르면, 상기 선택된 메모리 셀 아래에 배치되는 선택 라인 역시, 도 48을 참조하여 설명된 과정을 통해, 상기 셀 선택 단계에 참여할 수 있다.
한편, 상술한 실시예들에 따르면, 하나의 반도체 패턴은 서로 다른 y 좌표를 갖는 메모리 셀들로의 접근을 위한 공통된 경로로 사용된다. 그럼에도 불구하고, 선택된 연결 노드와 선택된 메모리 셀 사이의 전기적 연결은 선택된 메모리 셀과 동일한 워드라인 구조체에 포함된 x 라인들에 의해 달성되기 때문에, 선택된 연결 노드와 선택되지 않은 메모리 셀 사이의 전기적 연결은 차단될 수 있다. 예를 들면, 선택되지 않은 메모리 셀과 선택된 연결 노드 사이에 배치되는, x 라인들에 인가되는 전압들 중의 적어도 하나가 상기 문턱 전압 이하이거나 부유 상태이면, 이러한 의도되지 않은 연결은 차단될 수 있다.
그 결과, 하나의 x 라인의 양 측벽에 형성되는 정보저장막들은 독립적인 정보저장을 위한 장소로 이용될 수 있다. 즉, 상술한 실시예에 따른 반도체 장치는 x 라인 양 측벽의 정보저장막들이 독립적인 정보저장을 위한 장소로 사용되지 못하는 실시예에 비해 두배로 증가된 면적당 비트 수를 갖는다.
메모리 셀의 쓰기(즉, 프로그램 및 소거) 및 읽기 동작들은 상술한 노드 선택 단계 및 셀 선택 단계를 이용하여 실시될 수 있다. 이러한 쓰기 및 읽기 동작들은 공지된 문헌들에 개시된 메모리 반도체 장치에서의 동작 방법들 또는 그것의 변형을 통해 구현될 수 있으며, 설명의 간결함을 위해 이에 대한 설명은 생략한다. 예를 들면, 상술한 본원의 기술적 특징들은 낸드형 플래시 메모리의 셀 어레이를 구현하기 위해 이용될 수 있으며, 이 경우, 당업자는 공지된 문헌들에 개시된 설명에 기초하여 스트링 또는 접지 선택 트랜지스터 등을 더 포함시키는 변형을 시도할 수 있다.
도 54-59는 본 발명의 실시예들에 따른 3차원 반도체 장치들을 예시적으로 설명하기 위한 단면도들이다.
도 54를 참조하면, 상기 스위칭 요소들(SWij)은 기판(100) 상에 형성되는 모오스 펫일 수 있다. 상기 연결 노드들(Cij)은 상기 모오스 펫의 소오스/드레인 전극으로 사용되는 불순물 영역(N+)일 수 있고, 상기 반도체 패턴(SP)은 상기 불순물 영역(N+)으로부터 연장될 수 있다. 이 경우, 상기 반도체 패턴(SP)은 상기 불순물 영역(N+)과 다른 도전형을 가질 수 있다.
상기 x 라인들(Lij)은 상기 모오스 펫의 게이트 전극으로 사용되는 선택 라 인들(SL1, SL2) 상에 차례로 적층될 수 있다. 일 실시예에 따르면, 상기 선택 라인들(SL1, SL2) 및 상기 x 라인들(Lij)은 한번의 패터닝 공정을 통해 형성되는 워드라인 구조체들을 구성할 수 있다. 이 경우, 상기 선택 라인들(SL1, SL2) 및 상기 x 라인들(Lij)은 실질적으로 정렬된 측벽들을 가질 수 있으며, 상기 선택 라인들(SL1, SL2)은 상기 반도체 패턴(SP)과 모오스 커패시터를 구성하기 때문에 도 48을 참조하여 설명된 것처럼 수직적 연결 또는 셀 선택 과정을 제어하는 전극으로 사용될 수 있다.
상기 선택 라인들(SL1, SL2) 및 상기 x 라인들(Lij) 사이의 간격은 상술한 반전 영역들의 중첩을 가능하게 하는 범위에서 선택될 수 있다. 상기 반도체 패턴(SP)과 상기 x 라인들(Lij) 사이에는 정보저장막 또는 전하 저장막으로 사용되는 게이트 절연막(GI)이 개재될 수 있다. 상기 반도체 패턴(SP)의 상부 영역에 접속하는 상부 배선이 배치될 수 있다. 상기 상부 배선은 비트 라인 또는 소오스 라인으로 사용될 수 있다. 예를 들면, 상기 제 1 및 제 2 노드들(N1, N2) 중의 적어도 하나는 상기 반도체 패턴(SP)을 통해 상기 상부 배선에 연결될 수 있다.
한편, 상기 반도체 패턴(SP)은 단결정, 다결정 또는 비정질의 결정 구조를 가질 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(SP)은 에피택시얼 공정을 사용하여 상기 기판(100)으로부터 성장된 실리콘일 수 있다.
다른 실시예에 따르면, 도 55에 도시된 것처럼, 상기 반도체 패턴(SP)은 상기 연결 노드(Cij)에 접속하는 플러그 및/또는 패드 상에 형성될 수 있다. 이 경우, 상기 셀 선택 과정은 상기 선택 라인들(SL1, SL2)에 인가되는 전압에 무관하게 수행될 수 있다. 또한, 이 실시예에 따르면, 상기 반도체 패턴(SP)은 화학기상증착 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 도시된 것처럼, 상기 워드라인 구조체들 사이의 공간을 콘포말하게 덮을 수 있다.
또다른 실시예에 따르면, 도 56에 도시된 것처럼, 상기 셀 선택 과정은 상기 선택 라인들(SL1, SL2)에 인가되는 전압에 무관하게 수행될 수 있도록, 상기 선택 라인들(SL1, SL2)에 인접하는 상기 반도체 패턴(SP)의 하부 영역은 상기 연결 노드(Cij)와 동일한 도전형을 가질 수 있다. 이때, 상기 선택 라인들(SL1,SL2)과 상기 x 라인들(Lij)은 서로 다른 패터닝 공정을 통해 독립적으로 형성될 수도 있다.
도 57-58에 도시된 것처럼, 상기 스위칭 요소들(SWij)은 상기 워드라인 구조체들의 상부에 형성될 수 있다. 이를 위해, 상기 워드라인 구조체의 상부에는, 서로 다른 도전형의 영역들을 갖는 반도체막이 형성될 수 있다. 상기 반도체막은 IV족 물질들, III-V족 물질들, 유기 반도체 물질들 및 탄소 나노 구조물들 중의 적어도 한가지일 수 있으며, 기상증착 기술, 웨이퍼 본딩 기술 및 상기 반도체 패턴을 씨드로 사용하는 에피택시얼 기술 중의 한가지를 사용하여 형성될 수 있다. 이 경우, 상기 선택 라인들(SL1, SL2)은 도 57-58에 도시된 것처럼 상기 반도체막 상에 형성될 수 있지만, 도 59에 도시된 것처럼 최상부의 x 라인들일 수도 있다.
상기 반도체 패턴(SP)의 하부 영역은, 도 57-58에 도시된 것처럼, 복수의 반도체 패턴들을 연속적으로 연결하는 하부 배선에 접속할 수 있다. 상기 하부 배선은 도전체 또는 기판 내에 형성되는 불순물 영역일 수 있다. 또는, 도 59에 도시된 것처럼, 상기 스위칭 요소들(SWij)은 상기 워드라인 구조체의 상부 및 하부에 형성 될 수 있다. 이처럼 스위칭 요소들(SWij)의 개수 증가는 구현 가능한 전류 경로의 수를 증가시킬 수 있다.
본 발명의 일 실시예에 따르면, 하나의 노드 스트링에 포함된 제 1 및 제 2 노드들에는 서로 다른 전압들이 인가될 수 있다. 이를 위해, 도 60에 도시된 것처럼, 상기 제 1 노드들을 연결하는 상부 배선은 상기 제 2 노드들을 연결하는 상부 배선과 다를 수 있다. 또는 도 61에 도시된 것처럼, 상기 상부 배선들은 상기 노드 스트링들을 경사지게 가로지르도록 배치될 수 있다. 이 경우, 하나의 상부 배선에 접속하는 제 1 및 제 2 노드들은 x 및 y 좌표들 모두에서 다를 수 있다. 또다른 실시예에 따르면, 상기 상부 배선들은 도 61과 유사하게 상기 노드 스트링들을 경사지게 가로지르되, 도 62에 도시된 것처럼, 상기 반도체 패턴들을 연결하도록 배치될 수 있다. 이러한 실시예에 따르면, 하나의 노드 스트링에 포함되면서, 서로 인접하는 복수의 반도체 패턴들(SP)은 서로 다른 상부 배선들에 각각 접속한다.
도 63 내지 도 65는 본 발명에 따른 노어형 셀 어레이 구조를 도시한다.
노어형 셀 어레이 역시, 도 63-64에 도시된 것처럼, 반도체 패턴에 대향하여 수직적 연결을 제어하는 제어 전극 및 상부 제어 라인을 포함할 수 있다. 상기 상부 제어 라인(UCL)은 상기 x 라인들(Lij)에 평행하거나 이들을 가로지르는 방향일 수 있다. 전류 경로는 도시된 것처럼 제 1 및 제 2 노드 사이의 스위칭 요소들 및 선택된 메모리 셀(예를 들면, M32)을 경유하도록 형성될 수 있다. 이때, 상기 반도체 패턴(SP)을 경유하는 수직적 연결 경로는 상기 제어 전극의 전압을 제어함으로써 형성될 수 있고, 선택된 메모리 셀(M32)을 경유하는 경로는 이에 접속하는 x 라 인에 인가되는 전압을 통해 제어될 수 있다.
상기 반도체 패턴(SP)을 경유하는 전류 경로를 형성하는데 있어 상기 제어 전극(CE)이 불필요한 경우, 노어형 셀 어레이 구조는 도 65에 도시된 것처럼 구성될 수도 있다. 하지만, 도 66에 도시된 것처럼, 노어형 플래시 메모리의 경우, 제어 게이트들(CG)에 인가되는 전압들은 상기 반도체 패턴(SP)을 경유하는 전류 경로를 완성시키지 못할 수 있다. 이 경우, 도 63-64에 도시된 것처럼 제어 전극(CE)을 통한 전류 경로의 완성이 필요할 수 있다. 한편, 도 44 및 도 66에 도시된 메모리 셀 구조에서, 상기 수평 채널 영역(80) 또는 상기 채널 영역(channel)은 상기 반도체 패턴(SP)과 다른 도전형을 갖기 때문에, 전하 저장을 위한 영역으로 사용될 수 있다. 이 경우, 반도체 장치는 커패시터없는 디램(capacitorless DRAM) 또는 디램 및 플래시 메모리가 통합된 램(또는 URAM)으로 사용될 수 있다.
도 67은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 67을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독 출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 68은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 68을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 배선 구조체를 설명하기 위한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 배선 선택 방법을 설명하기 위한 표이다.
도 3은 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 배선 구조체를 설명하기 위한 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 배선 선택 방법을 설명하기 위한 표이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다.
도 6는 본 발명의 일 실시예에 따른 스위칭 구조체를 설명하기 위한 사시도이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 11 내지 도 16은 본 발명의 일 실시예에 따른 스위칭 소자들의 제조 방법을 설명하기 위한 도면들이다.
도 17은 본 발명의 변형된 일 실시예에 따른 스위칭 소자들의 제조 방법을 설명하기 위한 평면도이다.
도 22-23은 기생 경로 차단을 위한 본 발명의 일 실시예를 설명하기 위한 회 로도 및 사시도이다.
도 24, 26, 28, 30, 32, 34 및 36은 본 발명의 변형된 실시예들을 설명하기 위한 회로도들이다.
도 25, 27, 29, 31, 33, 35 및 37은 본 발명의 변형된 실시예들을 설명하기 위한 사시도들이다.
도 38은 통상적인 교차점 셀 어레이(cross-point cell array)의 구조에서의 의도되지 않은 전류 경로들을 설명하기 위한 도면이다.
도 39-41은 본 발명의 실시예들에 따른 3차원 반도체 장치의 의도되지 않은 전류 경로의 차단 방법을 설명하기 위한 도면들이다.
도 42-43은 반도체 패턴을 경유하는 전류 경로를 제공하는 본 발명의 일 실시예를 설명하기 위한 도면들이다.
도 44는 본 발명의 일 실시예에 따른 자기 메모리 소자를 설명하기 위한 단면도이다.
도 45는 본 발명의 일 실시예에 따른 전하 저장 메모리 소자를 설명하기 위한 단면도이다.
도 46은 전류 경로의 선택적 형성을 위한 기본 구조를 설명하기 위한 도면이다.
도 47-49는 전류 경로의 선택적 형성을 위한 응용 구조들을 설명하기 위한 도면들이다.
도 50-52는 일 실시예에 따른 전류 경로의 선택적 형성을 위한 셀 어레이 구 조를 설명하기 위한 도면들이다.
도 53는 일 실시예에 따른 노드 선택을 위한 방법들을 설명하기 위한 표이다.
도 54-59는 본 발명의 실시예들에 따른 3차원 반도체 장치들을 예시적으로 설명하기 위한 단면도들이다.
도 60-62는 일 실시예들에 따른 반도체 장치의 상부 배선을 설명하기 위한 도면들이다.
도 63-65는 일 실시예들에 따른 노어형 셀 어레이 구조들을 설명하기 위한 회로도들이다.
도 66은 일 실시예에 따른 노어형 플래시 메모리를 설명하기 위한 공정 단면도이다.
도 67은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 68은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (63)

  1. 제 1 노드 및 제 2 노드 사이의 연결 노드;
    상기 연결 노드에 접속하는 반도체 패턴;
    상기 반도체 패턴에 접속하는 일단을 갖는 복수개의 메모리 요소들;
    상기 메모리 요소들 각각의 타단에 접속하는 워드라인들; 및
    상기 반도체 패턴에 대향되도록 배치되어 상기 연결 노드와 상기 메모리 요소들 사이의 전기적 연결을 제어하는 제어 전극을 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드라인들은 상기 제 1 노드, 상기 제 2 노드 및 상기 반도체 패턴에 의해 정의되는 평면을 관통하는 방향의 장축을 갖는 것을 특징으로 하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 워드라인들을 가로지르는 방향의 장축을 가지면서 상기 제어 전극에 접속하는 제어 라인을 더 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 반도체 패턴들은 정류 소자를 통해 상기 연결 노드에 접속함으로써 노말리 오프(normally off) 상태에 있는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 노드와 상기 연결 노드 사이의 전기적 연결을 제어하는 제 1 스위칭 소자; 및
    상기 제 2 노드와 상기 연결 노드 사이의 전기적 연결을 제어하는 제 2 스위칭 소자를 더 구비하는 메모리 장치.
  6. xy 평면 상에 2차원적으로 배열되는 연결 노드들;
    z 방향의 장축을 가지면서 상기 연결 노드들 각각에 접속하는 반도체 패턴들;
    x 방향의 장축을 가지면서 상기 반도체 패턴들 사이에 3차원적으로 배열되는 워드 라인들;
    상기 워드 라인에 접속하는 일단 및 상기 반도체 패턴에 접속하는 타단을 갖는 메모리 요소들;
    상기 반도체 패턴에 대향되도록 배치되어 상기 연결 노드와 상기 메모리 요소들 사이의 전기적 연결을 제어하는 제어 전극들; 및
    상기 워드 라인을 가로지르는 장축을 가지면서 상기 제어 전극들을 연결하는 제어 라인들을 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 반도체 패턴들은 정류 소자를 통해 상기 연결 노드에 접속함으로써 노말리 오프 상태에 있는 것을 특징으로 하는 메모리 장치.
  8. 제 6 항에 있어서,
    상기 메모리 요소들은 상변화막, 자기저항요소 및 전하저장막 중의 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제 6 항에 있어서,
    상기 반도체 패턴에 접속하는 적어도 하나의 도전 라인을 더 포함하되,
    상기 반도체 패턴들 각각은, 상기 연결 노드와 상기 도전 라인 사이에 배치되어, 이들 사이의 전류 경로를 형성하는 것을 특징으로 하는 메모리 장치.
  10. 제 6 항의 메모리 장치의 동작 방법에 있어서,
    상기 동작 방법은 선택된 메모리 요소에 접속하는 반도체 패턴을 반전시킬 수 있는 전압을 상기 제어 라인에 인가하여, 해당 반도체 패턴을 이에 접속하는 연결 노드에 선택적으로 연결함으로써, 상기 메모리 요소들 중의 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 연결 노드들은 서로 다른 x 좌표들을 갖는 복수개의 노드 스트링들을 구성하고, 상기 노드 스트링들 각각은 서로 다른 y 좌표들 및 실질적으로 동일한 x 좌표를 갖는 연결 노드들을 포함하고,
    상기 메모리 장치는
    xy 평면 상에 2차원적으로 배열되어, 서로 다른 y좌표를 갖는 연결 노드들 사이의 전기적 연결을 제어하는 스위칭 소자들;
    상기 노드 스트링들 각각의 일 측에 배치되는 제 1 노드들; 및
    상기 노드 스트링들 각각의 타 측에 배치되는 제 2 노드들을 더 포함하되,
    상기 메모리 요소들 중의 하나를 선택하는 단계는 상기 스위칭 소자들의 스위칭 동작들을 제어하여 상기 제 1 및 제 2 노드들 중의 하나를, 상기 선택된 메모리 요소에 접속하는 반도체 패턴이 연결된, 연결 노드에 선택적으로 연결하는 단계를 포함하는 메모리 반도체 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 워드 라인들을 포함하는 xz 평면들과 상기 반도체 패턴들을 포함하는 xz 평면들은 교대로 배열되되,
    상기 메모리 요소들 중의 하나를 선택하는 단계는 상기 선택된 연결 노드를 상기 반도체 패턴 양측의 메모리 셀들 중의 하나에 선택적으로 연결하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  13. 제 10 항에 있어서,
    상기 메모리 요소들 중의 하나를 선택하는 단계는 상기 선택된 메모리 요소에 접속하는 워드 라인을 선택하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  14. 제 1 노드와 연결 노드 사이의 전기적 연결을 제어하는 제 1 스위칭 소자;
    제 2 노드와 상기 연결 노드 사이의 전기적 연결을 제어하는 제 2 스위칭 소자;
    상기 연결 노드에 접속하는 일단을 갖는 반도체 패턴; 및
    상기 반도체 패턴에 접속하는 일단을 갖는 복수개의 메모리 요소들을 구비하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 메모리 요소들은 전하 저장막, 상변화막 및 자기저항요소 중의 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 1 스위칭 소자의 스위칭 동작을 제어하는 제 1 선택 라인;
    상기 제 2 스위칭 소자의 스위칭 동작을 제어하는 제 2 선택 라인;
    상기 제 1 노드에 접속하는 제 1 배선; 및
    상기 제 2 노드에 접속하는 제 2 배선을 더 포함하되,
    상기 제 1 및 제 2 배선들 중의 적어도 하나는 상기 제 1 및 제 2 선택 라인들을 가로지르는 방향으로 배치되는 것을 특징으로 하는 메모리 장치.
  17. 제 14 항에 있어서,
    상기 메모리 요소들 각각의 타단에 접속하는 워드라인들을 더 포함하는 메모리 장치.
  18. 제 17 항에 있어서,
    상기 워드라인들은
    제 1 워드라인; 및
    상기 제 1 워드라인과 상기 연결 노드 사이에 배치되어, 상기 제 1 워드라인에 인접하는 반도체 패턴의 일부 영역과 상기 연결 노드 사이의 전기적 연결을 제어하는 적어도 하나의 제 2 워드라인을 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제 14 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자들은 제 1 선택 라인 및 제 2 선택 라인을 각각 게이트 전극으로 사용하는 모오스 트랜지스터들이되,
    상기 제 1 및 제 2 선택 라인들은 상기 제 1 및 제 2 노드들, 그리고 상기 반도체 패턴에 의해 정의되는 평면을 가로지르는 장축들을 갖는 것을 특징으로 하는 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 선택 라인들은 상기 반도체 패턴과 대향하도록 배치되어 모오스 커패시터들을 구성하는 것을 특징으로 하는 메모리 장치.
  21. 제 14 항에 있어서,
    상기 제 1 및 제 2 선택 라인들을 게이트 전극으로 사용하는 상기 모오스 트랜지스터들의 문턱 전압들은 각각 상기 제 1 및 제 2 선택 라인들에 의해 구성되는 상기 모오스 커패시터들의 문턱 전압보다 높은 것을 특징으로 하는 메모리 장치.
  22. 제 14 항에 있어서,
    상기 반도체 패턴에 대향되도록 배치되어, 상기 반도체 패턴의 전위를 제어하는 제어 전극을 더 포함하는 메모리 장치.
  23. 제 14 항에 있어서,
    상기 반도체 패턴의 타단에 연결되는 소오스 라인을 더 포함하되,
    상기 반도체 패턴은 상기 소오스 라인 및 상기 연결 노드 중의 적어도 하나에 인접하게 형성되는 다이오드를 포함하는 것을 특징으로 하는 메모리 장치.
  24. xy 평면 상에 2차원적으로 배열되는 연결 노드들;
    z 방향의 장축을 가지면서 상기 연결 노드들 각각에 접속하는 반도체 패턴들;
    x 방향의 장축을 가지면서 상기 반도체 패턴들 사이의 xz 평면들 상에 2차원적으로 배열되는 게이트 패턴들;
    상기 게이트 패턴들 중의 적어도 하나와 상기 반도체 패턴들 사이에 개재되는 메모리 요소들; 및
    xy 평면 상에 2차원적으로 배열되어, 서로 다른 y 좌표를 갖는 연결 노드들 사이의 전기적 연결을 제어하는 스위칭 소자들을 구비하는 메모리 장치.
  25. 제 24 항에 있어서,
    상기 연결 노드들은 서로 다른 x 좌표들을 갖는 복수개의 노드 스트링들을 구성하고, 상기 노드 스트링들 각각은 서로 다른 y 좌표들 및 실질적으로 동일한 x 좌표를 갖는 연결 노드들을 포함하되,
    상기 메모리 장치는
    상기 노드 스트링들 각각의 일 측에 배치되는 제 1 노드들; 및
    상기 노드 스트링들 각각의 타 측에 배치되는 제 2 노드들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제 1 노드들 각각에 접속하는 제 1 비트라인들; 및
    상기 제 2 노드들 각각에 접속하는 제 2 비트라인들을 더 포함하되,
    상기 제 1 및 제 2 비트라인들 중의 적어도 하나는 상기 게이트 패턴들을 가로지르도록 배치되는 것을 특징으로 하는 메모리 장치.
  27. 제 26 항에 있어서,
    상기 스위칭 소자들의 스위칭 동작을 제어하는 선택 라인들을 더 포함하되,
    상기 선택 라인들은 상기 제 1 및 제 2 비트라인들을 가로지르는 방향으로 배치되는 것을 특징으로 하는 메모리 장치.
  28. 제 27 항에 있어서,
    상기 선택 라인은 상기 반도체 패턴과 대향하도록 배치되어 모오스 커패시터를 구성함으로써, 상기 반도체 패턴과 상기 연결 노드 사이의 전기적 연결을 제어하는 것을 특징으로 하는 메모리 장치.
  29. 제 28 항에 있어서,
    상기 스위칭 소자는 상기 선택 라인을 게이트 전극으로 사용하는 모오스 트랜지스터이되,
    상기 선택 라인을 포함하는 모오스 트랜지스터의 문턱 전압은 상기 선택 라 인을 포함하는 모오스 커패시터의 문턱 전압보다 높은 것을 특징으로 하는 메모리 장치.
  30. 제 24 항에 있어서,
    상기 메모리 요소는 전하 저장막, 상변화막 및 자기저항요소 중의 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  31. 제 24 항에 있어서,
    상기 반도체 패턴의 타단에 접속하는 소오스 라인을 포함하되,
    상기 소오스 라인의 장축은 상기 게이트 패턴의 장축에 평행하거나 상기 게이트 패턴을 가로지르는 것을 특징으로 하는 메모리 장치.
  32. 제 31 항에 있어서,
    상기 반도체 패턴은
    상기 메모리 요소들에 접속하는 몸체부; 및
    상기 몸체부의 양단들 중의 적어도 하나에 형성되는 적어도 하나의 연결부를 포함하되,
    상기 게이트 패턴들 중의 적어도 하나는 상기 몸체부와 대향하도록 배치되어 해당 반도체 패턴의 몸체부와 연결부 사이의 전기적 연결을 제어하는 것을 특징으로 하는 메모리 장치.
  33. 제 24 항에 있어서,
    상기 반도체 패턴은 상기 소오스 라인 및 상기 연결 노드 중의 적어도 하나에 인접하게 형성되는 다이오드를 포함하는 것을 특징으로 하는 메모리 장치.
  34. 제 24 항에 있어서,
    상기 반도체 패턴들에 대향되도록 배치되는 제어 전극들을 더 포함하되,
    상기 제어 전극은, 해당 반도체 패턴의 전위를 제어함으로써, 해당 반도체 패턴과 이에 접속하는 연결 노드 사이의 전기적 연결을 제어하는 것을 특징으로 하는 메모리 장치.
  35. 제 34 항에 있어서,
    상기 게이트 패턴을 가로지르는 방향의 장축을 가지면서, 상기 제어 전극에 접속하는 제어 라인을 더 구비하는 것을 특징으로 하는 메모리 장치.
  36. 제 24 항에 있어서,
    상기 게이트 패턴들을 포함하는 xz 평면들과 상기 반도체 패턴들을 포함하는 xz 평면들은 교대로 배열됨으로써, 하나의 xz 평면 상에 배열되는 게이트 패턴들은 서로 다른 y 좌표를 갖는 인접하는 반도체 패턴들의 공통 게이트 전극으로 사용되는 것을 특징으로 하는 메모리 장치.
  37. 제 25 항의 메모리 장치의 동작 방법에 있어서,
    상기 스위칭 소자들의 스위칭 동작들을 제어하여 상기 제 1 및 제 2 노드들 중의 하나를 소정의 연결 노드에 선택적으로 연결하는 노드 선택 단계를 포함하는 메모리 반도체 장치의 동작 방법.
  38. 제 37 항에 있어서,
    상기 노드 선택 단계는 상기 제 1 및 제 2 노드들 중에서 선택된 하나와 상기 선택된 연결노드 사이의 스위칭 소자들을 턴온시키면서 상기 제 1 및 제 2 노드들 중의 선택되지 않은 다른 하나와 상기 선택된 연결 노드 사이의 스위칭 소자들 중의 적어도 하나를 턴오프시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  39. 제 37 항에 있어서,
    상기 게이트 패턴들의 전압들을 제어하여 상기 선택된 연결 노드를 소정의 메모리 요소에 선택적으로 연결하는 셀 선택 단계를 포함하는 메모리 반도체 장치의 동작 방법.
  40. 제 39 항에 있어서,
    상기 셀 선택 단계는, 상기 선택된 연결 노드의 전압이 상기 선택된 메모리 요소의 일단에 인가되도록, 상기 선택된 메모리 요소와 상기 선택된 연결 노드 사이에 배치되는 게이트 패턴들에 문턱 전압보다 높은 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  41. 제 39 항에 있어서,
    상기 게이트 패턴들을 포함하는 xz 평면들과 상기 반도체 패턴들을 포함하는 xz 평면들은 교대로 배열되되,
    상기 셀 선택 단계는 상기 선택된 연결 노드를 상기 반도체 패턴 양측의 메모리 셀들 중의 하나에 선택적으로 연결하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  42. 제 39 항에 있어서,
    상기 메모리 요소는 전하 저장막을 포함하고,
    상기 동작 방법은 상기 메모리 요소에 전하를 주입하는 프로그램 단계, 상기 메모리 요소로부터 전하를 배출시키는 소거 단계 및 상기 메모리 요소에 저장된 전하의 양을 센싱하는 읽기 단계를 포함하되,
    상기 프로그램 및 상기 읽기 단계는 상기 노드 선택 단계 및 상기 셀 선택 단계를 이용하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  43. 복수의 국소 라인들로 구성되는 적어도 하나의 국소 구조체;
    복수의 전역 라인들로 구성되는 적어도 하나의 전역 구조체;
    상기 국소 라인들과 상기 전역 라인들 사이의 전기적 연결을 제어하는 스위칭 소자들; 및
    상기 스위칭 소자들의 스위칭 동작을 제어하는 스위칭 라인들을 포함하되,
    상기 국소 라인과 상기 전역 라인은 교차하는 장축들을 갖고, 상기 스위칭 라인은 상기 국소 라인과 상기 전역 라인을 지나는 평면을 관통하는 방향의 장축을 갖는 것을 특징으로 하는 3차원 반도체 장치.
  44. 제 43 항에 있어서,
    상기 전역 라인들 각각은 전기적으로 분리되어 독립적인 전압의 인가가 가능하도록 구성되고,
    상기 스위칭 라인들 각각은 전기적으로 분리되어 독립적인 전압의 인가가 가능하도록 구성되는 것을 특징으로 하는 3차원 반도체 장치.
  45. 제 43 항에 있어서,
    소정의 국소 라인과 소정의 전역 라인을 포함하는 평면 상에 배치되는 복수의 국소 라인들은, 상기 스위칭 소자들을 통해, 하나의 전역 라인에 연결되는 것을 특징으로 하는 3차원 반도체 장치.
  46. 제 43 항에 있어서,
    기판을 더 포함하되,
    상기 국소 라인 및 상기 전역 라인의 장축들은 상기 기판의 상부면에 평행하고,
    상기 스위칭 라인의 장축은 상기 기판의 상부면에 수직한 것을 특징으로 하는 3차원 반도체 장치.
  47. 제 43 항에 있어서,
    상기 국소 라인 및 이에 전기적으로 연결되는 전역 라인은, 동일한 공정을 통해 형성됨으로써, 동일한 물질로 형성되는 것을 특징으로 하는 3차원 반도체 장치.
  48. 제 43 항에 있어서,
    상기 국소 라인 및 상기 전역 라인은 금속막들, 금속 실리사이드막들, 금속 질화물들 및 반도체막들 중의 적어도 한가지를 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  49. 제 43 항에 있어서,
    상기 스위칭 소자는 서로 다른 도전형의 불순물 영역들을 포함하는 반도체 패턴인 것을 특징으로 하는 3차원 반도체 장치.
  50. 제 43 항에 있어서,
    상기 국소 구조체에 인접하게 배치되는 복수개의 정보저장요소들을 더 포함하되,
    상기 국소 라인은, 상기 정보저장요소에 저장된 정보를 변경하거나 독출하는데 이용되는, 워드라인 및 비트라인 중의 하나로 사용되는 것을 특징으로 하는 3차원 반도체 장치.
  51. 제 50 항에 있어서,
    상기 정보저장요소는 전하저장막, 상변화막 및 자기저항요소 중의 한가지를 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  52. 제 43 항에 있어서,
    상기 적어도 하나의 전역 구조체는
    상기 국소 라인들의 일단에 인접하게 배치되는 제 1 전역 구조체; 및
    상기 국소 라인들의 타단에 인접하게 배치되는 제 2 전역 구조체를 포함하고,
    상기 스위칭 소자들은
    상기 국소 라인들과 상기 제 1 전역 구조체를 구성하는 전역 라인들 사이의 전기적 연결을 제어하는 제 1 스위칭 소자들; 및
    상기 국소 라인들과 상기 제 2 전역 구조체를 구성하는 전역 라인들 사이의 전기적 연결을 제어하는 제 2 스위칭 소자들을 포함하고,
    상기 스위칭 라인들은
    상기 제 1 스위칭 소자들의 스위칭 동작들을 제어하는 제 1 스위칭 라인들; 및
    상기 제 2 스위칭 소자들의 스위칭 동작들을 제어하는 제 2 스위칭 라인들을 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  53. 제 43 항에 있어서,
    상기 스위칭 소자는
    상기 스위칭 라인의 둘레에 배치되는 반도체 패턴; 및
    상기 반도체 패턴과 상기 스위칭 라인 사이에 개재되는 절연막을 포함하되,
    상기 스위칭 소자들의 반도체 패턴들은 전기적으로 서로 분리되고,
    하나의 스위칭 라인은 복수의 반도체 패턴들의 측벽들과 대향되도록 배치되어 상기 스위칭 소자의 게이트 전극으로 사용되는 것을 특징으로 하는 3차원 반도체 장치.
  54. 기판 상에, 차례로 그리고 교대로 적층된 제 1 막들 및 제 2 막들을 포함하는, 박막 구조체를 형성하는 단계;
    상기 박막 구조체를 패터닝하여, 상기 제 1 막들 및 제 2 막들의 측벽들을 노출시키는 적어도 하나의 스위칭 개구부를 형성하는 단계;
    상기 스위칭 개구부를 통해 노출된 상기 제 1 막들의 측벽들을 수평적으로 리세스하여, 상기 제 2 막들 사이에 언더컷 영역들을 형성하는 단계;
    상기 언더컷 영역들 내에서 상기 리세스된 제 1 막들에 접촉하는 반도체 패턴들을 형성하는 단계; 및
    상기 스위칭 개구부 내에 배치되어, 상기 반도체 패턴들의 전위를 제어하는, 적어도 하나의 스위칭 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  55. 제 54 항에 있어서,
    상기 반도체 패턴들을 형성하는 단계는
    상기 리세스된 제 1 막들에 접촉하는 제 1 도전형의 제 1 반도체 패턴들을 형성하는 단계; 및
    상기 제 1 반도체 패턴들과 접촉하는 제 2 도전형의 제 2 반도체 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  56. 제 55 항에 있어서,
    상기 제 1 반도체 패턴들을 형성하는 단계는
    상기 언더컷 영역들 내에 제 1 도전형의 제 1 반도체막을 형성하는 단계; 및
    상기 제 1 반도체막을 식각하여, 상기 스위칭 개구부로부터 이격되어 상기 언더컷 영역 내에 국소적으로 배치되는, 상기 제 1 반도체 패턴들을 형성하는 단계 를 포함하되,
    상기 제 1 반도체막을 식각하는 단계는 상기 제 2 막들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 제 1 반도체막을 등방적으로 식각하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  57. 제 55 항에 있어서,
    상기 제 2 반도체 패턴들을 형성하는 단계는
    상기 언더컷 영역들 내에 제 2 도전형의 제 2 반도체막을 형성하는 단계; 및
    상기 제 2 반도체막을 식각하여, 상기 스위칭 개구부에 인접하는 상기 언더컷 영역 내에 국소적으로 배치되는, 상기 제 2 반도체 패턴들을 형성하는 단계를 포함하되,
    상기 제 2 반도체막을 식각하는 단계는, 상기 제 2 막의 측벽을 노출시킴으로써, 서로 다른 높이에 형성되는 상기 제 2 반도체 패턴들을 물리적으로 분리시키는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  58. 제 54 항에 있어서,
    상기 반도체 패턴들을 형성하는 단계는 에피택시얼 기술들 및 기상 증착 기술들 중의 적어도 한가지를 사용하여 상기 언더컷 영역에 반도체막을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  59. 제 54 항에 있어서,
    상기 스위칭 라인을 형성하기 전에, 상기 반도체 패턴들의 측벽을 덮는 스위칭 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 스위칭 라인을 형성하는 단계는 상기 스위칭 게이트 절연막이 형성된 스위칭 개구부를 채우는 도전성 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  60. 제 54 항에 있어서,
    상기 스위칭 개구부를 형성하기 전 또는 후에 또는 상기 개구부를 형성하는 단계를 이용하여, 복수의 국소 라인들로 구성되는 복수개의 국소 구조체 및 복수의 전역 라인들로 구성되는 적어도 하나의 전역 구조체를 형성하는 단계를 더 포함하되,
    상기 국소 라인 및 상기 전역 라인은 교차하는 장축들을 갖고,
    상기 반도체 패턴들은, 상기 국소 라인들과 상기 전역 라인들 사이의 전기적 연결을 선택적으로 제어하는 것을 가능하게 하도록, 상기 국소 라인들과 상기 전역 라인들 사이에 형성되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
  61. 제 54 항에 있어서,
    상기 반도체 패턴들을 형성하기 전 또는 후에 또는 상기 반도체 패턴들을 형성하는 단계를 이용하여, 상기 기판의 상부면을 관통하는 장축을 가지면서 상기 국 소 구조체들 사이에 배치되는 수직 반도체 패턴들을 형성하는 단계를 더 포함하는 3차원 반도체 장치의 제조 방법.
  62. 제 61 항에 있어서,
    상기 기판의 상부면을 관통하는 장축을 가지면서 상기 국소 구조체들 사이에 배치되어, 상기 수직 반도체 패턴의 전위를 제어하는 제어 전극을 형성하는 단계를 더 포함하는 3차원 반도체 장치의 제조 방법.
  63. 제 62 항에 있어서,
    상기 제어 전극은 상기 스위칭 라인을 형성하는 단계를 이용하여 형성되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법.
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