KR20230168020A - 반도체 메모리 장치 - Google Patents

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김근남
김용석
김현철
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판 상에 적층된 제1 채널 패턴 및 제2 채널 패턴; 상기 제1 및 제2 채널 패턴들 사이에서 상기 기판의 상면과 나란한 제1 방향으로 연장되는 워드 라인; 상기 워드 라인의 상면과 상기 제1 채널 패턴 사이에, 그리고 상기 워드 라인의 하면과 상기 제2 채널 패턴 사이에 배치되는 데이터 저장 패턴; 상기 기판의 상면에 대해 수직한 제2 방향으로 연장되며, 상기 제1 및 제2 채널 패턴들의 제1 단부들과 연결되는 비트 라인; 및 상기 제2 방향으로 연장되며, 상기 제1 및 제2 채널 패턴들의 제2 단부들과 연결되는 소스 라인을 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 보다 높은 집적도를 갖는 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 보다 높은 집적도를 갖는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판 상에 적층된 제1 채널 패턴 및 제2 채널 패턴; 상기 제1 및 제2 채널 패턴들 사이에서 상기 기판의 상면과 나란한 제1 방향으로 연장되는 워드 라인; 상기 워드 라인의 상면과 상기 제1 채널 패턴 사이에, 그리고 상기 워드 라인의 하면과 상기 제2 채널 패턴 사이에 배치되는 데이터 저장 패턴; 상기 기판의 상면에 대해 수직한 제2 방향으로 연장되며, 상기 제1 및 제2 채널 패턴들의 제1 단부들과 연결되는 비트 라인; 및 상기 제2 방향으로 연장되며, 상기 제1 및 제2 채널 패턴들의 제2 단부들과 연결되는 소스 라인을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판의 상면과 나란한 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 수직적으로 적층된 워드 라인들을 포함하는 것; 수직적으로 인접하는 상기 워드 라인들 사이 각각에서 상기 제1 방향으로 서로 이격되는 층간 절연 패턴들; 상기 층간 절연 패턴들과 상기 워드 라인들의 상면들 사이에 각각 제공되는 제1 채널 패턴들; 상기 층간 절연 패턴들과 상기 워드 라인들의 하면들 사이에 각각 제공되는 제2 채널 패턴들; 상기 제1 및 제2 채널 패턴들과 상기 워드 라인들 사이에 배치되는 데이터 저장 패턴들; 상기 전극 구조체들 각각의 제1 측에서 상기 제1 방향으로 서로 이격되는 비트 라인들로서, 상기 비트 라인들 각각은 상기 제1 및 제2 채널 패턴들의 제1 단부들에 연결되는 것; 및 상기 전극 구조체들 각각의 제2 측에서 상기 제1 방향으로 서로 이격되는 소스 라인들로서, 상기 소스 라인들 각각은 상기 제1 및 제2 채널 패턴들의 제2 단부들에 연결되는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에 수직적으로 번갈아 적층되는 제1 및 제2 채널 패턴들로서, 상기 제1 채널 패턴들은 상기 기판의 상면과 나란한 제1 방향으로 서로 이격되고, 상기 제2 채널 패턴들은 상기 제1 방향으로 서로 이격되는 것; 서로 인접하는 상기 제1 및 제2 채널 패턴들 사이에 각각 배치되며, 상기 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들과 상기 제1 채널 패턴들의 하면들 사이에, 그리고, 상기 워드 라인들과 상기 제2 채널 패턴들의 상면들 사이에 배치되는 데이터 저장 패턴들; 상기 제1 방향으로, 상기 제1 및 제2 채널 패턴들과 이격되어 상기 전극 구조체들 각각을 관통하는 제1 수직 절연 기둥들; 상기 제1 방향으로 서로 이격되어 배치되고, 상기 제1 및 제2 채널 패턴들의 제1 단부들에 연결되는 비트 라인들; 상기 제1 방향으로 서로 이격되어 배치되고, 상기 제1 및 제2 채널 패턴들의 제2 단부들에 연결되는 소스 라인들; 및 상기 워드 라인들 양측에서 상기 제1 방향으로 서로 이격되어 배치되며, 상기 제2 방향으로 연장되는 제2 수직 절연 기둥들을 포함하되, 상기 워드 라인들 각각은 상기 제2 영역에서 패드부를 포함하고, 상기 워드 라인들의 패드부들은 상기 제2 영역에서 계단 구조로 적층될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 강유전체 전계효과트랜지스터로 이루어진 단위 메모리 셀들을 3차원적으로 배열함으로써, 비휘발성 특성 및 초고속 동작 가능한 3차원 반도체 메모리 장치를 구현할 수 있다. 따라서, 반도체 메모리 장치의 집적도 및 전기적 특성을 보다 향상시킬 수 있다.
각 단위 메모리 셀들은 워드 라인의 상면 및 하면에 배치되는 제1 및 제2 채널 패턴들을 포함할 수 있다. 이에 따라, 복수의 단위 메모리 셀들이 기판 상에 수직적으로 적층될 때, 수직적으로 인접하는 워드 라인들 간의 커플링 노이즈를 줄일 수 있다.
나아가, 반도체 메모리 장치를 제조시 식각 선택비를 갖는 2종류 몰드막들을 이용하여 채널 패턴들 및 워드 라인들을 형성할 수 있으므로, 몰드 구조체의 높이(또는 수직적 두께)를 줄일 수 있다. 따라서, 반도체 메모리 장치의 제조 공정 난이도가 완화될 수 있으며, 반도체 메모리 장치의 높이(또는 수직적 두께)를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 2a, 도 2b, 및 도 2c는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 3a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 3b, 도 3c, 도 3d, 및 도 3e는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 3a의 A-A’선, B-B’선, C-C’선, 및 D-D'선을 따라 자른 단면들을 나타낸다.
도 4는 도 3c의 P1 부분을 확대한 도면이다.
도 5a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 5b, 도 5c, 도 5d, 및 도 5e는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 5a의 A-A’선, B-B’선, C-C’선, 및 D-D'선을 따라 자른 단면들을 나타낸다.
도 6은 도 5c의 P2 부분을 확대한 도면이다.
도 7a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 7b, 도 7c, 도 7d, 도 7e, 및 도 7f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 7a의 A-A’선, B-B’선, C-C’선, D-D'선, E-E'선, 및 F-F'선을 따라 자른 단면들을 나타낸다.
도 8a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 8b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 8a의 A-A’선을 따라 자른 단면을 나타낸다.
도 9a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 9b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 9a의 A-A’선을 따라 자른 단면을 나타낸다.
도 10a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 10a의 B-B'선을 따라 자른 단면을 나타낸다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 12a의 A-A'선을 따라 자른 단면을 나타낸다.
도 13a 내지 도 27a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 13b 내지 도 27b는 도 13a 내지 도 27a의 A-A’선을 따라 자른 단면들을 나타낸다.
도 13c 내지 도 27c는 도 13a 내지 도 27a의 B-B’선을 따라 자른 단면들을 나타낸다.
도 13d 내지 도 24d는 도 13a 내지 도 27a의 C-C’선을 따라 자른 단면들을 나타낸다.
도 13e 내지 도 24e는 도 13a 내지 도 27a의 D-D’선을 따라 자른 단면들을 나타낸다.
도 13f는 도 13a의 F-F'선을 따라 자른 단면을 나타낸다.
도 20f는 도 20a의 F-F'선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 워드 라인들(WL), 비트 라인들(BL), 소스 라인들(SL), 및 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 3차원적으로 배열될 수 있으며, 각 메모리 셀(MC)은 하나의 워드 라인(WL), 하나의 비트 라인(BL), 및 하나의 소스 라인(SL)에 연결될 수 있다. 실시예들에서, 메모리 셀들(MC) 각각은 메모리막(또는 데이터 저장막)을 포함하는 하나의 트랜지스터로 구성될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
감지 증폭기(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 감지 증폭기(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2a, 도 2b, 및 도 2c는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 2a를 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상의 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다. 주변 회로 구조체(PS)는 반도체 기판(100)의 상면에 대해 수직하는 제3 방향(D3)으로 반도체 기판(100)과 셀 어레이 구조체(CS) 사이에 제공될 수 있다.
셀 어레이 구조체(CS)는 비트 라인들(BL), 소스 라인들(SL), 및 워드 라인들(WL) 및 이들 사이의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 반도체 기판(100)의 상면과 나란하며 서로 교차하는 제1 및 제2 방향들(D1, D2) 및 반도체 기판(100)의 상면에 대해 수직하는 제3 방향(D3)을 따라 배열될 수 있다.
메모리 셀들(MC) 각각은 하나의 워드 라인(WL), 하나의 비트 라인(BL), 및 하나의 소스 라인(SL)에 연결될 수 있다. 메모리 셀들(MC) 각각은 강유전체(ferroelectric) 전계효과트랜지스터(FeFET)을 포함할 수 있다. 즉, 메모리 셀들(MC) 각각은 메모리막으로서 강유전체막을 포함할 수 있다. 강유전체막은 각 메모리 셀(MC) 내의 전하 분포가 비중심대칭(non-centrosymmetric)하여 자발적인 쌍극자(dipole (또는 electric dipole)), 즉, 자발 분극(spontaneous polarization)을 가질 수 있다. 강유전체막은 외부 전기장이 없는 상태에서도 쌍극자(dipole)에 의한 잔류 분극(remnant polarization)을 가질 있다. 또한, 외부 전기장에 의해 분극의 방향이 바뀔(switching) 수 있다.
다시 말해, 강유전막은 양 또는 음의 분극 상태를 가질 수 있으며, 프로그램 동작 동안 강유전체막에 인가되는 전계에 의해 분극 상태가 달라질 수 있다. 강유전체막의 분극 상태는 전원이 차단되더라도 유지될 수 있어 반도체 메모리 장치는 비휘발성 메모리 소자로서 동작할 수 있다.
도 2b를 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상의 셀 어레이 구조체(CS), 셀 어레이 구조체(CS) 상의 주변 회로 구조체(PS)를 포함할 수 있다. 즉, 셀 어레이 구조체(CS)는, 제3 방향(D3)으로, 반도체 기판(100)과 주변 회로 구조체(PS) 사이에 배치될 수 있다.
셀 어레이 구조체(CS)는 앞서 설명한 바와 같이, 비트 라인들(BL), 소스 라인들(SL), 워드 라인들(WL) 및 이들 사이의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀(MC)들 각각은 앞서 설명한 바와 같이, 메모리막을 포함하는 하나의 트랜지스터로 구성될 수 있으며, 메모리막으로서 강유전체막을 포함할 수 있다.
주변 회로 구조체(PS)는 반도체막 상에 형성된 코어 및 주변 회로들을 포함할 수 있다.
도 2c를 참조하면, 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. 실시예들에서, C2C 구조는 제1 반도체 기판(100; 제1 웨이퍼) 상에 셀 어레이 구조체(CS)을 포함하는 상부 칩을 제작하고, 제1 반도체 기판(100)과 다른 제2 반도체 기판(200; 제2 웨이퍼) 상에 주변 회로 구조체(PS)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패드와 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패드를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈 패드가 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈 패드는 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
주변 회로 구조체(PS)는 제1 반도체 기판(100) 상에 제공될 수 있으며, 주변 회로 구조체(PS)의 최상층에 하부 금속 패드들(LMP)이 제공될 수 있다. 하부 금속 패드들(LMP)은 코어 및 주변 회로들(도 1의 2, 3, 4, 5)과 전기적으로 연결될 수 있다. 하부 금속 패드들(LMP)은 셀 어레이 구조체(CS)의 상부 금속 패드들(UMP)과 직접 접촉 및 본딩될 수 있다.
셀 어레이 구조체(CS)는 제2 반도체 기판(200) 상에 제공될 수 있으며, 셀 어레이 구조체(CS)의 최상층에 상부 금속 패드들(UMP)이 제공될 수 있다. 상부 금속 패드들(UMP)은 비트 라인들(BL), 소스 라인들(SL), 및 워드 라인들(WL)과 연결될 수 있다. 즉, 상부 금속 패드들(UMP)은 메모리 셀들(MC)과 전기적으로 연결될 수 있다.
도 3a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 3b, 도 3c, 도 3d, 및 도 3e는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 3a의 A-A’선, B-B’선, C-C’선, 및 E-E'선을 따라 자른 단면들을 나타낸다. 도 4는 도 3c의 P1 부분을 확대한 도면들이다.
도 3a, 도 3b, 도 3c, 도 3d, 및 도 3e를 참조하면, 반도체 메모리 장치는 기판(100) 상에 배치된 전극 구조체들(ST)을 포함할 수 있다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
전극 구조체들(ST)은 제1 방향(D1)으로 연장될 수 있으며, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제1 및 제2 방향들(D1, D2)은 기판(100)의 상면과 평행할 수 있다.
각 전극 구조체(ST)는 기판(100)의 상면에 대해 수직한 제3 방향(D3)을 따라 적층된 워드 라인들(WL)을 포함할 수 있다.
워드 라인들(WL)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
워드 라인들(WL)은 제1 및 제2 채널 패턴들(CHP1, CHP2)을 덮는 게이트 전극부(GEP) 및 제1 수직 절연 기둥들을 둘러싸는 연결부(CNP)를 포함할 수 있다.
제1 수직 절연 기둥들(SIP1)이 각 전극 구조체(ST)를 관통할 수 있으며, 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 제1 수직 절연 기둥들(SIP1)은 실리콘 산화막 또는 실리콘 산질화막으로 이루어질 수 있다.
제1 수직 절연 기둥들(SIP1) 각각은 제3 방향(D3)으로 연장되는 수직부(VP) 및 수직부(VP)로부터 옆으로 돌출된 수평부들(HP)을 포함할 수 있다. 각 제1 수직 절연 기둥(SIP1)에서, 수평부들(HP) 각각은 수직적으로 서로 인접하는 워드 라인들(WL) 사이에 배치될 수 있다. 각 제1 수직 절연 기둥(SIP1)의 최하층 수평부(HP)는 기판(100)과 접할 수 있다. 각 수평부(HP)의 직경은 워드 라인(WL)의 폭(W1)보다 클 수 있고, 수직부(VP)의 직경은 워드 라인(WL)의 폭(W1)보다 작을 수 있다.
층간 절연 패턴들(ILD)이 수직적으로 서로 인접하는 워드 라인들(WL)의 게이트부들(GEP) 사이 각각에 배치될 수 있다. 동일 레벨에 위치하는 층간 절연 패턴들(ILD)은 제1 수직 절연 기둥들(SIP1)의 수평부들(HP)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 층간 절연 패턴들(ILD)은 실리콘 산화막 또는 실리콘 산질화막으로 이루어질 수 있다.
제1 채널 패턴들(CHP1)이 층간 절연 패턴들(ILD)과 워드 라인들(WL)의 상면들 사이에 각각 배치될 수 있으며, 제2 채널 패턴들(CHP2)이 층간 절연 패턴들(ILD)과 워드 라인들(WL)의 하면들 사이에 각각 배치될 수 있다. 실시예들에서, 각 워드 라인(WL)의 상면 및 하면은 제3 방향(D3)으로 서로 대향할 수 있다. 다시 말해, 제1 및 제2 채널 패턴들(CHP1, CHP2)이 제3 방향(D3)으로 번갈아 적층될 수 있으며, 한 쌍의 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 각 워드 라인(WL)이 배치될 수 있다.
제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 층간 절연 패턴들(ILD)이 각각 배치될 수 있다. 제1 및 제2 채널 패턴들(CHP1, CHP2)은 평면적 관점에서 서로 중첩될 수 있다.
제1 및 제2 채널 패턴들(CHP1, CHP2)은 제2 방향(D2)으로 장축을 가질 수 있으며, 제2 방향(D2)으로, 제1 및 제2 채널 패턴들(CHP1, CHP2)의 길이는 워드 라인들(WL)의 폭(W1)보다 클 수 있다.
제1 및 제2 채널 패턴들(CHP1, CHP2)은 다결정 상태의 반도체 물질을 포함할 수 있다. 제1 및 제2 채널 패턴들(CHP1, CHP2)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 예로, 제1 및 제2 채널 패턴들(CHP1, CHP2)은 다결정 실리콘으로 이루어질 수 있다.
이와 달리, 제1 및 제2 채널 패턴들(CHP1, CHP2)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 ZnxSnyO(ZTO), InxZnyO(IZO), ZnxO, InxGayZnzO(IGZO), InxGaySizO(IGSO), InxWyO(IWO), InxO, SnxO, TixO, ZnxONz, MgxZnyO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 채널 패턴들(CHP1, CHP2)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 제1 및 제2 채널 패턴들(CHP1, CHP2)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 채널 패턴들(CHP1, CHP2)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 제1 및 제2 채널 패턴들(CHP1, CHP2)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 제1 및 제2 채널 패턴들(CHP1, CHP2)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다.
또 다른 예로, 제1 및 제2 채널 패턴들(CHP1, CHP2)은 MoS2, WSe2와 같은 2차원 물질을 포함할 수도 있다.
도 4를 참조하면, 각 제1 채널 패턴(CHP1)은 제2 방향(D2)으로 서로 이격되는 제1 소오스 및 드레인 영역들(SR1, DR1) 및 제1 소오스 드레인 영역들(SR1, DR1) 사이의 제1 채널 영역(CHR1)을 포함할 수 있다. 마찬가지로, 각 제2 채널 패턴(CHP2)은 제2 방향(D2)으로 서로 이격되는 제2 소오스 및 드레인 영역들(SR2, DR2) 및 제2 소오스 드레인 영역들(SR2, DR2) 사이의 제1 채널 영역(CHR2)을 포함할 수 있다.
제1 및 제2 채널 패턴들(CHP1, CHP2)의 제1 및 제2 소오스 및 드레인 영역들(SR1, SR2, DR1, DR2) 내에 불순물이 도핑될 수도 있다. 즉, 제1 및 제2 소오스 및 드레인 영역들(SR1, SR2, DR1, DR2)에서 불순물 농도는 제1 및 제2 채널 영역들(CHR1, CHR2)에서 불순물 농도보다 클 수 있다.
실시예들에 따르면, 반도체 메모리 장치의 동작시 단위 메모리 셀에서, 제1 및 제2 채널 패턴들(CHP1, CHP2)의 제1 및 제2 채널 영역들(CHR1, CHR2)은 동일한 전위가 인가될 수 있다.
데이터 저장 패턴들(FEP)이 제1 및 제2 채널 패턴들(CHP1, CHP2)과 워드 라인들(WL) 사이에 각각 배치될 수 있다.
데이터 저장 패턴들(FEP)은 이에 인가되는 전계에 의해 분극 특성을 갖는 강유전체 물질을 포함할 수 있다. 강유전체 물질은 하프늄을 포함하는 유전물질로 이루어질 수 있다. 강유전체 물질은, 예를 들어, HfO2, HfSiO2(Si-doped HfO2), HfAlO2(Al-doped HfO2), HfSiON, HfZnO, HfZrO2, ZrO2, ZrSiO2, HfZrSiO2, ZrSiON, LaAlO, HfDyO2, 또는 HfScO2을 포함할 수 있다.
데이터 저장 패턴들(FEP) 각각은 제1 방향(D1)으로 연장되는 라인부들 및 라인부들을 연결하는 측벽부들을 포함할 수 있다. 각 데이터 저장 패턴(FEP)의 라인부들은 해당 워드 라인(WL)의 상면 및 하면을 덮을 수 있다. 각 데이터 저장 패턴(FEP)의 측벽부들은 제1 수직 절연 기둥들(SIP1)의 수직부들(VP) 사이에서 해당 워드 라인(WL)의 양측벽들을 덮을 수 있다. 데이터 저장 패턴들(FEP)의 양 측벽들은 워드 라인들(WL)의 양 측벽들에 정렬될 수 있다.
실시예들에 따르면, 플로팅 게이트들(FG)이 데이터 저장 패턴들(FEP)과 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 배치될 수 있다.
플로팅 게이트들(FG) 각각은, 데이터 저장 패턴들(FEP)과 유사하게, 제1 방향(D1)으로 연장되는 라인부들 및 라인부들을 연결하는 측벽부들을 포함할 수 있다. 각 플로팅 게이트(FG)의 라인부들은 제1 채널 패턴(CHP1)의 하면과 해당 데이터 저장 패턴(FEP) 사이 및 제2 채널 패턴(CHP2)의 상면과 해당 데이터 저장 패턴(FEP) 사이에 배치될 수 있다. 각 플로팅 게이트(FG)의 측벽부들은 제1 수직 절연 기둥들(SIP1)의 수직부들(VP)과 해당 데이터 저장 패턴(FEP)의 측벽부들 사이에 배치될 수 있다. 플로팅 게이트들(FG)의 양 측벽들은 워드 라인들(WL)의 양 측벽들에 정렬될 수 있다.
플로팅 게이트들(FG)은 예를 들어, 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
이에 더하여, 도 4를 참조하면, 게이트 절연막들(GIL)이 제1 및 제2 채널 패턴들(CHP1, CHP2)과 플로팅 게이트들(FG) 사이에 배치될 수 있다. 게이트 절연막들(GIL)은 제1 채널 패턴들(CHP1)의 하면들 및 제2 채널 패턴들(CHP1)의 상면들을 덮을 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다.
게이트 절연막들(GIL)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
스페이서 절연 패턴들(SS)이 수직적으로 서로 인접하는 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 각각 배치될 수 있다. 스페이서 절연 패턴들(SS)은 제1 및 제2 채널 패턴들(CHP1, CHP2) 및 층간 절연 패턴들(ILD)에 의해 제3 방향으로 서로 분리될 수 있다.
스페이서 절연 패턴들(SS)이 각 워드 라인(WL)의 양측벽들 상에 배치될 수 있다. 스페이서 절연 패턴들(SS)은 각 데이터 저장 패턴(FEP)의 양측벽들 및 각 플로팅 게이트의 양측벽들 상에 배치될 수 있다. 스페이서 절연 패턴들(SS)은 예를 들어, 실리콘 질화막 또는 실리콘 산질화막으로 이루어질 수 있다.
각 전극 구조체(ST)의 일측벽 상에 비트 라인들(BL1, BL2)이 배치될 수 있으며, 각 전극 구조체(SL)의 타측벽 상에 소스 라인들(SL1, SL2)이 배치될 수 있다.
비트 라인들(BL1, BL2)은 기판(100) 상에서 제3 방향(D3)으로 연장될 수 있다. 비트 라인들(BL1, BL2) 각각은 제1 및 제2 채널 패턴들(CHP1, CHP2)의 제1 단부들, 즉, 제1 및 제2 드레인 영역들(DR1, DR2)에 연결될 수 있다. 비트 라인들(BL1, BL2)은 각 전극 구조체(ST)의 일측벽 상에서 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 제1 방향(D1)으로 인접하는 비트 라인들(BL1, BL2)은 제2 수직 절연 기둥들(SIP2)에 의해 서로 분리될 수 있다.
소스 라인들(SL1, SL2)은 기판(100) 상에서 제3 방향(D3)으로 연장될 수 있다. 소스 라인들(SL1, SL2) 각각은 제1 및 제2 채널 패턴들(CHP1, CHP2)의 제2 단부들, 즉, 제1 및 제2 소오스 영역들(SR1, SR2)에 연결될 수 있다. 소스 라인들(SL1, SL2)은 각 전극 구조체(ST)의 타측벽 상에서 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 제1 방향(D1)으로 인접하는 소스 라인들(SL1, SL2)은 제2 수직 절연 기둥들(SIP2)에 의해 서로 분리될 수 있다.
제2 방향(D2)으로 인접하는 소스 라인들(SL1, SL2)과 비트 라인들(BL1, BL2) 사이에 분리 절연 패턴(120)이 배치될 수 있다. 분리 절연 패턴(120)은 비트 라인들(BL1, BL2) 및 소스 라인들(SL1, SL2)의 측벽들을 덮을 수 있다.
제2 수직 절연 기둥들(SIP2)은 기판(100) 상에서 제3 방향(D3)으로 연장될 수 있으며 분리 절연 패턴(120)을 관통할 수 있다. 제2 수직 절연 기둥들(SIP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 수직 절연 기둥들(SIP2)은 기판(100) 상에서 제3 방향(D3)으로 연장되는 원 기둥 형태를 가질 수 있다. 제2 수직 절연 기둥들(SIP2)은 제1 수직 절연 기둥들(SIP1)의 수평부들(HP)과 접할 수 있다. 제2 수직 절연 기둥들(SIP2)의 상면들은 제1 수직 절연 기둥들(SIP1)의 상면들을 덮는 하드 마스크막(130)의 상면과 실질적으로 공면을 이룰 수 있다.
하드 마스크막(130) 상에 상부 절연막(140)이 형성될 수 있다. 제1 도전 비아들(151)이 상부 절연막(140)을 관통하여 비트 라인들(BL1, BL2)에 각각 접속될 수 있으며, 제2 도전 비아들(153)이 상부 절연막(140)을 관통하여 소스 라인들(SL1, SL2)에 각각 접속될 수 있다. 제1 및 제2 도전 비아들(151, 153) 상에 도전 패드들(161)이 각각 접속될 수 있다.
이하, 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치에 대해 설명하며, 설명의 간략함을 위해, 앞서 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략하고, 실시예들 간의 차이점들에 대해 설명한다.
도 5a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 5b, 도 5c, 도 5d, 및 도 5e는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 5a의 A-A’선, B-B’선, C-C’선, 및 D-D'선을 따라 자른 단면들을 나타낸다. 도 6은 도 5c의 P2 부분을 확대한 도면이다.
도 5a, 도 5b, 도 5c, 도 5d, 및 도 5e를 참조하면, 앞선 실시예들에서 플로팅 게이트들이 생략될 수 있다. 이에 따라, 데이터 저장 패턴들(FEP)이 제1 수직 절연 기둥들(SIP1)과 직접 접촉할 수 있다. 즉, 데이터 저장 패턴들(FEP)이 제1 수직 절연 기둥들(SIP1)의 수직부들(VP)을 직접 둘러쌀 수 있다. 또한, 데이터 저장 패턴들(FEP)은 도 6에 도시된 바와 같이, 게이트 절연막(GIL)과 직접 접촉할 수 있다.
도 7a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 7b, 도 7c, 도 7d, 도 7e, 및 도 7f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 7a의 A-A’선, B-B’선, C-C’선, D-D'선, E-E'선, 및 F-F'선을 따라 자른 단면들을 나타낸다.
도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 및 도 7f를 참조하면, 기판(100)은 제1 영역(R1) 및 이에 인접한 제2 영역(R2)을 포함할 수 있다. 앞서 설명한 바와 같이, 수직적으로 적층된 워드 라인들(WL)을 포함하는 전극 구조체(ST)가 기판(100) 상에 배치될 수 있다.
워드 라인들(WL) 각각은 제1 영역(R1)에서 제1 방향(D1)을 따라 연장되는 라인부들 및 제2 영역(R2)에서 라인부들을 제2 방향(D2)으로 연결하는 패드부(PAD)를 포함할 수 있다. 라인부들 각각은 앞서 설명한 바와 같이, 제1 영역(R1)에서 제1 및 제2 채널 패턴들(CHP1, CHP2)을 덮는 게이트 전극부(GEP) 및 제1 영역(R1)에서 제1 수직 절연 기둥들을 둘러싸는 연결부(CNP)를 포함할 수 있다. 워드 라인들(WL)의 패드부들(PAD)은 제2 영역(R2)에서 계단 구조로 적층될 수 있다. 다시 말해, 워드 라인들(WL)의 패드부들(PAD)은 기판(100)으로부터 높이가 증가할수록 제1 방향(D1)으로 길이가 감소할 수 있다.
실시예들에 따르면, 제2 영역(R2)에서 제1 몰드막들(HL1) 및 워드 라인들(WL)의 패드부들(PAD)이 번갈아 적층될 수 있다. 제1 몰드막들(HL1)은 제1 영역(R1)의 층간 절연막들(ILD)과 동일한 레벨에 위치하되, 각 제1 몰드막(HL1)의 두께는 각 층간 절연막(ILD)의 두께보다 두꺼울 수 있다.
평탄 절연막(110)이 제2 영역(R2)에서 전극 구조체(ST)의 계단 구조를 덮을 수 있다. 즉, 평탄 절연막(110)은 워드 라인들(WL)의 패드부들(PAD)을 덮을 수 있다. 평탄 절연막(110)의 상면은 제1 수직 절연 기둥들(SIP1)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
서포터 기둥들(SP)이 제2 영역(R2)에서 워드 라인들(WL)의 패드부들(PAD)을 관통할 수 있다. 서포터 기둥들(SP)은 원 기둥 형태를 가질 수 있으며, 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 서포터 기둥들(SP)은 제1 영역(R1)의 제1 수직 절연 기둥들(SIP1)의 상면들과 실질적으로 동일한 레벨에 상면을 가질 수 있다. 서포터 기둥들(SP)은 예를 들어, 실리콘 산화막 또는 실리콘 산질화막으로 이루어질 수 있다.
셀 콘택 플러그들(CPLG)이 평탄 절연막(110)을 관통하여 워드 라인들(WL)의 패드부들(PAD)에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)은 금속 및/또는 금속질화물을 포함할 수 있다.
콘택 스페이서(CSS)가 평탄 절연막(110)을 관통할 수 있으며, 각 셀 콘택 플러그(CPLG)의 측벽을 둘러쌀 수 있다. 콘택 스페이서(CSS)는 절연 물질로 이루어질 수 있으며, 셀 콘택 플러그들(CPLG)은 콘택 스페이서(CSS)에 의해 데이터 저장 패턴(FEP) 및 플로팅 게이트(FG)와 전기적으로 분리될 수 있다.
실시예들에 따르면, 제1 및 제2 영역들(R1, R2)에서 하드 마스크막(130) 상에 상부 절연막(140)이 형성될 수 있다.
제1 도전 비아들(151)이 제1 영역(R1)에서 상부 절연막(140)을 관통하여 비트 라인들(BL1, BL2)에 각각 접속될 수 있으며, 제2 도전 비아들(153)이 제1 영역(R1)에서 상부 절연막(140)을 관통하여 소스 라인들(SL1, SL2)에 각각 접속될 수 있다. 나아가, 제3 도전 비아들(155)이 제2 영역(R2)에서 상부 절연막(140)을 관통하여 셀 콘택 플러그들(CPLG)에 각각 접속될 수 있다.
제1 및 제2 영역들(R1, R2)의 상부 절연막(140) 상에 금속간 절연막들(IMD) 및 식각 정지막들이 번갈아 적층될 수 있다.
제1 및 제2 도전 패드들(161)이 제1 영역(R1)에서 제1 및 제2 도전 비아들(151, 153)에 각각 접속될 수 있다. 제1 및 제2 도전 패드들(161) 각각은 제1 방향(D1)으로 장축을 가질 수 있으며, 제1 방향(D1)으로 서로 이격될 수 있다. 제3 도전 패드(163)는 제2 영역(R2)에서 제1 및 제2 도전 패드들(161)과 동일한 레벨에 위치할 수 있다. 제3 도전 패드(163)는 제3 도전 비아(155)에 접속될 수 있다.
수평 비트 라인들(171)이 금속간 절연막들(IMD) 중 어느 하나 내에 배치될 수 있다. 수평 비트 라인들(171)은 제1 방향(D1)으로 일정 간격 이격되며, 제2 방향(D2)으로 연장될 수 있다. 수평 비트 라인들(171)은 제1 도전 패드들(161) 및 제1 도전 비아들(151)을 통해 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
수평 소스 라인들(181)이 금속간 절연막들(IMD) 중 어느 하나 내에 배치될 수 있다. 수평 소스 라인들(181)은 수평 비트 라인들(171)과 다른 레벨에 위치할 수 있다. 수평 소스 라인들(181)은 제1 방향(D1)으로 일정 간격 이격되며, 제2 방향(D2)으로 연장될 수 있다. 수평 소스 라인들(181)은, 평면적 관점에서, 수평 비트 라인들(171) 사이에 각각 배치될 수 있다. 수평 소스 라인들(181)은 제2 도전 패드들(161) 및 제2 도전 비아들(153)을 통해 소스 라인들(SL1, SL2)에 전기적으로 연결될 수 있다.
제2 영역(R2)에서 수평 비트 라인들(171)과 동일한 레벨에 제1 상부 도전 패턴(173)이 배치될 수 있으며, 수평 소스 라인들(181)과 동일한 레벨에 제2 상부 도전 패턴(183)이 배치될 수 있다. 제1 및 제2 상부 도전 패턴들(173)은 비아들을 통해 제3 도전 패드(163)에 접속될 수 있다.
도 8a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 8b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 8a의 A-A’선을 따라 자른 단면을 나타낸다.
도 8a 및 도 8b에 도시된 실시예에 따르면, 제1 수직 절연 기둥들(SIP1) 각각에서 수평부들(HP)이 비대칭적으로 형성될 수 있다. 제1 수직 절연 기둥들(SIP1) 각각의 수직부(VP) 측벽이 분리 절연 패턴(120)과 접할 수 있다.
전극 구조체(ST)는 제2 방향(D2)으로 서로 대향하는 제1 측벽과 제2 측벽을 가질 수 있다. 다시 말해, 각 워드 라인(WL)은 제2 방향(D2)으로 서로 대향하는 제1 측벽과 제2 측벽을 가질 수 있다. 이 실시예에서, 각 워드 라인(WL)의 제1 측벽으로부터 제1 수직 절연 기둥들(SIP1) 각각의 중심 간의 거리는, 각 워드 라인(WL)의 제2 측벽으로부터 제1 수직 절연 기둥들(SIP1) 각각의 중심 간의 거리와 다를 수 있다.
도 9a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 9b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 9a의 A-A’선을 따라 자른 단면을 나타낸다.
도 9a 및 도 9b에 도시된 실시예에 따르면, 제2 방향(D2)으로 인접하는 제1 수직 절연 기둥들(SIP1)이 서로 거울 대칭으로 형성될 수 있다. 또한, 제1 수직 절연 기둥들(SIP1) 각각의 수직부(VP)는 제2 수직 절연 기둥들(SIP2)과 접촉하는 평탄한 측벽을 가질 수 있다.
실시예들에서, 각 제1 수직 절연 기둥(SIP1)의 수직부(VP)의 단면 형태에 따라, 제1 및 제2 채널 패턴들(CHP1, CHP2)의 형상 및 크기가 달라질 수 있다. 일 예로, 도 9a에 도시된 바와 같이, 제1 및 제2 채널 패턴들(CHP1, CHP2)의 제1 방향(D1)으로 폭은 소스 라인(SL1, SL2)과 접하는 측벽에서 보다 비트 라인(BL1, BL2)과 접하는 측벽에서 더 클 수 있다.
도 10a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 10a의 B-B'선을 따라 자른 단면을 나타낸다.
도 10a 및 도 10b에 도시된 실시예에 따르면, 제1 수직 절연 기둥들(SIP1) 각각은 균일한 직경을 가지며 제3 방향(D3)으로 연장되는 원 기둥 형태를 가질 수 있다. 즉, 제1 수직 절연 기둥들(SIP1)은, 수평부 없이, 수직부로만 이루어질 수 있다. 제2 방향(D2)으로 제1 및 제2 채널 패턴들(CHP1, CHP2)의 길이가 워드 라인(WL)의 선폭보다 작을 수 있으며, 데이터 저장 패턴(FEP)의 직경보다 작을 수 있다.
나아가, 비트 라인들(BL1, BL2) 각각은 제2 방향(D2)으로 돌출되어 제1 및 제2 채널 패턴들(CHP1, CHP2)과 접하는 수평부들을 포함할 수 있다. 비트 라인들(BL1, BL2)의 수평부들은, 평면적 관점에서, 워드 라인들(WL)과 중첩될 수 있다. 마찬가지로, 소스 라인들(SL1, SL2) 각각은 제2 방향(D2)으로 돌출되어 제1 및 제2 채널 패턴들(CHP1, CHP2)과 접하는 수평부들을 포함할 수 있다. 소스 라인들(SL1, SL2)의 수평부들은, 평면적 관점에서, 워드 라인들(WL)과 중첩될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 11에 도시된 실시예에 따르면, 제2 방향(D2)으로 인접하는 제1 수직 절연 기둥들(SIP1)이 서로 거울 대칭으로 형성될 수 있다. 또한, 제2 방향(D2)으로 제1 및 제2 채널 패턴들(CHP1, CHP2)의 길이가 워드 라인(WL)의 선폭보다 작을 수 있다.
비트 라인들(BL1, BL2) 각각은 제2 방향(D2)으로 돌출되어 제1 및 제2 채널 패턴들(CHP1, CHP2)과 접하는 수평부들을 포함할 수 있으며, 소스 라인들(SL1, SL2)은 수평부들 없이 제1 및 제2 채널 패턴들(CHP1, CHP2)이 소스 라인들(SL1, SL2)의 측벽들과 접할 수 있다.
도 12a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 12b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 12a의 A-A'선을 따라 자른 단면을 나타낸다.
도 12a 및 도 12b에 도시된 실시예에 따르면, 제2 방향(D2)으로 인접하는 제1 수직 절연 기둥들(SIP1)이 서로 거울 대칭으로 형성될 수 있다. 또한, 제2 방향(D2)으로 제1 및 제2 채널 패턴들(CHP1, CHP2)의 길이가 워드 라인(WL)의 선폭보다 작을 수 있다.
데이터 저장 패턴들(FEP)의 상면 및 하면이 제1 수직 절연 기둥들(SIP1)의 수평부들(HP)과 직접 접촉할 수 있으며, 데이터 저장 패턴들(FEP)이 소스 라인들(SL1) 또는 비트 라인들(BL2)과 접하는 평탄한 측벽을 가질 수 있다.
도 13a 내지 도 27a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 13b 내지 도 27b는 도 13a 내지 도 27a의 A-A’선을 따라 자른 단면들을 나타낸다. 도 13c 내지 도 27c는 도 13a 내지 도 27a의 B-B’선을 따라 자른 단면들을 나타낸다. 도 13d 내지 도 24d는 도 13a 내지 도 27a의 C-C’선을 따라 자른 단면들을 나타낸다. 도 13e 내지 도 24e는 도 13a 내지 도 27a의 D-D’선을 따라 자른 단면들을 나타낸다. 도 13f는 도 13a의 F-F'선을 따라 자른 단면을 나타낸다. 도 20f는 도 20a의 F-F'선을 따라 자른 단면을 나타낸다.
도 13a, 도 13b, 도 13c, 도 13d, 도 13e, 및 도 13f를 참조하면, 제1 및 제2 영역들(R1, R2)을 포함하는 기판(100)이 제공될 수 있다. 앞서 설명한 바와 같이, 제1 영역(R1)은 셀 어레이 영역일 수 있으며, 제2 영역(R2)은 워드 라인 패드 영역 또는 연결 영역일 수 있다. 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)를 형성하는 것은, 기판(100) 상에 제1 및 제2 몰드막들(HL1, HL2)을 수직적으로 번갈아 적층하는 것을 포함할 수 있다.
몰드 구조체(MS)에서, 제1 몰드막들(HL1)은 기판(100) 및 제2 몰드막들(HL2)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 제1 몰드막들(HL1)은 실리콘 산화막으로 형성될 수 있으며, 제2 몰드막들(HL2)은 실리콘 질화막으로 형성될 수 있다.
제1 및 제2 몰드막들(HL1, HL2)은 열적 화학기상증착(Thermal CVD), 플라즈마 강화 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 및 제2 몰드막들(HL1, HL2)은 인-시츄(in-situ)로 증착될 수 있다.
이어서, 제2 영역(R2)에서 몰드 구조체(MS)에 대한 계단 패터닝 공정이 수행될 수 있다. 계단 패터닝 공정은 제1 및 제2 영역들(R1, R2)에서 몰드 구조체(MS)를 덮는 마스크 패턴(미도시)을 형성한 후, 몰드 구조체(MS)의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 계단 패터닝 공정에 의해 제2 몰드막들(HL2)의 단부들이 제1 방향을 따라 차례로 노출될 수 있다. 즉, 계단 패터닝 공정에 의해 제2 영역(R2)에서 제1 방향(D1)을 따라 계단 구조가 몰드 구조체(MS)에 형성될 수 있다. 즉, 제2 몰드막들(HL2)의 제1 방향(D1)으로 길이가 기판(100)에서 멀어질수록 감소할 수 있다.
나아가, 계단 구조를 형성한 후, 제2 몰드막들(HL2)의 단부들 상면에 제2 몰드막들(HL2)과 동일한 물질의 박막을 증착 및 전면 에치백(etch-back) 공정을 수행함으로써, 각 제2 몰드막(HL2)의 단부의 두께가 증가될 수 있다.
제2 영역(R2)에서 몰드 구조체(MS)에 계단 구조를 형성한 후, 평탄 절연막(110)이 형성될 수 있다. 평탄 절연막(110)은 제1 및 제2 영역들(R1, R2)에서 몰드 구조체(MS)를 덮는 두꺼운 절연막을 형성한 후, 제1 영역(R1)의 최상층 제2 몰드막(HL2)의 상면이 노출되도록 평탄화함으로써 형성될 수 있다. 평탄 절연막(110)은 제2 몰드막(HL2)에 대해 식각 선택성을 갖는 절연 물질(예를 들어, 실리콘 산화물)로 이루어질 수 있다.
이어서, 몰드 구조체(MS)를 제3 방향(D3)으로 관통하며 제1 방향(D1)으로 연장되는 제1 및 제2 예비 라인 패턴들(103, 105)이 형성될 수 있다.
제2 예비 라인 패턴(105)은 한 쌍의 제1 예비 라인 패턴들(103) 사이에 형성될 수 있다. 여기서, 제1 방향(D1)으로, 제2 예비 라인 패턴(105)의 길이는 제1 예비 라인 패턴(103)의 길이보다 짧을 수 있다. 제1 영역(R1)에서, 몰드 구조체(MS)는 제1 및 제2 예비 라인 패턴들(103, 105)에 의해 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
제1 및 제2 예비 라인 패턴들(103, 105)을 형성하는 것은, 제1 방향(D1)으로 연장되는 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 몰드 구조체(MS)를 이방성 식각하여 제1 및 제2 트렌치들을 형성하는 것, 상기 제1 및 제2 트렌치들 내에 절연 물질을 매립하는 것을 포함할 수 있다. 여기서, 제1 및 제2 트렌치들 내에 절연 물질을 매립하기 전에, 제1 및 제2 트렌치들의 내벽들을 컨포말하게 덮는 식각 정지막(101)이 형성될 수 있다. 즉, 식각 정지막(101)은 몰드 구조체(MS)의 측벽을 덮을 수 있다. 식각 정지막(101)은 기판(100) 및 제1 및 제2 예비 라인 패턴들(103, 105)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다.
계속해서, 제2 영역(R2)에서 몰드 구조체(MS)를 관통하는 서포터 기둥들(SP)이 형성될 수 있다. 서포터 기둥들(SP)은 몰드 구조체(MS)의 계단 구조를 관통할 수 있다. 다시 말해, 서포터 기둥들(SP)은 제2 희생막들(HL2)의 단부를 관통할 수 있다. 서포터 기둥들(SP)은 제1 방향(D1) 및 제2 방향(D2)을 따라 서로 이격되어 형성될 수 있다.
서포터 기둥들(SP)은 몰드 구조체(MS)를 패터닝하여 제2 영역(R2)에서 기판(100)을 노출시키는 오프닝들을 형성한 후, 오프닝들 내에 절연 물질을 매립하고 평탄화하여 형성될 수 있다. 서포터 기둥들(SP)은 제2 몰드막들(HL2)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 서포터 기둥들(SP)의 상면들은 평탄 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다.
도 14a, 도 14b, 도 14c, 도 14d, 및 도 14e를 참조하면, 제1 영역(R1)에서 몰드 구조체(MS)의 각 라인 부분을 관통하는 오프닝들(OP)이 형성될 수 있다. 오프닝들(OP)은 제1 방향(D1)을 따라 서로 이격되어 형성될 수 있다. 제2 방향(D2)으로 인접하는 오프닝들(OP) 사이에 제2 예비 라인 패턴(105)이 배치될 수 있다.
오프닝들(OP)을 형성하는 것은, 몰드 구조체(MS) 상에 오프닝들(OP)에 대응하는 개구를 갖는 하드 마스크 패턴(HP1)을 형성하고, 하드 마스크 패턴(HP1)을 식각 마스크로 이용하여 몰드 구조체(MS)를 이방성 식각하는 것을 포함할 수 있다. 오프닝들(OP)은 기판(100)의 상면을 노출시킬 수 있으며, 이방성 식각 동안 과도식각(over-etch)에 의해 오프닝들(OP) 아래의 기판(100) 상면이 리세스될 수도 있다.
오프닝들(OP)을 형성시, 각 오프닝(OP)의 직경은 몰드 구조체(MS)의 각 라인 부분의 폭보다 작을 수 있다. 이에 따라, 각 오프닝(OP)은 몰드 구조체(MS)에 의해 제1 및 제2 예비 라인 패턴들(103, 105)과 이격될 수 있다. 제1 영역(R1)에서 몰드 구조체(MS)의 각 라인 부분은 제2 방향(D2)으로 서로 대향하는 제1 측벽 및 제2 측벽을 가질 수 있다. 여기서, 몰드 구조체(MS)의 제1 측벽과 오프닝들(OP) 간의 거리는 몰드 구조체(MS)의 제2 측벽과 오프닝들(OP) 간의 거리와 실질적으로 동일할 수 있다.
한편, 도 8a 및 도 8b를 참조하면, 오프닝들(OP)이 식각 정지막(101)의 일부분들을 노출시킬 수 있다. 이러한 경우, 몰드 구조체(MS)의 제1 측벽과 오프닝들(OP) 간의 거리는, 도 8a 및 도 8b에 도시된 바와 같이, 몰드 구조체의 제2 측벽과 오프닝들(OP) 간의 거리와 다를 수 있다.
또 다른 예로, 도 9a 및 도 9b에 도시된 바와 같이, 오프닝들(OP)이 식각 정지막(101)의 일부분들을 노출시킬 수 있으며, 제2 방향(D2)으로 인접하는 오프닝들(OP)이 서로 거울 대칭으로 형성될 수 있다.
도 15a, 도 15b, 도 15c, 도 15d, 및 도 15e를 참조하면, 제1 영역(R1)에서, 오프닝들(OP)에 노출된 제1 몰드막들(HL1)을 제거하여 수직적으로 인접하는 제2 몰드막들(HL2) 사이에 제1 수평 영역들(HR1)이 형성될 수 있다. 제1 수평 영역들(HR1)의 수직적 두께, 다시 말해 서로 인접하는 제2 몰드막들(HL2) 간의 수직적 거리는 제1 몰드막들(HL1)의 두께와 실질적으로 동일할 수 있다.
제1 수평 영역들(HR1)을 형성하는 것은, 기판(100), 제2 몰드막들(HL2), 식각 정지막(101), 및 제1 및 제2 예비 라인 패턴들(103, 105)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 제1 몰드막들(HL1)을 등방성 식각하는 것을 포함할 수 있다. 제1 반도체막들(10)을 제거시 제2 몰드막들(HL2)은 제1 및 제2 예비 라인 패턴들(103, 105)에 의해 무너지지 않고 수직적으로 이격될 수 있다. 실시예들에 따르면, 제1 영역(R1)에서 제1 수평 영역들(HR1)이 형성될 때, 제2 영역(R2)에서 제1 몰드막들(HL1)의 일부분들은 식각되지 않고 잔류할 수 있다.
도 16a, 도 16b, 도 16c, 도 16d, 및 도 16e를 참조하면, 제1 수평 영역들(HR1) 내에 제1 예비 채널 패턴들(10) 및 층간 절연막들(20)이 각각 형성될 수 있다.
제1 예비 채널 패턴들(10) 및 층간 절연막들(20)을 형성하는 것은, 제1 수평 영역들(HR1) 및 오프닝들(OP)의 내벽들을 컨포말하게 덮는 채널막 및 절연막을 차례로 증착하는 것, 및 오프닝들(OP) 내벽 및 기판(100)이 노출되도록 채널막 및 절연막을 식각하는 것을 포함할 수 있다.
여기서, 채널막의 두께는 각 제1 수평 영역(HR1)의 수직적 두께의 절반보다 작을 수 있다. 채널막은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다. 채널막은 예를 들어 수 내지 수십 nm의 두께, 예들 들어, 1nm 내지 30nm, 일 예로서, 1nm 내지 10nm의 두께로 증착될 수 있다. 채널막은 반도체 물질, 산화물 반도체 물질, 또는 2차원 반도체 물질을 포함할 수 있다. 채널막은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
채널막을 증착한 후, 절연막은 채널막 상에 균일한 두께로 증착될 수 있다. 절연막은 채널막이 형성된 제1 수평 영역들(HR1)을 채울 수 있다. 절연막은 제2 몰드막들(HL2) 및 채널막에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 절연막은 실리콘 산화물일 수 있다.
절연막을 증착한 후, 오프닝들(OP) 내벽에 형성된 채널막이 노출되도록 등방성 식각 공정이 수행될 수 있다. 이에 따라, 제1 수평 영역들(HR1) 내에 층간 절연막들(20)이 각각 형성될 수 있다.
이어서, 채널막에 대한 등방성 식각 공정을 수행하여 제2 몰드막들(HL2)의 측벽들이 오프닝들(OP)에 다시 노출될 수 있다. 이에 따라, 제1 수평 영역들(HR1) 내에 제1 예비 채널 패턴들(10)이 각각 형성될 수 있다. 제1 예비 채널 패턴들(10) 및 층간 절연막들(20)은 제1 영역(R1)에서 제1 방향(D1)을 따라 연장될 수 있다.
도 17a, 도 17b, 도 17c, 도 17d, 및 도 17e를 참조하면, 오프닝들(OP을 통해 제1 예비 채널 패턴들(10)의 일부분들을 식각하여 제2 예비 채널 패턴들(11)이 형성될 수 있다. 제2 예비 채널 패턴들(11)은 제1 영역(R1)에서 제1 방향(D1)으로 서로 이격될 수 있다.
제2 예비 채널 패턴들(11)을 형성시, 오프닝들(OP)을 통해 식각 에천트를 공급하여 제1 예비 채널 패턴들(10)이 제1 방향(D1) 및 제2 방향(D2)을 따라 수평적으로(laterally) 식각될 수 있다. 이때, 각 제1 예비 채널 패턴(10)은 제1 방향(D1)으로 서로 이격되는 복수의 제2 예비 채널 패턴들(11)로 분리될 수 있다. 오프닝들(OP)을 통한 등방성 식각 공정의 결과로, 제2 예비 채널 패턴들(11) 각각에서 제1 방향(D1)으로 폭은 측벽 부분보다 중심 부분에서 작을 수 있다. 제1 방향(D1)으로, 각각의 제2 예비 채널 패턴들(11)의 폭은 서로 인접하는 오프닝들(OP) 간의 간격보다 작을 수 있다.
이와 같이 제2 예비 채널 패턴들(11)을 형성함에 따라, 제2 몰드막들(HL2) 사이에서 제2 예비 채널 패턴들(11)을 노출시키는 제2 수평 영역들(HR2)이 형성될 수 있다. 제2 수평 영역들(HR2)은 제1 예비 채널 패턴들(10)이 식각된 영역에 해당할 수 있다.
다른 예로, 제1 예비 채널 패턴들(10)이 산화물 반도체로 형성되는 경우, 제1 예비 채널 패턴들(10)의 일부분들을 식각하여 제2 수평 영역들(HR2)을 형성하는 것은 생략될 수도 있다.
도 18a, 도 18b, 도 18c, 도 18d, 및 도 18e를 참조하면, 제2 수평 영역들(HR2) 및 오프닝들(OP)을 내에 절연 물질을 채움으로써 제1 수직 절연 기둥들(SIP1)이 형성될 수 있다. 제1 수직 절연 기둥들(SIP1)은, 오프닝들(OP)을 채우도록 수직 절연막을 증착한 후, 몰드 구조체(MS)의 상면이 노출되도록 수직 절연막을 평탄화함으로써 형성될 수 있다.
제1 수직 절연 기둥들(SIP1) 각각은 수직적으로 인접하는 제2 몰드막들(HL2) 사이에 채워진 수평부들(HP) 및 오프닝들(OP) 내에 채워진 수직부를 포함할 수 있다. 수평부들(HP)은 제1 방향(D1)으로 제2 예비 채널 패턴들(11)의 측벽들을 덮을 수 있다.
도 19a, 도 19b, 도 19c, 도 19d, 및 도 19e를 참조하면, 제1 수직 절연 기둥들(SIP1)을 형성한 후, 최상층 제2 몰드막(HL2) 상에 제1 하드 마스크 패턴(MP1)이 형성될 수 있다. 제1 하드 마스크 패턴(MP1)은 제1 영역(R1)에서 제1 수직 절연 기둥들(SIP1)의 상면들을 덮을 수 있으며, 라인형태의 오프닝들을 가질 수 있다. 제1 하드 마스크 패턴(MP1)은 제2 영역(R2)에서 서포터 기둥들(SP)의 상면들 및 평탄 절연막(110)의 상면을 덮을 수 있다.
이어서, 제1 하드 마스크 패턴(MP1)을 식각 마스크로 이용하여 제1 및 제2 예비 라인 패턴들(103, 105)이 식각될 수 있다. 이에 따라, 식각 정지막(101)을 노출시키는 제1 및 제2 트렌치들(T1, T2)이 형성될 수 있다. 제1 트렌치들(T1)은 제1 영역(R1)에서 제2 영역(R2)으로 제1 방향(D1)을 따라 연장될 수 있으며, 제2 트렌치(T2)는 제1 영역(R1)에서 제1 트렌치들(T1) 사이에 배치될 수 있다.
도 20a, 도 20b, 도 20c, 도 20d, 도 20e, 및 도 20f를 참조하면, 제1 및 제2 트렌치들(T1, T2)에 노출된 식각 정지막(101)이 제거될 수 있다. 이어서, 제1 트렌치들(T1)에 대해 노출된 제2 몰드막들(HL2)을 등방성 식각하여 제3 수평 영역들(HR3)이 형성될 수 있다. 제3 수평 영역들(HR3)은 제1 수직 절연 기둥들(SIP1)의 수평부들(HP) 사이와 수직적으로 인접하는 제2 예비 채널 패턴들(11) 사이에 형성될 수 있다. 즉, 제3 수평 영역들(HR3) 제2 예비 채널 패턴들(11)의 상면들 및 하면들이 노출될 수 있다. 또한, 제3 수평 영역들(HR3) 각각은 제1 영역(R1)에서 제2 영역(R2)으로 제1 방향(D1)을 따라 연장될 수 있다. 제3 수평 영역들(HR3) 각각은 제2 영역(R2)에서 서포터 기둥들(SP)의 측벽 일부부들을 노출시킬 수 있다.
도 21a, 도 21b, 도 21c, 도 21d, 및 도 21e를 참조하면, 제3 수평 영역들(HR3) 내에 게이트 절연막(미도시), 플로팅 게이트막(30), 데이터 저장막(40), 게이트 도전막(50) 차례로 증착될 수 있다.
게이트 절연막은 제3 수평 영역들(HR3)의 내벽들을 컨포말하게 덮을 수 있으며, 제2 예비 채널 패턴들(11)의 표면들 상에 직접 형성될 수 있다. 게이트 절연막은 열산화 공정 또는 증착 공정을 수행하여 형성될 수 있다.
플로팅 게이팅막(30) 및 데이터 저장막(40)의 두께의 합은 제1 수직 절연 패턴(SIP1)의 수평부들(HP) 간의 거리(즉, 제3 수평 영역(HR3)의 수직적 두께)의 절반보다 작을 수 있다. 이어서, 게이트 도전막(50)이 게이트 절연막(미도시), 플로팅 게이트막(30), 데이터 저장막(40)이 형성된 제3 수평 영역들(HR3)을 채울 수 있다.
게이트 절연막(미도시)은 실리콘 산화물 또는 고유전물로 형성될 수 있으며, 데이터 저장막(40)은 강유전체 물질로 형성될 수 있다. 플로팅 게이트막(30) 및 데이터 저장막(40)은 도전 물질로 형성될 수 있다.
한편, 다른 실시예들에 따르면, 3 수평 영역들(HR3) 내에 플로팅 게이트막(30)을 형성하는 것은 생략될 수도 있다.
이어서, 도 22a, 도 22b, 도 22c, 도 22d, 및 도 22e를 참조하면, 게이트 도전막(50)에 대한 등방성 식각 공정을 수행하여 수직적으로 서로 분리된 워드 라인들(WL)이 형성될 수 있다. 워드 라인들(WL)은 제3 수평 영역들(HR3) 각각에서 국소적으로 형성될 수 있다. 여기서, 워드 라인들(WL)의 측벽들은 제2 예비 채널 패턴들(11)의 측벽들보다 리세스될 수 있다.
계속해서, 도 23a, 도 23b, 도 23c, 도 23d, 및 도 23e를 참조하면, 플로팅 게이트막(30) 및 데이터 저장막(40)에 대해 차례로 등방성 식각 공정을 수행하여, 수직적으로 서로 분리된 데이터 저장 패턴들(FEP) 및 플로팅 게이트들(FG)이 형성될 수 있다. 즉, 제1 수직 절연 패턴(SIP1)의 수평부들(HP)의 측벽들 상에서 플로팅 게이트막(30) 및 데이터 저장막(40)이 제거될 수 있으며, 데이터 저장 패턴들(FEP)의 측벽들 및 플로팅 게이트들(FG)의 측벽들은 워드 라인들(WL)의 측벽들에 정렬될 수 있다. 이에 따라, 각 제3 수평 영역(HR3) 내에 하나의 워드 라인(WL), 한 쌍의 데이터 저장 패턴들(FEP), 및 한 쌍의 플로팅 게이트들(FG)이 형성될 수 있다.
도 24a, 도 24b, 도 24c, 도 24d, 및 도 24e를 참조하면, 워드 라인들(WL), 데이터 저장 패턴들(FEP), 및 플로팅 게이트들(FG)이 형성된 제3 수평 영역들(HR3) 내에 스페이서 절연 패턴들(SS)이 형성될 수 있다. 스페이서 절연 패턴들(SS)은 층간 절연막들(ILD) 및 제2 예비 채널 패턴들(11)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
스페이서 절연 패턴들(SS)을 형성하는 것은, 제3 수평 영역들(HR3)을 채우도록 제1 및 제2 트렌치들(T1, T2)의 내벽 상에 캡핑 절연막을 형성하는 것, 층간 절연막들(ILD)의 측벽들이 노출되도록 제1 및 제2 트렌치들(T1, T2) 내에 채워진 캡핑 절연막을 제거하는 것을 포함할 수 있다. 캡핑 절연막은 층간 절연막들(ILD) 및 제2 예비 채널 패턴들(11)에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하여 식각될 수 있다. 스페이서 절연 패턴들(SS)을 형성시 층간 절연막들(ILD)의 측벽들 상에서 게이트 절연막의 일부분들이 식각될 수 있다.
스페이서 절연 패턴들(SS)을 형성한 후, 제1 및 제2 트렌치들(T1, T2)에 노출된 제2 예비 채널 패턴들에 대한 등방성 식각 공정이 수행될 수 있다. 이에 따라, 각 제3 수평 영역(HR3) 내에 수직적으로 서로 이격되는 제1 및 제2 채널 패턴들(CHP1, CHP2)이 형성될 수 있다.
제1 및 제2 채널 패턴들(CHP1, CHP2)을 형성한 후, 제1 및 제2 트렌치들(T1, ST2)을 통해 기상 도핑(GPD) 공정 또는 플라즈마 도핑(PLAD) 공정을 수행하여 제1 및 제2 채널 패턴들(CHP1, CHP2)의 일부분들에 불순물들이 도핑될 수 있다. 이에 따라, 제1 및 제2 채널 패턴들(CHP1, CHP2)의 양단들에 제1 및 제2 소오스 및 드레인 영역들(SR1, SR2, DR1, DR2)이 형성될 수 있다.
도 25a, 도 25b, 도 25c, 도 25d, 및 도 25e를 참조하면, 라인 도전 패턴들(50)이 제1 및 제2 트렌치들(T1, ST2)의 양측벽들 상에 형성될 수 있다. 라인 도전 패턴들(50)은 제1 및 제2 트렌치들(T1, ST2)의 내벽들을 컨포말하게 덮는 라인 도전막을 증착한 후, 에치백 공정을 수행함으로써 형성될 수 있다.
라인 도전 패턴들(50)은 제1 방향(D1)을 따라 연장될 수 있으며, 제1 및 제2 채널 패턴들(CHP1, CHP2)의 측벽들 및 스페이서 절연 패턴들(SS)의 측벽들을 덮을 수 있다. 라인 도전 패턴들(50)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
도 26a, 도 26b, 도 26c, 도 26d, 및 도 26e를 참조하면, 라인 도전 패턴들(50)이 형성된 제1 및 제2 트렌치들(T1, T2) 내에 분리 절연 패턴들(120)이 형성될 수 있다. 분리 절연 패턴들(120)은 제1 및 제2 트렌치들(T1, T2)을 채우도록 절연 물질을 증착한 후, 라인 도전 패턴들(50)의 상면들이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다.
분리 절연 패턴들(120)은 기판(100) 상에서 제1 방향(D1)을 따라 연장될 수 있다. 분리 절연 패턴들(120)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들, 실리콘 산화막, 실리콘 산질화막 중의 한가지일 수 있다.
도 27a, 도 27b, 도 27c, 도 27d, 및 도 27e를 참조하면, 분리 절연 패턴들(120) 및 라인 도전 패턴들(50) 상에 하드 마스크막(130)이 형성될 수 있다. 하드 마스크막(130)은 분리 절연 패턴들(120)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다.
이어서, 하드 마스크막(130) 및 분리 절연 패턴들(120)을 패터닝하여 기판(100)을 노출시키는 분리 영역들(SR) 형성될 수 있다. 분리 영역들(SR)은 제1 방향(D1)으로 서로 이격될 수 있으며, 제2 방향(D2)으로 제1 수직 절연 기둥들(SIP1) 사이에 형성될 수 있다. 분리 영역들(SR)은 각 라인 도전 패턴(50)의 측벽 일부분들을 노출시킬 수 있다.
계속해서, 분리 영역들(SR)에 노출된 라인 도전 패턴들(50)을 식각하여 각각의 제1 및 제2 트렌치들 내에서 서로 마주보는 비트 라인들(BL) 및 소스 라인들(SL)이 형성될 수 있다.
이후, 도 3a, 도 3b, 도 3c, 도 3d, 및 도 3e에 도시된 바와 같이, 분리 영역들(SR)에 제2 분리 절연 패턴들(SIP2)이 각각 형성될 수 있다. 제2 분리 절연 패턴들(SIP2)은 분리 영역들(SR)을 채우는 절연막을 형성한 후, 하드 마스크막(130)의 상면이 노출되도록 평탄화하여 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 적층된 제1 채널 패턴 및 제2 채널 패턴;
    상기 제1 및 제2 채널 패턴들 사이에서 상기 기판의 상면과 나란한 제1 방향으로 연장되는 워드 라인;
    상기 워드 라인의 상면과 상기 제1 채널 패턴 사이에, 그리고 상기 워드 라인의 하면과 상기 제2 채널 패턴 사이에 배치되는 데이터 저장 패턴;
    상기 기판의 상면에 대해 수직한 제2 방향으로 연장되며, 상기 제1 및 제2 채널 패턴들의 제1 단부들과 연결되는 비트 라인; 및
    상기 제2 방향으로 연장되며, 상기 제1 및 제2 채널 패턴들의 제2 단부들과 연결되는 소스 라인을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 저장 패턴은 강유전체 물질을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 데이터 저장 패턴과 상기 제1 채널 패턴의 하면 사이 및 상기 데이터 저장 패턴과 상기 제2 채널 패턴의 상면 사이에 배치되는 플로팅 게이트 패턴; 및
    상기 플로팅 게이트 패턴과 상기 제1 채널 패턴의 상기 하면 사이 및 상기 플로팅 게이트 패턴과 상기 제2 채널 패턴의 상기 상면 사이에 배치되는 게이트 절연막을 더 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 채널 패턴들은 상기 기판의 상면과 나란하며 상기 제1 방향과 교차하는 제3 방향으로 장축을 갖되,
    상기 제3 방향으로, 상기 워드 라인의 폭은 상기 제1 및 제2 채널 패턴들의 길이보다 작은 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 채널 패턴들은 다결정 반도체 물질, 산화물 반도체 물질, 또는 2D 물질을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 채널 패턴들과 상기 제1 방향으로 이격되어 배치되고, 상기 제2 방향으로 연장되는 제1 수직 절연 기둥을 더 포함하되,
    상기 워드 라인은 상기 제1 수직 절연 기둥을 둘러싸는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 수직 절연 기둥은 상기 제2 방향으로 연장되는 수직부 및 상기 수직부로부터 옆으로 돌출된 수평부들을 포함하되,
    상기 워드 라인은 수직적으로 인접하는 상기 수평부들 사이에서 상기 수직부를 둘러싸는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 기판 상에 적층된 층간 절연 패턴들을 더 포함하되,
    상기 층간 절연 패턴들 중 하나는 상기 제1 채널 패턴의 상면을 덮고,
    상기 층간 절연 패턴들 중 다른 하나는 상기 제2 채널 패턴의 하면을 덮는 반도체 메모리 장치.
  9. 기판의 상면과 나란한 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 수직적으로 적층된 워드 라인들을 포함하는 것;
    수직적으로 인접하는 상기 워드 라인들 사이 각각에서 상기 제1 방향으로 서로 이격되는 층간 절연 패턴들;
    상기 층간 절연 패턴들과 상기 워드 라인들의 상면들 사이에 각각 제공되는 제1 채널 패턴들;
    상기 층간 절연 패턴들과 상기 워드 라인들의 하면들 사이에 각각 제공되는 제2 채널 패턴들;
    상기 제1 및 제2 채널 패턴들과 상기 워드 라인들 사이에 배치되는 데이터 저장 패턴들;
    상기 전극 구조체들 각각의 제1 측에서 상기 제1 방향으로 서로 이격되는 비트 라인들로서, 상기 비트 라인들 각각은 상기 제1 및 제2 채널 패턴들의 제1 단부들에 연결되는 것; 및
    상기 전극 구조체들 각각의 제2 측에서 상기 제1 방향으로 서로 이격되는 소스 라인들로서, 상기 소스 라인들 각각은 상기 제1 및 제2 채널 패턴들의 제2 단부들에 연결되는 것을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 저장 패턴들은 상기 워드 라인들의 상면들 및 상기 워드 라인들의 하면들을 덮으며 상기 제1 방향으로 연장되는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제1 방향으로, 상기 제1 및 제2 채널 패턴들과 이격되어 상기 전극 구조체들 각각을 관통하는 제1 수직 절연 기둥들; 및
    상기 워드 라인들 양측에서 상기 제1 방향으로 서로 이격되어 배치되며, 상기 제2 방향으로 연장되는 제2 수직 절연 기둥들을 더 포함하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제1 수직 절연 기둥들 각각은 상기 기판의 상면에 대해 수직하는 수직부 및 상기 수직부로부터 옆으로 돌출된 수평부들을 포함하되,
    상기 수평부들은 상기 제1 방향으로 인접하는 상기 제1 채널 패턴들 사이 및 상기 제2 채널 패턴들 사이에 배치되는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 워드 라인들 각각은 상기 제1 수직 절연 기둥들을 둘러싸는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 데이터 저장 패턴들 각각은 상기 각 워드 라인의 상기 상면 및 상기 하면을 덮는 라인부들 및 상기 라인부들을 연결하며 상기 각 워드 라인의 일측벽과 상기 제1 수직 절연 기둥의 상기 수직부 사이에 배치되는 측벽부를 포함하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 데이터 저장 패턴들과 상기 제1 채널 패턴들의 하면들 사이 및 상기 데이터 저장 패턴들과 상기 제2 채널 패턴들의 상면들 사이에 배치되는 플로팅 게이트 패턴들; 및
    상기 플로팅 게이트 패턴들과 상기 제1 채널 패턴들의 상기 하면들 사이 및 상기 플로팅 게이트 패턴들과 상기 제2 채널 패턴들의 상기 상면 사이에 배치되는 게이트 절연막을 더 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 플로팅 게이트 패턴들은 상기 제1 방향으로 연장되는 반도체 메모리 장치.
  17. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에 수직적으로 번갈아 적층되는 제1 및 제2 채널 패턴들로서, 상기 제1 채널 패턴들은 상기 기판의 상면과 나란한 제1 방향으로 서로 이격되고, 상기 제2 채널 패턴들은 상기 제1 방향으로 서로 이격되는 것;
    서로 인접하는 상기 제1 및 제2 채널 패턴들 사이에 각각 배치되며, 상기 제1 방향으로 연장되는 워드 라인들;
    상기 워드 라인들과 상기 제1 채널 패턴들의 하면들 사이에, 그리고, 상기 워드 라인들과 상기 제2 채널 패턴들의 상면들 사이에 배치되는 데이터 저장 패턴들;
    상기 제1 방향으로, 상기 제1 및 제2 채널 패턴들과 이격되어 상기 전극 구조체들 각각을 관통하는 제1 수직 절연 기둥들;
    상기 제1 방향으로 서로 이격되어 배치되고, 상기 제1 및 제2 채널 패턴들의 제1 단부들에 연결되는 비트 라인들;
    상기 제1 방향으로 서로 이격되어 배치되고, 상기 제1 및 제2 채널 패턴들의 제2 단부들에 연결되는 소스 라인들; 및
    상기 워드 라인들 양측에서 상기 제1 방향으로 서로 이격되어 배치되며, 상기 제2 방향으로 연장되는 제2 수직 절연 기둥들을 포함하되,
    상기 워드 라인들 각각은 상기 제2 영역에서 패드부를 포함하고,
    상기 워드 라인들의 패드부들은 상기 제2 영역에서 계단 구조로 적층되는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 데이터 저장 패턴은 강유전체 물질을 포함하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 데이터 저장 패턴과 상기 제1 채널 패턴의 하면 사이 및 상기 데이터 저장 패턴과 상기 제2 채널 패턴의 상면 사이에 배치되는 플로팅 게이트 패턴; 및
    상기 플로팅 게이트 패턴과 상기 제1 채널 패턴의 상기 하면 사이 및 상기 플로팅 게이트 패턴과 상기 제2 채널 패턴의 상기 상면 사이에 배치되는 게이트 절연막을 더 포함하는 반도체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 제1 방향으로 서로 인접하는 상기 제1 수직 절연 기둥들 사이에서, 상기 데이터 저장 패턴들 각각은 상기 각 워드 라인의 일 부분을 둘러싸는 반도체 메모리 장치.
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