KR20240006383A - 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 94
- 238000013500 data storage Methods 0.000 claims abstract description 56
- 230000002093 peripheral effect Effects 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 20
- 239000010410 layer Substances 0.000 description 74
- 229910052751 metal Inorganic materials 0.000 description 31
- 239000002184 metal Substances 0.000 description 31
- 101150115013 DSP1 gene Proteins 0.000 description 29
- 101150052726 DSP2 gene Proteins 0.000 description 28
- 230000010287 polarization Effects 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 13
- 239000011701 zinc Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000010354 integration Effects 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 101100382340 Arabidopsis thaliana CAM2 gene Proteins 0.000 description 9
- 101100494530 Brassica oleracea var. botrytis CAL-A gene Proteins 0.000 description 9
- 101100165913 Brassica oleracea var. italica CAL gene Proteins 0.000 description 9
- 101150118283 CAL1 gene Proteins 0.000 description 9
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 9
- 101100029577 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CDC43 gene Proteins 0.000 description 9
- 101100439683 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CHS3 gene Proteins 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 9
- 101150014174 calm gene Proteins 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052738 indium Inorganic materials 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- JMGZEFIQIZZSBH-UHFFFAOYSA-N Bioquercetin Natural products CC1OC(OCC(O)C2OC(OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5)C(O)C2O)C(O)C(O)C1O JMGZEFIQIZZSBH-UHFFFAOYSA-N 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 4
- 229910005883 NiSi Inorganic materials 0.000 description 4
- 229910019897 RuOx Inorganic materials 0.000 description 4
- -1 TaSi Inorganic materials 0.000 description 4
- 229910004200 TaSiN Inorganic materials 0.000 description 4
- 229910010038 TiAl Inorganic materials 0.000 description 4
- 229910010037 TiAlN Inorganic materials 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 4
- 229910008482 TiSiN Inorganic materials 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- IVTMALDHFAHOGL-UHFFFAOYSA-N eriodictyol 7-O-rutinoside Natural products OC1C(O)C(O)C(C)OC1OCC1C(O)C(O)C(O)C(OC=2C=C3C(C(C(O)=C(O3)C=3C=C(O)C(O)=CC=3)=O)=C(O)C=2)O1 IVTMALDHFAHOGL-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- FDRQPMVGJOQVTL-UHFFFAOYSA-N quercetin rutinoside Natural products OC1C(O)C(O)C(CO)OC1OCC1C(O)C(O)C(O)C(OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 FDRQPMVGJOQVTL-UHFFFAOYSA-N 0.000 description 4
- IKGXIBQEEMLURG-BKUODXTLSA-N rutin Chemical compound O[C@H]1[C@H](O)[C@@H](O)[C@H](C)O[C@@H]1OC[C@H]1[C@H](O)[C@@H](O)[C@H](O)[C@@H](OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 IKGXIBQEEMLURG-BKUODXTLSA-N 0.000 description 4
- ALABRVAAKCSLSC-UHFFFAOYSA-N rutin Natural products CC1OC(OCC2OC(O)C(O)C(O)C2O)C(O)C(O)C1OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5 ALABRVAAKCSLSC-UHFFFAOYSA-N 0.000 description 4
- 235000005493 rutin Nutrition 0.000 description 4
- 229960004555 rutoside Drugs 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000002041 carbon nanotube Substances 0.000 description 3
- 229910021393 carbon nanotube Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910021389 graphene Inorganic materials 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 3
- 229910052725 zinc Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910003855 HfAlO Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910019794 NbN Inorganic materials 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
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Abstract
반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 제1 방향으로 연장되는 비트 라인; 상기 비트 라인을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인; 상기 제1 및 제2 워드 라인들 사이에서 상기 비트 라인 상에 배치되는 활성 패턴으로서, 상기 활성 패턴은 서로 대향하는 제1 및 제2 수직부들 및 상기 제1 및 제2 수직부들을 연결하는 수평부를 포함하는 것; 상기 제1 워드 라인과 상기 활성 패턴의 제1 수직부와 사이의 제1 데이터 저장 패턴; 상기 제2 워드 라인과 상기 활성 패턴의 상기 제2 수직부 사이의 제2 데이터 저장 패턴; 및 상기 제1 및 제2 워드 라인들을 가로질러 상기 제1 방향으로 연장되며, 상기 활성 패턴과 연결되는 소스 라인을 포함할 수 있다.
Description
본 발명은 하는 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 전기적 특성 및 집적도가 보다 향상된 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 반도체 소자의 집적도, 저항, 및 전류 구동 능력 등을 확대하기 위한 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 전기적 특성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 방향으로 연장되는 비트 라인; 상기 비트 라인을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인; 상기 제1 및 제2 워드 라인들 사이에서 상기 비트 라인 상에 배치되는 활성 패턴으로서, 상기 활성 패턴은 서로 대향하는 제1 및 제2 수직부들 및 상기 제1 및 제2 수직부들을 연결하는 수평부를 포함하는 것; 상기 제1 워드 라인과 상기 활성 패턴의 제1 수직부와 사이의 제1 데이터 저장 패턴; 상기 제2 워드 라인과 상기 활성 패턴의 상기 제2 수직부 사이의 제2 데이터 저장 패턴; 및 상기 제1 및 제2 워드 라인들을 가로질러 상기 제1 방향으로 연장되며, 상기 활성 패턴과 연결되는 소스 라인을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 방향으로 연장되며, 제1 방향과 교차하는 제2 방향으로 서로 이격되는 비트 라인들; 상기 비트 라인을 가로질러 제2 방향으로 연장되며, 상기 제1 방향을 따라 번갈아 배열되는 제1 워드 라인들 및 제2 워드 라인들; 상기 각각의 비트 라인들 상에 배치되며, 상기 제1 및 제2 워드 라인들 사이에 각각 배치되는 활성 패턴들로서, 상기 활성 패턴들 각각은 서로 대향하는 제1 및 제2 수직부들 및 상기 제1 및 제2 수직부들을 연결하는 수평부를 포함하는 것; 상기 제1 워드 라인들과 상기 활성 패턴들의 제1 수직부들 사이의 제1 강유전체 패턴들; 상기 제2 워드 라인들과 상기 활성 패턴들의 상기 제2 수직부들 사이의 제2 강유전체 패턴들; 상기 제1 및 제2 워드 라인들을 가로질러 상기 제1 방향으로 연장되는 제1 소스 라인들 및 제2 소스 라인들; 및 상기 비트 라인들 사이에 각각 배치되며, 상기 제1 방향으로 연장되는 차폐 라인들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 하부 절연막 상에 수직적으로 적층된 복수의 셀 어레이 층들을 포함하되, 상기 셀 어레이 층들 각각은: 제1 방향으로 연장되는 비트 라인; 상기 비트 라인을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인; 상기 제1 및 제2 워드 라인들 사이에서 상기 비트 라인 상에 배치되는 활성 패턴으로서, 상기 활성 패턴은 서로 대향하는 제1 및 제2 수직부들 및 상기 제1 및 제2 수직부들을 연결하는 수평부를 포함하는 것; 상기 제1 워드 라인과 상기 활성 패턴의 제1 수직부와 사이의 제1 데이터 저장 패턴; 상기 제2 워드 라인과 상기 활성 패턴의 상기 제2 수직부 사이의 제2 데이터 저장 패턴; 및 상기 제1 및 제2 워드 라인들을 가로질러 상기 제1 방향으로 연장되는 소스 라인을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 강유전체를 포함하는 데이터 저장 패턴을 먼저 형성한 후에, 활성 패턴이 형성되므로 활성 패턴과 데이터 저장 패턴의 계면에 자연 산화막이 형성되는 것을 줄일 수 있다. 이에 따라, 메모리 셀에의 동작 특성 및 반도체 메모리 장치의 신뢰성이 향상될 수 있다.
나아가, 인접하는 한 쌍의 메모리 셀들이 하나의 워드 라인을 공유하는 경우, 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다. 또한, 하나의 워드 라인의 양측에 활성 패턴이 배치되는 경우, 동작 전류를 향상 및 메모리 윈도우를 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 5a, 도 5b, 도 5c, 및 도 5d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4의 A-A’, B-B’, C-C’선, 및 D-D' 선을 따라 자른 단면들을 각각 나타낸다.
도 6은 도 5a의 P1 부분을 확대한 도면이다.
도 7, 도 8, 도 9, 도 10, 및 도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12의 A-A’선 및 B-B’선을 따라 자른 단면들을 각각 나타낸다.
도 14는 도 13a의 P2 부분을 확대한 도면이다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12의 B-B' 선을 따라 자른 단면들을 나타낸다.
도 16a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 16a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 16a 내지 도 21a의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 22a, 도 22b, 및 도 22c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 12의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 5a, 도 5b, 도 5c, 및 도 5d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4의 A-A’, B-B’, C-C’선, 및 D-D' 선을 따라 자른 단면들을 각각 나타낸다.
도 6은 도 5a의 P1 부분을 확대한 도면이다.
도 7, 도 8, 도 9, 도 10, 및 도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12의 A-A’선 및 B-B’선을 따라 자른 단면들을 각각 나타낸다.
도 14는 도 13a의 P2 부분을 확대한 도면이다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12의 B-B' 선을 따라 자른 단면들을 나타낸다.
도 16a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 16a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 16a 내지 도 21a의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 22a, 도 22b, 및 도 22c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 12의 A-A' 선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC) 각각은 데이터 저장막 또는 메모리막을 포함하는 하나의 트랜지스터로 구성될 수 있다. 각각의 메모리 셀들(MC)은 하나의 워드 라인(WL), 하나의 비트 라인(BL), 및 하나의 소스 라인(SL)에 연결될 수 있다.
메모리 셀들(MC) 각각은 강유전체(ferroelectric) 전계효과트랜지스터(FeFET)을 포함할 수 있다. 메모리 셀들(MC) 각각은 메모리막으로서 강유전체막을 포함할 수 있다. 강유전체막은 각 메모리 셀 내의 전하 분포가 비중심대칭(non-centrosymmetric)하여 자발적인 쌍극자(dipole(electric dipole)), 즉, 자발 분극(spontaneous polarization)을 가질 수 있다. 강유전체막은 외부 전기장이 없는 상태에서도 쌍극자(dipole)에 의한 잔류 분극(remnant polarization)을 갖는다. 아울러 외부 전기장에 의해 분극의 방향이 도메인 단위로 바뀔(switching) 수 있다. 다시 말해, 강유전막은 양 또는 음의 분극상태를 가질 수 있으며, 프로그램 동작 동안 강유전체막에 인가되는 전계에 의해 분극 상태가 달라질 수 있다. 강유전체막의 분극 상태는 전원이 차단되더라도 유지될 수 있어 반도체 메모리 장치는 비휘발성 메모리 소자로서 동작할 수 있다.
각 메모리 셀(MC)에서, 워드 라인(WL)을 통해 게이트 전극에 제 1 전압을 인가하고 비트 라인(BL)을 통해 드레인 단자에 제 2 전압을 인가하되, 상기 제 2 전압은 상기 제1 전압 보다 크게 설정하여, 강유전체막의 분극을 제1 분극 상태로 설정될 수 있다. 이에 따라, 제1 분극 상태(양의 문턱전압)기록 데이터 전압에 대응함)가 강유전체막에 저장될 수 있다. 여기서, 제2 전압과 제1 전압의 차는 강유전체막의 분극을 제1 분극 상태로 설정하는데 필요한 최소 전압 차이 이상일 수 있다. 메모리 셀(MC)에 데이터를 기입하는 동작시 소스 라인(SL)을 통해 메모리 셀(MC)의 소오스 단자에 접지 전압 또는 0V가 인가될 수 있다.
워드 라인(WL)을 통해 게이트 전극에 제3 전압을 인가하고, 비트 라인(BL)을 통해 드레인 단자에 제3 전압보다 작은 제4 전압을 인가하여 강유전체막의 분극을 제2 분극 상태로 설정할 수 있다. 이에 따라 제2 분극 상태(음의 문턱전압)가 강유전체막에 저장될 수 있다. 여기서, 제3 전압과 제4 전압의 차이가 강유전체막의 분극을 제2 분극 상태로 설정하는데 필요한 최소 전압 차이 이상일 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
감지 증폭기(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 감지 증폭기(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 2 및 도 3을 참조하면, 반도체 메모리 장치는 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
도 2에 도시된 실시예에 따르면, 주변 회로 구조체(PS)는 반도체 기판(100) 상에 제공될 수 있으며, 셀 어레이 구조체(CS)는 주변 회로 구조체(PS) 상에 제공될 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다.
셀 어레이 구조체(CS)는 메모리 셀 어레이(도 1의 1)를 포함할 수 있다. 메모리 셀 어레이(도 1의 1)는 복수의 메모리 셀들(MC), 소스 라인들(SL), 워드 라인들(WL), 및 비트 라인들(BL)을 포함할 수 있다.
메모리 셀들(MC)은 워드 라인들(WL)과 비트 라인들(BL), 그리고 소스 라인들(SL)의 교차점들에 각각 제공될 수 있다. 각 메모리 셀(MC)은 워드 라인들(WL) 중 하나, 비트 라인들(BL) 중 하나, 및 소스 라인들(SL) 중 하나와 연결될 수 있다.
메모리 셀들(MC) 각각은, 앞서 설명한 바와 같이, 데이터 저장막 또는 메모리막을 포함하는 하나의 트랜지스터로 구성될 수 있다. 메모리 셀들(MC) 각각은 강유전체 전계효과트랜지스터(FeFET)을 포함할 수 있다.
메모리 셀들(MC) 각각은 반도체 기판(100)의 상면에 대해 수직하는 방향(즉, 제3 방향(D3))으로 연장되는 수직 채널을 가질 수 있다.
도 3에 도시된 실시예에 따르면, 주변 회로 구조체(PS)는 제1 반도체 기판(100) 상에 제공될 수 있으며, 셀 어레이 구조체(CS)는 제2 반도체 기판(200) 상에 제공될 수 있다.
주변 회로 구조체(PS)의 최상층에 하부 금속 패드들(LMP)이 제공될 수 있다. 하부 금속 패드들(LMP)은 코어 및 주변 회로들(도 1의 2, 3, 4, 5)과 전기적으로 연결될 수 있다.
셀 어레이 구조체(CS)의 최상층에 상부 금속 패드들(UMP)이 제공될 수 있다. 상부 금속 패드들(UMP)은 메모리 셀들(MC)과 전기적으로 연결될 수 있다. 보다 구체적으로, 상부 금속 패드들(UMP)은 워드 라인들(WL), 비트 라인들(BL), 및 소스 라인들(SL)과 전기적으로 연결될 수 있다. 상부 금속 패드들(UMP)은 주변 회로 구조체(PS)의 하부 금속 패드들(LMP)과 직접 접촉 및 본딩될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 5a, 도 5b, 도 5c, 및 도 5d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4의 A-A’, B-B’, C-C’선, 및 D-D' 선을 따라 자른 단면들을 각각 나타낸다. 도 6은 도 5a의 P1 부분을 확대한 도면이다.
도 4, 도 5a, 도 5b, 도 5c, 및 도 5d를 참조하면, 비트 라인들(BL)이 하부 절연막(110) 상에서 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 비트 라인들(BL) 간의 간격은 각 비트 라인(BL)의 폭보다 클 수 있다.
비트 라인들(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 비트 라인들(BL)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인들(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
비트 라인들(BL) 사이에 매립 절연막(111)이 채워질 수 있다. 매립 절연막(111)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
일부 실시예들에 따르면, 차폐 라인들(SH)이 하부 절연막(110) 상에서 비트 라인들(BL) 사이에 각각 배치될 수 있다. 다시 말해, 비트 라인들(BL)과 차폐 라인들(SH)이 제2 방향(D2)을 따라 번갈아 배치될 수 있다. 차폐 라인들(SH)은 비트 라인들(BL)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 차폐 라인들(SH)은 비트 라인들(BL)과 동일한 도전 물질을 포함할 수 있다. 차폐 라인들(SH)은 각 비트 라인(BL)의 폭보다 작은 폭을 가질 수 있다. 다른 예에 따르면, 차폐 라인들(SH) 대신, 비트 라인들(BL) 사이에 각각 에어 갭(air gap)이 제공될 수도 있다.
제1 및 제2 워드 라인들(WL1, WL2)이 비트 라인들(BL) 상에 배치될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 비트 라인들(BL)을 가로질러 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 번갈아 배치될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2) 각각은 서로 대향하는 제1 및 제2 측벽들을 가질 수 있다. 제1 및 제2 워드 라인들(WL1, WL2) 간의 간격은 제1 및 제2 워드 라인들(WL1, WL2) 각각의 폭보다 클 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 워드 라인들(WL1, WL2)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 워드 라인들(WL1, WL2)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)의 바닥면들과 비트 라인들(BL) 사이에 하부 절연 패턴(115)이 배치될 수 있다. 하부 절연 패턴(115)은 제1 및 제2 워드 라인들(WL1, WL2)과 나란하게 제2 방향(D2)으로 연장될 수 있다. 즉, 하부 절연 패턴(115)은 차폐 라인들(SH)의 일 부분들 상에 배치될 수 있다. 하부 절연 패턴(115)은 실리콘 산화물과 같은 절연 물질로 이루어질 수 있다.
실시예들에 따르면, 활성 패턴들(AP)이 비트 라인들(BL) 상에 배치될 수 있다. 활성 패턴들(AP)은 각 비트 라인(BL) 상에서 제1 방향(D1)으로 서로 이격될 수 있다. 또한, 활성 패턴들(AP)이 제1 및 제2 워드 라인들(WL1, WL2) 사이 각각에서 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 즉, 활성 패턴들(AP)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
활성 패턴들(AP)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 활성 패턴들(AP)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 활성 패턴들(AP)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 활성 패턴들(AP)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 활성 패턴들(AP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 활성 패턴들(AP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 활성 패턴들(AP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 활성 패턴들(AP)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 다른 예로, 활성 패턴들(AP)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe)와 같은 반도체 물질을 포함할 수 있다. 또 다른 예로, 활성 패턴들(AP)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
보다 상세하게, 도 6을 참조하면, 활성 패턴들(AP) 각각은 비트 라인(BL) 상에 배치되는 수평부(HP) 및 수평부(HP)로부터 제3 방향(D3)으로 돌출되는 제1 및 제2 수직부들(VP1, VP2)을 포함할 수 있다. 제1 및 제2 수직부들(VP1, VP2)은 제1 방향(D1)으로 서로 대향할 수 있다.
제1 및 제2 수직부들(VP1, VP2) 각각은 내측벽 및 외측벽을 가질 수 있으며, 제1 및 제2 수직부들(VP1, VP2)의 내측벽들이 제1 방향(D1)으로 서로 마주볼 수 있다. 제1 및 제2 수직부들(VP1, VP2)의 외측벽들은 제1 및 제2 워드 라인들(WL1, WL2)의 측벽들과 인접할 수 있다.
제1 및 제2 수직부들(VP1, VP2)의 제1 방향(D1)으로 두께는 수평부(HP)의 제3 방향(D3)으로 두께와 실질적으로 동일할 수 있다. 제1 및 제2 수직부들(VP1, VP2)의 제1 방향(D1)으로 두께는 수 nm 내지 수십 nm일 수 있다. 예들 들어, 제1 및 제2 수직부들(VP1, VP2)의 제1 방향(D1)으로 두께는 1nm 내지 30nm, 보다 바람직하게, 1nm 내지 10nm일 수 있다.
제1 및 제2 수직부들(VP1, VP2)은 제3 방향(D3)으로 수직적 길이를 가질 수 있으며, 수직적 길이는 그 두께보다 약 2배 내지 10배일 수 있으며, 이에 한정되는 것은 아니다. 제1 및 제2 수직부들(VP1, VP2)의 상면들은 제1 및 제2 워드 라인들(WL1, WL2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
수평부(HP)는 해당 비트 라인(BL)의 상면과 직접 접촉할 수 있다. 제2 방향(D2)으로 수평부(HP)의 폭은 비트 라인(BL)의 폭보다 크거나 실질적으로 동일할 수 있다.
수평부(HP)는 공통 소오스/드레인 영역을 포함할 수 있으며, 제1 수직부(VP1)의 상단은 제1 소오스/드레인 영역을 포함하고, 제2 수직부(VP2)의 상단은 제2 소오스/드레인 영역을 포함할 수 있다.
제1 수직부(VP1)는 제1 소오스/드레인 영역과 공통 소오스/드레인 영역 사이에 제1 채널 영역을 포함할 수 있으며, 제2 수직부(VP2)는 제2 소오스/드레인 영역과 공통 소오스/드레인 영역 사이에 제2 채널 영역을 포함할 수 있다.
제1 수직부(VP1)의 채널 영역은 제1 워드 라인(WL1)에 의해 제어될 수 있으며, 제2 수직부(VP2)의 채널 영역은 제2 워드 라인(WL2)에 의해 제어될 수 있다. 다시 말해, 서로 인접하는 활성 패턴들(AP)은 제1 또는 제2 워드 라인(WL1, WL2)을 공유할 수 있다. 제1 및 제2 수직부들(AP1, AP2) 내의 채널 영역들은 제1 및 제2 워드 라인들(WL1, WL2)의 측벽들과 나란하게 하부 절연막(110)의 상면에 대해 수직할 수 있다.
실시예들에 따르면, 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)이 제1 및 제2 워드 라인들(WL1, WL2)과 활성 패턴들(AP)의 제1 및 제2 수직부들(VP1, VP2) 사이에 배치될 수 있다. 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)이 제1 및 제2 워드 라인들(WL1, WL2) 각각의 양측벽들 상에 배치될 수 있다. 다시 말해, 제1 데이터 저장 패턴(DSP1)이 제1 및 제2 워드 라인들(WL1, WL2) 각각의 제1 측벽 상에 배치될 수 있으며, 제2 데이터 저장 패턴(DSP2)이 제1 및 제2 워드 라인들(WL1, WL2) 각각의 제2 측벽 상에 배치될 수 있다.
제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)은 제1 및 제2 워드 라인들(WL1, WL2)과 나란하게 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2) 각각은 제1 방향(D1)으로 균일한 폭을 가질 수 있다. 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)의 일부분들은 비트 라인들(BL)의 상면들과 접촉할 수 있다. 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)의 상면들은 제1 및 제2 워드 라인들(WL1, WL2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)은 이에 인가되는 전계에 의해 분극 특성을 갖는 강유전체 물질을 포함할 수 있다. 강유전체 물질은 하프늄을 포함하는 유전물질로 이루어질 수 있다. 강유전체 물질은, 예를 들어, HfO2, HfSiO2(Si-doped HfO2), HfAlO2(Al-doped HfO2), HfSiON, HfZnO, HfZrO2, ZrO2, ZrSiO2, HfZrSiO2, ZrSiON, LaAlO, HfDyO2, 또는 HfScO2을 포함할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 데이터 저장 패턴들(DSP1, DSP20과 활성 패턴들(AP)의 제1 및 제2 수직부들(VP1, VP2) 사이에 절연막이 개재될 수도 있다.
제1 매립 절연 패턴(121)이 각 활성 패턴(AP)의 수평부(HP) 및 제1 및 제2 수직부들(VP1, VP2)을 덮을 수 있다. 제1 매립 절연 패턴(121)의 상면은 활성 패턴들(AP)의 제1 및 제2 수직부들(VP1, VP2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 매립 절연 패턴(121)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다.
제2 매립 절연 패턴(123)이 제2 방향(D2)으로 인접하는 활성 패턴들(AP) 사이에 배치될 수 있다. 제2 매립 절연 패턴(123)은 차폐 라인들(SH)의 상면들을 덮을 수 있다. 제2 매립 절연 패턴(123)의 상면은 제1 매립 절연 패턴(121)의 상면, 및 각 활성 패턴(AP)의 제1 및 제2 수직부들(VP1, VP2)의 상면들과 실질적으로 공면을 이룰 수 있다. 제2 매립 절연 패턴(123)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다.
제1 층간 절연막(131)이 제1 및 제2 매립 절연 패턴들(121, 123) 상에 배치될 수 있다. 제1 층간 절연막(131)은 제1 및 제2 워드 라인들(WL1, WL2)의 상면들, 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)의 상면들, 및 활성 패턴들(AP)의 제1 및 제2 수직부들(VP1, VP2)의 상면들을 덮을 수 있다. 제1 층간 절연막(131)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다.
제1 및 제2 도전 패드들(CP1, CP2)이 제1 층간 절연막(131) 내에 배치될 수 있으며, 활성 패턴들(AP)의 제1 및 제2 수직부들(VP1, VP2)에 각각 접속될 수 있다. 제1 및 제2 도전 패드들(CP1, CP2)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 도전 패드들(CP1, CP2)은 제1 및 제2 워드 라인들(WL1, WL2)과 전기적으로 분리될 수 있다.
제1 및 제2 도전 패드들(CP1, CP2)의 면적은 제1 및 제2 수직부들(VP1, VP2)의 면적보다 클 수 있다. 상세하게, 제1 및 제2 도전 패드들(CP1, CP2) 각각의 제2 방향(D2)으로 길이는 각 활성 패턴(AP)의 제1 및 제2 수직부들(VP1, VP2)의 제2 방향(D2)으로 길이보다 클 수 있다. 제1 및 제2 도전 패드들(CP1, CP2) 각각의 제1 방향(D1)으로 폭은 각 활성 패턴(AP)의 제1 및 제2 수직부들(VP1, VP2)의 제1 방향(D1)으로 폭보다 클 수 있다.
제1 및 제2 도전 패드들(CP1, CP2)은 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 일 예로, 제1 및 제2 도전 패드들(CP1, CP2)은 평면적 관점에서 직사각형일 수 있다.
제1 및 제2 도전 패드들(CP1, CP2)은 예를 들어, 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간 절연막(141)이 제1 층간 절연막(131) 및 제1 및 제2 도전 패드들(CP1, CP2) 상에 배치될 수 있다.
제1 및 제2 콘택 패턴들(CNT1, CNT2)이 제2 층간 절연막(141) 내에 배치될 수 있으며, 제1 및 제2 도전 패드들(CP1, CP2)에 각각 접속될 수 있다.
제1 콘택 패턴들(CNT1)은 제1 방향(D1)을 따라 제1 열에 배치될 수 있으며, 제2 콘택 패턴들(CNT2)이 제1 방향(D1)을 따라 제2 열에 배열될 수 있으며, 제1 콘택 패턴들(CNT1)과 사선 방향으로 이격될 수 있다. 즉, 제1 콘택 패턴들(CNT1)은 제1 콘택 패드들(CP1)을 통해 활성 패턴들(AP)의 제1 수직부들(VP1)과 전기적으로 연결될 수 있으며, 제2 콘택 패턴들(CNT2)은 제2 콘택 패드들(CP2)을 통해 활성 패턴들(AP)의 제2 수직부들(VP2)과 전기적으로 연결될 수 있다.
제1 및 제2 콘택 패턴들(CNT1, CNT)은 예를 들어, 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 소스 라인들(SL1, SL2)이 제2 층간 절연막(141) 상에서 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 소스 라인들(SL1, SL2)은 제2 방향(D2)으로 서로 번갈아 배열될 수 있다. 일 예로, 평면적 관점에서, 한 쌍의 제1 및 제2 소스 라인들(SL1, SL2) 사이에 하나의 비트 라인(BL)이 배치될 수 있다.
제1 소스 라인들(SL1) 각각은 제1 방향(D1)을 따라 배열된 제1 콘택 패턴들(CNT1)과 연결될 수 있으며, 제2 소스 라인들(SL2) 각각은 제1 방향(D1)을 따라 배열된 제2 콘택 패턴들(CNT2)과 연결될 수 있다.
즉, 각각의 제1 소스 라인들(SL1)은 활성 패턴들(AP)의 제1 수직부들(VP1)과 전기적으로 연결될 수 있으며, 각각의 제2 소스 라인들(SL2)은 활성 패턴들(AP)의 제2 수직부들(VP2)과 전기적으로 연결될 수 있다.
실시예들에 따르면, 제1 방향(D1)으로 인접하는 메모리 셀들은 하나의 활성 패턴(AP)을 공유할 수 있으며, 반도체 메모리 장치의 동작시 비트 라인들(BL) 중 선택된 하나, 제1 및 제2 워드 라인들(WL1, WL2) 중 선택된 하나 및 제1 및 제2 소스 라인들(SL1, SL2) 중 선택된 하나에 의해 활성 패턴(AP)의 제1 또는 제2 수직부(VP1 또는 VP2)의 전위가 제어될 수 있다.
이하, 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치에 대해 설명하며, 설명의 간략함을 위해, 앞서 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 7, 도 8, 도 9, 도 10, 및 도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 7을 참조하면, 제1 및 제2 워드 라인들의 상면들 상에 상부 절연 패턴들(117)이 각각 배치될 수 있다. 상부 절연 패턴들(117)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질로 이루어질 수 있다. 상부 절연 패턴들(117)의 상면들은 각 활성 패턴(AP)의 수직부들의 상면들 및 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)의 상면들과 실질적으로 공면을 이룰 수 있다. 이에 따라, 각 활성 패턴(AP)의 수직부들의 상면들이 제1 및 제2 워드 라인들(WL1, WL2)의 상면들보다 더 높을 수 있다. 또한, 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)의 상면들이 제1 및 제2 워드 라인들(WL1, WL2)의 상면들보다 더 높을 수 있다.
도 8을 참조하면, 제1 매립 절연 패턴(121)은 각 활성 패턴(AP)의 수직부들 사이에서 갭 구조체(SS)를 포함할 수도 있다. 갭 구조체(SS)는 에어 갭(air gap) 또는 금속 물질을 포함할 수 있다. 갭 구조체(SS)는 서로 마주보는 수직부들 간의 커플링 또는 간섭을 줄일 수 있다.
도 9를 참조하면, 기판 상에 복수의 셀 어레이층들(CAL1, CAL2)이 기판의 상면에 대해 수직하는 방향으로 적층될 수 있다. 일 예로, 제1 셀 어레이층(CAL1) 상에 제2 셀 어레이층(CAL2)이 배치될 수 있다. 제1 및 제2 셀 어레이층들(CAL1, CAL2)은 실질적으로 동일한 구조를 가질 수 있다. 제1 및 제2 셀 어레이층들(CAL1, CAL2) 각각에서 메모리 셀들은 2차원적으로 배열될 수 있으며, 제1 및 제2 셀 어레이층들(CAL1, CAL2)은 수직으로 적층되므로, 반도체 메모리 장치의 메모리 셀들은 3차원적으로 배열 될 수 있다. 그러므로, 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
상세하게, 제1 셀 어레이층(CAL1)은, 앞서 설명한 바와 같이, 하부 절연막(110) 상에 하부 비트 라인들(BLa), 하부 제1 및 제2 워드 라인들(WL1a, WL2a), 하부 제1 및 제2 소스 라인들(SL1a, SL2a), 하부 제1 및 2 데이터 저장 패턴들(DSP1a, DSP2a), 및 하부 활성 패턴들(APa)을 포함할 수 있다. 하부 활성 패턴들(APa) 각각은 앞서 설명한 것처럼, 하부 제1 및 제2 워드 라인들(WL1a, WL2a) 사이에서 실질적으로 U자형태를 가질 수 있다.
제2 셀 어레이층(CAL2)은 하부 제1 및 제2 소스 라인들(SL1a, SL2a)을 덮는 절연막(110) 상에 배치될 수 있다. 제2 셀 어레이층(CAL2)은 상부 비트 라인들(BLb), 상부 제1 및 제2 워드 라인들(WL1b, WL2b), 상부 제1 및 제2 소스 라인들(SL1b, SL2b), 상부 제1 및 2 데이터 저장 패턴들(DSP1b, DSP2b), 및 상부 활성 패턴들(APb)을 포함할 수 있다. 상부 활성 패턴들(APb) 각각은, 하부 활성 패턴들(APa)과 마찬가지로, 상부 제1 및 제2 워드 라인들(WL1b, WL2b) 사이에서 실질적으로 U자 형태를 가질 수 있다.
도 10에 도시된 실시예에 따르면, 반도체 메모리 장치는 반도체 기판(100) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 반도체 기판(100)은 예를 들어, 단결정 실리콘 기판일 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100)과 하부 절연막(110) 사이에 배치될 수 있다. 주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들(PTR), 코어 및 주변 회로들(PTR)을 덮으며, 반도체 기판(100)과 하부 절연막(110) 사이에 적층된 주변회로 절연막들(ILD), 및 주변회로 절연막들(ILD) 내에 배치되는 주변 배선 구조체들(PCL)을 포함할 수 있다.
코어 및 주변 회로들(PTR)은 도 1을 참조하여 설명한 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3), 제어 로직(도 1의 5) 등을 포함할 수 있다. 일 예로, 코어 및 주변 회로들(PTR)은 반도체 기판(100) 상에 집적된 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다.
주변 배선 구조체들(PCL)은 적어도 2개 이상의 금속 패턴들 및 금속 패턴들을 연결하는 금속 플러그들을 포함할 수 있다.
코어 및 주변 회로들(PTR)은 주변 배선 구조체들(PCL)을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있다. 즉, 센스 앰프들이 비트 라인들(BL)에 전기적으로 연결될 수 있으며, 각 센스 앰프는 한 쌍의 비트 라인들(BL)에서 감지되는 전압 레벨의 차이를 증폭 및 출력할 수 있다.
주변회로 절연막(ILD)은 반도체 기판(100) 상에서 코어 및 주변 회로들(PTR) 및 주변 배선 구조체들(PCL)을 덮을 수 있다. 주변회로 절연막(ILD)은 다층으로 적층된 절연막들을 포함할 수 있다. 주변회로 절연막(ILD)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
셀 어레이 구조체(CS)는, 앞서 설명한 실시예들과 같이, 비트 라인들(BL), 제1 및 제2 워드 라인들(WL1, WL2), 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2), 활성 패턴들(AP), 및 제1 및 제2 소스 라인들(SL1, SL2)을 포함하는 메모리 셀 어레이를 포함할 수 있다.
도 11에 도시된 실시예에 따르면, 반도체 메모리 장치는 최상층에 하부 금속 패드들(LMP)을 포함하는 셀 어레이 구조체(CS) 및 최상층에 상부 금속 패드들(UMP)을 포함하는 주변 회로 구조체(PS)를 포함할 수 있다.
셀 어레이 구조체(CS)의 하부 금속 패드들(LMP)과 주변 회로 구조체(PS)의 상부 금속 패드들(UMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 금속 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
상세하게, 셀 어레이 구조체(CS)는, 앞서 도 9를 참조하여 설명한 것처럼, 기판 상에 수직으로 적층된 셀 어레이층들(CAL1, CAL2)을 포함할 수 있다.
각 셀 어레이층(CAL1, CAL2)은 앞서 설명한 것처럼, 비트 라인들(BLa, BLb), 워드 라인들(WL1a, WL2a, WL1b, WL2b), 및 소스 라인들(SLa, SLb)을 포함할 수 있다.
셀 어레이층들(CAL1, CAL2) 중 최상층 셀 어레이층에서 소스 라인들(SLb)은 셀 배선 구조체들(CCL)을 통해 하부 금속 패드들(LMP)과 전기적으로 연결될 수 있다. 하부 금속 패드들(LMP)은 셀 어레이 구조체(CS)의 최상층 절연막(170) 내에 배치될 수 있다.
주변 회로 구조체(PS)는 제2 반도체 기판(200) 상에 집적되는 코어 및 주변 회로들(PTR), 코어 및 주변 회로들(PTR)과 전기적으로 연결되는 주변 배선 구조체들(PCL), 및 주변 배선 구조체들(PCL)과 전기적으로 연결되는 상부 금속 패드들(UMP)을 포함할 수 있다. 상부 금속 패드들(UMP)은 주변 회로 구조체(PS)의 최상층 절연막(220) 내에 배치될 수 있다.
하부 및 상부 금속 패드들(LMP, UMP)은 실질적으로 동일한 크기 및 배열을 가질 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 반도체 기판(100) 상에 메모리 셀들을 포함하는 셀 어레이 구조체(CS)를 형성하고, 제1 반도체 기판(100)과 다른 제2 반도체 기판(200) 상에 코어 및 주변 회로들을 포함하는 주변 회로 구조체(PS)를 형성한 후, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 본딩(bonding) 방식으로 서로 연결하여 형성될 수 있다. 다시 말해, 셀 어레이 구조체(CS)의 하부 금속 패드들(LMP)과 주변 회로 구조체(PS)의 상부 금속 패드들(UMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 즉, 하부 금속 패드들(LMP)은 상부 금속 패드들(UMP)과 직접 접촉할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12의 A-A’선 및 B-B’선을 따라 자른 단면들을 각각 나타낸다. 도 14는 도 13a의 P2 부분을 확대한 도면이다. 앞서 도 4, 도 5a, 도 5b, 도 5c, 및 도 5d를 참조하여 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 12, 도 13a, 및 도 13b를 참조하면, 반도체 메모리 장치는 비트 라인들, 제1 및 제2 워드 라인들(WL1, WL2), 활성 패턴들(AP), 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2), 및 소스 라인들(SL)을 포함할 수 있다.
비트 라인들(BL)이 하부 절연막(110) 상에서 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 차폐 라인들(SH)이 하부 절연막(110) 상에서 비트 라인들(BL) 사이에 각각 배치될 수 있다. 비트 라인들(BL)과 차폐 라인들(SH) 사이는 매립 절연막(111)으로 채워질 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)이 비트 라인들(BL)을 가로질러 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 번갈아 배치될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2) 각각은 서로 대향하는 제1 및 제2 측벽들을 가질 수 있다.
하부 절연 패턴들(115)이 제1 및 제2 워드 라인들(WL1, WL2)의 바닥면들과 비트 라인들(BL) 사이에 배치될 수 있으며, 상부 절연 패턴들(117)이 제1 및 제2 워드 라인들(WL1, WL2)의 상면들 상에 배치될 수 있다.
실시예들에 따르면, 활성 패턴들(AP)이 비트 라인들(BL) 상에 각각 배치될 수 있다. 활성 패턴들(AP)은 비트 라인(BL)과 나란하게 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 각 활성 패턴(AP)은 실질적으로 균일한 두께를 가지며, 제1 및 제2 워드 라인들(WL1, WL2)의 양 측벽들 및 상면들을 덮을 수 있다.
보다 상세하게, 도 14를 참조하면, 각 활성 패턴(AP)은 비트 라인(BL) 상에 배치되는 제1 수평부(HP), 제1 수평부(HP)로부터 제3 방향(D3)으로 돌출되는 제1 및 제2 수직부들(VP1, VP2), 및 제1 및 제2 워드 라인들(WL1, WL2) 상에서 제1 및 제2 수직부들(VP1, VP2)을 연결하는 제2 수평부(HP2)를 포함할 수 있다.
제1 수직부(VP1)는 제1 및 제2 워드 라인들(WL1, WL2)의 제1 측벽들 상에 배치될 수 있으며, 제2 수직부(VP2)는 제1 및 제2 워드 라인들(WL1, WL2)의 제2 측벽들 상에 배치될 수 있다.
제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)이 제1 및 제2 워드 라인들(WL1, WL2)과 활성 패턴들(AP)의 제1 및 제2 수직부들(VP1, VP2) 사이에 배치될 수 있다. 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)이 제1 및 제2 워드 라인들(WL1, WL2) 각각의 양측벽들 상에 배치될 수 있다.
제1 매립 절연 패턴(121)이 활성 패턴(AP)의 제1 및 제2 수직부들(VP1, VP2) 사이에 배치될 수 있으며, 제1 매립 절연 패턴(121)의 상면은 활성 패턴(AP)의 제2 수평부의 상면과 실질적으로 공면을 이룰 수 있다.
소스 라인들(SL)이 제1 매립 절연 패턴(121) 및 활성 패턴들(AP) 상에서 제1 방향(D1)으로 연장될 수 있다. 소스 라인들(SL)은 평면적 관점에서, 비트 라인들(BL)과 각각 중첩될 수 있다. 소스 라인들(SL) 각각은 각 활성 패턴의 제2 수평부들(HP2)과 직접 접촉할 수 있다.
실시예에 따르면, 반도체 메모리 장치의 동작시, 비트 라인들(BL) 중 선택된 하나, 소스 라인들(SL) 중 선택된 하나, 그리고 제1 및 제2 워드 라인들(WL1, WL2) 중 선택된 하나에 의해 하나의 메모리 셀이 선택될 수 있다. 또한, 제1 및 제2 워드 라인들(WL1, WL2) 각각은 활성 패턴(AP)의 제1 및 제2 수직부들(VP1, VP2)의 전위를 동시에 제어할 수 있다. 즉, 하나의 메모리 셀은 각 워드 라인(WL1, WL2) 양측에서 수직 채널을 가질 수 있으므로, 반도체 메모리 장치의 동작시 동작 전류가 향상될 수 있으며, 메모리 윈도우(memory window)가 넓어질 수 있다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12의 B-B' 선을 따라 자른 단면들을 나타낸다. 설명의 간략함을 위해 앞서 도 12, 도 13a 및 도 13b를 참조하여 설명된 반도체 메모리 장치와 차이점에 대해 간략히 설명하기로 한다.
도 15를 참조하면, 비트 라인들(BL)처럼, 소스 라인들(SL) 사이에 차폐 라인들(SH)이 각각 배치될 수도 있다.
차폐 라인들(SH)은 소스 라인들(SL)로부터 동일한 거리에 배치될 수 있다. 다시 말해, 차폐 라인들(SH)과 소스 라인들(SL) 간의 간격은 일정할 수 있다. 차폐 라인들(SH)은 소스 라인들(SL)과 동일한 물질을 포함할 수 있으며, 소스 라인들(SL)보다 작은 선폭을 가질 수 있다.
도 16a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 16a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 16a 내지 도 21a의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 16a 및 도 16b를 참조하면, 하부 절연막(110) 상에 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 형성될 수 있다.
하부 절연막(110)은 반도체 기판(미도시)을 덮을 수 있으며, 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
비트 라인들(BL)은 하부 절연막(110) 상에 도전막을 증착한 후, 도전막을 패터닝하여 형성될 수 있다. 비트 라인들(BL) 사이에 매립 절연막(111)이 채워질 수 있으며, 매립 절연막(111)의 상면은 비트 라인들의 상면들과 실질적으로 공면을 이룰 수 있다. 이와 달리, 비트 라인들(BL)은 매립 절연막 (111)에 먼저 트렌치들을 형성한 후, 트렌치들 내에 도전 물질을 매립함으로써 형성될 수도 있다.
하부 절연막(110)이, 도 10에 도시된 바와 같이, 주변 회로들을 덮는 경우, 비트 라인들(BL)은 하부 절연막(110) 내에서 주변회로들과 연결되는 콘택 플러그들(미도시)과 연결될 수 있다.
한편, 매립 절연막(111)을 형성하기 전에, 비트 라인들(BL) 사이에 차폐 라인들(SH)이 각각 형성될 수 있다. 일 예로, 차폐 라인들(SH)은 비트 라인들(BL)과 동시에 형성될 수 있다. 즉, 비트 라인들(BL)을 형성하기 위한 패터닝 공정시, 차폐 라인들(SH)이 함께 형성될 수 있다. 차폐 라인들(SH)은 비트 라인들(BL)의 폭보다 작은 폭을 가질 수 있으며, 비트 라인들(BL)과 일정한 이격 거리로 형성될 수 있다.
이어서, 비트 라인들(BL) 및 차폐 라인들(SH)을 가로지르는 워드 라인들(WL1, WL2)이 형성될 수 있다.
상세하게, 워드 라인들(WL1, WL2)을 형성하는 것은, 비트 라인들 및 차폐 라인들의 상면들을 덮는 절연막을 형성하는 것, 절연막 상에 도전막을 형성하는 것; 도전막 상에 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 식각 마스크로 이용하여 도전막 및 절연막을 차례로 식각하는 것을 포함할 수 있다. 이에 따라, 비트 라인들(BL) 상에 제2 방향(D2)으로 연장되는 워드 라인들(WL1, WL2) 및 하부 절연 패턴들(115)이 형성될 수 있다. 워드 라인들(WL1, WL2) 및 하부 절연 패턴들(115)을 형성함에 따라 워드 라인들(WL1, WL2) 양측에서 비트 라인들(BL)의 일부분들의 상면들이 노출될 수 있다. 하부 절연 패턴들(115)의 측벽들은 워드 라인들(WL1, WL2)의 측벽들에 정렬될 수 있다.
도 17a 및 도 17b를 참조하면, 워드 라인들(WL1, WL2) 양측벽들에 데이터 저장 패턴들(DSP1, DSP2)이 형성될 수 있다.
데이터 저장 패턴들(DSP1, DSP2)을 형성하는 것은, 워드 라인들(WL1, WL2)을 형성한 후, 하부 절연막(110) 전면에 데이터 저장막을 균일한 두께로 증착하는 것, 데이터 저장막에 대한 전면 식각 공정을 수행하는 것을 포함할 수 있다.
데이터 저장막은 열적 화학기상증착(CVD), 플라즈마 강화 CVD, 물리적 CVD, 또는 ALD 기술을 이용하여 증착될 수 있다. 실시예들에 따르면, 데이터 저장막은 강유전체 물질을 포함할 수 있다. 데이터 저장막은 예를 들어, 하프늄을 포함하는 유전물질을 증착하여 형성될 수 있다. 강유전체막(FEL)은 예를 들어, HfO2, HfSiO2(Si-doped HfO2), HfAlO2(Al-doped HfO2), HfSiON, HfZnO, HfZrO2, ZrO2, ZrSiO2, HfZrSiO2, ZrSiON, LaAlO, HfDyO2, 또는 HfScO2을 포함할 수 있다.
데이터 저장막에 대한 전면 식각 공정, 즉 에치백(etch-back) 공정을 수행함에 따라, 워드 라인들(WL1, WL2)의 상면들 및 워드 라인들(WL1, WL2) 사이에서 데이터 저장막이 제거될 수 있다. 이에 따라, 비트 라인들(BL)의 일부분들의 상면들이 노출될 수 있으며, 워드 라인들(WL1, WL2)의 양측벽들에 데이터 저장 패턴들(DSP1, DSP2)이 형성될 수 있다. 즉, 데이터 저장 패턴들(DSP1, DSP2)이 워드 라인들(WL1, WL2)의 양측벽들을 따라 제2 방향(D2)으로 연장될 수 있다.
도면에 데이터 저장 패턴들(DSP1, DSP2)은 평탄한 상면들을 갖는 것으로 도시하였으나, 전면 식각 공정에 의해 라운드진 상면을 가질 수도 있다.
도 18a 및 도 18b를 참조하면, 데이터 저장 패턴들(DSP1, DSP2)을 형성한 후, 활성막(AL)이 균일한 두께로 하부 절연막(110)의 전면에 증착될 수 있다.
활성막(AL)을 데이터 저장 패턴들(DSP1, DSP2) 사이에서 비트 라인들(BL)의 상면들 및 차폐 라인들(SH)의 상면들을 덮을 수 있으며, 데이터 저장 패턴들(DSP1, DSP2)의 측벽들, 및 워드 라인들(WL1, WL2)의 상면들을 덮을 수 있다.
활성막(AL)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성될 수 있다.
활성막(AL)은 인접하는 데이터 저장 패턴들(DSP1, DSP2) 간의 간격의 절반보다 작은 두께로 증착될 수 있다. 이에 따라, 활성막(AL)은 인접하는 워드 라인들(WL1, WL2) 사이에서 제2 방향(D2)으로 연장되는 리세스 영역을 정의할 수 있다.
활성막(AL)은 반도체 물질, 산화물 반도체 물질, 또는 2차원 반도체 물질을 포함할 수 있다. 활성막(AL)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
활성막(AL) 상에 리세스 영역을 채우는 제1 매립 절연막(120)이 형성될 수 있다. 제1 매립 절연막(120)은 실질적으로 평탄한 상면을 가질 수 있다. 제1 매립 절연막(120)은 워드 라인들(WL1, WL2) 사이에서 두께와 워드 라인들(WL1, WL2) 상에서 두께가 다를 수 있다.
제1 매립 절연막(120)은 데이터 저장 패턴들(DSP1, DSP2) 및 워드 라인들(WL1, WL2)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 제1 매립 절연막(120)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.
이어서, 제1 매립 절연막(120) 상에 제1 방향(D1)으로 연장되는 라인 앤드 스페이스(line and space) 형태의 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은, 평면적 관점에서, 각 비트 라인(BL)과 중첩될 수 있다.
계속해서, 마스크 패턴(MP)을 식각 마스크로 이용하여 제1 매립 절연막(120) 및 활성막(AL)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 활성막(AL)은, 평면적 관점에서, 제1 방향(D1)으로 연장되는 라인 형태로 패터닝될 수 있다. 또한, 활성막(AL)에 대한 이방성 식각 공정에 의해 제2 방향(D2)으로 인접하는 마스크 패턴들(MP) 사이에서 차폐 라인들(SH) 및 매립 절연막(111)의 상면이 노출될 수 있다.
이어서, 마스크 패턴(MP)을 제거한 후, 라인 형태의 활성막들(AL) 사이에 제2 매립 절연막(도 5c의 123 참조)이 채워질 수 있다.
계속해서, 도 19a 및 도 19b를 참조하면, 제1 및 제2 매립 절연막들(121, 도 5의 123) 및 활성막(AL)에 대한 평탄화 공정이 수행될 수 있다. 평탄화 공정은 워드 라인들(WL1, WL2) 및 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)의 상면들이 노출될 때까지 수행될 수 있다.
도 20a 및 도 20b를 참조하면, 제1 층간 절연막(131)이 제1 및 제2 매립 절연 패턴들(121, 123) 상에 형성될 수 있으며, 제1 및 제2 도전 패드들(CP1, CP2)이 제1 층간 절연막(131) 내에 형성될 수 있다.
제1 및 제2 도전 패드들(CP1, CP2)은 제1 층간 절연막(131)을 패터닝하여 각 활성 패턴(AP)의 수직부들의 상면들을 노출시키는 오프닝들을 형성한 후, 오프닝들 내에 도전 물질을 매립하여 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 제1 층간 절연막(131) 상에 제2 층간 절연막(141)이 형성될 수 있으며, 제2 층간 절연막(141) 내에 제1 및 제2 콘택 패턴들(CNT1, CNT2)이 형성될 수 있다.
제1 및 제2 콘택 패턴들(CNT1, CNT2)은 제2 층간 절연막(141)을 관통하여 제1 및 제2 콘택 패드들(CP1, CP2)의 일 부분들을 노출시키는 콘택 홀들을 형성한 후, 콘택 홀들 내에 도전 물질을 매립하여 형성될 수 있다.
이후, 도 4, 도 5a, 도 5b, 도 5c, 및 도 5d를 참조하여 설명한 것처럼, 제2 층간 절연막(141) 상에 제1 및 제2 소스 라인들(SL1, SL2)이 형성될 수 있다. 제1 및 제2 소스 라인들(SL1, SL2)은 제2 층간 절연막(141) 상에 도전막을 증착한 후, 도전막을 패터닝하여 형성될 수 있다.
도 22a, 도 22b, 및 도 22c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 12의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 12 및 도 22a를 참조하면, 하부 절연막(110) 상에 비트 라인들(BL) 및 차폐 라인들(SH)을 형성한 후, 비트 라인들(BL)을 가로지르는 워드 라인들(WL1, WL2)이 형성될 수 있다.
여기서, 워드 라인들(WL1, WL2)을 형성하는 것은, 비트 라인들(BL) 및 차폐 라인들(SH)의 상면들 상에 제1 절연막, 도전막, 및 제2 절연막을 차례로 증착하는 것, 제2 절연막 상에 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 식각 마스크로 이용하여 제2 절연막, 도전막 및 제1 절연막을 차례로 식각하는 것을 포함할 수 있다. 이에 따라, 비트 라인들(BL) 상에 제2 방향(D2)으로 연장되는 상부 절연 패턴들(117), 워드 라인들(WL1, WL2) 및 하부 절연 패턴들(115)이 형성될 수 있다. 상부 및 하부 절연 패턴들(115, 117)의 측벽들은 워드 라인들(WL1, WL2)의 측벽들에 정렬될 수 있다.
이어서, 도 12 및 도 22b를 참조하면, 제1 및 제2 워드 라인들(WL1, WL2)의 양측벽들 상에 앞서 도 17a 및 도 17b를 참조하여 설명한 것처럼, 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)이 형성될 수 있다. 제1 및 제2 데이터 저장 패턴들(DSP1, DSP2)을 형성한 후, 앞서 도 18a 및 도 18b를 참조하여 설명한 것처럼, 활성막(AL) 및 제1 매립 절연막(120)이 형성될 수 있다. 이어서, 라인 형태의 마스크 패턴(MP)을 식각 마스크로 이용하여 제1 매립 절연막(120) 및 활성막(AL)이 식각될 수 있다. 이에 따라, 제1 방향(D1)으로 연장되는 활성 패턴들(AP)이 형성될 수 있다.
계속해서, 도 12 및 도 22b를 참조하면, 마스크 패턴(MP)을 제거한 후, 라인 형태의 활성막들(AL) 사이에 제2 매립 절연막이 채워질 수 있으며, 제1 및 제2 워드 라인들(WL1, WL2)의 상면들 상의 활성 패턴들(AP)이 노출되도록 제1 및 제2 매립 절연막들(121, 도 5의 123)에 대한 평탄화 공정이 수행될 수 있다. 이에 따라, 각 활성 패턴(AP)의 수직부들 사이에 제1 매립 절연 패턴들(121)이 형성될 수 있으며, 각 활성 패턴(AP)의 상면이 노출될 수 있다.
이후, 제1 매립 절연 패턴들(121) 상에 활성 패턴들(AP)의 일부분들과 접촉하는 소스 라인들(SL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 제1 방향으로 연장되는 비트 라인;
상기 비트 라인을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인;
상기 제1 및 제2 워드 라인들 사이에서 상기 비트 라인 상에 배치되는 활성 패턴으로서, 상기 활성 패턴은 서로 대향하는 제1 및 제2 수직부들 및 상기 제1 및 제2 수직부들을 연결하는 수평부를 포함하는 것;
상기 제1 워드 라인과 상기 활성 패턴의 제1 수직부와 사이의 제1 데이터 저장 패턴;
상기 제2 워드 라인과 상기 활성 패턴의 상기 제2 수직부 사이의 제2 데이터 저장 패턴; 및
상기 제1 및 제2 워드 라인들을 가로질러 상기 제1 방향으로 연장되며 상기 활성 패턴과 연결되는 소스 라인을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 활성 패턴은 산화물 반도체를 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제1 및 제2 데이터 저장 패턴들은 강유전체 물질을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제1 및 제2 데이터 저장 패턴들은 상기 비트 라인 상에서 상기 제2 방향으로 연장되는 반도체 메모리 장치. - 제 1 항에 있어서,
수직적 관점에서, 상기 제1 및 제2 워드 라인들은 상기 비트 라인과 상기 소스 라인 사이에 배치되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 소스 라인은 상기 활성 패턴의 상기 제1 또는 제2 수직부와 전기적으로 연결되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 활성 패턴의 상기 제1 및 제2 수직부들의 상면들은 상기 제1 및 제2 데이터 저장 패턴들의 상면들과 실질적으로 공면을 이루는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제1 및 제2 데이터 저장 패턴들의 상면들은 상기 제1 및 제2 워드 라인들의 상면들과 실질적으로 공면을 이루는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제1 및 제2 워드 라인들의 바닥면들과 상기 비트 라인의 상면 사이에서 상기 제2 방향으로 연장되는 하부 절연 패턴들을 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 활성 패턴의 상기 제1 및 제2 수직부들에 각각 접속되는 제1 및 제2 콘택 패드들; 및
상기 제1 및 제2 콘택 패드들에 각각 접속되는 제1 및 제2 콘택 패턴들을 더 포함하되,
상기 제1 및 제2 콘택 패턴들은, 평면적 관점에서, 상기 비트 라인을 사이에 두고 서로 이격되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 소스 라인은 상기 제1 방향으로 연장되며 상기 제1 콘택 패턴과 연결되는 제1 소스 라인 및 상기 제1 방향으로 연장되며 상기 제2 콘택 패턴과 연결되는 제2 소스 라인을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 활성 패턴은 상기 제1 워드 라인 상에 배치되며 상기 제1 수직부와 연결되는 제1 상부 수평부 및 상기 제2 워드 라인 상에 배치되며, 상기 제2 수직부와 연결되는 제2 상부 수평부를 더 포함하는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 활성 패턴의 상기 제1 및 제2 상부 수평부들과 상기 제1 및 제2 워드 라인들의 상면들 사이의 상부 절연 패턴들을 더 포함하는 반도체 메모리 장치. - 제1 방향으로 연장되며, 제1 방향과 교차하는 제2 방향으로 서로 이격되는 비트 라인들;
상기 비트 라인을 가로질러 제2 방향으로 연장되며, 상기 제1 방향을 따라 번갈아 배열되는 제1 워드 라인들 및 제2 워드 라인들;
상기 각각의 비트 라인들 상에 배치되며, 상기 제1 및 제2 워드 라인들 사이에 각각 배치되는 활성 패턴들로서, 상기 활성 패턴들 각각은 서로 대향하는 제1 및 제2 수직부들 및 상기 제1 및 제2 수직부들을 연결하는 수평부를 포함하는 것;
상기 제1 워드 라인들과 상기 활성 패턴들의 제1 수직부들 사이의 제1 강유전체 패턴들;
상기 제2 워드 라인들과 상기 활성 패턴들의 상기 제2 수직부들 사이의 제2 강유전체 패턴들;
상기 제1 및 제2 워드 라인들을 가로질러 상기 제1 방향으로 연장되는 제1 소스 라인들 및 제2 소스 라인들; 및
상기 비트 라인들 사이에 각각 배치되며, 상기 제1 방향으로 연장되는 차폐 라인들을 포함하는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 활성 패턴의 상기 제1 및 제2 수직부들에 각각 접속되는 제1 및 제2 콘택 패드들; 및
상기 제1 및 제2 콘택 패드들에 각각 접속되는 제1 및 제2 콘택 패턴들을 더 포함하되,
상기 제1 및 제2 콘택 패턴들은, 평면적 관점에서, 상기 비트 라인을 사이에 두고 서로 이격되는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제1 소스 라인들 각각은 상기 제1 방향을 따라 배열된 상기 제1 콘택 패턴들과 연결되고,
상기 제2 소스 라인들 각각은 상기 제1 방향을 따라 배열된 상기 제2 콘택 패턴들과 연결되는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 제1 및 제2 강유전체 패턴들은 상기 비트 라인들 상에서 상기 제2 방향으로 연장되는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 제1 및 제2 강유전체 패턴들은 상기 활성 패턴들의 상기 제1 및 제2 수직부들과 직접 접촉하는 반도체 메모리 장치. - 제 14 항에 있어서,
반도체 기판 상의 주변 회로들 및 상기 주변 회로들을 덮는 하부 절연막을 포함하는 주변 회로 구조체를 더 포함하되,
상기 비트 라인들은 상기 하부 절연막 상에 배치되는 반도체 메모리 장치. - 하부 절연막 상에 수직적으로 적층된 복수의 셀 어레이 층들을 포함하되,
상기 셀 어레이 층들 각각은:
제1 방향으로 연장되는 비트 라인;
상기 비트 라인을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인;
상기 제1 및 제2 워드 라인들 사이에서 상기 비트 라인 상에 배치되는 활성 패턴으로서, 상기 활성 패턴은 서로 대향하는 제1 및 제2 수직부들 및 상기 제1 및 제2 수직부들을 연결하는 수평부를 포함하는 것;
상기 제1 워드 라인과 상기 활성 패턴의 제1 수직부와 사이의 제1 데이터 저장 패턴;
상기 제2 워드 라인과 상기 활성 패턴의 상기 제2 수직부 사이의 제2 데이터 저장 패턴; 및
상기 제1 및 제2 워드 라인들을 가로질러 상기 제1 방향으로 연장되는 소스 라인을 포함하는 반도체 메모리 장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220083397A KR20240006383A (ko) | 2022-07-06 | 2022-07-06 | 반도체 메모리 장치 |
| TW112107325A TW202403746A (zh) | 2022-07-06 | 2023-03-01 | 半導體記憶體元件 |
| CN202310290349.2A CN117377322A (zh) | 2022-07-06 | 2023-03-23 | 半导体存储器件 |
| EP23165088.8A EP4304314A1 (en) | 2022-07-06 | 2023-03-29 | Semiconductor memory device |
| US18/132,196 US20240015981A1 (en) | 2022-07-06 | 2023-04-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220083397A KR20240006383A (ko) | 2022-07-06 | 2022-07-06 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240006383A true KR20240006383A (ko) | 2024-01-15 |
Family
ID=85781697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220083397A KR20240006383A (ko) | 2022-07-06 | 2022-07-06 | 반도체 메모리 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20240015981A1 (ko) |
| EP (1) | EP4304314A1 (ko) |
| KR (1) | KR20240006383A (ko) |
| CN (1) | CN117377322A (ko) |
| TW (1) | TW202403746A (ko) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3832721A1 (en) * | 2019-12-06 | 2021-06-09 | Imec VZW | A method for fabricating a 3d ferroelectric memory |
| US11716855B2 (en) * | 2020-05-28 | 2023-08-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
-
2022
- 2022-07-06 KR KR1020220083397A patent/KR20240006383A/ko unknown
-
2023
- 2023-03-01 TW TW112107325A patent/TW202403746A/zh unknown
- 2023-03-23 CN CN202310290349.2A patent/CN117377322A/zh active Pending
- 2023-03-29 EP EP23165088.8A patent/EP4304314A1/en active Pending
- 2023-04-07 US US18/132,196 patent/US20240015981A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240015981A1 (en) | 2024-01-11 |
| EP4304314A1 (en) | 2024-01-10 |
| CN117377322A (zh) | 2024-01-09 |
| TW202403746A (zh) | 2024-01-16 |
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