CN117377322A - 半导体存储器件 - Google Patents

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CN117377322A CN202310290349.2A CN202310290349A CN117377322A CN 117377322 A CN117377322 A CN 117377322A CN 202310290349 A CN202310290349 A CN 202310290349A CN 117377322 A CN117377322 A CN 117377322A
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李全一
杨世怜
李蕙兰
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Abstract

提供了一种半导体存储器件。所述半导体存储器件包括：位线，在第一方向上延伸；第一字线和第二字线，在第二方向上延伸并且与所述位线交叉；有源图案，在所述第一字线和所述第二字线之间位于所述位线上，并且包括彼此相对的第一竖直部分和第二竖直部分以及在所述第一竖直部分和所述第二竖直部分之间延伸的水平部分；第一数据存储图案，位于所述第一字线与所述有源图案的所述第一竖直部分之间；第二数据存储图案，位于所述第二字线与所述有源图案的所述第二竖直部分之间；以及源极线，连接到所述有源图案，在所述第一方向上延伸，并且与所述第一字线和所述第二字线交叉。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2022年7月6日在韩国知识产权局提交的韩国专利申请No.10-2022-0083397的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本公开涉及半导体存储器件，并且更具体地，涉及具有改善的电性质和增加的集成度的半导体存储器件。
背景技术
半导体器件越来越多地集成以满足最终用户所需的性能和效率要求。典型的二维或平面半导体器件的集成主要由单位存储单元所占据的面积确定，使得其受到用于形成精细图案的技术水平的极大影响。
发明内容
一些示例实施例提供了具有改善的电性质和增加的集成度的半导体存储器件。
本公开不限于上述内容，并且本领域技术人员将根据以下描述清楚地理解上面未提及的其他目的。
根据示例实施例，一种半导体存储器件包括：位线，所述位线在第一方向上延伸；第一字线和第二字线，所述第一字线和所述第二字线在第二方向上延伸并且与所述位线交叉；有源图案，所述有源图案在所述第一字线和所述第二字线之间位于所述位线上，并且包括彼此相对的第一竖直部分和第二竖直部分以及在所述第一竖直部分和所述第二竖直部分之间延伸的水平部分；第一数据存储图案，所述第一数据存储图案位于所述第一字线与所述有源图案的所述第一竖直部分之间；第二数据存储图案，所述第二数据存储图案位于所述第二字线与所述有源图案的所述第二竖直部分之间；以及源极线，所述源极线连接到所述有源图案，在所述第一方向上延伸，并且与所述第一字线和所述第二字线交叉。
根据示例实施例，一种半导体存储器件包括：位线，所述位线在第一方向上延伸并且在与所述第一方向交叉的第二方向上彼此间隔开；第一字线和第二字线，所述第一字线和所述第二字线在所述第二方向上延伸，与所述位线交叉，并且沿着所述第一方向交替地布置；有源图案，所述有源图案位于每条所述位线和所述第一字线与所述第二字线之间的每个区域上，每个所述有源图案包括彼此相对的第一竖直部分和第二竖直部分以及在所述第一竖直部分和所述第二竖直部分之间延伸的水平部分；第一铁电图案，所述第一铁电图案位于所述第一字线与所述有源图案的所述第一竖直部分之间；第二铁电图案，所述第二铁电图案位于所述第二字线与所述有源图案的所述第二竖直部分之间；第一源极线和第二源极线，所述第一源极线和所述第二源极线在所述第一方向上延伸并且与所述第一字线和所述第二字线交叉；以及屏蔽线，所述屏蔽线分别设置在所述位线之间并且在所述第一方向上延伸。
根据示例实施例，一种半导体存储器件具有垂直堆叠在下电介质层上的多个单元阵列层，其中，所述多个单元阵列层中的每一者包括：位线，所述位线在第一方向上延伸；第一字线和第二字线，所述第一字线和所述第二字线在第二方向上延伸并且与所述位线交叉；有源图案，所述有源图案在所述第一字线和所述第二字线之间位于所述位线上，并且包括彼此相对的第一竖直部分和第二竖直部分以及在所述第一竖直部分和所述第二竖直部分之间延伸的水平部分；第一数据存储图案，所述第一数据存储图案位于所述第一字线与所述有源图案的所述第一竖直部分之间；第二数据存储图案，所述第二数据存储图案位于所述第二字线与所述有源图案的所述第二竖直部分之间；以及源极线，所述源极线在所述第一方向上延伸并且与所述第一字线和所述第二字线交叉。
附图说明
通过下面结合附图对示例实施例的描述，以上以及其他方面和特征将更加清楚，在附图中：
图1示出了显示出根据一些示例实施例的半导体存储器件的单元阵列的简化电路图。
图2和图3示出了显示出根据一些示例实施例的半导体存储器件的简化透视图。
图4示出了显示出根据一些示例实施例的半导体存储器件的俯视图。
图5A、图5B、图5C和图5D示出了沿着图4的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图，以显示出根据一些示例实施例的半导体存储器件。
图6示出了显示出图5A的部分P1的放大图。
图7、图8、图9、图10和图11示出了沿着图4的线A-A'截取的截面图，以显示出根据一些示例实施例的半导体存储器件。
图12示出了显示出根据一些示例实施例的半导体存储器件的俯视图。
图13A和图13B示出了沿着图12的线A-A'和线B-B'截取的截面图，以显示出根据一些示例实施例的半导体存储器件。
图14示出了显示出图13A的部分P2的放大图。
图15示出了沿着图12的线B-B'截取的截面图，以显示出根据一些示例实施例的半导体存储器件。
图16A、图17A、图18A、图19A、图20A和图21A示出了显示出根据一些示例实施例的制造半导体存储器件的方法的俯视图。
图16B、图17B、图18B、图19B、图20B和图21B示出了沿着图16A至图21A的线A-A'截取的截面图，以显示出根据一些示例实施例的制造半导体存储器件的方法。
图22A、图22B和图22C示出了沿着图12的线A-A'截取的截面图，以显示出根据一些示例实施例的制造半导体存储器件的方法。
具体实施方式
将参考示出了示例实施例的附图更全面地描述示例实施例。在本文中描述的实施例是作为示例提供的，因此，本公开不限于此，并且可以以各种其他形式实现。在下面的描述中提供的每个示例实施例不被排除与也在本文中提供或未在本文中提供但与本公开一致的另一示例或另一示例实施例的一个或更多个特征相关联。将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“耦接(couple)到”另一元件或层时，其可以直接在另一元件或层上、直接连接或耦接到另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。诸如“……中的至少一个(种/者)”的表述当在元件列表之后时，修饰整个元件列表而不修饰列表的个别元件。例如，表述“a、b和c中的至少一个(种/者)”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者或者全部的a、b和c。
图1示出了显示出根据一些示例实施例的半导体存储器件的单元阵列的简化电路图。
参考图1，半导体存储器件可以包括存储单元阵列1、行译码器2、读出放大器3、列译码器4和控制逻辑5。
存储单元阵列1可以包括三维地布置的多个存储单元MC。每个存储单元MC可以由包括数据存储层或存储层的一个晶体管形成。每个存储单元MC可以连接到一条字线WL、一条位线BL和一条源极线SL。
每个存储单元MC可以包括铁电场效应晶体管(FeFET)。每个存储单元MC可以包括铁电层作为存储层。由于每个存储单元中的非中心对称电荷分布，铁电层可以具有自发偶极子(电偶极子)或自发极化。即使在不存在外部电场的情况下，铁电层也可以具有偶极子感生的剩余极化强度。另外，极化方向可以通过外部电场以域为单位而切换。例如，铁电层可以具有正或负极化状态，并且极化状态可以由于在编程操作期间施加到铁电层的电场而改变。即使电力中断，铁电层也可以保持其极化状态，因此，半导体存储器件可以用作非易失性存储器件。
在每个存储单元MC中，可以通过字线WL向栅电极提供第一电压，并且可以通过位线BL向漏极端子提供大于第一电压的第二电压，结果是铁电层的极化可以被设定为第一极化状态。因此，第一极化状态(正阈值电压或写入数据电压)可以存储在铁电层中。第一电压与第二电压之间的差可以等于或大于将铁电层的极化设定为第一极化状态所需的最小电压差。在将数据写入存储单元MC的操作中，可以通过源极线SL将接地电压或零伏施加到存储单元MC的源极端子。
可以通过字线WL向栅电极提供第三电压，并且可以通过位线BL向漏极端子提供小于第三电压的第四电压，结果是可以将铁电层设定为第二极化状态。因此，第二极化状态(负阈值电压)可以存储在铁电层中。第三电压与第四电压之间的差可以等于或大于将铁电层的极化设定为第二极化状态所需的最小电压差。
行译码器2可以对从外部输入的地址进行译码，并且可以选择存储单元阵列1的字线WL之一。在行译码器2中译码的地址可以被提供到行驱动器，并且响应于控制电路的控制操作，行驱动器可以向选定字线WL和每条未选定字线WL提供特定电压。
响应于从列译码器4译码的地址，读出放大器3可以检测并放大选定位线BL和参考位线之间的电压差，然后可以输出放大后的电压差。
列译码器4可以在读出放大器3与外部装置(例如，存储控制器)之间提供数据传送路径。列译码器4可以对从外部输入的地址进行译码，并且可以选择位线BL之一。
控制逻辑5可以生成控制将数据写入到存储单元阵列1和/或从存储单元阵列1读取数据的操作的控制信号。
图2和图3示出了显示出根据一些示例实施例的半导体存储器件的简化透视图。
参考图2和图3，半导体存储器件可以包括外围电路结构PS和堆叠在外围电路结构PS上的单元阵列结构CS。
根据示例实施例，如图2所示，外围电路结构PS可以设置在半导体衬底100上，并且单元阵列结构CS可以设置在外围电路结构PS上。
外围电路结构PS可以包括形成在半导体衬底100上的核心/外围电路。核心/外围电路可以包括行译码器和列译码器(参见图1的2和4)、读出放大器(参见图1的3)和控制逻辑(参见图1的5)。
单元阵列结构CS可以包括存储单元阵列(参见图1的1)。存储单元阵列(参见图1的1)可以包括多个存储单元MC、源极线SL、字线WL和位线BL。
存储单元MC可以设置在字线WL、位线BL和源极线SL之间的交叉点处。每个存储单元MC可以连接到一条字线WL、一条位线BL和一条源极线SL。
如上所讨论的，每个存储单元MC可以由包括数据存储层或存储层的一个晶体管形成。每个存储单元MC可以包括铁电场效应晶体管(FeFET)。
每个存储单元MC可以具有在与半导体衬底100的顶表面垂直的方向(例如，第三方向D3)上延伸的竖直沟道。
如图3所示，外围电路结构PS可以设置在第一半导体衬底100上，并且单元阵列结构CS可以设置在第二半导体衬底200上。
外围电路结构PS可以在其最上层上设置有下金属焊盘LMP。下金属焊盘LMP可以电连接到核心/外围电路(参见图1的2、3、4和5)。
单元阵列结构CS可以在其最上层上设置有上金属焊盘UMP。上金属焊盘UMP可以电连接到存储单元MC。例如，上金属焊盘UMP可以电连接到字线WL、位线BL和源极线SL。上金属焊盘UMP可以与外围电路结构PS的下金属焊盘LMP直接接触或接合。
图4示出了显示出根据一些示例实施例的半导体存储器件的俯视图。图5A、图5B、图5C和图5D示出了沿着图4的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图，以显示出根据一些示例实施例的半导体存储器件。图6示出了显示出图5A的部分P1的放大图。
参考图4、图5A、图5B、图5C和图5D，位线BL可以在下电介质层110上在第一方向D1上延伸，并且可以设置为在第二方向D2上彼此间隔开。位线BL之间的间隔可以大于每条位线BL的宽度。
位线BL可以包括例如掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的任何组合。位线BL可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的任何组合形成，但是示例实施例不限于此。位线BL可以包括由上述材料中的一种或更多种形成的单层或多层。在一些示例实施例中，位线BL可以包括二维或三维材料，诸如作为碳基二维材料的石墨烯、作为三维材料的碳纳米管或它们的任何组合。
掩埋电介质层111可以填充位线BL之间的空间。掩埋电介质层111可以包括例如氧化硅层、氮化硅层、氮氧化硅层和低k电介质层中的一个或更多个。
根据一些示例实施例，屏蔽线SH可以在下电介质层110上对应地设置在位线BL之间。例如，位线BL和屏蔽线SH可以沿着第二方向D2交替地设置。屏蔽线SH可以在平行于位线BL的第一方向D1上延伸。屏蔽线SH可以包括与位线BL的导电材料相同的导电材料。屏蔽线SH的宽度可以均小于每条位线BL的宽度。根据一些示例实施例，可以在位线BL之间设置气隙而不是屏蔽线SH。
第一字线WL1和第二字线WL2可以设置在位线BL上。第一字线WL1和第二字线WL2可以在第二方向D2上延伸并与位线BL交叉，并且可以沿着第一方向D1交替地设置。第一字线WL1和第二字线WL2中的每一者可以具有彼此相对的第一侧壁和第二侧壁。第一字线WL1和第二字线WL2之间的间隔可以大于第一字线WL1和第二字线WL2中的每一者的宽度。
第一字线WL1和第二字线WL2可以包括例如掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的任何组合。第一字线WL1和第二字线WL2可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的任何组合形成，但是示例实施例不限于此。第一字线WL1和第二字线WL2可以包括包含上述材料的单层或多层。在一些示例实施例中，第一字线WL1和第二字线WL2可以包括二维或三维材料，诸如作为碳基二维材料的石墨烯、作为三维材料的碳纳米管或它们的任何组合。
下电介质图案115可以设置在位线BL与第一字线WL1和第二字线WL2的底表面之间。下电介质图案115可以在平行于第一字线WL1和第二字线WL2的第二方向D2上延伸。例如，下电介质图案115可以设置在屏蔽线SH的一部分上。下电介质图案115可以由诸如氧化硅的电介质材料形成。
根据一些示例实施例，有源图案AP可以设置在位线BL上。有源图案AP可以在每条位线BL上在第一方向D1上彼此间隔开。另外，有源图案AP可以设置为在第一字线WL1和第二字线WL2之间在第二方向D2上彼此间隔开。例如，有源图案AP可以沿着彼此相交的第一方向D1和第二方向D2二维地布置。
有源图案AP可以包括氧化物半导体，氧化物半导体可以包括例如InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的任何组合。例如，有源图案AP可以包括氧化铟镓锌(IGZO)。有源图案AP可以包括单层或多层的氧化物半导体。有源图案AP可以包括非晶、结晶或多晶氧化物半导体。在一些示例实施例中，有源图案AP的带隙能可以大于硅的带隙能。例如，有源图案AP可以具有大约1.5eV至大约5.6eV的带隙能。例如，当有源图案AP的带隙能为大约2.0eV至大约4.0eV时，有源图案AP可以具有最佳的沟道性能。有源图案AP可以是多晶的或非晶的，但是示例实施例不限于此。或者，有源图案AP可以包括半导体材料，诸如硅(Si)、锗(Ge)或硅锗(SiGe)。在一些示例实施例中，有源图案AP可以包括二维半导体材料，诸如石墨烯、碳纳米管或它们的任何组合。
参考图6，每个有源图案AP可以包括设置在位线BL上的水平部分HP以及从水平部分HP在第三方向D3上突出的第一竖直部分VP1和第二竖直部分VP2。第一竖直部分VP1和第二竖直部分VP2可以在第一方向D1上彼此相对。
第一竖直部分VP1和第二竖直部分VP2中的每一者可以具有内侧壁和外侧壁，并且第一竖直部分VP1的内侧壁和第二竖直部分VP2的内侧壁可以在第一方向D1上彼此面对。第一竖直部分VP1的外侧壁和第二竖直部分VP2的外侧壁可以分别与第一字线WL1的侧壁和第二字线WL2的侧壁相邻。
第一竖直部分VP1和第二竖直部分VP2中的每一者在第一方向D1上的厚度可以与水平部分HP在第三方向D3上的厚度基本上相同。第一竖直部分VP1和第二竖直部分VP2中的每一者在第一方向D1上的厚度可以为几纳米至几十纳米。例如，第一竖直部分VP1和第二竖直部分VP2中的每一者在第一方向D1上的厚度可以为大约1nm至大约30nm，例如，为大约1nm至大约10nm。
第一竖直部分VP1和第二竖直部分VP2可以均在第三方向D3上具有竖直长度，并且竖直长度可以是第一竖直部分VP1和第二竖直部分VP2中的每一者的厚度的大约两倍至十倍。第一竖直部分VP1和第二竖直部分VP2的顶表面可以位于与第一字线WL1和第二字线WL2的顶表面的水平高度基本上相同的水平高度处。
水平部分HP可以与位线BL的顶表面直接接触。水平部分HP在第二方向D2上的宽度可以基本上等于或大于位线BL在第二方向D2上的宽度。
水平部分HP可以包括公共源极/漏极区，第一竖直部分VP1可以包括在其顶端处的第一源极/漏极区，并且第二竖直部分VP2可以包括在其顶端处的第二源极/漏极区。
第一竖直部分VP1可以包括在第一源极/漏极区与公共源极/漏极区之间的第一沟道区，并且第二竖直部分VP2可以包括在第二源极/漏极区与公共源极/漏极区之间的第二沟道区。
第一竖直部分VP1的第一沟道区可以由第一字线WL1控制，并且第二竖直部分VP2的第二沟道区可以由第二字线WL2控制。例如，相邻的有源图案AP可以共享第一字线WL1或第二字线WL2。第一竖直部分VP1中的第一沟道区和第二竖直部分VP2中的第二沟道区可以垂直于下电介质层110的顶表面并且平行于第一字线WL1和第二字线WL2的第一侧壁和第二侧壁。
根据一些示例实施例，第一数据存储图案DSP1和第二数据存储图案DSP2可以设置在第一字线WL1和第二字线WL1与有源图案AP的第一竖直部分VP1和第二竖直部分VP2之间。第一数据存储图案DSP1和第二数据存储图案DSP2可以设置在第一字线WL1和第二字线WL2中的每一者的相对侧壁上。例如，第一数据存储图案DSP1可以设置在第一字线WL1和第二字线WL2中的每一者的第一侧壁上，并且第二数据存储图案DSP2可以设置在第一字线WL1和第二字线WL2中的每一者的第二侧壁上。
第一数据存储图案DSP1和第二数据存储图案DSP2可以在平行于第一字线WL1和第二字线WL2的第二方向D2上延伸。第一数据存储图案DSP1和第二数据存储图案DSP2中的每一者可以在第一方向D1上具有一致的宽度。第一数据存储图案DSP1和第二数据存储图案DSP2可以具有与位线BL的顶表面接触的部分。第一数据存储图案DSP1和第二数据存储图案DSP2的顶表面可以位于与第一字线WL1和第二字线WL2的顶表面的水平高度基本上相同的水平高度处。
第一数据存储图案DSP1和第二数据存储图案DSDP2可以包括通过施加到其的电场而具有极化性质的铁电材料。铁电材料可以由包含铪的电介质材料形成。铁电材料可以包括例如HfO2、HfSiO2(掺杂Si的HfO2)、HfAlO2(掺杂Al的HfO2)、HfSiON、HfZnO、HfZrO2、ZrO2、ZrSiO2、HfZrSiO2、ZrSiON、LaAlO、HfDyO2或HfScO2。
根据一些示例实施例，电介质层可以介于第一数据存储图案DSP1和第二数据存储图案DSP2与有源图案AP的第一竖直部分VP1和第二竖直部分VP2之间。
第一掩埋电介质图案121可以覆盖每个有源图案AP的水平部分HP的顶表面以及第一竖直部分VP1和第二竖直部分VP2的侧表面。第一掩埋电介质图案121的顶表面可以位于与有源图案AP的第一竖直部分VP1和第二竖直部分VP2的顶表面的水平高度基本上相同的水平高度处。第一掩埋电介质图案121可以由例如氧化硅层、氮化硅层、氮氧化硅层和低k电介质层中的一个或更多个形成。
第二掩埋电介质图案123可以设置在沿第二方向D2彼此相邻的有源图案AP之间。第二掩埋电介质图案123可以覆盖屏蔽线SH的顶表面。第二掩埋电介质图案123的顶表面可以与第一掩埋电介质图案121的顶表面以及每个有源图案AP的第一竖直部分VP1和第二竖直部分VP2的顶表面基本上共面。第二掩埋电介质图案123可以由例如氧化硅层、氮化硅层、氮氧化硅层和低k电介质层中的一个或更多个形成。
第一层间电介质层131可以设置在第一掩埋电介质图案121和第二掩埋电介质图案123上。第一层间电介质层131可以覆盖第一字线WL1和第二字线WL2的顶表面、第一数据存储图案DSP1和第二数据存储图案DSP2的顶表面以及有源图案AP的第一竖直部分VP1和第二竖直部分VP2的顶表面。第一层间电介质层131可以由例如氧化硅层、氮化硅层、氮氧化硅层和低k电介质层中的一个或更多个形成。
与有源图案AP的第一竖直部分VP1和第二竖直部分VP2分别接触的第一导电焊盘CP1和第二导电焊盘CP2可以设置在第一层间电介质层131中。第一导电焊盘CP1和第二导电焊盘CP2可以在第一方向D1和第二方向D2上彼此间隔开。第一导电焊盘CP1和第二导电焊盘CP2可以与第一字线WL1和第二字线WL2电隔离。
第一导电焊盘CP1和第二导电焊盘CP2的面积可以大于第一竖直部分VP1和第二竖直部分VP2的面积。例如，第一导电焊盘CP1和第二导电焊盘CP2中的每一者在第二方向D2上的长度可以大于每个有源图案AP的第一竖直部分VP1和第二竖直部分VP2中的每一者在第二方向D2上的长度。第一导电焊盘CP1和第二导电焊盘CP中的每一者在第一方向D1上的宽度可以大于每个有源图案AP的第一竖直部分VP1和第二竖直部分VP2中的每一者在第一方向D1上的宽度。
当在俯视图中观察时，第一导电焊盘CP1和第二导电焊盘CP2可以均具有圆形形状、椭圆形形状、矩形形状、正方形形状、菱形形状、六边形形状或任何其他合适的形状。例如，当在俯视图中观察时，第一导电焊盘CP1和第二导电焊盘CP2可以均具有矩形形状。
第一导电焊盘CP1和第二导电焊盘CP2可以由例如Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的任何组合形成，但是示例实施例不限于此。
第二层间电介质层141可以设置在第一层间电介质层131以及第一导电焊盘CP1和第二导电焊盘CP2上。
分别耦接到第一导电焊盘CP1和第二导电焊盘CP2的第一接触图案CNT1和第二接触图案CNT2可以设置在第二层间电介质层141中。
第一接触图案CNT1可以沿着第一方向D1布置在第一列中，并且第二接触图案CNT2可以沿着第一方向D1布置在第二行中并且在倾斜方向上与第一接触图案CNT1间隔开。例如，第一接触图案CNT1可以通过第一导电焊盘CP1电连接到有源图案AP的第一竖直部分VP1，并且第二接触图案CNT2可以通过第二导电焊盘CP2电连接到有源图案AP的第二竖直部分VP2。
第一接触图案CNT1和第二接触图案CNT2可以由例如Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的任何组合形成，但是示例实施例不限于此。
第一源极线SL1和第二源极线SL2可以在第二层间电介质层141上在第一方向D1上延伸。第一源极线SL1和第二源极线SL2可以在第二方向D2上交替地布置。例如，当在俯视图中观察时，一条位线BL可以设置在成对的第一源极线SL1和第二源极线SL2之间。
每条第一源极线SL1可以连接到沿着第一方向D1布置的第一接触图案CNT1，并且每条第二源极线SL2可以连接到沿着第一方向D1布置的第二接触图案CNT2。
例如，第一源极线SL1可以电连接到有源图案AP的第一竖直部分VP1，并且第二源极线SL2可以电连接到有源图案AP的第二竖直部分VP2。
根据一些示例实施例，一个有源图案AP可以由在第一方向D1上彼此相邻的存储单元共享，并且有源图案AP的第一竖直部分VP1和第二竖直部分VP2中的一者的电位可以由从第一字线WL1和第二字线WL2中选择的一条字线以及从第一源极线SL1和第二源极线SL2中选择的一条源极线来控制。
以下将描述根据一些示例实施例的半导体存储器件，并且为了描述简洁起见，将省略与上面讨论的半导体存储器件的技术特征相同的技术特征，并且将说明其不同之处。
图7、图8、图9、图10和图11示出了沿着图4的线A-A'截取的截面图，以显示出根据一些示例实施例的半导体存储器件。
参考图7，上电介质图案117可以对应地设置在第一字线WL1的顶表面和第二字线WL2的顶表面上。上电介质图案117可以由诸如氧化硅、氮化硅或氮氧化硅的电介质材料形成。上电介质图案117的顶表面可以与每个有源图案AP的第一竖直部分VP1和第二竖直部分VP2的顶表面以及第一数据存储图案DSP1和第二数据存储图案DSP2的顶表面基本上共面。因此，每个有源图案AP的第一竖直部分VP1和第二竖直部分VP2的顶表面可以高于字线WL1和WL2的顶表面。另外，第一数据存储图案DSP1和第二数据存储图案DSP2的顶表面可以高于第一字线WL1和第二字线WL2的顶表面。
参考图8，第一掩埋电介质图案121可以包括在每个有源图案AP的第一竖直部分VP1和第二竖直部分VP2之间的间隙结构SS。间隙结构SS可以包括气隙或金属材料。间隙结构SS可以减小彼此面对的第一竖直部分VP1和第二竖直部分VP2之间的耦接或干扰。
参考图9，衬底可以设置有在与衬底的顶表面垂直的方向上堆叠的多个单元阵列层CAL1和CAL2。例如，第二单元阵列层CAL2可以设置在第一单元阵列层CAL1上。第一单元阵列层CAL1和第二单元阵列层CAL2可以具有基本上相同的结构。第一单元阵列层CAL1和第二单元阵列层CAL2可以均包括二维布置的存储单元，并且可以彼此垂直地堆叠，因此，半导体存储器件可以包括三维布置的存储单元。因此，半导体存储器件可以具有增加的集成度。
类似于以上讨论，第一单元阵列层CAL1可以在其下电介质层110上包括下位线BLa、下第一字线WL1a和下第二字线WL2a、下第一源极线SL1a和下第二源极线SL2a、下第一数据存储图案DSP1a和下第二数据存储图案DSP2a以及下有源图案APa。类似于以上讨论，每个下有源图案APa可以在下第一字线WL1a和下第二字线WL2a之间具有大致U形。
第二单元阵列层CAL2可以设置在覆盖下第一源极线SL1a和下第二源极线SL2a的下电介质层110上。第二单元阵列层CAL2可以包括上位线BLb、上第一字线WL1b和上第二字线WL2b、上第一源极线SL1b和上第二源极线SL2b、上第一数据存储图案DSP1b和上第二数据存储图案DSP2b以及上有源图案APb。与下有源图案APa一样，每个上有源图案APb可以在上第一字线WL1b和上第二字线WL2b之间具有大致U形形状。
如图10所示，半导体存储器件可以包括位于半导体衬底100上的外围电路结构PS和位于外围电路结构PS上的单元阵列结构CS。半导体衬底100可以是例如单晶硅衬底。
外围电路结构PS可以设置在半导体衬底100和位线BL之间。外围电路结构PS可以包括形成在半导体衬底100上的核心/外围电路PTR、覆盖核心/外围电路PTR并堆叠在半导体衬底100和下电介质层110之间的外围电路电介质层ILD以及设置在外围电路电介质层ILD中的外围布线结构PCL。
核心/外围电路PTR可以包括参考图1讨论的行译码器和列译码器(参见图1的2和4)、读出放大器(参见图1的3)以及控制逻辑(参见图1的5)。例如，核心/外围电路PTR可以包括集成在半导体衬底100上的NMOS晶体管和PMOS晶体管。
外围布线结构PCL可以包括至少两个金属图案和将金属图案彼此连接的金属插塞。
核心/外围电路PTR可以通过外围布线结构PCL电连接到位线BL。例如，读出放大器可以电连接到位线BL，并且每个读出放大器可以放大并输出在成对的位线BL中检测到的电压电平的差。
在半导体衬底100上，外围电路电介质层ILD可以覆盖核心/外围电路PTR和外围布线结构PCL。外围电路电介质层ILD可以包括多个堆叠的电介质层。外围电路电介质层ILD可以包括氧化硅层、氮化硅层、氮氧化硅层和低k电介质层中的一个或更多个。
如上所讨论的，单元阵列结构CS可以包括存储单元阵列，存储单元阵列包括位线BL、第一字线WL1和第二字线WL2、第一数据存储图案DSP1和第二数据存储图案DSP2、有源图案AP以及第一源极线SL1和第二源极线SL2。
如图11所示，半导体存储器件可以包括在其最上层处包括下金属焊盘LMP的单元阵列结构CS，并且还可以包括在其最上层处包括上金属焊盘UMP的外围电路结构PS。
可以采用接合方法将单元阵列结构CS的下金属焊盘LMP电连接且物理连接到外围电路结构PS的上金属焊盘UMP。下金属焊盘LMP和上金属焊盘UMP可以包括金属材料，诸如铜(Cu)。
如上面参考图9所讨论的，单元阵列结构CS可以包括垂直地堆叠在衬底上的单元阵列层CAL1和CAL2。
如上所讨论的，单元阵列层CAL1和CAL2中的每一者可以包括位线BLa和BLb、字线WL1a、WL2a、WL1b和WL2b以及源极线SLa和SLb。
在单元阵列层CAL1和CAL2中的最上面的单元阵列层中，源极线SLb可以通过单元布线结构CCL电连接到下金属焊盘LMP。下金属焊盘LMP可以设置在单元阵列结构CS的最上面的电介质层170中。
外围电路结构PS可以包括集成在第二半导体衬底200上的核心/外围电路PTR、电连接到核心/外围电路PTR的外围布线结构PCL以及电连接到外围布线结构PCL的上金属焊盘UMP。上金属焊盘UMP可以设置在外围电路结构PS的最上面的电介质层220中。
下金属焊盘LMP和上金属焊盘UMP可以具有基本上相同的尺寸和布置。下金属焊盘LMP和上金属焊盘UMP可以包括例如铜(Cu)、铝(Al)、镍(Ni)、钴(Co)、钨(W)、钛(Ti)、锡(Sn)或其任何合金。
可以通过在第一半导体衬底100上形成包括存储单元的单元阵列结构CS、在不同于第一半导体衬底100的第二半导体衬底200上形成包括核心/外围电路PTR的外围电路结构PS以及然后使用接合方法将第一半导体衬底100连接到第二半导体衬底200来制造根据一些示例实施例的半导体存储器件。例如，可以采用接合方法将外围电路结构PS的下金属焊盘LMP电连接且物理连接到单元阵列结构CS的上金属焊盘UMP。因此，下金属焊盘LMP可以与上金属焊盘UMP直接接触。
图12示出了显示出根据一些示例实施例的半导体存储器件的俯视图。图13A和图13B示出了沿着图12的线A-A'和线B-B'截取的截面图，以显示出根据一些示例实施例的半导体存储器件。图14示出了显示出图13A的部分P2的放大图。将做出一些省略以避免描述与上面参考图4、图5A、图5B、图5C和图5D讨论的半导体存储器件的技术特征相同的技术特征。
参考图12、图13A和图13B，半导体存储器件可以包括位线BL、第一字线WL1和第二字线WL2、有源图案AP、第一数据存储图案DSP1和第二数据存储图案DSP2以及源极线SL。
位线BL可以在下电介质层110上在第一方向D1上延伸，并且可以设置为在第二方向D2上彼此间隔开。在下电介质层110上，屏蔽线SH可以对应地设置在位线BL之间。掩埋电介质层111可以填充位线BL和屏蔽线SH之间的空间。
第一字线WL1和第二字线WL2可以在第二方向D2上延伸并与位线BL交叉，并且可以沿着第一方向D1交替地设置。第一字线WL1和第二字线WL2中的每一者可以具有彼此相对的第一侧壁和第二侧壁。
下电介质图案115可以设置在位线BL与第一字线WL1的底表面和第二字线WL2的底表面之间，并且上电介质图案117可以设置在第一字线WL1的顶表面和第二字线WL2的顶表面上。
根据一些示例实施例，有源图案AP可以对应地设置在位线BL上。有源图案AP可以在平行于位线BL的第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。每个有源图案AP可以具有基本上一致的厚度，并且可以覆盖第一字线WL1和第二字线WL2中的一者的顶表面和相对的侧壁。
例如，参考图14，每个有源图案AP可以包括设置在位线BL上的第一水平部分HP1、从第一水平部分HP1在第三方向D3上突出的第一竖直部分VP1和第二竖直部分VP2以及位于第一字线WL1和第二字线WL2上的第二水平部分HP2，第一竖直部分VP1和第二竖直部分VP2通过第二水平部分HP2彼此连接。
第一竖直部分VP1可以设置在第一字线WL1和第二字线WL2的第一侧壁上，并且第二竖直部分VP2可以设置在第一字线WL1和第二字线WL2的第二侧壁上。
第一数据存储图案DSP1和第二数据存储图案DSP2可以设置在第一字线WL1和第二字线WL2与有源图案AP的第一竖直部分VP1和第二竖直部分VP2之间。第一数据存储图案DSP1和第二数据存储图案DSP2可以设置在第一字线WL1和第二字线WL2中的每一者的相对的侧壁上。
第一掩埋电介质图案121可以设置在有源图案AP的第一竖直部分VP1和第二竖直部分VP2之间，并且第一掩埋电介质图案121的顶表面可以与有源图案AP的第二竖直部分VP2的顶表面基本上共面。
源极线SL可以在第一掩埋电介质图案121和有源图案AP上在第一方向D1上延伸。当在俯视图中观察时，源极线SL可以对应地与位线BL交叠。源极线SL可以对应地与有源图案AP的第二水平部分HP2直接接触。
根据一些示例实施例，当半导体存储器件操作时，可以通过从位线BL中选择的一条位线、从源极线SL中选择的一条源极线以及从第一字线WL1和第二字线WL2中选择的一条字线来选择一个存储单元。另外，第一字线WL1和第二字线WL2中的每一者可以同时控制有源图案AP的第一竖直部分VP1和第二竖直部分VP2的电位。例如，因为一个存储单元在每条字线WL1或WL2的相对侧上具有竖直沟道，因此，当半导体存储器件操作时，半导体存储器件可以具有增加的操作电流和大的存储器窗口(memory window)。
图15示出了沿着图12的线B-B'截取的截面图，以显示出根据一些示例实施例的半导体存储器件。为了描述简洁起见，下面将侧重于与上面参考图12、图13A和图13B讨论的半导体存储器件的差异。
参考图15，类似于位线BL，屏蔽线SH可以对应地设置在源极线SL之间。
屏蔽线SH可以以距源极线SL相同的距离来设置。例如，可以在屏蔽线SH与源极线SL之间设置规则的间隔。屏蔽线SH可以包括与源极线SL的材料相同的材料，并且可以均具有比每条源极线SL的线宽小的线宽。
图16A、图17A、图18A、图19A、图20A和图21A示出了显示出根据一些示例实施例的制造半导体存储器件的方法的俯视图。图16B、图17B、图18B、图19B、图20B和图21B示出了沿着图16A至图21A的线A-A'截取的截面图，以显示出根据一些示例实施例的制造半导体存储器件的方法。
参考图16A和图16B，可以在下电介质层110上形成在第一方向D1上延伸的位线BL。
下电介质层110可以覆盖半导体衬底并且可以包括多个堆叠的电介质层。例如，下电介质层110可以包括氧化硅层、氮化硅层、氮氧化硅层和低k电介质层中的一个或更多个。
可以通过在下电介质层110上沉积导电层并且然后将导电层图案化来形成位线BL。掩埋电介质层111可以填充位线BL之间的空间，并且掩埋电介质层111的顶表面可以与位线BL的顶表面基本上共面。或者，可以通过在掩埋电介质层111中形成沟槽并且然后用导电材料填充沟槽来形成位线BL。
当下电介质层110覆盖外围电路时，如图10所示，位线BL可以连接到与下电介质层110中的外围电路连接的接触插塞。
当形成掩埋电介质层111时，可以在位线BL之间对应地形成屏蔽线SH。例如，屏蔽线SH可以与位线BL同时形成。屏蔽线SH可以在用于形成位线BL的图案化工艺中形成。屏蔽线SH可以均具有比每条位线BL的宽度小的宽度，并且可以与位线BL等距地间隔开。
之后，可以形成字线WL1和WL2以与位线BL和屏蔽线SH交叉。
例如，字线WL1和WL2的形成可以包括：形成覆盖位线BL的顶表面和屏蔽线SH的顶表面的电介质层；在电介质层上形成导电层；在导电层上形成掩模图案；以及使用掩模图案作为蚀刻掩模以顺序地蚀刻导电层和电介质层。因此，字线WL1和WL2以及下电介质图案115可以形成为在位线BL上在第二方向D2上延伸。字线WL1和WL2以及下电介质图案115的形成可以暴露位线BL的在字线WL1和WL2中的每一者的相对侧上的部分的顶表面。下电介质图案115可以具有与字线WL1和WL2的侧壁对准的侧壁。
参考图17A和图17B，可以在字线WL1和WL2中的每一者的相对的侧壁上形成数据存储图案DSP1和DSP2。
数据存储图案DSP1和DSP2的形成可以包括：在形成字线WL1和WL2之后，在下电介质层110的整个表面上沉积具有一致厚度的数据存储层；然后对数据存储层执行毯式(blanket)蚀刻工艺。
可以通过使用热化学气相沉积(CVD)、等离子体增强热化学气相沉积(等离子体增强CVD)、物理热化学气相沉积(物理CVD)或原子层沉积(ALD)来沉积数据存储层。根据一些示例实施例，数据存储层可以包括铁电材料。可以通过沉积例如包含铪的电介质材料来形成数据存储层。铁电层可以包括例如HfO2、HfSiO2(掺杂Si的HfO2)、HfAlO2(掺杂Al的HfO2)、HfSiON、HfZnO、HfZrO2、ZrO2、ZrSiO2、HfZrSiO2、ZrSiON、LaAlO、HfDyO2或HfScO2。
随着数据存储层经历毯式蚀刻工艺或回蚀刻工艺，可以从字线WL1和WL2的顶表面以及字线WL1和WL2之间去除数据存储层。因此，位线BL的一部分可以在其顶表面处暴露，并且数据存储图案DSP1和DSP2可以形成在字线WL1和WL2中的每一者的相对侧壁上。例如，数据存储图案DSP1和DSP2可以沿着字线WL1和WL2中的每一者的相对的侧壁在第二方向D2上延伸。
示出了数据存储图案DSP1和DSP2具有平坦的顶表面，但是示例实施例不限于此，例如，毯式蚀刻工艺可以使数据存储图案DSP1和DSP2具有圆形的顶表面。
参考图18A和图18B，在形成数据存储图案DSP1和DSP2之后，可以在下电介质层110的整个表面上沉积具有一致厚度的有源层AL。
有源层AL可以覆盖位线BL的位于数据存储图案DSP1和DSP2之间的顶表面以及屏蔽线SH的位于数据存储图案DSP1和DSP2之间的顶表面，并且可以覆盖数据存储图案DSP1和DSP2的侧壁以及字线WL1和WL2的顶表面。
可以通过使用从物理气相沉积(PVD)、热化学气相沉积工艺(热CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)和原子层沉积(ALD)中选择的至少一种来形成有源层AL。
有源层AL可以被沉积为具有小于相邻的数据存储图案DSP1和DSP2之间的间隔的一半的厚度。因此，有源层AL可以限定在相邻的字线WL1和WL2之间在第二方向D2上延伸的凹陷区域。
有源层AL可以包括半导体材料、氧化物半导体材料或二维半导体材料。有源层AL可以包括例如硅、锗、硅锗或氧化铟镓锌(IGZO)。
可以在有源层AL上形成第一掩埋电介质层120，以填充凹陷区域。第一掩埋电介质层120可以具有基本上平坦的顶表面。字线WL1和WL2之间的第一掩埋电介质层120的厚度可以不同于位于字线WL1和WL2上的第一掩埋电介质层120的厚度。
第一掩埋电介质层120可以由相对于数据存储图案DSP1和DSP2以及字线WL1和WL2具有蚀刻选择性的电介质材料形成。例如，第一掩埋电介质层120可以是通过使用旋涂玻璃(SOG)技术形成的电介质材料和氧化硅中的一种。
可以在第一掩埋电介质层120上形成具有在第一方向D1上延伸的线和空间(line-and-space)形状的掩模图案MP。当在俯视图中观察时，掩模图案MP可以与每条位线BL交叠。
可以使用掩模图案MP作为蚀刻掩模，以对第一掩埋电介质层120和有源层AL执行各向异性蚀刻工艺。因此，当在俯视图中观察时，有源层AL可以被图案化为具有在第一方向D1上延伸的线性形状。另外，对有源层AL执行的各向异性蚀刻工艺可以暴露掩埋电介质层111和屏蔽线SH的位于在第二方向D2上彼此相邻的掩模图案MP之间的顶表面。
之后，可以去除掩模图案MP，然后，第二掩埋电介质层可以填充线形的有源层AL之间的空间。
参考图19A和图19B，可以对第一掩埋电介质层120、第二掩埋电介质层和有源层AL执行平坦化工艺。平坦化工艺可以继续，直到字线WL1和WL2以及第一数据存储图案DSP1和第二数据存储图案DSP2的顶表面被暴露。
参考图20A和图20B，可以在第一掩埋电介质层121和第二掩埋电介质层123上形成第一层间电介质层131，并且可以在第一层间电介质层131中形成第一导电焊盘CP1和第二导电焊盘CP2。
可以通过将第一层间电介质层131图案化以形成暴露每个有源图案AP的竖直部分的开口，然后用导电材料填充开口，来形成第一导电焊盘CP1和第二导电焊盘CP2。
参考图21A和图21B，可以在第一层间电介质层131上形成第二层间电介质层141，并且可以在第二层间电介质层141中形成第一接触图案CNT1和第二接触图案CNT2。
可以通过形成穿透第二层间电介质层141以暴露第一导电焊盘CP1和第二导电焊盘CP2中的一部分导电焊盘的接触孔，然后用导电材料填充接触孔，来形成第一接触图案CNT1和第二接触图案CNT2。
此后，如参考图4、图5A、图5B、图5C和图5D所讨论的，可以在第二层间电介质层141上形成第一源极线SL1和第二源极线SL2。可以通过在第二层间电介质层141上沉积导电层，然后将导电层图案化，来形成第一源极线SL1和第二源极线SL2。
图22A、图22B和图22C示出了沿着图12的线A-A'截取的截面图，以显示出根据一些示例实施例的制造半导体存储器件的方法。
参考图12和图22A，可以在下电介质层110上形成位线BL和屏蔽线SH，然后可以形成字线WL1和WL2以与位线BL交叉。
字线WL1和WL2的形成可以包括：在位线BL和屏蔽线SH的顶表面上顺序地沉积第一电介质层、导电层和第二电介质层；在第二电介质层上形成掩模图案；以及使用掩模图案作为蚀刻掩模以顺序地蚀刻第二电介质层、导电层和第一电介质层。因此，可以形成在位线BL上在第二方向D2上延伸的上电介质图案117、字线WL1和WL2以及下电介质图案115。下电介质图案115和上电介质图案117可以具有与字线WL1和WL2的侧壁对准的侧壁。
参考图12和图22B，如上面参考图17A和图17B所讨论的，可以在第一字线WL1和第二字线WL2中的每一者的相对的侧壁上形成第一数据存储图案DSP1和第二数据存储图案DSP2。如上面参考图18A和图18B所讨论的，在形成第一数据存储图案DSP1和第二数据存储图案DSP2之后，可以形成有源层AL和第一掩埋电介质层120。可以使用线形的掩模图案MP作为蚀刻掩模以蚀刻第一掩埋电介质层120和有源层AL。因此，可以形成在第一方向D1上延伸的有源图案AP。
参考图12和图22C，在去除掩模图案MP之后，第二掩埋电介质层可以填充线形有源层AL之间的空间，并且第一掩埋电介质层120和第二掩埋电介质层可以经历平坦化工艺以暴露位于第一字线WL1和第二字线WL2的顶表面上的有源图案AP。因此，可以在有源图案AP的竖直部分之间形成第一掩埋电介质图案121，并且可以暴露每个有源图案AP的顶表面。
之后，可以在第一掩埋电介质图案121上形成源极线SL以接触有源图案AP的一部分。
根据一些示例实施例，可以形成包括铁电材料的数据存储图案，然后可以形成有源图案，这可以使得在有源图案和数据存储图案之间的界面处的原生氧化物层的形成减少。因此，可以改善存储单元的操作性质和半导体存储器件的可靠性。
另外，当单条字线由一对相邻的存储单元共享时，半导体存储器件的集成度可以提高。此外，当有源图案设置在一条字线的相对侧上时，可以增加操作电流并且获得大的存储器窗口。
虽然已经具体示出和描述了示例实施例的各方面，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
位线，所述位线在第一方向上延伸；
第一字线和第二字线，所述第一字线和所述第二字线在第二方向上延伸并且与所述位线交叉；
有源图案，所述有源图案在所述第一字线和所述第二字线之间位于所述位线上，并且包括彼此相对的第一竖直部分和第二竖直部分以及在所述第一竖直部分和所述第二竖直部分之间延伸的水平部分；
第一数据存储图案，所述第一数据存储图案位于所述第一字线与所述有源图案的所述第一竖直部分之间；
第二数据存储图案，所述第二数据存储图案位于所述第二字线与所述有源图案的所述第二竖直部分之间；以及
源极线，所述源极线连接到所述有源图案，在所述第一方向上延伸，并且与所述第一字线和所述第二字线交叉。
2.根据权利要求1所述的半导体存储器件，其中，所述有源图案包括氧化物半导体。
3.根据权利要求1所述的半导体存储器件，其中，所述第一数据存储图案和所述第二数据存储图案包括铁电材料。
4.根据权利要求1所述的半导体存储器件，其中，所述第一数据存储图案和所述第二数据存储图案在所述位线上在所述第二方向上延伸。
5.根据权利要求1所述的半导体存储器件，其中，当在竖直截面中观察时，所述第一字线和所述第二字线位于所述位线和所述源极线之间。
6.根据权利要求1所述的半导体存储器件，其中，所述源极线电连接到所述有源图案的所述第一竖直部分或所述第二竖直部分。
7.根据权利要求1所述的半导体存储器件，其中，所述第一竖直部分的顶表面和所述第二竖直部分的顶表面与所述第一数据存储图案的顶表面和所述第二数据存储图案的顶表面基本上共面。
8.根据权利要求1所述的半导体存储器件，其中，所述第一数据存储图案的顶表面和所述第二数据存储图案的顶表面与所述第一字线的顶表面和所述第二字线的顶表面基本上共面。
9.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括下电介质图案，所述下电介质图案在所述位线的顶表面与所述第一字线的底表面和所述第二字线的底表面之间在所述第二方向上延伸。
10.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
第一接触焊盘，所述第一接触焊盘耦接到所述有源图案的所述第一竖直部分；
第二接触焊盘，所述第二接触焊盘耦接到所述有源图案的所述第二竖直部分；
第一接触图案，所述第一接触图案耦接到所述第一接触焊盘；以及
第二接触图案，所述第二接触图案耦接到所述第二接触焊盘，
其中，当在俯视图中观察时，所述第一接触图案和所述第二接触图案隔着所述位线彼此间隔开。
11.根据权利要求10所述的半导体存储器件，其中，所述源极线包括：
第一源极线，所述第一源极线在所述第一方向上延伸并且连接到所述第一接触图案；以及
第二源极线，所述第二源极线在所述第一方向上延伸并且连接到所述第二接触图案。
12.根据权利要求1所述的半导体存储器件，其中，所述有源图案还包括：
第一上水平部分，所述第一上水平部分位于所述第一字线上并且连接到所述第一竖直部分；以及
第二上水平部分，所述第二上水平部分位于所述第二字线上并且连接到所述第二竖直部分。
13.根据权利要求12所述的半导体存储器件，所述半导体存储器件还包括：
第一上电介质图案，所述第一上电介质图案位于所述有源图案的所述第一上水平部分与所述第一字线的顶表面之间；以及
第二上电介质图案，所述第二上电介质图案位于所述有源图案的所述第二上水平部分与所述第二字线的顶表面之间。
14.一种半导体存储器件，所述半导体存储器件包括：
位线，所述位线在第一方向上延伸并且在与所述第一方向交叉的第二方向上彼此间隔开；
第一字线和第二字线，所述第一字线和所述第二字线在所述第二方向上延伸，与所述位线交叉，并且沿着所述第一方向交替地布置；
有源图案，所述有源图案位于每条所述位线上并且位于所述第一字线与所述第二字线之间的每个区域中，每个所述有源图案包括彼此相对的第一竖直部分和第二竖直部分以及在所述第一竖直部分和所述第二竖直部分之间延伸的水平部分；
第一铁电图案，所述第一铁电图案位于所述第一字线与所述有源图案的所述第一竖直部分之间；
第二铁电图案，所述第二铁电图案位于所述第二字线与所述有源图案的所述第二竖直部分之间；
第一源极线和第二源极线，所述第一源极线和所述第二源极线在所述第一方向上延伸并且与所述第一字线和所述第二字线交叉；以及
屏蔽线，所述屏蔽线分别设置在所述位线之间并且在所述第一方向上延伸。
15.根据权利要求14所述的半导体存储器件，所述半导体存储器件还包括：
第一接触焊盘，所述第一接触焊盘分别耦接到所述有源图案的所述第一竖直部分；
第二接触焊盘，所述第二接触焊盘分别耦接到所述有源图案的所述第二竖直部分；
第一接触图案，所述第一接触图案分别耦接到所述第一接触焊盘；以及
第二接触图案，所述第二接触图案分别耦接到所述第二接触焊盘，
其中，当在俯视图中观察时，所述第一接触图案和所述第二接触图案隔着所述位线彼此间隔开。
16.根据权利要求15所述的半导体存储器件，其中，每条所述第一源极线连接到沿着所述第一方向布置的所述第一接触图案，并且
其中，每条所述第二源极线连接到沿着所述第一方向布置的所述第二接触图案。
17.根据权利要求14所述的半导体存储器件，其中，所述第一铁电图案和所述第二铁电图案在所述位线上在所述第二方向上延伸。
18.根据权利要求14所述的半导体存储器件，其中，所述第一铁电图案与所述有源图案的所述第一竖直部分直接接触，并且
其中，所述第二铁电图案与所述有源图案的所述第二竖直部分直接接触。
19.根据权利要求14所述的半导体存储器件，所述半导体存储器件还包括外围电路结构，所述外围电路结构包括位于半导体衬底上的外围电路和覆盖所述外围电路的下电介质层，
其中，所述位线位于所述下电介质层上。
20.一种半导体存储器件，所述半导体存储器件包括垂直堆叠在下电介质层上的多个单元阵列层，其中，所述多个单元阵列层中的每一者包括：
位线，所述位线在第一方向上延伸；
第一字线和第二字线，所述第一字线和所述第二字线在第二方向上延伸并且与所述位线交叉；
有源图案，所述有源图案在所述第一字线和所述第二字线之间位于所述位线上，并且包括彼此相对的第一竖直部分和第二竖直部分以及在所述第一竖直部分和所述第二竖直部分之间延伸的水平部分；
第一数据存储图案，所述第一数据存储图案位于所述第一字线与所述有源图案的所述第一竖直部分之间；
第二数据存储图案，所述第二数据存储图案位于所述第二字线与所述有源图案的所述第二竖直部分之间；以及
源极线，所述源极线在所述第一方向上延伸并且与所述第一字线和所述第二字线交叉。
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