CN117119789A - 半导体存储器装置 - Google Patents

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CN117119789A CN202310428648.8A CN202310428648A CN117119789A CN 117119789 A CN117119789 A CN 117119789A CN 202310428648 A CN202310428648 A CN 202310428648A CN 117119789 A CN117119789 A CN 117119789A
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金根楠
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Abstract

一种半导体存储器装置包括：半导体衬底；外围电路结构，其设置在半导体衬底上；以及单元阵列结构，其位于外围电路结构上并且包括存储器单元阵列，该存储器单元阵列包括多个存储器单元，其中，单元阵列结构的多个存储器单元中的每一个包括：位线，其在第一水平方向上延伸；沟道图案，其包括位线上的水平沟道部分以及从水平沟道部分竖直地突出的竖直沟道部分；第一字线，其在沟道图案上在与第一水平方向交叉的第二水平方向上延伸；第一栅极绝缘图案，其位于沟道图案和第一字线之间；着陆焊盘，其连接到沟道图案的竖直沟道部分；以及数据存储图案，其设置在着陆焊盘上。

Description

半导体存储器装置
相关申请的交叉引用
本申请基于并要求于2022年5月23日在韩国知识产权局提交的韩国专利申请No.10-2022-0063070的优先权，其公开内容整体以引用方式并入本文中。
技术领域
本发明构思涉及半导体存储器装置，更具体地，涉及一种包括竖直沟道晶体管的半导体存储器装置。
背景技术
随着半导体装置的设计规则减少，制造技术已朝着改进半导体装置的集成度和改进操作速度和产率发展。因此，已提出了具有竖直沟道的晶体管以便增加晶体管的集成度、电阻和电流驱动能力。
发明内容
本发明构思提供了一种具有改进的电特性和高集成密度的半导体存储器装置。
根据本发明构思的一方面，提供了一种半导体存储器装置。
半导体存储器装置包括：半导体衬底；外围电路结构，其设置在半导体衬底上；以及单元阵列结构，其位于外围电路结构上并且包括存储器单元阵列，该存储器单元阵列包括多个存储器单元，其中，
外围电路结构包括集成在半导体衬底的上表面上的第一晶体管和位于第一晶体管上的连接布线结构，该连接布线结构包括第一连接布线和将第一连接布线电连接到第一晶体管的第一连接接触插塞，其中，
单元阵列结构的多个存储器单元中的每一个包括在第一水平方向上延伸并电连接到第一连接布线的位线、包括位线上的水平沟道部分和从水平沟道部分竖直地突出的竖直沟道部分的沟道图案、在沟道图案上在与第一水平方向交叉的第二水平方向上延伸的第一字线、位于沟道图案和第一字线之间的第一栅极绝缘图案、连接到沟道图案的竖直沟道部分的着陆焊盘以及设置在着陆焊盘上的数据存储图案，其中，将位线电连接到第一晶体管的第一连接布线和第一连接接触插塞在竖直方向上与多个存储器单元重叠。
根据本发明构思的另一方面，提供了一种半导体存储器装置，包括：半导体衬底；外围电路结构，其包括设置在半导体衬底上的读出放大器区域、子字线驱动器区域以及耦接区域，其中，读出放大器位于读出放大器区域中，子字线驱动器位于子字线驱动器区域中，用于驱动子字线驱动器或读出放大器的驱动电路驱动器和开关位于耦接区域中；以及单元阵列结构，其位于外围电路结构上并且包括存储器单元阵列，该存储器单元阵列包括多个存储器单元，所述多个存储器单元各自包括选择器件和数据存储器件，其中，选择器件是竖直沟道晶体管，其中，读出放大器区域、子字线驱动器区域和耦接区域中的至少一个的至少一部分在竖直方向上与多个存储器单元重叠，并且其中，多个存储器单元和读出放大器的电气路径在竖直方向上与多个存储器单元重叠。
根据本发明构思的另一方面，提供了一种半导体存储器装置，包括：半导体衬底；外围电路结构，其包括设置在半导体衬底上的读出放大器区域、子字线驱动器区域以及耦接区域，其中，读出放大器位于读出放大器区域中，子字线驱动器位于子字线驱动器区域中，用于驱动子字线驱动器或读出放大器的驱动电路驱动器和开关位于耦接区域中；以及单元阵列结构，其设置在外围电路结构上并且包括由多个存储器单元构成的存储器单元阵列，其中，外围电路结构包括集成在半导体衬底的上表面上并构成读出放大器的第一晶体管以及构成子字线驱动器的第二晶体管、电连接到第一晶体管和第二晶体管中的每一个的外围接触插塞、电连接到外围接触插塞的外围电路布线以及设置在外围电路布线上并包括第一连接布线和将第一连接布线电连接到外围电路布线的第一连接接触插塞的连接布线结构，其中，单元阵列结构的多个存储器单元中的每一个包括在第一水平方向上延伸并电连接到连接布线的位线、包括位线上的水平沟道部分和从水平沟道部分竖直地突出的竖直沟道部分的沟道图案、在沟道图案上在与第一水平方向交叉的第二水平方向上延伸的第一字线、位于沟道图案和第一字线之间的第一栅极绝缘图案、电连接到沟道图案的竖直沟道部分的着陆焊盘以及设置在着陆焊盘上的数据存储图案，其中，读出放大器区域的至少一部分在竖直方向上与多个存储器单元重叠，并且将位线电连接到第一晶体管的第一连接布线、第一连接接触插塞、外围电路布线和外围接触插塞与多个存储器单元竖直地重叠。
附图说明
从以下结合附图进行的详细描述将更清楚地理解实施例，在附
图中：
图1是根据实施例的半导体存储器装置的框图；
图2是示意性地示出根据实施例的半导体存储器装置的透视图；
图3A至图3I是示意性地示出根据实施例的半导体存储器装置的平面布局图；
图4A是根据实施例的半导体存储器装置的平面图，图4B和图4C是根据实施例的半导体存储器装置的截面图；
图5A至图5J是图4C的部分P的放大图，图6A至图6D是图4C的部分Q的放大图；
图7A和图7B是根据实施例的半导体存储器装置的截面图；
图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A是示出根据实施例的半导体存储器装置的制造方法的平面图，图8B、图8C、图9B、图9C、图10B、图10C、图11B、图11C、图12B、图12C、图13B、图13C、图14B、图14C、图15B、图15C、图16A、图16B、图17A、图17B、图18A、图18B、图19A和图19B是示出根据实施例的半导体存储器装置的制造方法的截面图。
具体实施方式
图1是根据实施例的半导体存储器装置的框图。
参照图1，半导体存储器装置可包括存储器单元阵列1、子字线驱动器2、行解码器3、读出放大器4、列解码器5和控制逻辑6。
存储器单元阵列1可包括二维或三维地布置的多个存储器单元MC。存储器单元MC中的每一个可连接在彼此交叉的字线WL和位线BL之间。例如，存储器单元MC中的每一个可设置在字线WL和位线BL之间，并且可电连接到字线WL和位线BL。
存储器单元MC中的每一个包括选择器件TR和数据存储器件DS，并且选择器件TR可串联地电连接到数据存储器件DS。选择器件TR可电连接在数据存储器件DS和字线WL之间/电连接到数据存储器件DS和字线WL，并且数据存储器件DS可通过选择器件TR电连接到位线BL。选择器件TR可以是场效应晶体管(FET)，并且数据存储器件DS可被实现为电容器、磁隧道结图案或可变电阻器。例如，选择器件TR可包括晶体管或可以是晶体管，晶体管的栅电极可电连接到字线WL，并且晶体管的漏极/源极端子可电连接到位线BL和数据存储器件DS。
如本文所用，被描述为“电连接”的组件被配置为使得电信号可从一个组件传送到另一组件(尽管这种电信号的强度可能随传送而衰减，并且可选择性地被传送)。
行解码器3可通过将外部输入的地址解码来选择存储器单元阵列1的任一条字线WL。由行解码器3解码的地址可被提供给子字线驱动器2，并且子字线驱动器2可响应于控制电路的控制将特定电压提供给所选字线WL和未选字线WL中的每一个。
读出放大器4可根据来自列解码器5的解码地址读出、放大和输出所选位线BL和参考位线之间的电压差。
列解码器5可在读出放大器4和外部装置(例如，存储器控制器)之间提供数据传输路径。列解码器5可通过将外部输入的地址解码来选择任一条位线BL。
控制逻辑6可生成用于控制将数据写入存储器单元阵列1或从存储器单元阵列1读取数据的操作的控制信号。
图2是示意性地示出根据实施例的半导体存储器装置的透视图。
参照图2，半导体存储器装置可包括在半导体衬底100上的外围电路结构PS和在外围电路结构PS上的单元阵列结构CS。
外围电路结构PS可包括形成在半导体衬底100上的核和外围电路。核和外围电路可包括上面参照图1描述的子字线驱动器2、行解码器3、读出放大器4、列解码器5和控制逻辑6。例如，外围电路结构PS可包括设置有子字线驱动器(图1的2)的子字线驱动器区域SWD和设置有读出放大器(图1的4)的读出放大器区域SA。外围电路结构PS可在垂直于半导体衬底100的上表面的竖直方向(Z方向)上设置在半导体衬底100和单元阵列结构CS之间。
单元阵列结构CS可包括位线BL、字线WL和它们之间的存储器单元(图1的MC)。存储器单元(图1的MC)可在彼此交叉的第一水平方向(X方向)和第二水平方向(Y方向)上延伸的平面上二维或三维地布置，以构造存储器单元阵列(图1的1)。位线BL可在第一水平方向(X方向)上延伸，字线WL可在第二水平方向(Y方向)上延伸。存储器单元(图1的MC)中的每一个可包括选择器件TR和数据存储器件DS。
在一些实施例中，子字线驱动器区域SWD和读出放大器区域SA中的至少一个的至少一部分可位于外围电路结构PS中以在竖直方向(Z方向)上与存储器单元阵列(图1的1)重叠。在一些实施例中，在子字线驱动器区域SWD和读出放大器区域SA彼此交叉的部分处，耦接区域(图3A至图3I中的C/J)的至少一部分可设置在外围电路结构PS中以在竖直方向(Z方向)上与存储器单元阵列(图1的1)重叠，在所述至少一部分中布置有用于驱动子字线驱动器(图1的2)或读出放大器(图1的4)的驱动电路驱动器和开关。例如，子字线驱动器(图1的2)、读出放大器(图1的4)、用于驱动读出放大器(图1的4)的驱动电路驱动器和开关中的至少一些可设置在外围电路结构PS中以在竖直方向(Z方向)上与存储器单元阵列(图1的1)重叠。
为了易于描述，本文中可使用诸如“下方”、“下面”、“下”、“上方”、“上”等的空间相对术语来描述位置关系。将理解，除了图中描绘的取向之外，空间相对术语还涵盖器件的不同取向。
在一些实施例中，可包括竖直沟道晶体管(VCT)作为每个存储器单元(图1的MC)的选择器件TR。竖直沟道晶体管可以是沟道长度在竖直方向(Z方向)上延伸的结构。在一些实施例中，每个存储器单元(图1的MC)的数据存储器件DS可以是电容器。
图3A至图3I是示意性地示出根据实施例的半导体存储器装置的平面布局图。
一起参照图3A至图3I，半导体存储器装置可包括存储器单元阵列CELL ARRAY(单元阵列)、子字线驱动器区域SWD、读出放大器区域SA和耦接区域C/J。
存储器单元阵列CELL ARRAY可以是图1所示的存储器单元阵列1，并且可位于图2所示的单元阵列结构CS中。存储器单元阵列CELL ARRAY可包括电连接在彼此交叉的字线(图1的WL)和位线(图1的BL)之间并且二维或三维地布置的存储器单元(图1的MC)。位线(图1的BL)可在第一水平方向(X方向)上延伸，字线(图1的WL)可在第二水平方向(Y方向)上延伸。
图1所示的子字线驱动器2可位于子字线驱动器区域SWD中，子字线驱动器区域SWD可位于图1所示的外围电路结构PS中。图1所示的读出放大器4可位于读出放大器区域SA中，读出放大器区域SA可位于图2所示的外围电路结构PS中。
用于驱动子字线驱动器(图1的2)或读出放大器(图1的4)的驱动电路驱动器和开关位于耦接区域C/J中，并且耦接区域C/J可位于图2所示的外围电路结构PS中。耦接区域C/J可位于子字线驱动器区域SWD和读出放大器区域SA之间。例如，耦接区域C/J可位于子字线驱动器区域SWD和读出放大器区域SA的交叉处。
子字线驱动器区域SWD、读出放大器区域SA和耦接区域C/J中的至少一个的至少一部分可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠。子字线驱动器区域SWD、读出放大器区域SA和耦接区域C/J中的至少一个可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY，这在下面参照图4A至图19B详细描述。将子字线驱动器区域SWD、读出放大器区域SA或耦接区域C/J电连接到存储器单元阵列CELL ARRAY是指将位于子字线驱动器区域SWD中的子字线驱动器(图1的2)、位于读出放大器区域SA中的读出放大器(图1的4)或者位于耦接区域C/J中并驱动子字线驱动器(图1的2)或读出放大器(图1的4)的驱动电路驱动器和开关电连接到存储器单元阵列CELL ARRAY。
一起参照图3A至图3H，在俯视图中，读出放大器区域SA可位于存储器单元阵列CELL ARRAY的第一水平方向(X方向)侧，子字线驱动器区域SWD可位于存储器单元阵列CELLARRAY的第二水平方向(Y方向)侧。耦接区域C/J可位于子字线驱动器区域SWD和读出放大器区域SA之间。例如，耦接区域C/J可被定位为与子字线驱动器区域SWD和读出放大器区域SA之间的存储器单元阵列CELL ARRAY的一个边缘相邻。
参照图3A，读出放大器区域SA的至少一部分可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠，子字线驱动器区域SWD和耦接区域C/J可在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠。
读出放大器区域SA可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY。在一些实施例中，子字线驱动器区域SWD可通过在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠的部分(例如，单元阵列结构(图2的CS)的位于子字线驱动器区域SWD上方的部分)电连接到存储器单元阵列CELLARRAY。
参照图3B，读出放大器区域SA的至少一部分和子字线驱动器区域SWD的至少一部分可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠，并且耦接区域C/J可在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠。
读出放大器区域SA和子字线驱动器区域SWD可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY。
参照图3C，读出放大器区域SA的至少一部分和耦接区域C/J的至少一部分可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠，并且子字线驱动器区域SWD可在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠。
读出放大器区域SA可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY。在一些实施例中，子字线驱动器区域SWD可通过在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠的部分(例如，单元阵列结构(图2的CS)的位于子字线驱动器区域SWD上方的部分)电连接到存储器单元阵列CELLARRAY。
耦接区域C/J可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY，但本发明构思不限于此。在一些实施例中，耦接区域C/J可通过读出放大器区域SA和/或子字线驱动器区域SWD电连接到存储器单元阵列CELL ARRAY。
参照图3D，读出放大器区域SA的至少一部分、子字线驱动器区域SWD的至少一部分和耦接区域C/J的至少一部分可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠。
读出放大器区域SA和子字线驱动器区域SWD可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY。
参照图3E，子字线驱动器区域SWD的至少一部分可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠，并且读出放大器区域SA和耦接区域C/J可在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠。
子字线驱动器区域SWD可通过在竖直方向(Z方向)上与存储器单元阵列CELLARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY。在一些实施例中，读出放大器区域SA可通过在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠的部分(例如，单元阵列结构的位于读出放大器区域SA上方的部分)电连接到存储器单元阵列CELL ARRAY。
参照图3F，耦接区域C/J的至少一部分可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠，并且读出放大器区域SA和子字线驱动器区域SWD可在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠。
耦接区域C/J可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY。读出放大器区域SA和子字线驱动器区域SWD可通过在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠的部分(例如，单元阵列结构(图2的CS)的位于子字线驱动器区域SWD上方的部分)电连接到存储器单元阵列CELLARRAY。
参照图3G，子字线驱动器区域SWD的至少一部分和耦接区域C/J的至少一部分可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠，并且读出放大器区域SA可在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠。
子字线驱动器区域SWD可通过在竖直方向(Z方向)上与存储器单元阵列CELLARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY。在一些实施例中，读出放大器区域SA可通过在竖直方向(Z方向)上不与存储器单元阵列CELL ARRAY重叠的部分(例如，单元阵列结构(图2的CS)的位于子字线驱动器区域SWD上方的部分)电连接到存储器单元阵列CELLARRAY。
耦接区域C/J可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY，但本发明构思不限于此。在一些实施例中，耦接区域C/J可通过读出放大器区域SA和/或子字线驱动器区域SWD电连接到存储器单元阵列CELL ARRAY。
参照图3H，读出放大器区域SA、子字线驱动器区域SWD和耦接区域C/J可在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠。例如，读出放大器区域SA、子字线驱动器区域SWD和耦接区域C/J可全部在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠。读出放大器区域SA、子字线驱动器区域SWD和耦接区域C/J可通过在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠的部分电连接到存储器单元阵列CELL ARRAY。
参照图3I，在俯视图中，读出放大器区域SA可位于存储器单元阵列CELL ARRAY的第二水平方向(Y方向)侧，子字线驱动器区域SWD可位于存储器单元阵列CELL ARRAY的第一水平方向(X方向)侧。耦接区域C/J可位于子字线驱动器区域SWD和读出放大器区域SA之间。例如，耦接区域C/J可定位为与子字线驱动器区域SWD和读出放大器区域SA之间的存储器单元阵列CELL ARRAY的一个边缘相邻。
图3I示出读出放大器区域SA的至少一部分、子字线驱动器区域SWD的至少一部分和耦接区域C/J的至少一部分在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠，但重叠关系不限于此，存储器单元阵列CELL ARRAY与子字线驱动器区域SWD、读出放大器区域SA和耦接区域C/J之间的布置关系可参照图3A至图3H不同地修改。
返回参照图3A至图3I，因为包括在半导体存储器装置中的子字线驱动器区域SWD、读出放大器区域SA和耦接区域C/J的至少一部分定位为在竖直方向(Z方向)上与存储器单元阵列CELL ARRAY重叠，所以在俯视图中可由子字线驱动器区域SWD、读出放大器区域SA和耦接区域C/J使用的面积可增加。因此，位于子字线驱动器区域SWD、读出放大器区域SA和耦接区域C/J中的组件(诸如晶体管、导线和接触插塞)的线宽、间距和面积可相对增加，或者组件可自由地布置，以使得组件的设计自由度可增加。例如，可通过改变构成位于读出放大器区域SA中的读出放大器(图1的4)的晶体管的布置或增加连接到一条导线的组件数量等来增加布置在子字线驱动器区域SWD、读出放大器区域SA和耦接区域C/J中的组件的设计自由度。
图4A是根据实施例的半导体存储器装置的平面图，图4B和图4C是根据实施例的半导体存储器装置的截面图。具体地，图4B示出沿着图4A的线A-A'和B-B'截取的截面，图4C示出沿着图4A的线C-C'、D-D'和E-E'截取的截面。图5A至图5J是图4C的部分P的放大图，图6A至图6D是图4C的部分Q的放大图。
参照图4A至图4C，半导体存储器装置可包括外围电路结构PS和单元阵列结构CS。外围电路结构PS可包括集成在半导体衬底100的上表面上的第一电路晶体管CT和第二电路晶体管PT、电连接到第一电路晶体管CT和第二电路晶体管PT的外围电路布线PCL、覆盖第一电路晶体管CT和第二电路晶体管PT的绝缘层110以及外围接触插塞PCT。例如，半导体衬底100可以是单晶硅衬底。半导体衬底100可包括单元阵列区域CAR和外围电路区域PCR。
在外围电路结构PS中，第一电路晶体管CT可布置在半导体衬底100的单元阵列区域CAR中，第二电路晶体管PT可布置在半导体衬底100的外围电路区域PCR中。第一电路晶体管CT可包括或可以是集成在半导体衬底100上的NMOS和PMOS晶体管，第二电路晶体管PT可包括或可以是集成在半导体衬底100上的NMOS和PMOS晶体管。第一电路晶体管CT可在竖直方向(Z方向)上与存储器单元阵列(图1的1)重叠，第二电路晶体管PT可在竖直方向(Z方向)上不与存储器单元阵列(图1的1)重叠。
第一电路晶体管CT和第二电路晶体管PT可构成子字线驱动器(图1的2)、行解码器(图1的3)、读出放大器(图1的4)、列解码器(图1的5)和控制逻辑(图1的6)。在一些实施例中，在子字线驱动器(图2的2)、行解码器(图1的3)、读出放大器(图1的4)、列解码器(图1的5)和控制逻辑(图1的6)当中，子字线驱动器(图1的2)、读出放大器(图1的4)以及用于驱动子字线驱动器(图1的2)和读出放大器(图1的4)的驱动电路驱动器和开关中的至少一些可由第一电路晶体管CT构成，其它可由第二电路晶体管PT构成。
第一电路晶体管CT和第二电路晶体管PT可电连接到外围电路接触插塞PCT和外围电路布线PCL。外围电路绝缘层110可覆盖半导体衬底100上的第一电路晶体管CT和第二电路晶体管PT、外围电路布线PCL以及外围电路接触插塞PCT。外围电路绝缘层110可具有基本上平坦的上表面。在一些实施例中，外围电路布线PCL和外围电路绝缘层110的上表面可彼此共面。外围电路绝缘层110可包括以多层堆叠和/或具有多层的绝缘层或由以多层堆叠和/或具有多层的绝缘层形成。例如，外围电路绝缘层110可包括氧化硅层、氮化硅层、氮氧化硅层和/或低k电介质层。
如本文所用的诸如“相同”、“相等”、“平面”、“对称”或“共面”的术语涵盖相同性或近相同性，包括例如由于制造工艺而可能发生的变化。除非上下文或其它声明另外指示，否则本文中可使用术语“基本上”来强调这种含义。
连接布线结构IS可设置在外围电路绝缘层110上。连接布线结构IS可包括第一布线绝缘层111、堆叠/形成在第一布线绝缘层111上的第二布线绝缘层112、穿过第二布线绝缘层112的第一连接布线CM1以及穿过第一布线绝缘层111以将外围电路布线PCL电连接到第一连接布线CM1的第一连接接触插塞CMC1。第一布线绝缘层111和第二布线绝缘层112中的每一个可包括或可以是氧化硅层、氮化硅层、氮氧化硅层和/或低k电介质层。在一些实施例中，第一布线绝缘层111和第二布线绝缘层112可一起形成以形成整体。
单元阵列结构CS可设置在连接布线结构IS上。在一些实施例中，覆盖绝缘层116可位于第二布线绝缘层112和单元阵列结构CS之间。覆盖绝缘层116可包括氮化物。例如，覆盖绝缘层116可包括或可以是氮化硅层和/或氮氧化硅层。
单元阵列结构CS可包括位线BL、沟道图案CP、第一字线WL1、第二字线WL2、第一栅极绝缘图案Gox1、第二栅极绝缘图案Gox2、栅极绝缘图案Gox和数据存储图案DSP。每个沟道图案CP的至少一部分可构成选择器件(图1的TR)，并且由每个沟道图案CP和每个数据存储图案DSP的至少一部分形成的每个选择器件(图1的TR)可形成存储器单元(图1的MC)。位线BL、沟道图案CP、第一字线WL1、第二字线WL2、第一栅极绝缘图案Gox1、第二栅极绝缘图案Gox2、栅极绝缘图案Gox和数据存储图案DSP可构成存储器单元阵列(图1的1)。
位线BL可在外围电路结构PS上在第一水平方向(X方向)上延伸，并且可在第二水平方向(Y方向)上彼此间隔开。位线BL可在第二水平方向(Y方向)上具有第一宽度W1，并且第一宽度W1可为约1nm至约50nm。位线BL可包括例如掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合，或可由例如掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合形成。位线BL可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合，或可由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合形成，但形成位线BL的材料或包括在位线BL中的材料不限于此。位线BL可包括上述材料的单层或多层或可由上述材料的单层或多层形成。在一些实施例中，位线BL可包括一种或多种2D和3D材料(例如，2D/3D半导体材料)或由一种或更多种2D和3D材料(例如，2D/3D半导体材料)形成，例如，作为碳基2D材料的石墨烯和作为3D材料的碳纳米管或作为碳基2D材料的石墨烯和作为3D材料的碳纳米管的组合。
位线BL可通过下接触插塞LCT分别电连接到第一连接布线CM1。在外围电路区域PCR中，下导电图案LCP可位于与位线BL相同的水平处。下导电图案LCP可通过下接触插塞LCT分别电连接到第一连接布线CM1。下导电图案LCP可包括与位线BL的导电材料相同的导电材料或可由与位线BL的导电材料相同的导电材料形成。
围绕下接触插塞LCT的下绝缘图案118可位于单元阵列区域CAR中的位线BL和第一连接布线CM1之间。下接触插塞LCT可穿过覆盖绝缘层116和下绝缘图案118。充电绝缘图案119可定位为覆盖覆盖绝缘层116并填充外围电路区域PCR中的下导电图案LCP之间的部分。
第一绝缘图案121可位于位线BL之间。第一绝缘图案121可包括或可以是例如氧化硅层、氮化硅层、氮氧化硅层和/或低k电介质层。
屏蔽结构SS可分别设置在位线BL之间，并且屏蔽结构SS可在第一水平方向(X方向)上彼此平行地延伸。屏蔽结构SS可包括诸如金属的导电材料或可由诸如金属的导电材料形成。屏蔽结构SS可设置在第一绝缘图案121中，并且屏蔽结构SS的上表面可位于比位线BL的上表面更低的水平处，屏蔽结构SS的下表面可位于比位线BL的下表面更低的水平处。
在一些实施例中，屏蔽结构SS可包括导电材料，并且其中可包括气隙或空隙。在其它实施例中，气隙可限定在第一绝缘图案121中，而非屏蔽结构SS中。例如，气隙或空隙可处于真空状态，或者可包括气体(例如，工艺气体)或空气。
模制绝缘图案125可设置/形成在第一绝缘图案121和位线BL上。模制绝缘图案125可限定在与位线BL交叉的第二水平方向(Y方向)上延伸并在第一水平方向(X方向)上彼此间隔开的沟槽(参照图10A的T)中。模制绝缘图案125可覆盖外围电路区域PCR中的下导电图案LCP的上表面。模制绝缘图案125可包括例如氧化硅层、氮化硅层、氮氧化硅层和/或低k电介质层或可由例如氧化硅层、氮化硅层、氮氧化硅层和/或低k电介质层形成。
沟道图案CP可位于位线BL上。沟道图案CP可通过每条位线BL上的模制绝缘图案125在第一水平方向(X方向)上彼此间隔开。例如，模制绝缘图案125可插置在沟道图案CP之间。沟道图案CP可在模制绝缘图案125的每个沟槽中在第二水平方向(Y方向)上彼此间隔开。例如，沟道图案CP可在彼此交叉的第一水平方向(X方向)和第二水平方向(Y方向)上二维地布置。例如，第一水平方向和第二水平方向可彼此垂直。
沟道图案CP中的每一个可在第一水平方向(X方向)上具有第一长度L1，并且可在第二水平方向(Y方向)上具有基本上等于或大于位线BL的第一宽度W1的第二宽度W2。在第一水平方向(X方向)上沟道图案CP之间的间隔可不同于沟道图案CP在第一水平方向(X方向)上的第一长度L1。在一些实施例中，在第一水平方向(X方向)上沟道图案CP之间的间隔可小于沟道图案CP在第一水平方向(X方向)上的第一长度L1。在一些实施例中，在第一水平方向(X方向)上沟道图案CP之间的间隔可基本上等于沟道图案CP在第一水平方向(X方向)上的第一长度L1。在第二水平方向(Y方向)上，沟道图案CP之间的间隔可基本上等于或小于沟道图案CP的第二宽度W2。
参照图4A至图4C以及图5A，沟道图案中的每一个可包括位于位线BL上的水平沟道部分HCP以及从水平沟道部分HCP(例如，从水平沟道部分HCP的相对端)向上突出并在水平方向(X方向)上面向彼此的第一竖直沟道部分VCP1和第二竖直沟道部分VCP2。第一竖直沟道部分VCP1和第二竖直沟道部分VCP2中的每一个可具有与模制绝缘图案125接触的外壁和与外壁相对的内壁，并且第一竖直沟道部分VCP1和第二竖直沟道部分VCP2的内壁可在第一水平方向(X方向)上面向彼此。在第一水平方向(X方向)上彼此相邻的沟道图案CP的第一竖直沟道部分VCP1和第二竖直沟道部分VCP2的外壁可面向彼此。
将理解，当元件被称为“连接”或“耦接”到另一元件或“在另一元件上”时，它可直接连接或耦接到另一元件或在另一元件上，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件或者“接触”另一元件或与“另一元件接触”时，在接触点处不存在中间元件。
沟道图案CP中的每一个可在第一水平方向(X方向)上具有第一长度L1。第一长度L1可大于第一水平方向(X方向)上的相邻沟道图案CP之间的间隔。
第一竖直沟道部分VCP1和第二竖直沟道部分VCP2中的每一个可在垂直于半导体衬底100的上表面的竖直方向(Z方向)上具有竖直长度，并且可在第一水平方向(X方向)上具有宽度。第一竖直沟道部分VCP1和第二竖直沟道部分VCP2中的每一个的竖直长度可以是其宽度的约2至10倍，但本发明构思不限于此。第一竖直沟道部分VCP1和第二竖直沟道部分VCP2中的每一个在第一水平方向(X方向)上的宽度可为几nm至几十nm。例如，第一竖直沟道部分VCP1和第二竖直沟道部分VCP2的宽度可为约1nm至约30nm。在一些实施例中，第一竖直沟道部分VCP1和第二竖直沟道部分VCP2的宽度可为约1nm至约10nm。
沟道图案CP的水平沟道部分HCP可接触位线BL的上表面。位线BL的上表面上的水平沟道部分HCP的厚度可基本上等于模制绝缘图案125的侧壁上的第一竖直沟道部分VCP1和第二竖直沟道部分VCP2的厚度。
在沟道图案CP中的每一个中，水平沟道部分HCP可包括公共源极/漏极区域，第一竖直沟道部分VCP1的上端可包括第一源极/漏极区域，第二竖直沟道部分VCP2的上端可包括第二源极/漏极区域。第一竖直沟道部分VCP1可包括在第一源极/漏极区域和公共源极/漏极区域之间的第一沟道区域，第二竖直沟道部分VCP2可包括在第二源极/漏极区域和公共源极/漏极区域之间的第二沟道区域。第一竖直沟道部分VCP1的沟道区域可由第一字线WL1控制，第二竖直沟道部分VCP2的沟道区域可由第二字线WL2控制。
沟道图案CP的一部分可位于第一字线WL1和第二字线WL2之间。沟道图案CP的水平沟道部分HCP可将第一竖直沟道部分VCP1和第二竖直沟道部分VCP2共同电连接到与之对应的位线BL。例如，半导体存储器装置可具有其中一对竖直沟道晶体管共享一条位线BL的结构。
在一些实施例中，沟道图案CP可包括氧化物半导体。例如，氧化物半导体可以是氧化锌(ZnO)(或ZnxO)、氧化镓(GaO)(或GaxO)、氧化锡(TiO)(或TixO)、氮氧化锌(ZnON)(或ZnxOyN)、氧化铟锌(IZO)(或InxZnyO)、氧化镓锌(GZO)(或GaxZnyO)、氧化锡锌(TZO)(或SnxZnyO)、氧化锡镓(TGO)(或SnxGayO)、铟镓锌氧化物(IGZO)(或InxGayZnzO)、铟镓硅氧化物(IGSO)(或InxGaySizO)、铟锡锌氧化物(ITZO)(或InxSnyZnzO)、铟锡镓氧化物(ITGO)(或InxSnyGazO)、锆锌锡氧化物(ZZTO)(或ZrxZnySnzO)、铪铟锌氧化物(HIZO)(或HfxInyZnzO)、镓锌锡氧化物(GZTO)(或GaxZnySnzO)、铝锌锡氧化物(AZTO)(或AlxZnySnzO)和镱镓锌氧化物(YGZO)(或YbxGayZnzO)中的任一种。在一些实施例中，沟道图案CP可包括IGZO。沟道图案CP可包括氧化物半导体的单层或多层或可由氧化物半导体的单层或多层或形成。沟道图案CP可包括但不限于非晶、单晶、多晶、尖晶或c轴取向结晶(CAAC)氧化物半导体。在一些实施例中，沟道图案CP可包括2D半导体材料或可由2D半导体材料形成，并且2D半导体材料可包括或可以是例如石墨烯、碳纳米管或它们的组合。在一些实施例中，沟道图案CP可具有大于硅的带隙能量的带隙能量。例如，沟道图案CP可具有约1.5eV至约5.6eV的带隙能量。在一些实施例中，沟道图案CP可具有约2.0eV至约4.0eV的带隙能量。
第一字线WL1和第二字线WL2可在沟道图案CP上在第二水平方向(Y方向)上横跨位线BL延伸。第一字线WL1和第二字线WL2可在第一水平方向(X方向)上交替地布置。一对第一字线WL1和第二字线WL2可对称地设置在每个沟道图案CP的水平沟道部分HCP上。
第一字线WL1和第二字线WL2可包括例如掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。第一字线WL1和第二字线WL2可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合，但本发明构思不限于此。第一字线WL1和第二字线WL2可包括上述材料的单层或多层或可由上述材料的单层或多层形成。在一些实施例中，第一字线WL1和第二字线WL2可包括2D半导体材料或可由2D半导体材料形成，并且2D半导体材料可包括或可以是例如石墨烯或碳纳米管或它们的组合。
第一字线WL1可包括位于沟道图案CP的水平沟道部分HCP上的第一水平部分HP1以及从第一水平部分HP1竖直地突出的第一竖直部分VP1。例如，第一字线WL1的第一水平部分HP1可在水平方向上纵长延伸，第一竖直部分VP1可在竖直方向上纵长延伸(例如，在截面图中)。第一字线WL1的第一竖直部分VP1可与沟道图案CP的第一竖直沟道部分VCP1的内壁相邻。第二字线WL2可包括位于沟道图案CP的水平沟道部分HCP上的第二水平部分HP2以及从第二水平部分HP2竖直地突出的第二竖直部分VP2。第二字线WL2的第二竖直部分VP2可与沟道图案CP的第二竖直沟道部分VCP2的内壁相邻。第一字线WL1和第二字线WL2可具有L形竖直截面并且面向彼此。在第一水平方向(X方向)上，第一字线WL1和第二字线WL2可彼此镜像对称布置。
一对第一字线WL1和第二字线WL2可对称地布置在沟道图案CP的水平沟道部分HCP上。第一字线WL1的第一水平部分HP1可在水平沟道部分HCP的上表面上具有第一厚度，第一字线WL1的第一竖直部分VP1可在第一竖直沟道部分VCP1的侧壁上具有基本上等于第一厚度的第二厚度。第二字线WL2的第二水平部分HP2可在水平沟道部分HCP的上表面上具有第一厚度，第二字线WL2的第二竖直部分VP2可在第二竖直沟道部分VCP2的侧壁上具有基本上等于第一厚度的第二厚度。
第一字线WL1和第二字线WL2的第一水平部分HP1和第二水平部分HP2可在第一水平方向(X方向)上具有第一水平宽度HW1。这里，第一水平宽度HW1可小于沟道图案CP在第一水平方向(X方向)上的长度L1的一半。
第一间隔件SP1可设置在第一字线WL1的第一水平部分HP1上，第二间隔件SP2可设置在第二字线WL2的第二水平部分HP2上。第一间隔件SP1可与第一字线WL1的第一水平部分HP1的侧壁对齐，第二间隔件SP2可与第二字线WL2的第二水平部分HP2的侧壁对齐。
第一封盖图案151和第二绝缘图案153可位于一对第一间隔件SP1和第二间隔件SP2之间。第一封盖图案151可位于第一间隔件SP1和第二间隔件SP2的侧壁与第二绝缘图案153之间以及沟道图案CP的水平沟道部分HCP的上表面与第二绝缘图案153之间。第一封盖图案151可具有基本上均匀的厚度，并且可包括不同于第二绝缘图案153的绝缘材料的绝缘材料或可由不同于第二绝缘图案153的绝缘材料的绝缘材料形成。第一封盖图案151和第二绝缘图案153可在第二水平方向(Y方向)上延伸。
第二封盖图案155可设置在第一字线WL1的第一竖直部分VP1和第二字线WL2的第二竖直部分VP2的上表面上。第二封盖图案155可覆盖/接触第一封盖图案151和第二绝缘图案153的上表面。第二封盖图案155可在第二水平方向(Y方向)上延伸。第二封盖图案155的上表面可与模制绝缘图案125的上表面基本上共面。第二封盖图案155可包括不同于第二绝缘图案153的绝缘材料的绝缘材料或可由不同于第二绝缘图案153的绝缘材料的绝缘材料形成。
第一栅极绝缘图案Gox1可位于第一字线WL1和沟道图案CP之间，第二栅极绝缘图案Gox2可位于第二字线WL2和沟道图案CP之间。第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2可在第二水平方向(Y方向)上延伸以平行于第一字线WL1和第二字线WL2。第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2可以以均匀的厚度覆盖/接触沟道图案CP的表面。在第一水平方向(X方向)上相邻的沟道图案CP之间，第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2可与第一绝缘图案121的上表面和模制绝缘图案125的侧壁接触。
第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2中的每一个可基本上具有L形状以与第一字线WL1和第二字线WL2对应。例如，类似于第一字线WL1和第二字线WL2，第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2中的每一个可包括覆盖/接触水平沟道部分HCP的水平部分以及覆盖/接触第一竖直沟道部分VCP1和第二竖直沟道部分VCP2的竖直部分。另外，第一栅极绝缘图案Gox1可定位为在第一水平方向(X方向)上与第二栅极绝缘图案Gox2镜像对称。第一栅极绝缘图案Gox1的一个侧壁可与第一间隔件SP1对齐，第二栅极绝缘图案Gox2的一个侧壁可与第二间隔件SP2对齐。
第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2可包括氧化硅层、氮氧化硅层、具有比氧化硅层的介电常数高的介电常数的高k层或它们的组合或可由氧化硅层、氮氧化硅层、具有比氧化硅层的介电常数高的介电常数的高k层或它们的组合形成。高k层可包括金属氧化物或金属氮氧化物或可由金属氧化物或金属氮氧化物形成。
着陆焊盘LP可设置在沟道图案CP的第一竖直沟道部分VCP1和第二竖直沟道部分VCP2上。着陆焊盘LP可接触第一竖直沟道部分VCP1和第二竖直沟道部分VCP2。如图5A所示，着陆焊盘LP的部分可位于模制绝缘图案125的侧壁与第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2的侧壁之间。在平面图中，着陆焊盘LP可具有各种形状，诸如圆形形状、椭圆形状、矩形形状、正方形形状、菱形形状和六边形形状。着陆焊盘LP可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合或可由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合形成，但本发明构思不限于此。着陆焊盘LP之间的部分可由第三绝缘图案填充。着陆焊盘LP可通过第三绝缘图案165彼此分离。
数据存储图案DSP可分别设置在着陆焊盘LP上。数据存储图案DSP可分别通过着陆焊盘LP电连接到沟道图案CP的第一竖直沟道部分VCP1和第二竖直沟道部分VCP2。如图4A所示，数据存储图案DSP可在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个上以矩形形式布置。
在一些实施例中，数据存储图案DSP可以是电容器，并且可包括下电极、上电极以及位于二者间的电容器电介质层。下电极可接触着陆焊盘LP，并且在平面图中，下电极可具有各种形状，诸如圆形形状、椭圆形状、矩形形状、正方形形状、菱形形状和六边形形状。
在其它实施例中，数据存储图案DSP可以是可变电阻图案，其可通过施加到存储器元件的电脉冲切换为两个电阻状态。例如，数据存储图案DSP可包括根据电流量而改变晶态的相变材料、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料材料或反铁磁材料。
上导电图案UCP可设置在外围电路区域PCR的模制绝缘图案125上。上导电图案UCP可包括与着陆焊盘LP的导电材料相同的导电材料或可由与着陆焊盘LP的导电材料相同的导电材料形成。上导电图案UCP可通过下导电通孔件LVP分别电连接到下导电图案LCP。
蚀刻停止层171可覆盖/接触着陆焊盘LP和上导电图案UCP的上表面。封盖绝缘层173可设置在蚀刻停止层171上。封盖绝缘层173可覆盖/接触单元阵列区域CAR的数据存储图案DSP。连接布线CL可设置在外围电路区域PCR中的封盖绝缘层173上。连接布线CL可通过穿过封盖绝缘层173的上导电通孔件UVP分别电连接到上导电图案UCP。
参照图4A至图4C以及图5B，栅极绝缘图案Gox可以以均匀的厚度覆盖沟道图案CP的表面。栅极绝缘图案Gox可共同设置在沟道图案CP与第一字线WL1和第二字线WL2之间。例如，在平面图中，栅极绝缘图案Gox的一部分可位于第一字线WL1和第二字线WL2之间。栅极绝缘图案Gox的一部分可接触第一封盖图案151。
参照图4A至图4C以及图5C，第一沟道图案CP1和第二沟道图案CP2可在位线BL上在第一水平方向(X方向)上彼此间隔开，并且可彼此镜像对称布置。第一沟道图案CP1可包括与位线BL接触的第一水平沟道部分HCP1以及从第一水平沟道部分HCP1竖直突出并与第一字线WL1的第一竖直部分VP1相邻的第一竖直沟道部分VCP1。第二沟道图案CP2可包括与位线BL接触的第二水平沟道部分HCP2以及从第二水平沟道部分HCP2竖直突出并与第二字线WL2的外壁相邻的第二竖直沟道部分VCP2。
例如在竖直方向上，第一沟道图案CP1的第一水平沟道部分HCP1的侧壁和第一栅极绝缘图案Gox1的侧壁可与第一字线WL1的第一水平部分HP1的侧壁对齐/共面。类似地，例如在竖直方向上，第二沟道图案CP2的第二水平沟道部分HCP2的侧壁和第二栅极绝缘图案Gox2的侧壁可与第二字线WL2的第二水平部分HP2的侧壁对齐/共面。
第一字线WL1的第一水平部分HP1和第二字线WL2的第二水平部分HP2可在第一水平方向(X方向)上具有第一水平宽度HW1，第一沟道图案CP1的第一水平沟道部分HCP1和第二沟道图案CP2的第二水平沟道部分HCP2可在第一水平方向上具有大于第一水平宽度HW1的第二水平宽度HW2。
当第一沟道图案CP1和第二沟道图案CP2在位线BL上彼此隔开时，第一封盖图案151可与第一沟道图案CP1和第二沟道图案CP2之间的位线BL的上表面接触。
参照图4A至图4C以及图5D，可省略图5A所示的第一间隔件SP1和第二间隔件SP2，并且第一封盖图案151可以以均匀的厚度覆盖/接触第一字线WL1和第二字线WL2的表面。例如，第一封盖图案151可共形地形成在第一字线WL1、第二字线WL2、第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2以及沟道图案CP的表面上。
参照图4A至图4C以及图5E，可省略图5C所示的第一间隔件SP1和第二间隔件SP2，并且第一封盖图案151可以以均匀的厚度覆盖/接触第一字线WL1和第二字线WL2的表面、第一沟道图案CP1和第二沟道图案CP2的侧壁以及位线BL的一部分。例如，第一封盖图案151可共形地形成在第一字线WL1、第二字线WL2、第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2、第一沟道图案CP1和第二沟道图案CP2以及位线BL的表面上。
参照图4A至图4C以及图5F，与图5D所示的第一字线WL1和第二字线WL2不同，图5F所示的第一字线WL1和第二字线WL2可具有I形竖直截面并且可面向彼此。例如，图5F所示的第一字线WL1和第二字线WL2可对应于图5D所示的第一字线WL1的第一竖直部分VP1和第二字线WL2的第二竖直部分VP2。
参照图4A至图4C以及图5G，可省略图5B所示的第一间隔件SP1和第二间隔件SP2，并且与图5B所示的第一字线WL1和第二字线WL2不同，图5G所示的第一字线WL1和第二字线WL2可具有I形竖直截面并且面向彼此。例如，图5G所示的第一字线WL1和第二字线WL2可对应于图5B所示的第一字线WL1的第一竖直部分VP1和第二字线WL2的第二竖直部分VP2。
参照图4A至图4C以及图5H，可省略图5C所示的第一间隔件SP1和第二间隔件SP2，并且与图5C所示的第一字线WL1和第二字线WL2不同，图5H所示的第一字线WL1和第二字线WL2具有I形竖直截面并且可面向彼此。例如，图5H所示的第一字线WL1和第二字线WL2可对应于图5C所示的第一字线WL1的第一竖直部分VP1和第二字线WL2的第二竖直部分VP2。
参照图4A至图4C以及图5I，字线屏蔽结构WS或气隙可分别位于第一字线WL1和第二字线WL2之间。字线屏蔽结构WS可在与第一字线WL1和第二字线WL2平行的第二水平方向(Y方向)上延伸。在一些实施例中，在形成第一字线WL1和第二字线WL2之后形成第二绝缘图案153的工艺中，可通过形成限定间隙区域的绝缘层并利用导电材料填充绝缘层的间隙区域来在第二绝缘图案153中局部地形成字线屏蔽结构WS。在其它实施例中，在形成第二绝缘图案153的工艺中，可通过使用台阶覆盖特性较差的沉积方法沉积绝缘层来在第二绝缘图案153中形成气隙。例如，气隙可处于真空状态或者可填充有在沉积工艺中提供的工艺气体。
参照图4A至图4C以及图5J，位线BL的上表面可具有凹凸结构。沟道图案CP下面的位线BL的上表面可处于比位线BL的上表面BLa更低的竖直水平。位线BL的上表面BLa可以是位线BL的上表面当中处于最高竖直水平的上表面，并且可不与沟道图案CP竖直地重叠。
沟道图案CP的水平沟道部分HCP的下表面可处于比位线BL的上表面BLa更低的竖直水平。沟道图案CP的水平沟道部分HCP的至少一部分可被掩埋在位线BL的上部。例如，沟道图案CP的水平沟道部分HCP的底表面和侧表面的一部分可由位线BL围绕并接触位线BL。
参照图4A至图4C以及图6A，模制绝缘图案125可与位线BL的上表面接触。沟道图案CP可设置在位线BL上，并且着陆焊盘LP可设置在沟道图案CP上。沟道图案CP可包括彼此隔开的一对源极/漏极区域。一对源极/漏极区域可位于沟道图案CP的与着陆焊盘LP接触的上端和沟道图案CP的与位线BL接触的下端处。沟道图案CP可包括一对源极/漏极区域之间的沟道区域。
参照图4A至图4C以及图6B，阻挡图案BKP可位于模制绝缘图案125和位线BL之间。阻挡图案BKP可位于邻近的沟道图案CP之间。阻挡图案BKP可定位为与在位线BL上相邻的沟道图案CP的下部相邻。例如，阻挡图案BKP可接触沟道图案CP的下部的侧表面、位线BL的顶表面和模制绝缘图案125的底表面。在一些实施例中，多个阻挡图案BKP可设置在位线BL上。例如，多个阻挡图案BKP可在第一竖直方向(X方向)上彼此隔开并且设置在位线BL上。阻挡图案BKP可包括绝缘材料和导电材料中的至少一种或可由绝缘材料和导电材料中的至少一种形成。例如，绝缘材料可包括或可以是氮化硅(例如，SiNx)和金属氧化物(例如，AlOx)中的至少一种。导电材料可包括或可以是例如金属材料。
参照图4A至图4C以及图6C，下图案HRP可位于模制绝缘图案125和位线BL之间。下图案HRP可位于相邻沟道图案CP之间。下图案HRP可设置为与在位线BL上相邻的沟道图案CP的下部相邻。下图案HRP可在竖直方向(Z方向)上将模制绝缘图案125与位线BL分离。例如，下图案HRP可接触沟道图案CP的下部的侧表面、位线BL的顶表面和模制绝缘图案125的底表面。下图案HRP可包括氢(H)和氘(D)中的至少一种或可由氢(H)和氘(D)中的至少一种形成。例如，下图案HRP可包括包含氢和氘中的至少一种的氧化硅或可由包含氢和氘中的至少一种的氧化硅形成。
参照图4A至图4C以及图6D，阻挡图案BKP和下图案HRP可位于模制绝缘图案125和位线BL之间。阻挡图案BKP和下图案HRP可位于相邻的沟道图案CP之间并且可定位为与沟道图案CP的下部相邻。在一些实施例中，下图案HRP可位于阻挡图案BKP下方并且位于位线BL和阻挡图案BKP之间。例如，阻挡图案BKP可接触沟道图案CP的侧表面、下图案HRP的顶表面和模制绝缘图案125的底表面。例如，下图案HRP可接触沟道图案CP的下部的侧表面、位线BL的顶表面和阻挡图案BKP的底表面。
阻挡图案BKP可防止沟道图案CP的下部由于包括在模制绝缘图案125中的氧(O)而被氧化。因此，位线BL和沟道图案CP之间的接触电阻可减小，结果，半导体存储器装置的电特性和可靠性可改进。
包括在下图案HRP中的氢或氘可扩散到沟道图案CP的下部以补偿沟道图案CP下面的晶格结构中的缺陷。因此，位线BL和沟道图案CP之间的接触电阻可减小，结果，半导体存储器装置的电特性和可靠性可改进。
再次参照图4A至图4C，位线BL可通过连接布线结构IS电连接到第一电路晶体管CT。例如，位线BL可通过下接触插塞LCT、第一连接布线CM1和第一连接接触插塞CMC1电连接到外围电路布线PCL，外围电路布线PCL可通过外围电路接触插塞PCT电连接到第一电路晶体管CT。
在一些实施例中，第一电路晶体管CT中的至少一些可构成读出放大器(图1的4)。构成读出放大器(图1的4)的第一电路晶体管CT可在竖直方向(Z方向)上与包括沟道图案CP的存储器单元(图1的MC)的单元阵列(图1的1)重叠。另外，形成位线BL与构成读出放大器(图1的4)的第一电路晶体管CT之间的电连接路径的下接触插塞LCT、第一连接布线CM1、第一连接接触插塞CMC1、外围电路布线PCL和外围电路接触插塞PCT可在竖直方向(Z方向)上与包括由沟道图案CP构成的存储器单元(图1的MC)的存储器单元阵列(图1的1)重叠。
因此，由沟道图案CP构成的存储器单元(图1的MC)与第一电路晶体管CT之间的电气路径(例如，位线BL与第一电路晶体管CT之间的电气路径)可位于单元阵列区域CAR中以在竖直方向(Z方向)上与包括由沟道图案CP构成的存储器单元(图1的MC)的存储器单元阵列(图1的1)重叠，而不穿过外围电路区域PCR。
因此，包括在选择器件(图1的TR)中的竖直沟道晶体管与第一电路晶体管CT之间的电气路径可缩短，以使得竖直沟道晶体管和第一电路晶体管CT的电特性和可靠性可改进。
另外，在俯视图中用于第一电路晶体管CT的区域和存储器单元(图1的MC)与第一电路晶体管CT之间的电气路径可减小，或者不需要单独的区域，从而改进半导体存储器装置的集成度。
图7A和图7B是根据实施例的半导体存储器装置的截面图。具体地，图7A示出沿着图4A的线A-A'和B-B'截取的截面，图7B示出沿着图4A的线C-C'、D-D'和E-E'截取的截面，在图7A和图7B所示的实施例的描述中省略了与图4A至图4C所示的实施例的描述相同的描述。
一起参照图4A、图7A和图7B，连接布线结构ISa可设置在外围电路绝缘层110上。连接布线结构ISa可包括堆叠在第一连接布线结构IS1上的第二连接布线结构IS2。
第一连接布线结构IS1可包括第一布线绝缘层111、堆叠在第一布线绝缘层111上的第二布线绝缘层112、穿过第二布线绝缘层112的第一连接布线CM1以及穿过第一布线绝缘层111将外围电路布线PCL电连接到第一连接布线CM1的第一连接接触插塞CMC1。
第二连接布线结构IS2可包括第三布线绝缘层113、堆叠在第三布线绝缘层113上的第四布线绝缘层114、穿过第四布线绝缘层114的第二连接布线CM2以及穿过第三布线绝缘层113将第一连接布线CM1电连接到第二连接布线CM2的第二连接接触插塞CMC2。
第二连接布线CM2可包括连接焊盘CPD和连接布线线路CPL。连接焊盘CPD可电连接到或接触与位线BL电连接或接触的下接触插塞LCT，并且连接布线线路CPL可在与位线BL的延伸方向相同的方向上延伸。连接布线线路CPL可在第一水平方向(X方向)上延伸。下接触插塞LCT可接触连接焊盘CPD，但下接触插塞LCT可不接触连接布线线路CPL。因此，连接焊盘CPD可电连接到位线BL，但连接布线线路CPL可不电连接到位线BL。
在外围电路结构PS中，第一电路晶体管CT可布置在半导体衬底100的单元阵列区域CAR中，第二电路晶体管PT可布置在半导体衬底100的外围电路区域PCR中。第一电路晶体管CT可包括第一晶体管CT1和第二晶体管CT2。
位线BL可电连接到第一晶体管CT1，连接布线线路CPL可电连接到第二晶体管CT2。例如，位线BL可通过下接触插塞LCT、第二连接布线CM2当中的连接焊盘CPD、第二连接接触插塞CMC2、第一连接布线CM1和第一连接接触插塞CMC1电连接到外围电路布线PCL，外围电路布线PCL可通过外围电路接触插塞PCT电连接到第一晶体管CT1。例如，连接布线线路CPL可通过第二连接接触插塞CMC2、第一连接布线CM1和第一连接接触插塞CMC1电连接到外围电路布线PCL，外围电路布线PCL可通过外围电路接触插塞PCT电连接到第二晶体管CT2。
在一些实施例中，第一晶体管CT1可构成读出放大器(图1的4)，第一晶体管CT1可构成子字线驱动器(图1的2)。
构成读出放大器(图1的4)的第一晶体管CT1可在竖直方向(Z方向)上与包括由沟道图案CP构成的存储器单元(图1的MC)的存储器单元阵列(图1的1)重叠。另外，形成位线BL与构成读出放大器(图1的4)的第一晶体管CT1之间的电连接路径的下接触插塞LCT、第二连接布线CM2当中的连接焊盘CPD、第二连接接触插塞CMC2、第一连接布线CM1、第一连接接触插塞CMC1、外围电路布线PCL和外围电路接触插塞PCT可在竖直方向(Z方向)上与包括由沟道图案CP构成的存储器单元(图1的MC)的存储器单元阵列(图1的1)重叠。
构成子字线驱动器(图1的2)的第二晶体管CT2可在竖直方向(Z方向)上与包括沟道图案CP的存储器单元(图1的MC)的存储器单元阵列(图1的1)重叠。另外，形成连接布线线路CPL与构成子字线驱动器(图1的2)的第二晶体管CT2之间的电连接路径的第二连接接触插塞CMC2、第一连接布线CM1、第一连接接触插塞CMC1、外围电路布线PCL和外围电路接触插塞PCT可在竖直方向(Z方向)上与包括由沟道图案CP构成的存储器单元(图1的MC)的存储器单元阵列(图1的1)重叠。
图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A是示出根据实施例的半导体存储器装置的制造方法的平面图，图8B、图8C、图9B、图9C、图10B、图10C、图11B、图11C、图12B、图12C、图13B、图13C、图14B、图14C、图15B、图15C、图16A、图16B、图17A、图17B、图18A、图18B、图19A和图19B是示出根据实施例的半导体存储器装置的制造方法的截面图。
具体地，图8B和图8C示出沿着图8A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面，图9B和图9C示出沿着图9A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面，图10B和图10C示出沿着图10A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面，图11B和图11C示出沿着图11A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面，图12B和图12C示出沿着图12A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面，图13B和图13C示出沿着图13A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面，图14B和图14C示出沿着图14A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面，图15B和图15C示出沿着图15A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面，图16A、图16B、图17A、图17B、图18A、图18B、图19A和图19B示出沿着图15A的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面。
一起参照图8A、图8B和图8C，可在半导体衬底100上形成包括第一电路晶体管CT和第二电路晶体管PT的外围电路结构PS。
半导体衬底100可包括单元阵列区域CAR和外围电路区域PCR。在单元阵列区域CAR中，可在半导体衬底100上形成第一电路晶体管CT。在外围电路区域PCR中，可在半导体衬底100上形成第二电路晶体管PT。第一电路晶体管CT和第二电路晶体管PT可包括集成在半导体衬底100上的NMOS晶体管和PMOS晶体管。
可在半导体衬底100的整个表面上形成外围电路绝缘层110。外围电路绝缘层110可围绕半导体衬底100上的第一电路晶体管CT、第二电路晶体管PT和外围电路布线PCL。外围电路绝缘层110可包括以多层堆叠的绝缘层。例如，外围电路绝缘层110可包括氧化硅层、氮化硅层、氮氧化硅层和/或低k层。
可在外围电路绝缘层110中形成外围接触插塞PCT和外围电路布线PCL。外围接触插塞PCT和外围电路布线PCL可电连接到第一电路晶体管CT和第二电路晶体管。
可在外围电路绝缘层110上形成连接布线结构IS。连接布线结构IS可包括第一布线绝缘层111、堆叠在第一布线绝缘层111上的第二布线绝缘层112、穿过第二布线绝缘层112的第一连接布线CM1以及穿过第一布线绝缘层111以将外围电路布线PCL电连接到第一连接布线CM1的第一连接接触插塞CMC1。在外围电路绝缘层110上形成第一布线绝缘层111和第一连接接触插塞CMC1之后，可在第一布线绝缘层111上形成第二布线绝缘层112和第一连接布线CM1。在一些实施例中，第一布线绝缘层111和第二布线绝缘层112可一起形成以形成整体(例如，一体)，而在该整体内没有任何边界。在一些实施例中，第一连接布线CM1和第一连接接触插塞CMC1可通过镶嵌工艺一起形成以形成整体。例如，每个第一连接接触插塞CMC1可与第一连接布线CM1之一形成为一体，而在该一体内没有任何边界。在一些实施例中，可在连接布线结构IS的第二布线绝缘层112上形成覆盖绝缘层116。
可在单元阵列区域CAR中的连接布线结构IS上形成位线BL。位线BL可在第一水平方向(X方向)上延伸并且可在第二水平方向(Y方向)上彼此隔开。可通过以下步骤在单元阵列区域CAR上形成位线BL：在连接布线结构IS或覆盖绝缘层116上形成覆盖半导体衬底100的整个表面的下绝缘层，形成穿过下绝缘层电连接到或接触第一连接布线CM1的下接触插塞LCT，在下绝缘层上沉积下导电层，然后将单元阵列区域CAR中的下导电层和下绝缘层图案化。在用于形成位线BL的蚀刻工艺中，可蚀刻下绝缘层以形成下绝缘图案118，并且可暴露覆盖绝缘层116。
在形成位线BL的同时，可在外围电路区域PCR中将下导电层和下绝缘层图案化以形成下导电图案LCP。下导电图案LCP可通过下接触插塞LCT电连接到第一连接布线CM1。下导电图案LCP和位线BL是下导电层的部分并且可各自包括相同的导电材料。例如，下导电图案LCP和位线BL可由相同的导电材料形成。
一起参照图9A、图9B和图9C，在形成位线BL之后，在位线BL之间形成限定间隙区域GR的第一绝缘层120。第一绝缘层120可具有基本上均匀的厚度并且可沉积在半导体衬底100的整个表面上。例如，可在衬底100上(例如，位线BL上方)共形地形成第一绝缘层120。第一绝缘层120的沉积厚度可小于彼此相邻的位线BL之间的间隔的一半。随着第一绝缘层120如上所述沉积，可通过第一绝缘层120在位线BL之间限定间隙区域GR。间隙区域GR可在第一水平方向(X方向)上延伸以与位线BL平行。在形成第一绝缘层120之前，可在外围电路区域PCR中的下导电图案LCP之间填充充电绝缘图案119。
在形成第一绝缘层120之后，可在第一绝缘层120上形成填充间隙区域GR的至少一部分的屏蔽结构SS。可在位线BL之间形成屏蔽结构SS。可通过在第一绝缘层120上形成屏蔽膜以填充间隙区域GR然后使屏蔽膜的上表面凹陷来形成屏蔽结构SS。屏蔽结构SS的上表面可处于比位线BL的上表面更低的水平。例如，屏蔽结构SS可包括诸如钨(W)、钛(Ti)、镍(Ni)或钴(Co)的金属材料或可由诸如钨(W)、钛(Ti)、镍(Ni)或钴(Co)的金属材料形成。可替换地，例如，屏蔽结构SS可包括诸如石墨烯的导电二维(2D)材料或可由诸如石墨烯的导电二维(2D)形成。
在一些实施例中，可利用第一绝缘层120填充位线BL之间的空间，而不形成屏蔽结构SS。
一起参照图10A、图10B和图10C，在屏蔽结构SS上形成绝缘材料层之后，可对绝缘材料层和第一绝缘层执行平坦化工艺，以使得位线BL的上表面暴露，以在位线BL和屏蔽结构SS之间形成包括绝缘材料层的一部分和第一绝缘层120的一部分的第一绝缘图案121。
可在第一绝缘图案121和位线BL上形成模制绝缘图案125。模制绝缘图案125可限定在第二水平方向(Y方向)上延伸并在第一水平方向(X方向)上彼此隔开的沟槽T。沟槽T可横跨位线BL形成并且可暴露位线BL的部分。模制绝缘图案125可包括相对于第一绝缘图案121具有蚀刻选择性的绝缘材料或可由相对于第一绝缘图案121具有蚀刻选择性的绝缘材料形成。例如，模制绝缘图案125可包括氧化硅层、氮化硅层、氮氧化硅层和/或低k层或可由氧化硅层、氮化硅层、氮氧化硅层和/或低k层形成。
图4A至图4C所示的沟道图案CP之间的间隔可根据模制绝缘图案125的宽度(即，沟槽T之间的间隔)而变化。另外，图4A和图4C所示的第一字线WL1和第二字线WL2之间的间隔可根据沟槽T的宽度而变化。
一起参照图11A、图11B和图11C，可形成沟道层131以共形地覆盖具有沟槽T的模制绝缘图案125。沟道层131可接触沟槽T中的位线BL并且覆盖模制绝缘图案125的上表面和侧壁。沟道层131可以以基本上均匀的厚度覆盖模制绝缘图案125的上表面、沟槽T的底表面和内壁。例如，沟道层131可共形地形成在模制绝缘图案125的上表面、沟槽T的底表面和内壁上。沟道层131的厚度可小于沟槽T的宽度的一半。沟道层131可形成为具有几nm至几十nm的厚度。例如，沟道层131可形成为具有约1nm至约15nm的厚度。在一些实施例中，沟道层131可形成为具有约1nm至约10nm的厚度。沟道层131可包括半导体材料、氧化物半导体材料或2D半导体材料或可由半导体材料、氧化物半导体材料或2D半导体材料形成。
可在沟道层131上形成填充沟槽T的第一牺牲层133。第一牺牲层133可具有基本上平坦的上表面。第一牺牲层133可包括相对于模制绝缘图案125具有蚀刻选择性的绝缘材料或可由相对于模制绝缘图案125具有蚀刻选择性的绝缘材料形成。在一些实施例中，可使用旋涂玻璃(SOG)技术来形成第一牺牲层133。
一起参照图12A、图12B和图12C，可在第一牺牲层133上形成掩模图案MP。掩模图案MP可定位为横跨模制绝缘图案125并且可具有在第一水平方向(X方向)上具有长轴(例如，延伸)的开口。掩模图案MP的开口可在第二水平方向(Y方向)上彼此隔开。掩模图案MP的开口可位于位线BL之间并且在平面图中与屏蔽结构SS重叠(例如，竖直地重叠)。
可使用掩模图案MP作为蚀刻掩模来依次蚀刻第一牺牲层133和沟道层131以形成暴露位线BL之间的第一绝缘图案121的开口OP。在平面图中开口OP可与屏蔽结构SS重叠。开口OP可在第一水平方向(X方向)上延伸并且可在第二水平方向(Y方向)上彼此隔开。
通过形成开口OP，沟道层131可被分离成在第二水平方向(Y方向)上彼此隔开的多段。在形成开口OP之后，可移除掩模图案MP。
一起参照图12A、图12B、图12C、图13A、图13B和图13C，可形成填充开口OP的第二牺牲层。第二牺牲层可包括与第一牺牲层133的材料相同的材料或可由与第一牺牲层133的材料相同的材料形成。
在形成第二牺牲层之后，可对第一牺牲层133、第二牺牲层和多个分离的沟道层131执行平坦化工艺，以使得模制绝缘图案125的上表面暴露，从而形成第一牺牲图案135、第二牺牲图案137和沟道图案CP。
沟道图案CP可形成为在第一水平方向(X方向)和第二水平方向(Y方向)上彼此隔开。沟道图案CP中的每一个可包括接触位线BL的水平沟道部分以及从水平沟道部分延伸并接触每个沟槽T的侧壁的一对竖直沟道部分。沟道图案CP可通过模制绝缘图案125在第一水平方向(X方向)上彼此隔开，并且可通过第二牺牲图案137在第二方向上彼此隔开。
第一牺牲图案135可形成在每个沟道图案CP上，并且第二牺牲图案137可形成在第二水平方向(Y方向)上彼此相邻的沟道图案CP之间以及第一牺牲图案135之间。在形成沟道图案CP之后，可去除第一牺牲图案135和第二牺牲图案137以暴露沟道图案CP的表面。
一起参照图14A、图14B和图14C，可依次沉积栅极绝缘层141、栅极导电层143和间隔件层145以共形地覆盖沟道图案CP。在一些实施例中，可根据间隔件层145的沉积厚度来调节竖直沟道晶体管的沟道长度。
栅极绝缘层141、栅极导电层143和间隔件层145可形成为以基本上均匀的厚度覆盖沟道图案CP的水平沟道部分和竖直沟道部分。栅极绝缘层141、栅极导电层143和间隔件层145的厚度之和可小于沟槽T的宽度的一半。间隔件层145可在沟槽T中限定间隙空间并且可沉积在栅极导电层143上。
间隔件层145可包括绝缘材料或可由绝缘材料形成。例如，间隔件层145可包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)或它们的组合或可由氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)或它们的组合形成。
一起参照图14A、图14B、图14C、图15A、图15B和图15C，对间隔件层145执行各向异性蚀刻工艺以在栅极导电层143上形成彼此分离的一对第一间隔件SP1和第二间隔件SP2。
此后，可去除栅极导电层143的一部分以在每个沟槽T中形成彼此分离的一对第一字线WL1和第二字线WL2。可通过使用一对第一间隔件SP1和第二间隔件SP2作为蚀刻掩模对一对栅极导电层143执行各向异性蚀刻工艺来形成第一字线WL1和第二字线WL2。
第一字线WL1和第二字线WL2的上表面可位于比沟道图案CP的上表面更低的竖直水平处。在一些实施例中，可另外地执行蚀刻工艺以去除第一字线WL1和第二字线WL2的上部。
在针对栅极导电层143的各向异性蚀刻工艺期间，栅极绝缘层141的一部分可被一起去除以暴露沟道图案CP的水平沟道部分。栅极绝缘层141的一部分可被去除以形成第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2。
在另一实施例中，在针对栅极导电层143的各向异性蚀刻工艺期间，可蚀刻沟道图案CP的水平沟道部分以暴露每个沟槽中的位线BL的部分，并且可在每个沟槽中形成彼此分离的一对第一沟道图案(图5C的CP1)和第二沟道图案(图5C中的CP2)和一对栅极绝缘图案(图5C中的Gox1)和第二栅极绝缘图案(图5C中的Gox2)。
一起参照图16A和图16B，可在半导体衬底100的整个表面上共形地形成第一封盖层150。例如，第一封盖层150可包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)和/或它们的组合或可由氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)和/或它们的组合形成。
第一封盖层150可覆盖第一字线WL1和第二字线WL2之间的沟道图案CP的表面。在另一实施例中，在形成第一封盖层150之前，可去除第一间隔件SP1和第二间隔件SP2，以使得第一封盖层150可直接覆盖第一字线WL1和第二字线WL2的表面。
随后，可依次形成覆盖第一封盖层150的第二绝缘层152和第二封盖层154。第二绝缘层152可包括不同于第一封盖层150的绝缘材料的绝缘材料或可由不同于第一封盖层150的绝缘材料的绝缘材料形成。第二封盖层154可包括与第一封盖层150的材料相同的材料或可由与第一封盖层150的材料相同的材料形成。在一些实施例中，可省略第二封盖层154。
一起参照图17A和图17B，可对第一封盖层150、第二绝缘层152和第二封盖层154执行平坦化工艺，以使得模制绝缘图案125的上表面暴露，从而形成第一封盖图案151、第二绝缘图案153和第二封盖图案155。第二封盖图案155的上表面和模制绝缘图案125的上表面可彼此共面。
在形成第一封盖图案151、第二绝缘图案153和第二封盖图案155之后，可在半导体衬底100的整个表面上形成蚀刻停止层160。蚀刻停止层160可包括相对于模制绝缘图案125具有蚀刻选择性的绝缘材料或可由相对于模制绝缘图案125具有蚀刻选择性的绝缘材料形成。例如，蚀刻停止层160可包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、它们的组合等或可由氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、它们的组合等形成。
在形成蚀刻停止层160之后，可穿过外围电路区域PCR中的模制绝缘图案125形成下导电通孔LVP以电连接到和/或接触下导电图案LCP。
一起参照图17A、图17B、图18A和图18B，在形成下导电通孔LVP之后，可在蚀刻停止层160上形成暴露单元阵列区域CAR的掩模图案，随后可使用掩模图案作为蚀刻掩模来蚀刻蚀刻停止层160以暴露单元阵列区域CAR的模制绝缘图案125的上表面和沟道图案CP的上表面。
随后，可对沟道图案CP的部分执行蚀刻工艺，以使得沟道图案CP的上表面位于比模制绝缘图案125的上表面更低的竖直水平，从而在模制绝缘图案125与第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2之间形成凹陷区域。沟道图案CP的上表面可位于比第一字线WL1和第二字线WL2的上表面更低的竖直水平。
随后，可形成覆盖半导体衬底100的整个表面并填充凹陷区域的导电层170。例如，导电层170可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合或可由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合形成。
一起参照图18A、图18B、图19A和图19B，可将导电层170图案化以形成与沟道图案CP的竖直部分接触并彼此隔开布置的着陆焊盘LP。可与着陆焊盘LP一起在外围电路区域PCR中形成电连接到下导电通孔LVP和/或接触下导电通孔LVP的上导电图案UCP。
在形成着陆焊盘LP和上导电图案UCP之后，可形成填充着陆焊盘LP和上导电图案UCP之间的空间的第三绝缘图案165。
随后，一起参照图4A、图4B和图4C，可形成覆盖着陆焊盘LP和上导电图案UCP的上表面的蚀刻停止层171。
可分别在着陆焊盘LP上形成数据存储图案DSP。数据存储图案DSP可穿过蚀刻停止层171以分别接触着陆焊盘LP。在一些实施例中，当数据存储图案DSP包括电容器时，可依次形成下电极、电容器介电层和上电极，并且下电极可穿过蚀刻停止层171以分别电连接到着陆焊盘LP和/或接触着陆焊盘LP。
在形成数据存储图案DSP之后，可形成覆盖半导体衬底100的整个表面的封盖绝缘层173。上导电通孔UVP可穿过外围电路区域PCR中的封盖绝缘层173以电连接到和/或接触上导电图案UCP。可在外围电路区域PCR中的封盖绝缘层173上形成电连接到和/或接触上导电通孔UVP的连接线CL。
即使不同的附图示出示例性实施例的变化并且不同的实施例公开了彼此不同的特征，这些附图和实施例未必旨在彼此互斥。相反，在将附图和实施例的相关描述作为整体考虑时，在不同的附图中描绘的某些特征和/或上面在不同的实施例中描述的某些特征可与来自其它附图/实施例的其它特征组合以得到实施例的附加变化。例如，除非上下文另外指示，否则上面描述的不同实施例的组件和/或特征可与其它实施例的组件和/或特征互换地组合。
尽管参考其实施例具体地示出和描述了本发明构思，但是将理解，在不脱离以下权利要求的精神和范围的情况下，可对其进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，包括：
半导体衬底；
外围电路结构，其设置在所述半导体衬底上；以及
单元阵列结构，其位于所述外围电路结构上并且包括存储器单元阵列，所述存储器单元阵列包括多个存储器单元，
其中，所述外围电路结构包括：
第一晶体管，其集成在所述半导体衬底的上表面上；以及
连接布线结构，其位于所述第一晶体管上，并且包括第一连接布线以及将所述第一连接布线电连接到所述第一晶体管的第一连接接触插塞，
其中，所述单元阵列结构的所述多个存储器单元中的每一个包括：
位线，其在第一水平方向上延伸并且电连接到所述第一连接布线；
沟道图案，其包括所述位线上的水平沟道部分以及从所述水平沟道部分竖直地突出的竖直沟道部分；
第一字线，其在所述沟道图案上在与所述第一水平方向交叉的第二水平方向上延伸；
第一栅极绝缘图案，其位于所述沟道图案和所述第一字线之间；
着陆焊盘，其连接到所述沟道图案的所述竖直沟道部分；以及
数据存储图案，其设置在所述着陆焊盘上，
其中，将所述位线电连接到所述第一晶体管的所述第一连接布线和所述第一连接接触插塞在竖直方向上与所述多个存储器单元重叠。
2.根据权利要求1所述的半导体存储器装置，其中，
所述外围电路结构包括读出放大器区域、子字线驱动器区域和耦接区域，并且
所述读出放大器区域、所述子字线驱动器区域和所述耦接区域中的至少一个的至少一部分在所述竖直方向上与所述多个存储器单元重叠。
3.根据权利要求2所述的半导体存储器装置，其中，所述第一晶体管构成位于所述读出放大器区域中的读出放大器。
4.根据权利要求2所述的半导体存储器装置，其中，所述连接布线结构还包括：
第二连接布线，其包括在所述第一连接布线上的连接焊盘和在所述第一水平方向上延伸的连接布线线路；以及
第二连接接触插塞，其将所述第二连接布线连接到所述第一连接布线，
其中，所述位线通过所述连接焊盘和所述第二连接接触插塞电连接到所述第一晶体管。
5.根据权利要求4所述的半导体存储器装置，还包括：
第二晶体管，其集成在所述半导体衬底的上表面上并且构造位于所述子字线驱动器区域中的子字线驱动器，
其中，所述连接布线线路通过所述第二连接接触插塞、所述第一连接布线和所述第一连接接触插塞电连接到所述第二晶体管，并且
其中，所述第二连接接触插塞在所述竖直方向上与所述多个存储器单元重叠。
6.根据权利要求1所述的半导体存储器装置，其中，所述第一字线包括所述在沟道图案的所述水平沟道部分上的水平部分以及在所述竖直沟道部分上在所述竖直方向上从所述水平部分突出的竖直部分。
7.根据权利要求6所述的半导体存储器装置，其中，
所述第一字线的所述水平部分在所述水平沟道部分的上表面上具有第一厚度，并且
所述第一字线的所述竖直部分在所述竖直沟道部分的侧壁上具有第二厚度，其中，所述第二厚度等于所述第一厚度。
8.根据权利要求6所述的半导体存储器装置，其中，所述第一字线的所述水平部分的至少一部分被掩埋在所述位线的上部中。
9.根据权利要求1所述的半导体存储器装置，还包括：
第二字线，
其中，所述第一字线和所述第二字线对称地设置在所述水平沟道部分上，
其中，所述第一字线和所述第二字线中的每一个包括在所述水平沟道部分上的水平部分以及在所述竖直沟道部分上在所述竖直方向上从所述水平部分突出的竖直部分。
10.根据权利要求9所述的半导体存储器装置，还包括：
第二栅极绝缘图案，其与所述第一栅极绝缘图案间隔开并在所述第二字线和所述沟道图案之间。
11.一种半导体存储器装置，包括：
半导体衬底；
外围电路结构，其包括设置在所述半导体衬底上的读出放大器区域、子字线驱动器区域以及耦接区域，其中，读出放大器位于所述读出放大器区域中，子字线驱动器位于所述子字线驱动器区域中，用于驱动所述子字线驱动器或所述读出放大器的驱动电路驱动器和开关位于所述耦接区域中；以及
单元阵列结构，其位于所述外围电路结构上并且包括存储器单元阵列，所述存储器单元阵列包括多个存储器单元，所述多个存储器单元各自包括选择器件和数据存储器件，
其中，所述选择器件是竖直沟道晶体管，
其中，所述读出放大器区域、所述子字线驱动器区域和所述耦接区域中的至少一个的至少一部分在竖直方向上与所述多个存储器单元重叠，并且
其中，所述多个存储器单元和所述读出放大器的电气路径在所述竖直方向上与所述多个存储器单元重叠。
12.根据权利要求11所述的半导体存储器装置，其中，所述读出放大器区域的至少一部分在所述竖直方向上与所述多个存储器单元重叠。
13.根据权利要求12所述的半导体存储器装置，其中，
所述外围电路结构包括：
第一晶体管，其集成在所述半导体衬底的上表面上并且构成读出放大器；以及
连接布线结构，其位于所述第一晶体管上，并且包括第一连接布线以及将所述第一连接布线电连接到所述第一晶体管的第一连接接触插塞，
其中，所述多个存储器单元中的每一个包括：
位线，其在第一水平方向上延伸并且电连接到所述第一连接布线；
沟道图案，其包括所述位线上的水平沟道部分以及从所述水平沟道部分竖直地突出的竖直沟道部分；
字线，其在所述沟道图案上在与所述第一水平方向交叉的第二水平方向上延伸；
栅极绝缘图案，其位于所述沟道图案和所述字线之间；
着陆焊盘，其电连接到所述沟道图案的所述竖直沟道部分；以及
数据存储图案，其设置在所述着陆焊盘上，
其中，将所述位线电连接到所述第一晶体管的所述第一连接布线和所述第一连接接触插塞与所述多个存储器单元竖直地重叠。
14.根据权利要求13所述的半导体存储器装置，其中，
所述外围电路结构还包括集成在所述半导体衬底的上表面上并且构成所述子字线驱动器的第二晶体管，
其中，所述连接布线结构还包括：
第二连接布线，其包括在所述第一连接布线上的连接焊盘和在所述第一水平方向上延伸的连接布线线路；以及
第二连接接触插塞，其将所述第二连接布线电连接到所述第一连接布线，
其中，所述位线通过所述连接焊盘和所述第二连接接触插塞电连接到所述第一晶体管，并且
其中，所述连接布线线路通过在所述竖直方向上与所述多个存储器单元重叠的所述第二连接接触插塞、所述第一连接布线和所述第一连接接触插塞电连接到所述第二晶体管。
15.根据权利要求13所述的半导体存储器装置，其中，所述外围电路结构还包括：
外围接触插塞，其电连接到所述第一晶体管；以及
外围电路布线，其位于所述外围接触插塞和所述第一连接布线之间。
16.根据权利要求12所述的半导体存储器装置，其中，在平面图中，所述读出放大器区域位于所述存储器单元阵列的第一水平方向侧，并且所述子字线驱动器区域位于所述存储器单元阵列的第二水平方向侧。
17.根据权利要求12所述的半导体存储器装置，其中，在平面图中，所述读出放大器区域位于所述存储器单元阵列的第二水平方向侧，并且所述子字线驱动器区域位于所述存储器单元阵列的第一水平方向侧。
18.一种半导体存储器装置，包括：
半导体衬底；
外围电路结构，其包括设置在所述半导体衬底上的读出放大器区域、子字线驱动器区域以及耦接区域，其中，读出放大器位于所述读出放大器区域中，子字线驱动器位于所述子字线驱动器区域中，用于驱动所述子字线驱动器或所述读出放大器的驱动电路驱动器和开关位于所述耦接区域中；
单元阵列结构，其设置在所述外围电路结构上并且包括由多个存储器单元构成的存储器单元阵列，
其中，所述外围电路结构包括：
集成在所述半导体衬底的上表面上并构成所述读出放大器的第一晶体管和构成所述子字线驱动器的第二晶体管；
外围接触插塞，其电连接到所述第一晶体管和所述第二晶体管中的每一个；
外围电路布线，其电连接到所述外围接触插塞；以及
连接布线结构，其设置在所述外围电路布线上并且包括第一连接布线以及将所述第一连接布线电连接到所述外围电路布线的第一连接接触插塞，
其中，所述单元阵列结构的所述多个存储器单元中的每一个包括：
位线，其在第一水平方向上延伸并且电连接到所述连接布线；
沟道图案，其包括所述位线上的水平沟道部分以及从所述水平沟道部分竖直地突出的竖直沟道部分；
第一字线，其在所述沟道图案上在与所述第一水平方向交叉的第二水平方向上延伸；
第一栅极绝缘图案，其位于所述沟道图案和所述第一字线之间；
着陆焊盘，其电连接到所述沟道图案的所述竖直沟道部分；以及
数据存储图案，其设置在所述着陆焊盘上，
其中，所述读出放大器区域的至少一部分在竖直方向上与所述多个存储器单元重叠，并且
将所述位线电连接到所述第一晶体管的所述第一连接布线、所述第一连接接触插塞、所述外围电路布线和所述外围接触插塞与所述多个存储器单元竖直地重叠。
19.根据权利要求18所述的半导体存储器装置，其中，所述连接布线结构还包括：
第二连接布线，其包括在所述第一连接布线上的连接焊盘和在所述第一水平方向上延伸的连接布线线路；以及
第二连接接触插塞，其将所述第二连接布线电连接到所述第一连接布线，
其中，所述位线通过所述连接焊盘和所述第二连接接触插塞电连接到所述第一晶体管，
所述子字线驱动器区域的至少一部分在所述竖直方向上与所述多个存储器单元重叠，并且
所述连接布线线路通过在所述竖直方向上与所述多个存储器单元重叠的所述第二连接接触插塞、所述第一连接布线、所述第一连接接触插塞、所述外围电路布线和所述外围接触插塞电连接到所述第二晶体管。
20.根据权利要求18所述的半导体存储器装置，还包括：
第二字线，以及
第二栅极绝缘图案，其与所述第一栅极绝缘图案间隔开并位于所述第二字线和所述沟道图案之间，
其中，所述第一字线和所述第二字线对称地设置在所述水平沟道部分上，
其中，所述第一字线和所述第二字线中的每一个包括在所述水平沟道部分上的水平部分以及在所述竖直沟道部分上在所述竖直方向上从所述水平部分突出的竖直部分。
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