TWI810926B - 半導體記憶體裝置 - Google Patents

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Abstract

可提供一種半導體記憶體裝置。所述半導體記憶體裝置可包括：位元線；通道圖案，位於位元線上，所述通道圖案包括水平通道部分及垂直通道部分，水平通道部分設置於位元線上，垂直通道部分自水平通道部分垂直地延伸；字元線，設置於通道圖案上以與位元線交叉，字元線包括水平部分及垂直部分，水平部分設置於水平通道部分上，垂直部分自水平部分垂直地延伸以面對垂直通道部分；以及閘極絕緣圖案，設置於通道圖案與字元線之間。

Description

半導體記憶體裝置 [相關申請案的交叉參考]
本專利申請案主張於2021年8月17日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0108248號的優先權，上述韓國專利申請案的全部內容特此併入本案供參考。
本揭露是有關於一種半導體記憶體裝置，且具體而言是有關於一種包括垂直通道電晶體的半導體記憶體裝置及其製作方法。
隨著半導體裝置的設計規則減少，半導體裝置的積體密度及運作速度可增加，但需要新的技術來提高或維持生產良率。因此，已經提出了具有垂直通道電晶體的半導體裝置，以增加半導體裝置的積體密度及改善電晶體的電阻及電流驅動特性。
根據實施例，一種半導體記憶體裝置可包括：位元線；通道圖案，位於位元線上，通道圖案包括水平通道部分及垂直通道 部分，水平通道部分設置於位元線上，垂直通道部分自水平通道部分垂直地延伸；字元線，設置於通道圖案上以與位元線交叉，字元線包括水平部分及垂直部分，水平部分設置於水平通道部分上，垂直部分自水平部分垂直地延伸以面對垂直通道部分；以及閘極絕緣圖案，位於通道圖案與字元線之間。
根據實施例，一種半導體記憶體裝置可包括：位元線，在第一方向上延伸；通道圖案，位於位元線上，通道圖案包括第一垂直通道部分及第二垂直通道部分以及水平通道部分，第一垂直通道部分與第二垂直通道部分彼此相對，水平通道部分將第一垂直通道部分與第二垂直通道部分彼此連接；第一字元線及第二字元線，設置於水平通道部分上而相對於彼此對稱，第一字元線及第二字元線中的每一者包括水平部分及垂直部分，水平部分設置於水平通道部分上，垂直部分自水平部分垂直地延伸以面對垂直通道部分；以及閘極絕緣圖案，設置於第一字元線及第二字元線與通道圖案之間。
根據實施例，一種半導體記憶體裝置可包括：週邊電路結構，包括位於半導體基底上的週邊電路以及覆蓋週邊電路的下部絕緣層；多條位元線，設置於週邊電路結構上且在第一方向上延伸；模製絕緣圖案，具有多個溝渠，所述溝渠在第二方向上延伸以與位元線交叉；通道圖案，在溝渠中的每一者中在第二方向上彼此間隔開，通道圖案中的每一者包括第一垂直通道部分及第二垂直通道部分以及水平通道部分，第一垂直通道部分與第二垂直通道 部分彼此相對，水平通道部分將第一垂直通道部分與第二垂直通道部分彼此連接；第一字元線及第二字元線，在溝渠中的每一者中在第二方向上延伸，第一字元線及第二字元線中的每一者包括水平部分及垂直部分，垂直部分在垂直於第一方向及第二方向的第三方向上自水平部分延伸；第一間隔件，位於第一字元線上；第二間隔件，位於第二字元線上；閘極絕緣圖案，設置於通道圖案與第一字元線及第二字元線之間且在第二方向上延伸；搭接接墊，分別設置於通道圖案的第一垂直通道部分及第二垂直通道部分上；以及資料儲存圖案，分別設置於搭接接墊上。
1:記憶體胞元陣列
2:列解碼器/核心及週邊電路
3:感測放大器/核心及週邊電路
4:行解碼器/核心及週邊電路
5:控制邏輯/核心及週邊電路
100:半導體基底/第一半導體基底
111:下部絕緣圖案
115:絕緣材料
120:第一絕緣層
121:第一絕緣圖案
125:模製絕緣圖案
131:通道層
132:初步通道圖案
133:第一犧牲層
135:第一犧牲圖案
137:第二犧牲圖案
141:閘極絕緣層
143:閘極導電層
145:間隔件層
150:第一頂蓋層
151:第一頂蓋圖案
152:第二絕緣層
153:間隙填充絕緣圖案
154:第二頂蓋層
155:第二頂蓋圖案
160、171:蝕刻終止層
165:第三絕緣圖案
170:導電層
173:第四絕緣層
180:半導體層
190:最上部絕緣層
200:第二半導體基底
220:週邊絕緣層
A-A'、B-B'、C-C'、D-D'、E-E':線
BL:位元線
CAR:胞元陣列區
CCL:胞元金屬結構
CL:連接線
CP:通道圖案
CP1:第一通道圖案
CP2:第二通道圖案
CS:胞元陣列結構
D1:第一方向
D2:第二方向
D3:第三方向
DS:資料儲存元件
DSP:資料儲存圖案
GOX:閘極絕緣圖案
Gox1:第一閘極絕緣圖案/閘極絕緣圖案
Gox2:第二閘極絕緣圖案/閘極絕緣圖案
HCP:水平通道部分
HCP1:第一水平通道部分
HCP2:第二水平通道部分
HP1:第一水平部分
HP2:第二水平部分
HW1:第一水平寬度
HW2:第二水平寬度
ILD:週邊電路絕緣層
L1:第一長度
LCP:下部導電圖案
LCT:下部接觸插塞
LMP:下部金屬接墊
LP:搭接接墊
LVP:下部導通孔
MC:記憶體胞元
MP:遮罩圖案
OP:開口
P:部分
PC:週邊電路
PCL:週邊電路線
PCR:週邊電路區
PCT:週邊接觸插塞/週邊電路接觸插塞
PS:週邊電路結構
SA:核心電路/核心及週邊電路
SP1:第一間隔件/間隔件
SP2:第二間隔件/間隔件
SS:屏蔽結構
T:溝渠
TR:選擇元件
UCP:上部導電圖案
UMP:上部金屬接墊
UVP:上部導通孔
VCP1:第一垂直通道部分
VCP2:第二垂直通道部分
VP1:第一垂直部分
VP2:第二垂直部分
W1:第一寬度
W2:第二寬度
WL:字元線
WL1:第一字元線/字元線
WL2:第二字元線/字元線
WS:字元線屏蔽結構
藉由參考附圖詳細闡述示例性實施例，各特徵對於熟習此項技術者而言將變得顯而易見，附圖中：
圖1是示出根據實施例的包括半導體元件的半導體記憶體裝置的方塊圖。
圖2是示意性示出根據實施例的半導體記憶體裝置的立體圖。
圖3是示出根據實施例的半導體記憶體裝置的平面圖。
圖4A及圖4B是示出沿著圖3的線A-A'、線B-B'、線C-C'、線D-D'及線E-E'截取的橫截面的剖視圖。
圖5A、圖5B、圖5C、圖5D及圖5E是放大剖視圖，其中的每一者皆示出圖4A的部分「P」。
圖6A及圖6B是示出沿著圖3的線A-A'、線B-B'、線C-C'及線D-D'截取的橫截面的剖視圖。
圖7是示出根據實施例的半導體記憶體裝置的平面圖。
圖8是示意性示出根據實施例的半導體記憶體裝置的立體圖。
圖9A及圖9B是示出沿著圖3的線A-A'、線B-B'、線C-C'、線D-D'及線E-E'截取的橫截面的剖視圖。
圖10是示意性示出根據實施例的半導體記憶體裝置的立體圖。
圖11A及圖11B是示出沿著圖3的線A-A'、線B-B'、線C-C'及線D-D'截取的橫截面的剖視圖。
圖12A至圖19A是示出根據實施例的製作半導體記憶體裝置的方法中的各階段的平面圖。
圖12B至圖19B、圖12C至圖19C、圖20A至圖23A及圖20B至圖23B是示出根據實施例的製作半導體記憶體裝置的方法中的各階段的剖視圖。
圖1是示出根據實施例的包括半導體元件的半導體記憶體裝置的方塊圖。
參照圖1，半導體記憶體裝置可包括記憶體胞元陣列1、列解碼器2、感測放大器3、行解碼器4及控制邏輯5。
記憶體胞元陣列1可包括二維地或三維地排列的多個記憶體胞元MC。記憶體胞元MC中的每一者可設置於彼此交叉設置的字元線WL與位元線BL之間並連接至字元線WL及位元線BL。
記憶體胞元MC中的每一者可包括彼此串聯電性連接的 選擇元件TR與資料儲存元件DS。選擇元件TR可設置於資料儲存元件DS與字元線WL之間並連接至資料儲存元件DS及字元線WL，且資料儲存元件DS可經由選擇元件TR連接至位元線BL。選擇元件TR可為場效電晶體(field effect transistor，FET)，且資料儲存元件DS可使用例如電容器、磁性隧道接面圖案或可變電阻器中的至少一者來達成。作為實例，選擇元件TR可包括電晶體，所述電晶體的閘極電極連接至字元線WL且汲極/源極端子分別連接至位元線BL及資料儲存元件DS。
列解碼器2可被配置成對自外部輸入的位址資訊進行解碼，並基於經解碼的位址資訊來選擇記憶體胞元陣列1的字元線WL中的一者。經列解碼器2解碼的位址資訊可被提供至列驅動器，且在此種情形中，因應於控制電路的控制，列驅動器可向字元線WL中被選擇的一者及字元線WL中未被選擇的各者提供各自的電壓。
感測放大器3可被配置成感測、放大及輸出基於經行解碼器4解碼的位址資訊選擇出的位元線BL中的一者與參考位元線之間的電壓差。
行解碼器4可用作感測放大器3與外部裝置(例如，記憶體控制器)之間的資料傳輸路徑。行解碼器4可被配置成對自外部輸入的位址資訊進行解碼，並基於經解碼的位址資訊來選擇位元線BL中的一者。
控制邏輯5可被配置成產生用於對記憶體胞元陣列1上 的資料寫入操作或資料讀取操作進行控制的控制訊號。
圖2是示意性示出根據實施例的半導體記憶體裝置的立體圖。
參照圖2，半導體記憶體裝置可包括位於半導體基底100上的週邊電路結構PS及位於週邊電路結構PS上的胞元陣列結構CS。
週邊電路結構PS可包括形成於半導體基底100上的核心電路及週邊電路。所述核心電路及週邊電路可包括參照圖1闡述的列解碼器2及行解碼器4、感測放大器3及控制邏輯5。週邊電路結構PS可在垂直於半導體基底100的頂表面的第三方向D3上設置於半導體基底100與胞元陣列結構CS之間。
胞元陣列結構CS可包括位元線BL、字元線WL及位於位元線BL與字元線WL之間的記憶體胞元MC(例如，參見圖1)。記憶體胞元MC(例如，參見圖1)可二維地或三維地排列於在彼此不平行的第一方向D1與第二方向D2上延伸的平面上。如上所述，記憶體胞元MC(例如，參見圖1)中的每一者可包括選擇元件TR及資料儲存元件DS。
在實施例中，可提供垂直通道電晶體(vertical channel transistor，VCT)作為每一記憶體胞元MC(例如，參見圖1)的選擇元件TR。垂直通道電晶體可意指其通道區在垂直於半導體基底100的頂表面的方向上(即，在第三方向D3上)延伸的電晶體。另外，可提供電容器作為每一記憶體胞元MC(例如，參見圖1) 的資料儲存元件DS。
圖3是示出根據實施例的半導體記憶體裝置的平面圖。圖4A及圖4B是示出沿著圖3的線A-A'、線B-B'、線C-C'、線D-D'及線E-E'截取的橫截面的剖視圖。圖5A、圖5B、圖5C、圖5D及圖5E是放大剖視圖，其中的每一者皆示出圖4A的部分「P」。
參照圖3、圖4A及圖4B，根據實施例的半導體記憶體裝置可包括週邊電路結構PS及胞元陣列結構CS。
週邊電路結構PS可包括整合於半導體基底100的頂表面上的核心電路SA及週邊電路PC、及被設置成覆蓋核心電路SA及週邊電路PC、週邊接觸插塞PCT及週邊電路線PCL的週邊電路絕緣層ILD。
詳細而言，半導體基底100可為例如單晶矽基底。半導體基底100可包括胞元陣列區CAR及週邊電路區PCR。
包括感測放大器3(例如，參見圖1)的核心電路SA可設置於半導體基底100的胞元陣列區CAR上，且週邊電路PC(例如，字元線驅動器及控制邏輯5(例如，參見圖1))可設置於半導體基底100的週邊電路區PCR上。
核心電路SA及週邊電路PC可包括整合於半導體基底100上的N型金屬氧化物半導體(N type metal oxide semiconductor，NMOS)電晶體及P型金屬氧化物半導體(P type metal oxide semiconductor，PMOS)電晶體。核心電路SA及週邊電路PC可經由週邊電路線PCL及週邊電路接觸插塞PCT電性連接至位元線 BL及字元線WL。感測放大器可電性連接至位元線BL，且感測放大器中的每一者可被配置成放大並輸出由一對位元線BL感測的電壓之間的電壓位準差。
週邊電路絕緣層ILD可設置於半導體基底100上以覆蓋核心電路SA及週邊電路PC、週邊電路線PCL及週邊電路接觸插塞PCT。週邊電路絕緣層ILD可具有實質上平的頂表面。週邊電路絕緣層ILD可包括多個垂直地堆疊的絕緣層。舉例而言，週邊電路絕緣層ILD可包括氧化矽層、氮化矽層、氮氧化矽層、及/或低介電常數(low-k)介電層。
胞元陣列結構CS可設置於週邊電路絕緣層ILD上。胞元陣列結構CS可包括多條位元線BL、通道圖案CP、第一字元線WL1及第二字元線WL2、閘極絕緣圖案Gox(圖5B)及資料儲存圖案DSP。
位元線BL可設置於週邊電路絕緣層ILD上以在第一方向D1上例如縱向地進行延伸且可在第二方向D2上彼此間隔開。位元線BL可在第二方向D2上具有第一寬度W1，且第一寬度W1可介於約1奈米至約50奈米的範圍內。
位元線BL可由例如經摻雜的複晶矽、金屬材料、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者形成或包含所述至少一者。位元線BL可由例如經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、 CoSi、IrOx、RuOx或其組合中的至少一者形成。位元線BL中的每一者可具有由上述材料中的至少一者形成的單層結構或多層結構。在實施例中，位元線BL可由二維材料及三維材料中的至少一者形成或包含所述至少一者，且可由例如碳系二維材料(例如，石墨烯)、碳系三維材料(例如，碳奈米管)、或其組合形成或包含例如碳系二維材料(例如，石墨烯)、碳系三維材料(例如，碳奈米管)、或其組合。
位元線BL可經由下部接觸插塞LCT連接至週邊電路線PCL。此外，週邊電路區PCR上可設置有與位元線BL位於同一水準的下部導電圖案LCP。下部導電圖案LCP可經由下部接觸插塞LCT連接至週邊電路線PCL。下部導電圖案LCP可由與位元線BL相同的導電材料形成或包含所述導電材料。
位元線BL與週邊電路線PCL之間及下部導電圖案LCP與週邊電路線PCL之間可設置有下部絕緣圖案111以分別包圍下部接觸插塞LCT。
位元線BL之間可設置有第一絕緣圖案121。第一絕緣圖案121可由例如氧化矽、氮化矽、氮氧化矽、及/或低介電常數介電材料中的至少一者形成或包含所述至少一者。
位元線BL之間可分別設置有屏蔽結構SS，且屏蔽結構SS可在第一方向D1上延伸且彼此平行。屏蔽結構SS可由導電材料(例如，金屬材料)中的至少一者形成或包含所述至少一者。屏蔽結構SS可設置於第一絕緣圖案121上，且屏蔽結構SS的頂表 面可位於較位元線BL的頂表面低的水準處。
在實施例中，屏蔽結構SS可由導電材料形成，且在屏蔽結構SS中可形成有空氣隙(air gap)或空隙。在另一實施例中，可於第一絕緣圖案121中界定空氣隙來代替屏蔽結構SS。
第一絕緣圖案121及位元線BL上可設置有模製絕緣圖案125。模製絕緣圖案125可界定溝渠T(例如，參見圖14A)，所述溝渠T在第二方向D2上延伸以與位元線BL交叉且在第一方向D1上彼此間隔開。模製絕緣圖案125可覆蓋週邊電路區PCR上的下部導電圖案LCP的頂表面。模製絕緣圖案125可由例如氧化矽、氮化矽、氮氧化矽、及/或低介電常數介電材料中的至少一者形成或包含所述至少一者。
通道圖案CP可設置於位元線BL上。每一位元線BL上的通道圖案CP可由模製絕緣圖案125在第一方向D1上彼此間隔開。模製絕緣圖案125的每一溝渠中的通道圖案CP可在第二方向D2上彼此間隔開。即，通道圖案CP可在兩個不同的方向上(例如，在第一方向D1及第二方向D2上)二維地排列。
如圖3中所示，通道圖案CP中的每一者在第一方向D1上可具有第一長度L1且在第二方向D2上可具有實質上等於或大於位元線BL的第一寬度W1的第二寬度W2，例如，通道圖案CP中的每一者可在第二方向D2上與對應位元線BL完全地交疊且延伸超過對應位元線BL(圖4B)。通道圖案CP之間在第一方向D1上的距離可不同於通道圖案CP在第一方向D1上的第一長度L1。 作為實例，通道圖案CP之間在第一方向D1上的距離可小於通道圖案CP在第一方向D1上的第一長度L1。作為另一實例，通道圖案CP之間在第一方向D1上的距離可實質上等於通道圖案CP在第一方向D1上的第一長度L1。通道圖案CP之間在第二方向D2上的距離可實質上等於或小於通道圖案CP的第二寬度W2。
更詳細而言，參照圖5A，通道圖案CP中的每一者可包括設置於位元線BL上的水平通道部分HCP、以及自水平通道部分HCP垂直地延伸且在第一方向D1上彼此相對的第一垂直通道部分VCP1及第二垂直通道部分VCP2。第一垂直通道部分VCP1及第二垂直通道部分VCP2中的每一者可具有與模製絕緣圖案125接觸的外側表面、以及與外側表面相對的內側表面，且第一垂直通道部分VCP1的內側表面與第二垂直通道部分VCP2的內側表面可在第一方向D1上彼此面對。另外，在第一方向D1上彼此相鄰的通道圖案CP可被設置成使得通道圖案CP的第一垂直通道部分VCP1的外側表面與第二垂直通道部分VCP2的外側表面彼此相對。
通道圖案CP中的每一者在第一方向D1上可具有第一長度L1。第一長度L1可大於在第一方向D1上彼此相鄰的通道圖案CP之間的距離。
第一垂直通道部分VCP1及第二垂直通道部分VCP2在垂直於半導體基底100的頂表面的第三方向D3上可具有垂直長度，且在第一方向D1上可具有寬度。舉例而言，第一垂直通道部 分VCP1及第二垂直通道部分VCP2的垂直長度可為其寬度的約2倍至10倍。第一垂直通道部分VCP1及第二垂直通道部分VCP2在第一方向D1上的寬度可介於幾奈米至幾十奈米的範圍內。舉例而言，第一垂直通道部分VCP1的寬度及第二垂直通道部分VCP2的寬度可介於1奈米至30奈米(例如，介於1奈米至10奈米)的範圍內。
通道圖案CP的水平通道部分HCP可與位元線BL的頂表面直接接觸。位元線BL的頂表面上的水平通道部分HCP的厚度可實質上等於模製絕緣圖案125的側表面上的第一垂直通道部分VCP1及第二垂直通道部分VCP2的厚度(例如，在第一方向D1上的寬度)。
在通道圖案CP中的每一者中，水平通道部分HCP可包括共用源極/汲極區，第一垂直通道部分VCP1的上端可包括第一源極/汲極區，且第二垂直通道部分VCP2的上端可包括第二源極/汲極區。第一垂直通道部分VCP1可包括位於第一源極/汲極區與共用源極/汲極區之間的第一通道區，且第二垂直通道部分VCP2可包括位於第二源極/汲極區與共用源極/汲極區之間的第二通道區。在實施例中，第一垂直通道部分VCP1的第一通道區可由第一字元線WL1控制，且第二垂直通道部分VCP2的第二通道區可由第二字元線WL2控制。
通道圖案CP的一部分可位於第一字元線WL1與第二字元線WL2之間。通道圖案CP的水平通道部分HCP可將第一垂 直通道部分VCP1及第二垂直通道部分VCP2電性連接至位元線BL的對應一者。即，在根據實施例的半導體記憶體裝置中，一對垂直通道電晶體可被設置成共享位元線BL中的一者。
在實施例中，通道圖案CP可由氧化物半導體材料(例如，InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其組合)中的至少一者形成或包含所述至少一者。作為實例，通道圖案CP可由氧化銦鎵鋅(indium gallium zinc oxide，IGZO)形成或包含氧化銦鎵鋅(IGZO)。通道圖案CP可包括由氧化物半導體材料製成的單個層或多個層。通道圖案CP可由非晶氧化物半導體材料、單晶氧化物半導體材料或複晶氧化物半導體材料形成或包含非晶氧化物半導體材料、單晶氧化物半導體材料或複晶氧化物半導體材料。在實施例中，通道圖案CP可具有較矽的帶隙能量(band gap energy)高的帶隙能量。舉例而言，通道圖案CP可具有約1.5電子伏特至5.6電子伏特的帶隙能量。在實施例中，當通道圖案CP具有約2.0電子伏特至4.0電子伏特的帶隙能量時，通道圖案CP可具有最佳的通道性質。在實施例中，通道圖案CP可具有複晶結構或非晶結構。在實施例中，通道圖案CP可由二維半導體材料(例如，石墨烯、碳奈米管或其組合)形成或包含二維半導體材料(例如，石墨烯、碳奈米管或其組合)。
參照圖3、圖4A及圖4B，第一字元線WL1及第二字元線WL2可在通道圖案CP上設置成與位元線BL交叉，且在第二 方向D2上延伸。第一字元線WL1及第二字元線WL2可交替地排列於第一方向D1上。一對第一字元線WL1及第二字元線WL2可設置於每一通道圖案CP的水平通道部分HCP上以相對於彼此對稱。
第一字元線WL1及第二字元線WL2可由例如經摻雜的複晶矽、金屬材料、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者形成或包含所述至少一者。第一字元線WL1及第二字元線WL2可由例如經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者形成。第一字元線WL1及第二字元線WL2可具有由上述材料中的至少一者形成的單層結構或多層結構。在實施例中，第一字元線WL1及第二字元線WL2可由二維半導體材料(例如，石墨烯、碳奈米管或其組合)形成或包含二維半導體材料(例如，石墨烯、碳奈米管或其組合)。
更詳細而言，參照圖5A，第一字元線WL1可包括設置於通道圖案CP的水平通道部分HCP上的第一水平部分HP1及自第一水平部分HP1垂直地延伸的第一垂直部分VP1，例如，第一水平部分HP1與第一垂直部分VP1可具有L形橫截面。第一字元線WL1的第一垂直部分VP1可與通道圖案CP的第一垂直通道部分VCP1的內側表面相鄰。
第二字元線WL2可包括設置於通道圖案CP的水平通 道部分HCP上的第二水平部分HP2及自第二水平部分HP2垂直地延伸的第二垂直部分VP2。第二字元線WL2的第二垂直部分VP2可與通道圖案CP的第二垂直通道部分VCP2的內側表面相鄰。
第一字元線WL1的第一水平部分HP1在水平通道部分HCP的頂表面上可具有第一厚度，且第一字元線WL1的第一垂直部分VP1在第一垂直通道部分VCP1的側表面上可具有實質上等於第一厚度的第二厚度(例如，沿著第一方向D1的寬度)。第二字元線WL2亦可被設置成具有與第一字元線WL1相同的特徵。
第一字元線WL1的第一水平部分HP1及第二字元線WL2的第二水平部分HP2在第一方向D1上可具有第一水平寬度HW1，例如，第一水平部分HP1及第二水平部分HP2中的每一者在第一方向D1上可具有第一水平寬度HW1。此處，第一水平寬度HW1可小於通道圖案CP在第一方向D1上的第一長度L1的一半。
第一字元線WL1的第一水平部分HP1上可設置有第一間隔件SP1，且第二字元線WL2的第二水平部分HP2上可設置有第二間隔件SP2。第一間隔件SP1可與第一字元線WL1的第一水平部分HP1的側表面對準，例如，第一間隔件SP1的不面對第一垂直部分VP1的表面與第一水平部分HP1的不面對第一垂直部分VP1的表面可共面，且第二間隔件SP2可與第二字元線WL2的第二水平部分HP2的側表面對準，例如，第二間隔件SP2的不面對 第二垂直部分VP2的表面與第二水平部分HP2的不面對第二垂直部分VP2的表面可共面。
一對第一間隔件SP1與第二間隔件SP2之間可設置有第一頂蓋圖案151及間隙填充絕緣圖案153。第一頂蓋圖案151可設置於第一間隔件SP1的側表面及第二間隔件SP2的側表面與間隙填充絕緣圖案153之間以及通道圖案CP的水平通道部分HCP的頂表面與間隙填充絕緣圖案153之間。第一頂蓋圖案151可具有實質上均勻的厚度且可由不同於間隙填充絕緣圖案153的絕緣材料形成。第一頂蓋圖案151及間隙填充絕緣圖案153可在第二方向D2上延伸。
第一字元線WL1及第二字元線WL2的第一垂直部分VP1的頂表面及第二垂直部分VP2的頂表面上可設置有第二頂蓋圖案155。第二頂蓋圖案155可覆蓋第一頂蓋圖案151的頂表面及間隙填充絕緣圖案153的頂表面。第二頂蓋圖案155可在第二方向D2上延伸。在實施例中，第二頂蓋圖案155的頂表面可與模製絕緣圖案125的頂表面實質上共面。第二頂蓋圖案155可由不同於間隙填充絕緣圖案153的絕緣材料形成。
參照圖5A，第一字元線WL1與通道圖案CP之間可設置有第一閘極絕緣圖案Gox1，且第二字元線WL2與通道圖案CP之間可設置有第二閘極絕緣圖案Gox2。
第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2可在第二方向D2上延伸以平行於第一字元線WL1及第二字元線 WL2。第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2可以均勻的厚度覆蓋通道圖案CP的表面。如圖4B中所示，在通道圖案CP中的在第二方向D2上相鄰的各者之間，閘極絕緣圖案Gox可與第一絕緣圖案121的頂表面及模製絕緣圖案125的側表面直接接觸。
如第一字元線WL1及第二字元線WL2般，第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2中的每一者可具有實質上「L」形截面。換言之，與第一字元線WL1及第二字元線WL2類似，第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2中的每一者可包括覆蓋水平通道部分HCP的水平部分及覆蓋第一垂直通道部分VCP1及第二垂直通道部分VCP2的垂直部分。另外，第一閘極絕緣圖案Gox1與第二閘極絕緣圖案Gox2可被設置成在第一方向D1上相對於彼此具有鏡像對稱性。第一閘極絕緣圖案Gox1的側表面可與第一間隔件SP1對準，且第二閘極絕緣圖案Gox2的側表面可與第二間隔件SP2對準。
第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2可由例如氧化矽、氮氧化矽、介電常數高於氧化矽的高介電常數(high-k)介電材料或其組合中的至少一者形成。高介電常數介電材料可包括例如金屬氧化物或金屬氮氧化物中的至少一者。舉例而言，用於閘極絕緣層的高介電常數介電材料可包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其組合。
同時，在圖5B中所示的實施例中，閘極絕緣圖案Gox 可被設置成以均勻的厚度覆蓋通道圖案CP的內表面。閘極絕緣圖案Gox可共同設置於通道圖案CP與第一字元線WL1及第二字元線WL2之間。閘極絕緣圖案Gox的一部分可設置於第一字元線WL1與第二字元線WL2之間。在此種情形中，閘極絕緣圖案Gox的一部分可與第一頂蓋圖案151接觸。
在圖5C中所示的實施例中，第一通道圖案CP1及第二通道圖案CP2可在位元線BL上在第一方向D1上彼此間隔開，且可被設置成相對於彼此具有鏡像對稱性。第一通道圖案CP1可包括與位元線BL接觸的第一水平通道部分HCP1及自第一水平通道部分HCP1垂直地延伸且與第一字元線WL1的第一垂直部分VP1相鄰的第一垂直通道部分VCP1。第二通道圖案CP2可包括與位元線BL接觸的第二水平通道部分HCP2及自第二水平通道部分HCP2垂直地延伸且與第二字元線WL2的第二垂直部分VP2相鄰的第二垂直通道部分VCP2。
第一通道圖案CP1的第一水平通道部分HCP1的側表面及第一閘極絕緣圖案Gox1的側表面可與第一字元線WL1的第一水平部分HP1的側表面對準(例如，共面)。類似地，第二通道圖案CP2的第二水平通道部分HCP2的側表面及第二閘極絕緣圖案Gox2的側表面可與第二字元線WL2的第二水平部分HP2的側表面對準(例如，共面)。
當在第一方向D1上量測時，第一字元線WL1的第一水平部分HP1及第二字元線WL2的第二水平部分HP2可具有第一 水平寬度HW1，且第一通道圖案CP1的第一水平通道部分HCP1及第二通道圖案CP2的第二水平通道部分HCP2可具有較第一水平寬度HW1大的第二水平寬度HW2。在其中第一通道圖案CP1與第二通道圖案CP2在位元線BL上彼此間隔開的情形中，第一頂蓋圖案151可在第一通道圖案CP1與第二通道圖案CP2之間與位元線BL的頂表面接觸。
在圖5D中所示的實施例中，可省略圖5A的第一間隔件SP1及第二間隔件SP2，且第一頂蓋圖案151可以均勻的厚度覆蓋第一字元線WL1的表面及第二字元線WL2的表面。舉例而言，如圖5D中所示，第一頂蓋圖案151可與間隙填充絕緣圖案153共形，且第一頂蓋圖案151與間隙填充絕緣圖案153可以均勻的厚度填充第一字元線WL1與第二字元線WL2的面對的表面之間的整個空間。
在圖5E中所示的實施例中，可省略圖5C的第一間隔件SP1及第二間隔件SP2，且第一頂蓋圖案151可以均勻的厚度覆蓋第一字元線WL1的表面及第二字元線WL2的表面、第一通道圖案CP1的側表面及第二通道圖案CP2的側表面、以及位元線BL的一部分。
返回參照圖3、圖4A、圖4B及圖5A，搭接接墊LP可設置於通道圖案CP的第一垂直通道部分VCP1及第二垂直通道部分VCP2上。搭接接墊LP可與第一垂直通道部分VCP1及第二垂直通道部分VCP2直接接觸。如圖5A中所示，搭接接墊LP可包 括夾置於模製絕緣圖案125的側表面與閘極絕緣圖案Gox1的側表面或閘極絕緣圖案Gox2的側表面之間的一部分。當在平面圖中觀察時，搭接接墊LP可具有各種形狀，例如圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀、六邊形形狀。搭接接墊LP可由例如經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者形成或包含所述至少一者。
可設置第三絕緣圖案165以填充搭接接墊LP之間的區。換言之，搭接接墊LP可藉由第三絕緣圖案165而彼此分隔開。
在實施例中，資料儲存圖案DSP可分別設置於搭接接墊LP上。資料儲存圖案DSP可經由搭接接墊LP分別電性連接至通道圖案CP的第一垂直通道部分VCP1及第二垂直通道部分VCP2。如圖3中所示，資料儲存圖案DSP可以矩陣形狀排列(例如，在第一方向D1及第二方向D2上)。
在實施例中，資料儲存圖案DSP可為電容器且可包括底部電極及頂部電極以及夾置於底部電極與頂部電極之間的電容器介電層。在此種情形中，底部電極可與搭接接墊LP接觸且當在平面圖中觀察時可具有各種形狀(例如圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀)。
作為另外一種選擇，資料儲存圖案DSP可為電阻可藉由施加至記憶體元件的電脈波而切換至至少兩種狀態中的一者的可 變電阻圖案。舉例而言，資料儲存圖案DSP可由可端視施加至其上的電流量而改變其晶體狀態的例如相變材料、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料或反鐵磁材料中的至少一者形成或包含所述至少一者。
此外，週邊電路區PCR的模製絕緣圖案125上可設置有上部導電圖案UCP且上部導電圖案UCP可由與搭接接墊LP相同的導電材料形成或包含所述相同的導電材料。上部導電圖案UCP可經由下部導通孔LVP連接至下部導電圖案LCP。
蝕刻終止層171可覆蓋搭接接墊LP的頂表面及上部導電圖案UCP的頂表面，且蝕刻終止層171上可設置有第四絕緣層173。第四絕緣層173可設置於胞元陣列區CAR上以覆蓋資料儲存圖案DSP。
在週邊電路區PCR上，在第四絕緣層173上可設置有連接線CL。連接線CL可經由上部導通孔UVP連接至上部導電圖案UCP。
在下文中，將闡述根據一些實施例的半導體裝置。在以下說明中，為簡潔起見，前述元件可由相同的參考編號來辨識，而不再對其予以贅述。
圖6A及圖6B是示出沿著圖3的線A-A'、線B-B'、線C-C'及線D-D'截取的橫截面的剖視圖。
在圖6A及圖6B中所示的實施例中，半導體記憶體裝置可包括字元線屏蔽結構WS或空氣隙，字元線屏蔽結構WS或 空氣隙中的每一者設置於對應的一對第一字元線WL1與第二字元線WL2之間。
字元線屏蔽結構WS可在第二方向D2上延伸以平行於第一字元線WL1及第二字元線WL2。字元線屏蔽結構WS可藉由以下方式形成：當在形成第一字元線WL1及第二字元線WL2之後形成間隙填充絕緣圖案153時，形成絕緣層以界定間隙區，且利用導電材料來填充絕緣層的間隙區。字元線屏蔽結構WS可局部地形成於間隙填充絕緣圖案153中。作為另外一種選擇，可藉由在形成間隙填充絕緣圖案153時使用階梯覆蓋(step coverage)性質不良的沈積方法對絕緣層進行沈積而在間隙填充絕緣圖案153中形成空氣隙。
圖7是示出根據實施例的半導體記憶體裝置的平面圖。
在圖7中所示的實施例中，當在平面圖中觀察時，搭接接墊LP及資料儲存圖案DSP可排列成之字形(zigzag)形狀或蜂巢狀形狀。資料儲存圖案DSP可完全地或部分地與搭接接墊LP交疊。資料儲存圖案DSP中的每一者可與搭接接墊LP中的對應一者的頂表面的整個區或部分區接觸。
圖8是示意性示出根據實施例的半導體記憶體裝置的立體圖。
參照圖8，半導體記憶體裝置可包括位於半導體基底100上的胞元陣列結構CS及位於胞元陣列結構CS上的週邊電路結構PS。在一個實施例中，胞元陣列結構CS可在垂直於半導體基底 100的頂表面的第三方向D3上設置於半導體基底100與週邊電路結構PS之間。
如上所述，胞元陣列結構CS可包括位元線BL、字元線WL及位於位元線BL與字元線WL之間的記憶體胞元。記憶體胞元中的每一者可包括用作選擇元件TR(例如，參見圖1)的垂直通道電晶體、以及用作資料儲存元件DS(例如，參見圖1)的電容器。週邊電路結構PS可包括形成於在絕緣層上設置的半導體層上的核心電路及週邊電路。
圖9A及圖9B是示出沿著圖3的線A-A'、線B-B'、線C-C'、線D-D'及線E-E'截取的橫截面的剖視圖(例如，以反映圖8的結構)。
參照圖3、圖9A及圖9B，胞元陣列結構CS可包括設置於覆蓋半導體基底100的下部絕緣圖案111上的位元線BL、第一字元線WL1及第二字元線WL2、通道圖案CP及資料儲存圖案DSP。
位元線BL可設置於覆蓋半導體基底100的下部絕緣圖案111上。位元線BL可在第一方向D1上延伸且可在第二方向D2上彼此間隔開。位元線BL之間可設置有屏蔽結構SS。
第一字元線WL1及第二字元線WL2、通道圖案CP以及資料儲存圖案DSP可被配置成具有與參照圖3、圖4A、圖4B及圖5A至圖5E闡述的實施例中所述者實質上相同的技術特徵。
胞元陣列結構CS的第四絕緣層173上可設置有半導體 層180。半導體層180可為單晶矽層或複晶矽層。
半導體層180上可設置有週邊電路結構PS的核心電路SA及週邊電路PC。半導體層180上可設置有週邊電路絕緣層ILD、週邊接觸插塞PCT及週邊電路線PCL，且此處，週邊電路絕緣層ILD可被設置成覆蓋核心電路SA及週邊電路PC。週邊電路線PCL可經由被形成為穿透週邊電路絕緣層ILD及半導體層180的週邊接觸插塞PCT耦合至連接線CL。穿透半導體層180的週邊接觸插塞PCT可由絕緣材料環繞。可設置最上部絕緣層190以覆蓋週邊電路線PCL的頂表面。
圖10是示意性示出根據實施例的半導體記憶體裝置的立體圖。
參照圖10，半導體記憶體裝置可具有晶片對晶片(chip-to-chip，C2C)結構。在C2C結構中，可在半導體基底100(例如，晶圓)上製作包括胞元陣列結構CS的上部晶片，可在不同於第一半導體基底100的第二半導體基底200(例如，晶圓)上製作包括週邊電路結構PS的下部晶片，且然後上部晶片與下部晶片可經由接合製程彼此連接。此處，可實行接合製程以將形成於上部晶片的最上部金屬層中的接合金屬接墊電性連接至形成於下部晶片的最上部金屬層中的接合金屬接墊。舉例而言，在其中接合金屬接墊由銅(Cu)形成的情形中，可以Cu對Cu(Cu-to-Cu)的接合方式實行接合製程，但在實施例中，接合金屬接墊可由鋁(Al)或鎢(W)形成或包含鋁(Al)或鎢(W)。
胞元陣列結構CS可設置於第一半導體基底100上，且下部金屬接墊LMP可設置於胞元陣列結構CS的最上部層(例如，相對於第一半導體基底100而言)中。下部金屬接墊LMP可電性連接至記憶體胞元陣列1(例如，參見圖1)。
週邊電路結構PS可設置於第二半導體基底200上，且上部金屬接墊UMP可設置於週邊電路結構PS的最上部層(例如，相對於第二半導體基底200而言)中。上部金屬接墊UMP可電性連接至核心及週邊電路2、3、4及5(例如，參見圖1)。上部金屬接墊UMP可直接接合至胞元陣列結構CS的下部金屬接墊LMP且可與下部金屬接墊LMP直接接觸。即，如圖10中所示，胞元陣列結構CS的最上部層與週邊電路結構PS的最上部層可經由上部金屬接墊UMP及下部金屬接墊LMP彼此連接，例如，結合在一起的上部金屬接墊UMP與下部金屬接墊LMP可位於第一半導體基底100與第二半導體基底200之間。
圖11A及圖11B是示出沿著圖3的線A-A'、線B-B'、線C-C'及線D-D'截取的橫截面的剖視圖(例如，以反映圖10的結構)。
參照圖3、圖11A及圖11B，半導體記憶體裝置可包括胞元陣列結構CS及週邊電路結構PS，胞元陣列結構CS包括設置於其最上部水準處的下部金屬接墊LMP，週邊電路結構PS包括設置於其最上部水準處的上部金屬接墊UMP。此處，胞元陣列結構CS的下部金屬接墊LMP與週邊電路結構PS的上部金屬接墊 UMP可以接合的方式彼此電性連接及實體連接。下部金屬接墊LMP及上部金屬接墊UMP可由至少一種金屬材料(例如，銅(Cu))形成或包含所述至少一種金屬材料(例如，銅(Cu))。換言之，下部金屬接墊LMP可與上部金屬接墊UMP直接接觸。
詳細而言，胞元陣列結構CS可包括設置於覆蓋半導體基底100的下部絕緣圖案111上的位元線BL、第一字元線WL1及第二字元線WL2、通道圖案CP、資料儲存圖案DSP及下部金屬接墊LMP。位元線BL、第一字元線WL1及第二字元線WL2、通道圖案CP及資料儲存圖案DSP可被配置成具有與參照圖3、圖4A、圖4B及圖5A至圖5E闡述的實施例中所述者實質上相同的技術特徵。
可在覆蓋資料儲存圖案DSP的第四絕緣層173上設置有胞元金屬結構CCL，且在此種情形中，胞元金屬結構CCL可電性連接至位元線BL以及第一字元線WL1及第二字元線WL2。下部金屬接墊LMP可設置於胞元陣列結構CS的最上部層(例如，最上部絕緣層190)中。
週邊電路結構PS可包括整合於第二半導體基底200上的核心及週邊電路SA、電性連接至核心及週邊電路SA的週邊電路接觸插塞PCT及週邊電路線PCL、以及電性連接至週邊電路線PCL的上部金屬接墊UMP。上部金屬接墊UMP可設置於週邊電路結構PS的最上部層(例如，週邊絕緣層220)中。
下部金屬接墊LMP與上部金屬接墊UMP可具有實質上 相同的大小及排列。下部金屬接墊LMP及上部金屬接墊UMP可由例如銅(Cu)、鋁(Al)、鎳(Ni)、鈷(Co)、鎢(W)、鈦(Ti)、錫(Sn)或其合金中的至少一者形成或包含所述至少一者。
圖12A至圖19A是示出根據實施例的製作半導體記憶體裝置的方法中的各階段的平面圖。圖12B至圖19B及圖20A至圖23A分別是沿著圖12A至圖19A的線A-A'及線B-B'的橫截面，且圖12C至圖19C及圖20B至圖23B分別是沿著圖12A至圖19A的線C-C'、線D-D'及線E-E'的橫截面。
參照圖12A、圖12B及圖12C，可在半導體基底100上形成包括核心電路SA及週邊電路PC的週邊電路結構PS。
半導體基底100可包括胞元陣列區CAR及週邊電路區PCR。半導體基底100的胞元陣列區CAR上可形成有包括感測放大器3(圖1)的核心電路SA。半導體基底100的週邊電路區PCR上可形成有週邊電路PC(例如，字元線驅動器及控制邏輯5(圖1))。核心電路SA及週邊電路PC可包括整合於半導體基底100上的NMOS電晶體及PMOS電晶體。
可在半導體基底100的頂表面上形成週邊電路絕緣層ILD。週邊電路絕緣層ILD可形成於半導體基底100上以覆蓋核心電路SA及週邊電路PC以及週邊電路線PCL。週邊電路絕緣層ILD可包括多個垂直地堆疊的絕緣層。在實施例中，週邊電路絕緣層ILD可包括例如氧化矽層、氮化矽層、氮氧化矽層、及/或低介電常數介電層。
可在週邊電路絕緣層ILD中形成週邊接觸插塞PCT及週邊電路線PCL。週邊接觸插塞PCT及週邊電路線PCL可電性連接至核心電路SA及週邊電路PC。
可在胞元陣列區CAR中及週邊電路絕緣層ILD上形成位元線BL。位元線BL可在第一方向D1上延伸且可在第二方向D2上彼此間隔開。位元線BL的形成可包括：在半導體基底100上形成下部絕緣層以覆蓋週邊電路絕緣層ILD，形成下部接觸插塞LCT以穿透下部絕緣層且連接至週邊電路線PCL，在下部絕緣層上沈積下部導電層，以及對下部導電層及下部絕緣層進行圖案化以在胞元陣列區CAR上形成位元線BL。
在用於形成位元線BL的蝕刻製程期間，可對下部絕緣層進行蝕刻以形成下部絕緣圖案111且暴露出週邊電路絕緣層ILD。在位元線BL的形成期間，可對下部導電層及下部絕緣層進行圖案化以在週邊電路區PCR上形成下部導電圖案LCP。下部導電圖案LCP可經由下部接觸插塞LCT及週邊電路線PCL連接至週邊電路PC。
參照圖13A、圖13B及圖13C，在形成位元線BL之後，可形成第一絕緣層120以界定位元線BL之間的間隙區。可在半導體基底100上將第一絕緣層120沈積成具有實質上均勻的厚度。
第一絕緣層120的沈積厚度可小於位元線BL中的相鄰位元線BL之間的距離的一半。在其中第一絕緣層120以此種方式進行沈積的情形中，位元線BL之間的間隙區可由第一絕緣層120 來界定。間隙區可在第一方向D1上延伸以平行於位元線BL。
同時，在形成第一絕緣層120之前，可在週邊電路區PCR上形成絕緣材料115以填充下部導電圖案LCP之間的區。
在形成第一絕緣層120之後，可在第一絕緣層120上形成屏蔽結構SS以填充間隙區。屏蔽結構SS可形成於位元線BL之間。
屏蔽結構SS的形成可包括在第一絕緣層120上形成屏蔽層以填充間隙區且使屏蔽層的頂表面凹陷。屏蔽結構SS可具有位於較位元線BL的頂表面低的水準處的頂表面。
可使用化學氣相沈積(chemical vapor deposition，CVD)製程在第一絕緣層120上沈積屏蔽層，且由於CVD製程的階梯覆蓋性質，可形成不連續的介面(例如，接縫)。此外，若CVD製程的階梯覆蓋性質不良，則可能發生懸伸(over-hang)問題，且在此種情形中，可在間隙區中形成空隙或空氣隙。
舉例而言，屏蔽結構SS可由至少一種金屬材料(例如，鎢(W)、鈦(Ti)、鎳(Ni)或鈷(Co))形成或包含所述至少一種金屬材料(例如，鎢(W)、鈦(Ti)、鎳(Ni)或鈷(Co))。在另一實例中，屏蔽結構SS可由導電性二維(two-dimensional，2D)材料(例如，石墨烯)形成或包含導電性2D材料(例如，石墨烯)。
在實施例中，可省略形成屏蔽結構SS的製程，且可利用第一絕緣層120來填充位元線BL之間的空間。作為另外一種選擇，第一絕緣層120可包括在位元線BL之間界定的多個空氣隙。
參照圖14A、圖14B及圖14C，在形成屏蔽結構SS之後，可在屏蔽結構SS上形成頂蓋絕緣層，且可在頂蓋絕緣層及第一絕緣層120上實行平坦化製程以暴露出位元線BL的頂表面。藉此，可在位元線BL與屏蔽結構SS之間形成第一絕緣圖案121。
接下來，可在第一絕緣圖案121及位元線BL上形成模製絕緣圖案125。模製絕緣圖案125可界定在第二方向D2上延伸且在第一方向D1上彼此間隔開的溝渠T。溝渠T可被形成為與位元線BL交叉且暴露出位元線BL的一部分。
在實施例中，通道圖案CP之間的距離可端視模製絕緣圖案125的寬度(例如，溝渠T之間的距離)而變化。另外，第一字元線WL1與第二字元線WL2之間的距離可端視溝渠T的寬度而變化。
模製絕緣圖案125可由相對於第一絕緣圖案121具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。舉例而言，模製絕緣圖案125可由氧化矽、氮化矽、氮氧化矽、及/或低介電常數介電材料中的至少一者形成或包含所述至少一者。
參照圖15A、圖15B及圖15C，可形成通道層131以共形地覆蓋具有溝渠T的模製絕緣圖案125。通道層131可在溝渠T中與位元線BL接觸，且可覆蓋模製絕緣圖案125的頂表面及側表面。
可使用例如以下中的至少一者來形成通道層131：物理氣相沈積(physical vapor deposition，PVD)技術、熱化學氣相沈 積(thermal chemical vapor deposition，thermal CVD)技術、低壓化學氣相沈積(low pressure chemical vapor deposition，LP-CVD)技術、電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition，PE-CVD)技術或原子層沈積(atomic layer deposition，ALD)技術。通道層131可以實質上均勻的厚度覆蓋溝渠T的底表面及內側表面。通道層131的厚度可小於溝渠厚度的一半。通道層131可被沈積成具有幾奈米至幾十奈米(例如，1奈米至30奈米)的厚度且具體而言具有1奈米至10奈米的厚度。通道層131可由例如半導體材料、氧化物半導體材料、或二維半導體材料中的至少一者形成或包含所述至少一者。通道層131可由例如矽、鍺、矽鍺或氧化銦鎵鋅(IGZO)中的至少一者形成或包含所述至少一者。
可在通道層131上形成第一犧牲層133以填充溝渠。第一犧牲層133可具有實質上平的頂表面。第一犧牲層133可由相對於模製絕緣圖案125具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。舉例而言，第一犧牲層133可為由旋塗式玻璃(spin-on-glass，SOG)技術形成的絕緣層或氧化矽層中的一者。
接下來，參照圖16A、圖16B及圖16C，可在第一犧牲層133上形成遮罩圖案MP。
可將遮罩圖案MP設置成與模製絕緣圖案125交叉且可具有開口，所述開口被形成為在第一方向D1上具有長軸。遮罩圖案MP的開口可在第二方向D2上彼此間隔開。當在平面圖中觀察 時，遮罩圖案MP的開口可位於位元線BL之間。
此後，可使用遮罩圖案MP作為蝕刻遮罩依序地對第一犧牲層133及通道層131進行蝕刻，且因此，可在位元線BL之間形成開口OP以暴露出第一絕緣圖案121。當在平面圖中觀察時，開口OP可與屏蔽結構SS交疊。
作為形成開口OP的結果，可在溝渠T中的每一者中形成初步通道圖案132。初步通道圖案132可在第二方向D2上彼此間隔開。在形成初步通道圖案132之後，可實行灰化製程(ashing process)以移除遮罩圖案MP。
參照圖17A、圖17B及圖17C，在形成初步通道圖案132之後，可形成第二犧牲層以填充開口。第二犧牲層可由與第一犧牲層133相同的材料形成。
在形成第二犧牲層之後，可對第一犧牲層133、第二犧牲層及初步通道圖案132實行平坦化製程以暴露出模製絕緣圖案125的頂表面。因此，可形成通道圖案CP、第一犧牲圖案135及第二犧牲圖案137。
可將通道圖案CP形成為在第一方向D1及第二方向D2上彼此間隔開。通道圖案CP中的每一者可包括與位元線BL接觸的水平通道部分及自水平通道部分延伸以與溝渠T的側表面接觸的一對垂直通道部分。通道圖案CP可藉由模製絕緣圖案125而在第一方向D1上彼此間隔開，且可藉由第二犧牲圖案137在第二方向D2上彼此間隔開。
可分別在通道圖案CP上形成第一犧牲圖案135，且可在第二方向D2上彼此相鄰的通道圖案CP之間以及在第二方向D2上彼此相鄰的第一犧牲圖案135之間形成第二犧牲圖案137。
在形成通道圖案CP之後，可使用蝕刻配方來移除第一犧牲圖案135及第二犧牲圖案137，所述蝕刻配方被選擇成相對於模製絕緣圖案125及通道圖案CP具有蝕刻選擇性。因此，可將通道圖案CP的表面暴露於外部。
參照圖18A、圖18B及圖18C，可依序地沈積閘極絕緣層141、閘極導電層143及間隔件層145以共形地覆蓋通道圖案CP。在實施例中，垂直通道電晶體的通道長度可由間隔件層145的沈積厚度來確定。
可使用例如以下中的至少一者來形成閘極絕緣層141、閘極導電層143及間隔件層145：物理氣相沈積(PVD)技術、熱化學氣相沈積(thermal CVD)技術、低壓化學氣相沈積(LP-CVD)技術、電漿增強化學氣相沈積(PE-CVD)技術及原子層沈積(ALD)技術。
閘極絕緣層141、閘極導電層143及間隔件層145可以實質上均勻的厚度覆蓋通道圖案CP的水平通道部分及垂直通道部分。閘極絕緣層141、閘極導電層143及間隔件層145的厚度之和可小於溝渠T的寬度的一半。藉此，間隔件層145可沈積於閘極導電層143上以在溝渠中界定間隙區。
間隔件層145可由絕緣材料形成或包含絕緣材料。舉例 而言，間隔件層145可由氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)及其組合中的至少一者形成或包含所述至少一者。
參照圖19A、圖19B及圖19C，可對間隔件層145實行各向異性蝕刻製程以在閘極導電層上形成彼此間隔開的一對間隔件SP1及間隔件SP2。
接下來，可對閘極導電層143實行使用間隔件SP1及間隔件SP2作為蝕刻遮罩的各向異性蝕刻製程。如此一來，可形成在每一溝渠T中彼此間隔開的一對第一字元線WL1及第二字元線WL2。在閘極導電層143上的各向異性蝕刻製程期間，第一字元線WL1及第二字元線WL2可具有較通道圖案CP的頂表面低的頂表面。在實施例中，可附加地實行使第一字元線WL1的頂表面及第二字元線WL2的頂表面凹陷的蝕刻製程。
在閘極導電層143上的各向異性蝕刻製程期間，可對閘極絕緣層141進行蝕刻以暴露出通道圖案CP的水平通道部分。如此一來，可形成第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2。
作為另一實例，在閘極導電層143上的各向異性蝕刻製程期間，可對通道圖案CP的水平通道部分進行蝕刻以在每一溝渠中暴露出位元線BL的一些部分。在此種情形中，如圖5C中所示，可形成在每一溝渠中彼此間隔開的一對第一通道圖案CP1及第二通道圖案CP2，且可形成在每一溝渠中彼此間隔開的一對第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2。
參照圖20A及圖20B，可在半導體基底100的頂表面上共形地形成第一頂蓋層150。第一頂蓋層150可由例如氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)及其組合中的至少一者形成或包含所述至少一者。
可形成第一頂蓋層150以覆蓋一對字元線WL1與字元線WL2之間的通道圖案CP。作為另一實例，在形成第一頂蓋層150之前，可移除間隔件SP1及間隔件SP2。在此種情形中，可形成第一頂蓋層150以直接覆蓋第一字元線WL1及第二字元線WL2。
接下來，可依序地形成第二絕緣層152及第二頂蓋層154以填充其中形成有第一頂蓋層150的溝渠。第二絕緣層152可由不同於第一頂蓋層150的絕緣材料形成。第二頂蓋層154可由相同於第一頂蓋層150的材料形成，且可省略第二頂蓋層154。
接下來，參照圖21A及圖21B，可對第一頂蓋層150、第二絕緣層152及第二頂蓋層154實行平坦化製程以暴露出模製絕緣圖案125的頂表面。藉此，可形成第一頂蓋圖案151、間隙填充絕緣圖案153及第二頂蓋圖案155。可將第二頂蓋圖案155形成為具有與模製絕緣圖案125的頂表面共面的頂表面。
接下來，可在半導體基底100的頂表面上形成蝕刻終止層160。蝕刻終止層160可由相對於模製絕緣圖案125具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。舉例而言，蝕刻終止層160可由例如氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)或其組合中的至少一者形成或包含所述至少一 者。
在形成蝕刻終止層160之後，可在週邊電路區PCR上形成下部導通孔LVP以穿透模製絕緣圖案125且耦合至下部導電圖案LCP。
在形成下部導通孔LVP之後，如圖22A及圖22B中所示，可在蝕刻終止層160上形成遮罩圖案以暴露出胞元陣列區CAR。然後，可使用遮罩圖案作為蝕刻遮罩對蝕刻終止層160進行蝕刻以暴露出胞元陣列區CAR上的模製絕緣圖案125的頂表面及通道圖案CP的頂表面。
接下來，可對通道圖案CP的一部分實行蝕刻製程以在模製絕緣圖案125與第一閘極絕緣圖案Gox1及第二閘極絕緣圖案Gox2之間形成凹陷區。藉此，通道圖案CP的頂表面可位於較模製絕緣圖案125的頂表面低的水準處。另外，通道圖案CP的頂表面可位於與第一字元線WL1的頂表面及第二字元線WL2的頂表面不同的水準處。
接下來，可在半導體基底100上形成導電層170以填充凹陷區。導電層170可由例如經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者形成或包含所述至少一者。
參照圖23A及圖23B，可對導電層170進行圖案化以形成分別與通道圖案CP的垂直部分接觸的搭接接墊LP。在實施例 中，當形成搭接接墊LP時，可在週邊電路區PCR上形成連接至下部導通孔LVP的上部導電圖案UCP。
如圖3或圖7中所示，可將搭接接墊LP排列成彼此間隔開。當在平面圖中觀察時，搭接接墊LP可具有各種形狀(例如圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀)。
在形成搭接接墊LP及上部導電圖案UCP之後，可形成第三絕緣圖案165以填充搭接接墊LP與上部導電圖案UCP之間的區。
接下來，參照圖3、圖4A及圖4B，可形成蝕刻終止層171以覆蓋搭接接墊LP的頂表面及上部導電圖案UCP的頂表面。
可在搭接接墊LP上分別形成資料儲存圖案DSP。在其中資料儲存圖案DSP包括電容器的情形中，可依序地形成底部電極、電容器介電層及頂部電極。此處，底部電極可被形成為穿透蝕刻終止層171且可分別連接至搭接接墊LP。
在形成資料儲存圖案DSP之後，可形成第四絕緣層173以覆蓋半導體基底100的頂表面。可在週邊電路區PCR上形成上部導通孔UVP以穿透第四絕緣層173且上部導通孔UVP可耦合至上部導電圖案UCP。
綜上所述，實施例提供一種具有改善的電特性及提高的積體密度的半導體記憶體裝置。即，根據實施例，可使用被形成為具有鏡像對稱性的通道圖案與字元線來達成垂直通道電晶體。藉 此，可增大半導體記憶體裝置的積體密度。
由於使用沈積方法來形成鏡像對稱的通道圖案，因此可防止在通道圖案中形成空隙或接縫。此可改善電晶體的電特性及可靠性特性。
由於字元線被形成為具有L形截面，因此可增加垂直通道電晶體的有效通道長度。藉由當在通道圖案上形成一對字元線時使用間隔件，可防止或阻止字元線暴露於蝕刻製程。
此外，由於將氧化物半導體材料用作通道圖案，因此電晶體的洩漏電流可減少。另外，由於週邊電路與胞元陣列垂直地交疊，因此半導體記憶體裝置的積體密度可增大。
本文中揭露了實例性實施例，且儘管採用了特定用語，但該些用語僅用於且僅被解釋為一般性和說明性的，而非出於限制目的。在一些情形中，對於截至提交本申請案時此項技術中具有通常知識者而言將顯而易見的是，除非另外指明，否則結合特定實施例闡述的特徵、特性及/或元件可單獨使用，或與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，在不背離在以下申請專利範圍中提出的本發明的精神及範圍的條件下，可對其作出形式及細節上的各種改變。
1:記憶體胞元陣列
2:列解碼器/核心及週邊電路
3:感測放大器/核心及週邊電路
4:行解碼器/核心及週邊電路
5:控制邏輯/核心及週邊電路
BL:位元線
DS:資料儲存元件
MC:記憶體胞元
TR:選擇元件
WL:字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括：位元線；通道圖案，位於所述位元線上，所述通道圖案包括水平通道部分及垂直通道部分，所述水平通道部分設置於所述位元線的頂表面上並與所述位元線的所述頂表面接觸，所述垂直通道部分自所述水平通道部分垂直地延伸；字元線，設置於所述通道圖案上以與所述位元線交叉，所述字元線包括水平部分及垂直部分，所述水平部分設置於所述水平通道部分上，所述垂直部分自所述水平部分垂直地延伸以面對所述垂直通道部分；以及閘極絕緣圖案，位於所述通道圖案與所述字元線之間。
  2. 如請求項1所述的半導體記憶體裝置，其中：所述字元線的所述水平部分具有自所述水平通道部分的頂表面起的第一厚度，且所述字元線的所述垂直部分具有自所述垂直通道部分的側表面起的第二厚度，所述第二厚度等於所述第一厚度。
  3. 如請求項1所述的半導體記憶體裝置，其中：所述位元線在第一方向上縱向地延伸，且在第二方向上具有第一寬度，且所述通道圖案的所述水平通道部分在所述第二方向上具有第二寬度，所述第二寬度大於所述第一寬度。
  4. 如請求項1所述的半導體記憶體裝置，其中所述通道圖案的所述水平通道部分的側表面與所述字元線的所述水平部分的側表面對準。
  5. 如請求項1所述的半導體記憶體裝置，更包括位於所述字元線上的間隔件，所述間隔件與所述字元線的所述水平部分的側表面對準。
  6. 如請求項5所述的半導體記憶體裝置，其中所述通道圖案的所述水平通道部分的側表面與所述間隔件對準。
  7. 如請求項1所述的半導體記憶體裝置，更包括位於所述位元線上且平行於所述字元線的模製絕緣圖案，所述通道圖案的所述垂直通道部分的側表面與所述模製絕緣圖案接觸。
  8. 如請求項1所述的半導體記憶體裝置，其中：所述位元線在第一方向上縱向地延伸且在第二方向上具有預定寬度，所述字元線的所述水平部分在所述第一方向上具有第一水平寬度，且所述通道圖案的所述水平通道部分在所述第一方向上具有第二水平寬度，所述第二水平寬度大於所述第一水平寬度。
  9. 如請求項1所述的半導體記憶體裝置，其中：所述位元線在第一方向上縱向地延伸且在第二方向上具有預定寬度，且所述字元線的所述水平部分在所述第一方向上具有第一水平 寬度，所述第一水平寬度小於所述水平通道部分在所述第一方向上的長度的一半。
  10. 如請求項1所述的半導體記憶體裝置，更包括：搭接接墊，連接至所述通道圖案的所述垂直通道部分，所述搭接接墊與所述字元線的所述垂直部分的頂表面垂直地間隔開；以及資料儲存圖案，位於所述搭接接墊上。
  11. 如請求項1所述的半導體記憶體裝置，其中所述通道圖案包含氧化物半導體材料。
  12. 一種半導體記憶體裝置，包括：位元線，在第一方向上延伸；通道圖案，位於所述位元線上，所述通道圖案包括：第一垂直通道部分及第二垂直通道部分以及水平通道部分，所述第一垂直通道部分與所述第二垂直通道部分彼此相對，所述水平通道部分與所述位元線的頂表面接觸，且所述水平通道部分將所述第一垂直通道部分與所述第二垂直通道部分彼此連接；第一字元線及第二字元線，位於所述水平通道部分上，所述第一字元線與所述第二字元線相對於彼此對稱，且所述第一字元線及所述第二字元線中的每一者包括水平部分及垂直部分，所述水平部分設置於所述水平通道部分上，所述垂直部分自所述水平部分垂直地延伸以面對所述第一垂直通道部分及所述第二垂直通道部分中的對應一者；以及 閘極絕緣圖案，位於所述通道圖案與所述第一字元線及所述第二字元線中的每一者之間。
  13. 如請求項12所述的半導體記憶體裝置，更包括位於所述位元線上的模製絕緣圖案，所述模製絕緣圖案具有在與所述第一方向交叉的第二方向上延伸的溝渠，其中所述第一字元線及所述第二字元線位於所述溝渠中，其中所述通道圖案的所述第一垂直通道部分與所述溝渠的第一側表面接觸，且其中所述通道圖案的所述第二垂直通道部分與所述溝渠的第二側表面接觸。
  14. 如請求項13所述的半導體記憶體裝置，其中所述閘極絕緣圖案包括：第一閘極絕緣圖案，位於所述第一字元線與所述通道圖案之間；以及第二閘極絕緣圖案，位於所述第二字元線與所述通道圖案之間，所述第二閘極絕緣圖案與所述第一閘極絕緣圖案間隔開。
  15. 如請求項12所述的半導體記憶體裝置，更包括：第一間隔件，位於所述第一字元線上，所述第一間隔件與所述第一字元線的所述水平部分的側表面對準；以及第二間隔件，位於所述第二字元線上，所述第二間隔件與所述第二字元線的所述水平部分的側表面對準。
  16. 如請求項15所述的半導體記憶體裝置，其中所述閘 極絕緣圖案包括：第一閘極絕緣圖案，位於所述第一字元線與所述通道圖案之間，所述第一閘極絕緣圖案的側表面與所述第一間隔件對準；以及第二閘極絕緣圖案，位於所述第二字元線與所述通道圖案之間，所述第二閘極絕緣圖案與所述第一閘極絕緣圖案間隔開，且所述第二閘極絕緣圖案的側表面與所述第二間隔件對準。
  17. 如請求項15所述的半導體記憶體裝置，更包括位於所述第一間隔件與所述第二間隔件之間的間隙填充絕緣圖案。
  18. 如請求項12所述的半導體記憶體裝置，其中所述通道圖案的所述水平通道部分的一部分位於所述第一字元線與所述第二字元線之間。
  19. 如請求項12所述的半導體記憶體裝置，更包括：搭接接墊，連接至所述通道圖案的所述第一垂直通道部分及所述第二垂直通道部分，所述搭接接墊與所述第一字元線的所述垂直部分的頂表面及所述第二字元線的所述垂直部分的頂表面垂直地間隔開；以及資料儲存圖案，位於所述搭接接墊上。
  20. 一種半導體記憶體裝置，包括：週邊電路結構，包括週邊電路及下部絕緣層，所述週邊電路位於半導體基底上，所述下部絕緣層覆蓋所述週邊電路；位元線，位於所述週邊電路結構上，所述位元線在第一方向上延伸； 模製絕緣圖案，具有溝渠，所述溝渠在第二方向上延伸以與所述位元線交叉；通道圖案，在所述溝渠中的每一者中在所述第二方向上彼此間隔開，所述通道圖案中的每一者包括：第一垂直通道部分及第二垂直通道部分，所述第一垂直通道部分與所述第二垂直通道部分彼此相對，以及水平通道部分，與所述位元線的頂表面接觸，且所述水平通道部分將所述第一垂直通道部分與所述第二垂直通道部分彼此連接；第一字元線及第二字元線，在所述溝渠中的每一者中在所述第二方向上延伸，所述第一字元線及所述第二字元線中的每一者包括：水平部分，以及垂直部分，在垂直於所述第一方向及所述第二方向的第三方向上自所述水平部分延伸；第一間隔件，位於所述第一字元線上；第二間隔件，位於所述第二字元線上；閘極絕緣圖案，位於所述通道圖案與所述第一字元線及所述第二字元線之間，所述閘極絕緣圖案在所述第二方向上延伸；搭接接墊，分別位於所述通道圖案的所述第一垂直通道部分及所述第二垂直通道部分上；以及資料儲存圖案，分別位於所述搭接接墊上。
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