TW202230630A - 半導體記憶體元件 - Google Patents

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Abstract

揭露一種半導體記憶體元件。所述半導體記憶體元件可包括：資料儲存層，包括資料儲存元件；互連層，設置於所述資料儲存層上；以及選擇組件層，設置於所述資料儲存層與所述互連層之間。所述互連層可包括在第一方向上延伸的位元線。所述選擇組件層可包括連接於所述資料儲存元件中的一者與所述位元線中的一者之間的胞元電晶體，且所述胞元電晶體可包括主動圖案及字元線，所述字元線與所述主動圖案交叉且在與所述第一方向交叉的第二方向上延伸。

Description

半導體記憶體元件
[相關申請案的交叉參考]
本美國非臨時專利申請案基於35 U.S.C. §119主張於2021年1月4日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0000269號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
本揭露是有關於一種半導體記憶體元件，且具體而言，是有關於一種包括具有氧化物半導體通道的電晶體的半導體記憶體元件以及一種製作所述半導體記憶體元件的方法。
隨著半導體元件按比例減小，可能有必要開發能夠增加半導體元件的積體密度且改善操作速度及良率（yield）的製作技術。因此，已提出具有氧化物半導體通道的電晶體來改善電晶體的積體密度、電阻性質及電流驅動能力。
發明概念的實施例提供一種具有改善的電特性及/或高積體密度的半導體記憶體元件。
根據發明概念的實施例，一種半導體記憶體元件可包括：資料儲存層，包括資料儲存元件；互連層，位於資料儲存層上；以及選擇組件層，位於資料儲存層與互連層之間。互連層可包括在第一方向上延伸的位元線。選擇組件層可包括連接於資料儲存元件中的對應一者與位元線中的對應一者之間的胞元電晶體，且胞元電晶體可包括主動圖案及字元線。字元線可與主動圖案交叉，且在與第一方向交叉的第二方向上延伸。資料儲存層、選擇組件層及互連層可在第三方向上依序設置。第三方向可垂直於第一方向及第二方向。
根據發明概念的實施例，一種半導體記憶體元件可包括：層間絕緣層；主動圖案，位於層間絕緣層上；第一字元線及第二字元線，位於層間絕緣層上且與主動圖案交叉；第一電容器，連接至主動圖案的第一端部部分；第二電容器，連接至主動圖案的第二端部部分；位元線接觸插塞，連接至主動圖案；以及位元線，連接至位元線插塞。第一字元線及第二字元線可包圍主動圖案的側表面及主動圖案的頂表面。第一字元線及第二字元線可在第一方向上延伸。位元線插塞可位於第一字元線與第二字元線之間。位元線可在第二方向上延伸，且可與第一字元線及第二字元線交叉。
根據發明概念的實施例，一種半導體記憶體元件可包括：半導體基板；板導電層，位於半導體基板上；下部絕緣層；電容器，位於板導電層上且隱埋於下部絕緣層中；層間絕緣層，位於下部絕緣層上且覆蓋電容器；接觸接墊，分別連接至電容器；主動圖案，位於層間絕緣層上；第一字元線及第二字元線，位於層間絕緣層上且與主動圖案交叉；位元線接觸插塞，在第一字元線與第二字元線之間接觸主動圖案的頂表面；以及位元線，接觸位元線接觸插塞的頂表面。接觸接墊可穿透層間絕緣層。主動圖案的相對的端部部分可與接觸接墊的頂表面接觸。第一字元線及第二字元線可包圍主動圖案的側表面及主動圖案的頂表面。位元線可與第一字元線及第二字元線交叉。
現將參照附圖更全面地闡述發明概念的示例性實施例。
圖1是示出根據發明概念實施例的包括半導體元件的半導體記憶體元件的方塊圖。
參照圖1，半導體記憶體元件可包括記憶體胞元陣列1、列解碼器2、感測放大器3、行解碼器4及控制邏輯5。
記憶體胞元陣列1可包括二維地或三維地佈置的多個記憶體胞元MC。記憶體胞元MC中的每一者可設置於彼此交叉設置的字元線WL與位元線BL之間且連接至字元線WL及位元線BL。
記憶體胞元MC中的每一者可包括串聯電性連接的選擇組件TR與資料儲存元件DS。資料儲存元件DS可設置於位元線BL與選擇組件TR之間且連接至位元線BL及選擇組件TR，且選擇組件TR可設置於資料儲存元件DS與字元線WL之間且連接至資料儲存元件DS及字元線WL。選擇組件TR可為場效電晶體（field effect transistor，FET），且資料儲存元件DS可使用電容器、磁性穿隧接面圖案或可變電阻器中的至少一者來達成。作為實例，選擇組件TR可包括電晶體，電晶體的閘電極可連接至字元線WL，且電晶體的汲極/源極端子可分別連接至位元線BL及資料儲存元件DS。
列解碼器2可被配置成對自外部輸入的位址資訊進行解碼，且基於所解碼的位址資訊而選擇記憶體胞元陣列1的字元線WL中的一者。由列解碼器2解碼的位址資訊可被提供至列驅動器（未示出），且在此種情形中，列驅動器可因應於控制電路的控制而向字元線WL中被選擇的一者及字元線WL中未被選擇的一者提供相應的電壓。
感測放大器3可被配置成感測、放大及輸出基於由行解碼器4解碼的位址資訊而選擇的位元線BL中的一者與參考位元線之間的電壓差。
行解碼器4可在感測放大器3與外部元件（例如，記憶體控制器）之間提供資料傳輸路徑。行解碼器4可被配置成對自外部輸入的位址資訊進行解碼，且基於所解碼的位址資訊而選擇位元線BL中的一者。
控制邏輯5可被配置成生成控制訊號，所述控制訊號用於控制記憶體胞元陣列1上的資料寫入或讀取操作。
圖2及圖3是示意性地示出根據發明概念實施例的半導體記憶體元件的立體圖。
參照圖2及圖3，半導體記憶體元件可包括位於半導體基板100（例如，參見圖5A中的基板100）上的周邊電路結構PS及位於周邊電路結構PS上的胞元陣列結構CS。
周邊電路結構PS可包括形成於半導體基板100上的核心及周邊電路。核心及周邊電路可包括參照圖1闡述的列解碼器2及行解碼器4、感測放大器3及控制邏輯5。
胞元陣列結構CS可包括記憶體胞元陣列1（例如，參見圖1），記憶體胞元陣列1包括二維地或三維地佈置於平行於兩個不同方向（例如，第一方向D1及第二方向D2）的平面上的記憶體胞元MC（例如，參見圖1）。如上所述，記憶體胞元MC（例如，參見圖1）中的每一者可包括選擇組件TR及資料儲存元件DS。
在實施例中，可提供鰭狀場效電晶體（FET）作為每一記憶體胞元MC的選擇組件TR（例如，參見圖1）。可提供電容器作為每一記憶體胞元MC的資料儲存元件DS（例如，參見圖1）。
在圖2所示實施例中，胞元陣列結構CS可包括資料儲存層DSL、互連層ICL及設置於資料儲存層DSL與互連層ICL之間的選擇組件層SL。換言之，胞元陣列結構CS可包括在垂直於第一方向D1及第二方向D2的第三方向D3上依序堆疊的資料儲存層DSL、選擇組件層SL及互連層ICL。
資料儲存層DSL可包括記憶體胞元MC的資料儲存元件DS。互連層ICL可包括連接至記憶體胞元MC的位元線BL。選擇組件層SL可包括記憶體胞元MC的選擇組件TR及連接至選擇組件TR的字元線WL。
周邊電路結構PS可堆疊於胞元陣列結構CS的互連層ICL上。即，在第三方向D3上，互連層ICL可設置於周邊電路結構PS與選擇組件層SL之間。
參照圖3，胞元陣列結構CS可設置於周邊電路結構PS上。如上所述，胞元陣列結構CS可包括資料儲存層DSL、互連層ICL及位於資料儲存層DSL與互連層ICL之間的選擇組件層SL。在實施例中，互連層ICL、選擇組件層SL及資料儲存層DSL可在第三方向D3上依序堆疊於周邊電路結構PS上。
圖4是示出根據發明概念實施例的半導體記憶體元件的平面圖。圖5A及圖5B是沿圖4所示的線A-A'、B-B'、C-C'及D-D'截取以示出根據發明概念實施例的半導體記憶體元件的剖視圖。
參照圖4、圖5A及圖5B，可提供下部絕緣層101來覆蓋半導體基板100，且下部絕緣層101上可設置有電容器CAP。
詳言之，下部絕緣層101上可設置有板導電層PE，且板導電層PE上可設置有多個電容器CAP。電容器CAP可共同連接至板導電層PE。
板導電層PE可具有在第一方向D1及第二方向D2延伸的板形狀。板導電層PE可由例如摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者形成或包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者。舉例而言，板導電層PE可由Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者形成或包含Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者，但發明概念不限於此實例。
板導電層PE上可依序堆疊有下部模具層LML及下部支撐層LSP。下部模具層LML與下部支撐層LSP可由彼此不同的絕緣材料形成。下部模具層LML可包含高密度電漿（high density plasma，HDP）氧化物、正矽酸四乙酯（tetraethylorthosilicate，TEOS）、電漿增強型TEOS（plasma-enhanced TEOS，PE-TEOS）、O3-TEOS、未摻雜矽酸鹽玻璃（undoped silicate glass，USG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟化物矽酸鹽玻璃（fluoride silicate glass，FSG）、旋塗玻璃（spin-on-glass，SOG）、東燃矽氮烷（tonen silazene，TOSZ）或其組合中的至少一者。下部支撐層LSP可由例如SiN、SiCN、TaO或TiO 2中的至少一者形成或包含例如SiN、SiCN、TaO或TiO 2中的至少一者。在實施例中，可省略下部支撐層LSP。
電容器CAP中的每一者可包括位於板導電層PE上的第一電極EL1、位於第一電極EL1上的第二電極EL2及位於第一電極EL1與第二電極EL2之間的電容器介電層CIL。
詳言之，板導電層PE上可設置有多個第一電極EL1，且第一電極EL1可共同連接至板導電層PE。第一電極EL1中的每一者可包括設置於板導電層PE上的水平部分及自水平部分在垂直方向上延伸的側壁部分。舉例而言，第一電極EL1中的每一者可具有圓柱形形狀（cylindrical shape）。
第一電極EL1可在板導電層PE上在第一方向D1及第二方向D2上佈置，且此處，第一電極EL1中鄰近的第一電極EL1可以交錯方式佈置。舉例而言，當在平面圖中觀察時，第一電極EL1可以之字形狀或蜂巢形狀佈置。第一電極EL1可由高熔點金屬（例如，鈷、鈦、鎳、鎢及鉬）及/或金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者形成或包含高熔點金屬（例如，鈷、鈦、鎳、鎢及鉬）及/或金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者。
電容器介電層CIL可覆蓋第一電極EL1的內表面至均勻的厚度，且可覆蓋下部支撐層LSP的頂表面。電容器介電層CIL可由選自由金屬氧化物（例如，HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3及TiO 2）及鈣鈦礦介電材料（例如，SrTiO 3（STO）、(Ba,Sr)TiO 3（BST）、BaTiO 3、PZT及PLZT）組成的群組的至少一者形成，且可具有單層式結構或多層式結構。
第二電極EL2可填充其中形成有電容器介電層CIL的第一電極EL1。第二電極EL2中的每一者可具有柱形狀。當在平面圖中觀察時，相似於第一電極EL1，第二電極EL2可以之字形狀或蜂巢形狀佈置。第二電極EL2可由與第一電極EL1相同的金屬材料形成或包含與第一電極EL1相同的金屬材料。
可提供層間絕緣層121來覆蓋第二電極EL2的頂表面及電容器介電層CIL的部分。
接觸接墊LP可穿透層間絕緣層121，且可分別耦合至電容器CAP的第二電極EL2。接觸接墊LP可分別與第二電極EL2的部分接觸。接觸接墊LP可被設置成在第一方向D1及第二方向D2上彼此間隔開。在實施例中，接觸接墊LP可具有與層間絕緣層121的頂表面共面的頂表面。
接觸接墊LP可由高熔點金屬（例如，鈷、鈦、鎳、鎢及鉬）及/或金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者形成或包含高熔點金屬（例如，鈷、鈦、鎳、鎢及鉬）及/或金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者。
儘管接觸接墊LP被示出為具有矩形形狀，然而發明概念不限於此實例。接觸接墊LP的形狀可以各種方式改變為各種形狀（例如，矩形形狀、圓形形狀或橢圓形形狀）中的一者。
層間絕緣層121上可設置有主動圖案ACP。舉例而言，當自半導體基板100的頂表面量測時，主動圖案ACP可位於高於電容器CAP的水平高度處。
主動圖案ACP可在層間絕緣層121上設置成彼此間隔開。主動圖案ACP可在層間絕緣層121上具有條形狀。主動圖案ACP中的每一者可具有長軸，所述長軸平行於傾斜於第一方向D1與第二方向D2二者的對角線方向。主動圖案ACP中的每一者可具有高度以及長度及寬度，所述高度被定義為主動圖案ACP中的每一者在垂直於層間絕緣層121的頂表面的方向上的長度，所述長度及所述寬度分別被定義為主動圖案ACP中的每一者在長軸及短軸（例如，垂直於長軸）上的長度。
主動圖案ACP中的每一者可與一對接觸接墊LP接觸。主動圖案ACP中的每一者的相對的端部部分可與接觸接墊LP的頂表面接觸，且主動圖案ACP中的每一者的中心部分可設置於接觸接墊LP中兩個鄰近的接觸接墊LP之間。
主動圖案ACP已被闡述為具有平行於對角線方向的長軸且以之字形狀佈置，但發明概念不限於此實例。即，主動圖案ACP的形狀及佈置可以各種方式改變。
主動圖案ACP中的每一者可包括：共用源極/汲極區SD2；第一及第二源極/汲極區SD1，與共用源極/汲極區SD2間隔開且設置於兩個相對的部分處；第一通道區CH1，設置於第一源極/汲極區SD1與共用源極/汲極區SD2之間；以及第二通道區CH2，設置於第二源極/汲極區SD1與共用源極/汲極區SD2之間。
作為實例，主動圖案ACP可由半導體材料（例如，矽、鍺或矽鍺）形成或包含半導體材料（例如，矽、鍺或矽鍺）。
作為另一實例，主動圖案ACP可由氧化物半導體材料（例如，In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合）中的至少一者形成或包含氧化物半導體材料（例如，In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合）中的至少一者。在實施例中，主動圖案ACP可由氧化銦鎵鋅（indium gallium zinc oxide，IGZO）形成或包含氧化銦鎵鋅（IGZO）。
主動圖案ACP可包括由氧化物半導體材料中的至少一者製成的單層或多層。主動圖案ACP可由非晶、單晶或多晶氧化物半導體材料形成或包含非晶、單晶或多晶氧化物半導體材料。在實施例中，主動圖案ACP可具有大於矽的帶隙能量（band gap energy）的帶隙能量。舉例而言，主動圖案ACP可具有約1.5電子伏至5.6電子伏的帶隙能量。作為實例，當主動圖案ACP具有約2.0電子伏至4.0電子伏的帶隙能量時，其可具有最佳化的通道性質。舉例而言，主動圖案ACP可具有多晶或非晶結構，但發明概念不限於此實例。
作為其他實例，主動圖案ACP可由二維半導體材料（例如，金屬二硫族化物（過渡金屬二硫族化物（transition-metal di-chalcogenide，TMDC））（MX 2）、黑磷、MoS 2、MoTe 2、WS 2、WSe 2、石墨烯、碳奈米管或其組合）中的至少一者形成或包含二維半導體材料（例如，金屬二硫族化物（TMDC）（MX 2）、黑磷、MoS 2、MoTe 2、WS 2、WSe 2、石墨烯、碳奈米管或其組合）中的至少一者。
字元線WL可設置於層間絕緣層121上且可在第一方向D1上延伸。當自半導體基板100的頂表面量測時，字元線WL可位於高於電容器CAP的水平高度處。
一對字元線WL可被設置成與主動圖案ACP中的每一者的第一通道區CH1及第二通道區CH2交叉。在主動圖案ACP中的每一者中，第一通道區CH1可由第一字元線控制，且第二通道區CH2可由第二字元線控制。
字元線WL可包圍主動圖案ACP的側表面及頂表面且可在第一方向D1上延伸。此外，字元線WL中的每一者在主動圖案ACP上可具有第一厚度且在層間絕緣層121上可具有大於第一厚度的第二厚度。字元線WL的頂表面可位於高於主動圖案ACP的頂表面的水平高度處。
字元線WL可由例如摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者形成或包含例如摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者。字元線WL可由Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者形成或包含Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者，但發明概念不限於此實例。字元線WL可為由前述材料中的至少一者製成的單層或多層。在實施例中，字元線WL可由二維半導體材料（例如，金屬二硫族化物（TMDC）（MX 2）、黑磷、MoS 2、MoTe 2、WS 2、WSe 2、石墨烯、碳奈米管或其組合）中的至少一者形成或包含二維半導體材料（例如，金屬二硫族化物（TMDC）（MX 2）、黑磷、MoS 2、MoTe 2、WS 2、WSe 2、石墨烯、碳奈米管或其組合）中的至少一者。
字元線WL與主動圖案ACP之間及字元線WL與層間絕緣層121之間可設置有閘極絕緣層Gox。閘極絕緣層Gox在主動圖案ACP的側表面與頂表面上可具有實質上相同的厚度。
閘極絕緣層Gox可由氧化矽、氮氧化矽或高介電常數（high-k）介電材料或其組合中的至少一者形成或包含氧化矽、氮氧化矽或高k介電材料或其組合中的至少一者。高k介電材料可具有高於氧化矽的介電常數的介電常數，且可包括金屬氧化物或金屬氮氧化物。舉例而言，用於閘極絕緣層Gox的高k介電材料可包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合，但發明概念不限於此實例。
儘管未示出，然而高k介電圖案、功函數控制圖案、鐵電圖案及擴散障壁圖案中的至少一者可夾置於字元線WL與閘極絕緣層Gox之間。高k介電圖案可由介電常數高於氧化矽層的介電常數的金屬氧化物（例如，氧化鉿及氧化鋁）中的至少一者形成或包含介電常數高於氧化矽層的介電常數的金屬氧化物（例如，氧化鉿及氧化鋁）中的至少一者。擴散障壁圖案可包括例如氮化鎢層、氮化鈦層及氮化鉭層等金屬氮化物層。
層間絕緣層121上可設置有第一上部絕緣層131，以填充字元線WL之間的區。第一上部絕緣層131的頂表面可位於實質上等於或低於字元線WL的頂表面的水平高度處。
閘極絕緣層Gox可自字元線WL中的每一者的底表面延伸至第一上部絕緣層131與字元線WL的側表面之間的區。另外，閘極絕緣層Gox可更包括覆蓋第一上部絕緣層131的頂表面的部分。
第一上部絕緣層131上可依序堆疊有第一蝕刻終止層141及第二上部絕緣層143。第一蝕刻終止層141可覆蓋字元線WL的頂表面。第一蝕刻終止層141可由不同於第二上部絕緣層143的絕緣材料形成。
位元線接觸插塞DC可設置於一對字元線WL之間，以與主動圖案ACP的頂表面接觸。舉例而言，位元線接觸插塞DC可連接至主動圖案ACP中的每一者的共用源極/汲極區SD2。位元線接觸插塞DC可穿透第一上部絕緣層131、第一蝕刻終止層141及第二上部絕緣層143。當在平面圖中觀察時，位元線接觸插塞DC可以之字形狀佈置。位元線接觸插塞DC的寬度可大於主動圖案ACP中的每一者的寬度。
第二上部絕緣層143上可依序堆疊有第二蝕刻終止層151及第三上部絕緣層153。
位元線BL可設置於第二上部絕緣層143上。換言之，當自半導體基板100的頂表面量測時，位元線BL可位於高於電容器CAP及字元線WL的水平高度處。位元線BL可設置於第二上部絕緣層143上，以與主動圖案ACP及字元線WL交叉且在第二方向D2上延伸。位元線BL中的每一者可與在第二方向D2上佈置的位元線接觸插塞DC的頂表面接觸。
位元線BL中的每一者可包括金屬線圖案164及障壁金屬圖案162，障壁金屬圖案162覆蓋金屬線圖案164的底表面及側表面至均勻的厚度。金屬線圖案164可由金屬材料（例如，銅、鋁、鈷、鈦、鎳、鎢、鉭及鉬）中的至少一者形成或包含金屬材料（例如，銅、鋁、鈷、鈦、鎳、鎢、鉭及鉬）中的至少一者。障壁金屬圖案162可由金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者形成或包含金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者。
位元線BL可隱埋於第三上部絕緣層153及第二蝕刻終止層151中，且位元線BL的頂表面可與第三上部絕緣層153的頂表面實質上共面。即，位元線BL的側表面可與第三上部絕緣層153直接接觸。由於位元線BL隱埋於第三上部絕緣層153中，因此可增加位元線BL的節距（pitch）。在此種情形中，可減小位元線BL之間的耦合電容，此乃因位元線BL之間不存在導電組件。
第三上部絕緣層153上可設置有第四上部絕緣層170，以覆蓋位元線BL的頂表面。
圖5C是沿圖4所示的線A-A'及B-B'截取以示出根據發明概念實施例的半導體記憶體元件的剖視圖。
參照圖5C，屏蔽結構SH可分別設置於位元線BL中鄰近的位元線BL之間。屏蔽結構SH可平行於位元線BL或在第二方向D2上延伸。屏蔽結構SH可設置於第三上部絕緣層153的與位元線BL在水平方向上間隔開的部分中。
屏蔽結構SH可包含導電材料（例如，金屬），或者可為填充有空氣的中空空間。在其中屏蔽結構SH由導電材料形成的情形中，屏蔽結構SH的形成可包括形成絕緣層以界定位元線BL之間的間隙區以及利用導電材料填充絕緣層的間隙區。在其中屏蔽結構SH是中空空間（例如，空氣隙（air gap））的情形中，在形成位元線BL之後，可藉由使用具有差的台階覆蓋性質（step coverage property）的沈積方法沈積絕緣材料來形成屏蔽結構SH。屏蔽結構SH可減少位元線BL中鄰近的位元線BL之間的耦合問題，當半導體記憶體元件的積體密度增加時，可能會出現此種耦合問題。
圖6是示出根據發明概念實施例的半導體記憶體元件的剖視圖。
參照圖6，半導體記憶體元件可包括胞元陣列結構CS及周邊電路結構PS，胞元陣列結構CS包括第一結合接墊BP1，周邊電路結構PS包括與第一結合接墊BP1結合的第二結合接墊BP2。
詳言之，胞元陣列結構CS可包括如參照圖2所述依序堆疊於第一半導體基板100上的資料儲存層DSL、選擇組件層SL及互連層ICL。此處，資料儲存層DSL（例如，圖2的）可包括設置於第一半導體基板100上的電容器CAP，且選擇組件層SL（例如，圖2的）可包括連接至電容器CAP的鰭式場效電晶體以及字元線WL。另外，互連層ICL（例如，圖2的）可包括連接至鰭式場效電晶體的位元線BL。
胞元陣列結構CS可包括與參照圖4、圖5A及圖5B闡述的半導體記憶體元件實質上相同的組件，且因此，為進行簡潔說明，先前闡述的組件可由相同的參考編號辨識，而不再對其重疊說明予以贅述。
第一結合接墊BP1可設置於胞元陣列結構CS的最高層中。胞元陣列結構CS的位元線BL可藉由胞元金屬結構CMP電性連接至第一結合接墊BP1。胞元金屬結構CMP可包括在垂直方向上堆疊且彼此連接的至少兩個金屬圖案以及將金屬圖案彼此連接的金屬插塞。胞元金屬結構CMP可設置於上部絕緣層170及180中。第一結合接墊BP1可設置於最上絕緣層190中。第一結合接墊BP1可由例如銅（Cu）、鋁（Al）、鎳（Ni）、鈷（Co）、鎢（W）、鈦（Ti）、錫（Sn）或其合金中的至少一者形成或包含例如銅（Cu）、鋁（Al）、鎳（Ni）、鈷（Co）、鎢（W）、鈦（Ti）、錫（Sn）或其合金中的至少一者。
周邊電路結構PS可包括形成於第二半導體基板200上的核心及周邊電路PTR。核心及周邊電路PTR可包括參照圖1闡述的列解碼器2及行解碼器4、感測放大器3及控制邏輯5。
周邊電路結構PS可包括堆疊於第二半導體基板200上的周邊絕緣層210及設置於周邊絕緣層210中的最上一者中的第二結合接墊BP2。第二結合接墊BP2可具有與第一結合接墊BP1實質上相同的大小及佈置。第二結合接墊BP2可由與第一結合接墊BP1相同的金屬材料形成或包含與第一結合接墊BP1相同的金屬材料。舉例而言，第二結合接墊BP2可由銅（Cu）、鋁（Al）、鎳（Ni）、鈷（Co）、鎢（W）、鈦（Ti）、錫（Sn）或其合金中的至少一者形成或包含銅（Cu）、鋁（Al）、鎳（Ni）、鈷（Co）、鎢（W）、鈦（Ti）、錫（Sn）或其合金中的至少一者。
第二結合接墊BP2可藉由設置於周邊絕緣層210中的周邊金屬結構PMP電性連接至核心及周邊電路PTR。周邊金屬結構PMP可包括在垂直方向上堆疊且彼此連接的至少兩個金屬圖案以及將金屬圖案彼此連接的金屬插塞。
根據發明概念的實施例，可藉由以下方式來製作半導體記憶體元件：在第一半導體基板100上形成包括記憶體胞元的胞元陣列結構CS；在不同於第一半導體基板100的第二半導體基板200上形成包括核心及周邊電路PTR的周邊電路結構PS；以及以結合方式將第一半導體基板100與第二半導體基板200彼此連接。換言之，胞元陣列結構CS的第一結合接墊BP1與周邊電路結構PS的第二結合接墊BP2可以結合方式彼此電性連接及物理連接。舉例而言，第一結合接墊BP1可與第二結合接墊BP2直接接觸。
圖7是示出根據發明概念實施例的半導體記憶體元件的平面圖。圖8A及圖8B是沿圖7所示的線A-A'、B-B'、C-C'及D-D'截取以示出根據發明概念實施例的半導體記憶體元件的剖視圖。
參照圖7、圖8A及圖8B，第一下部絕緣層101可設置於半導體基板100上，且下部絕緣層101上可設置有在第二方向D2上延伸的位元線BL。
位元線BL可設置於第二下部絕緣層111中。位元線BL可具有與第二下部絕緣層111的頂表面共面的頂表面。
層間絕緣層121可設置於第二下部絕緣層111上，且位元線接觸插塞DC可穿透層間絕緣層121且可耦合至位元線BL。
位元線接觸插塞DC可被佈置成在第一方向D1及第二方向D2上彼此間隔開。在實施例中，當在平面圖中觀察時，位元線接觸插塞DC可以之字形狀佈置。在第二方向D2上佈置的位元線接觸插塞DC可耦合至位元線BL中的一者。位元線接觸插塞DC可具有大於位元線BL的寬度的寬度。
主動圖案ACP可在層間絕緣層121上設置成彼此間隔開。主動圖案ACP可分別與位元線接觸插塞DC的頂表面接觸。
如上所述，主動圖案ACP可具有條形狀且可具有長軸，所述長軸平行於傾斜於第一方向D1與第二方向D2二者的對角線方向。主動圖案ACP中的每一者可包括：共用源極/汲極區；第一源極/汲極區及第二源極/汲極區，與共用源極/汲極區間隔開且設置於兩個相對的部分處；第一通道區，設置於第一源極/汲極區與共用源極/汲極區之間；以及第二通道區，設置於第二源極/汲極區與共用源極/汲極區之間。
字元線WL可設置於層間絕緣層121上，以與主動圖案ACP交叉。字元線WL可在第一方向D1上延伸以與位元線BL交叉。當自半導體基板100的頂表面量測時，字元線WL可位於高於位元線BL的水平高度處。
如參照圖5A及圖5B所述，字元線WL可包圍主動圖案ACP的側表面及頂表面且可在第一方向D1上延伸。一對字元線WL可被設置成與主動圖案ACP中的每一者的第一通道區及第二通道區交叉。
第一上部絕緣層131可設置於層間絕緣層121上，以填充字元線WL之間的區。字元線WL的頂表面可位於等於或高於第一上部絕緣層131的頂表面的水平高度處。
第一蝕刻終止層141及第二上部絕緣層143可依序形成於第一上部絕緣層131上。第一蝕刻終止層141可覆蓋字元線WL的頂表面。第一蝕刻終止層141可由不同於第一上部絕緣層131及第二上部絕緣層143的絕緣材料形成。
主動接觸件AC可穿透第一蝕刻終止層141及第一上部絕緣層131，且可與主動圖案ACP的頂表面接觸。主動接觸件AC被示出為穿透第一蝕刻終止層141及第一上部絕緣層131，但主動接觸件AC可被設置成穿透第二上部絕緣層143、第一蝕刻終止層141及第一上部絕緣層131。
主動接觸件AC可耦合至主動圖案ACP中的每一者的兩個相對的部分。舉例而言，主動接觸件AC可耦合至主動圖案ACP中的每一者的第一源極/汲極區及第二源極/汲極區。
接觸接墊LP可設置於第二上部絕緣層143中且可與主動接觸件AC接觸。接觸接墊LP的面積可大於主動接觸件AC的面積。如先前參照圖5A及圖5B所述，接觸接墊LP可被設置成在第一方向D1及第二方向D2上彼此間隔開且可具有矩形形狀。接觸接墊LP可具有位於與第二上部絕緣層143的頂表面實質上相同的水平高度處的頂表面。在實施例中，可省略接觸接墊LP。
第二上部絕緣層143上可依序堆疊有上部模具層UML及上部支撐層USP，且電容器CAP可隱埋於上部模具層UML中。換言之，當自半導體基板100的頂表面量測時，電容器CAP可位於高於位元線BL及字元線WL的水平高度處。當在平面圖中觀察時，電容器CAP可被設置成在第一方向D1及第二方向D2上彼此間隔開且可以之字形狀佈置。
電容器CAP可包括多個第一電極EL1、覆蓋第一電極EL1中的所有者的第二電極EL2及位於第一電極EL1與第二電極EL2之間的電容器介電層CIL。
電容器CAP的第一電極EL1可穿透上部模具層UML且可分別與接觸接墊LP接觸。在實施例中，可省略接觸接墊LP，且在此種情形中，電容器CAP的第一電極EL1可與主動接觸件AC接觸。第一電極EL1中的每一者可包括設置於接觸接墊LP上的水平部分及自水平部分在垂直方向上延伸的側壁部分。換言之，第一電極EL1中的每一者可具有圓柱形形狀。
電容器介電層CIL可覆蓋第一電極EL1的內表面及上部支撐層USP的頂表面至均勻的厚度。第二電極EL2可填充第一電極EL1的內空間且可延伸至上部支撐層USP上的區。上部絕緣層170可設置於電容器CAP的第二電極EL2上。
圖8C是沿圖7所示的線A-A'及B-B'截取以示出根據發明概念實施例的半導體記憶體元件的剖視圖。
參照圖8C，屏蔽結構SH可分別設置於第二下部絕緣層111的位於位元線BL中鄰近的位元線BL之間的部分中。屏蔽結構SH可平行於位元線BL或在第二方向D2上延伸。屏蔽結構SH可為由絕緣材料包圍的隔離結構。如先前參照圖5C所述，屏蔽結構SH可包含導電材料（例如，金屬），或者可為填充有空氣的中空空間。
圖9是示出根據發明概念實施例的半導體記憶體元件的剖視圖。
參照圖9，半導體記憶體元件可包括位於半導體基板100上的周邊電路結構PS及位於周邊電路結構PS上的胞元陣列結構CS。
胞元陣列結構CS可包括如先前參照圖7、圖8A及圖8B所述依序堆疊於半導體基板100上的位元線BL、主動圖案ACP、字元線WL及電容器CAP。
周邊電路結構PS可設置於半導體基板100與第一下部絕緣層101之間。周邊電路結構PS可包括：核心及周邊電路PTR，形成於半導體基板100上；下部絕緣層ILD，堆疊於半導體基板100與下部絕緣層101之間以覆蓋核心及周邊電路PTR；以及周邊金屬結構PMP，設置於下部絕緣層ILD中。周邊金屬結構PMP可包括至少兩個金屬圖案及對金屬圖案進行連接的金屬插塞。
胞元陣列結構CS的位元線BL可藉由周邊金屬結構PMP連接至核心及周邊電路PTR。由於位元線BL鄰近於周邊電路結構PS設置，因此位元線BL與核心及周邊電路PTR之間的電連接路徑的長度可減小。
圖10A至圖17A及圖10B至圖17B是分別沿圖4所示的線A-A'、B-B'、C-C'及D-D'截取以示出根據發明概念實施例的製作半導體記憶體元件的方法的剖視圖。
參照圖4、圖10A及圖10B，可在半導體基板100上依序堆疊下部絕緣層101及板導電層PE。
板導電層PE可覆蓋下部絕緣層101的頂表面。板導電層PE可具有在第一方向D1及第二方向D2上延伸的板形狀。板導電層PE可由例如摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者形成或包含例如摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者。舉例而言，板導電層PE可由Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者形成或包含Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者，但發明概念不限於此實例。可使用沈積製程（例如，化學氣相沈積（chemical vapor deposition，CVD）製程或物理氣相沈積（physical vapor deposition，PVD）製程）來形成板導電層PE。
可在板導電層PE上形成模具結構，所述模具結構包括依序堆疊的下部模具層LML及下部支撐層LSP。
下部模具層LML可由例如氧化矽或氮氧化矽中的至少一者形成或包含例如氧化矽或氮氧化矽中的至少一者。可使用沈積製程（例如，化學氣相沈積（CVD）製程或物理氣相沈積（PVD）製程）來形成下部模具層LML。
下部支撐層LSP可由相對於下部模具層LML具有蝕刻選擇性的材料形成。在實施例中，可使用SiN、SiCN、TaO或TiO 2中的一者來形成下部支撐層LSP。在實施例中，可省略下部支撐層LSP。
模具結構可具有暴露出板導電層PE的開口OP。開口OP的形成可包括：在下部支撐層LSP上形成具有敞開的部分的遮罩圖案（未示出）；以及使用遮罩圖案各向異性地蝕刻下部支撐層LSP及下部模具層LML。開口OP可以之字形狀或蜂巢形狀佈置。
可在開口OP中形成充當資料儲存元件的電容器CAP（參見圖11A及圖11B）。在實施例中，電容器CAP的形成可包括：在開口OP中形成第一電極EL1；形成電容器介電層CIL以共形地覆蓋第一電極EL1的內表面；以及在設置有電容器介電層CIL的開口OP中形成第二電極EL2。
此處，第一電極EL1的形成可包括：形成第一電極層以共形地覆蓋模具結構的具有開口OP的表面；形成犧牲層（未示出）以填充設置有第一電極層的開口OP；對第一電極層進行平坦化以暴露出下部支撐層LSP的頂表面且使第一電極EL1彼此分開；以及自開口OP移除犧牲層。根據前述方法，第一電極EL1中的每一者可具有圓柱形狀（cylinder shape），所述圓柱形狀具有與板導電層PE接觸的底部部分及自底部部分的相對的端部延伸的側壁部分。作為另一選擇，可將第一電極EL1中的每一者形成為具有柱形狀。
電容器介電層CIL可在開口OP中覆蓋第一電極EL1的內表面至均勻的厚度，且可延伸至模具結構的頂表面（例如，下部支撐層LSP的頂表面）。可使用例如化學氣相沈積（CVD）、物理氣相沈積（PVD）或原子層沈積（atomic layer deposition，ALD）等具有良好台階覆蓋性質的沈積製程來形成電容器介電層CIL。
電容器介電層CIL可由選自由金屬氧化物（例如，HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3及TiO 2）及鈣鈦礦介電材料（例如，SrTiO 3（STO）、(Ba,Sr)TiO 3（BST）、BaTiO 3、PZT及PLZT）組成的群組的至少一者形成，且可具有單層式結構或多層式結構。
第二電極EL2的形成可包括：沈積導電層以填充設置有第一電極EL1及電容器介電層CIL的開口OP；以及對導電層的頂表面進行平坦化以暴露出電容器介電層CIL。第二電極EL2在開口OP中可具有柱形狀。
第一電極EL1及第二電極EL2可由高熔點金屬（例如，鈷、鈦、鎳、鎢及鉬）及/或金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者形成或包含高熔點金屬（例如，鈷、鈦、鎳、鎢及鉬）及/或金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者。
參照圖4、圖12A及圖12B，可在模具結構上形成層間絕緣層121以覆蓋第二電極EL2及電容器介電層CIL。接下來，可在層間絕緣層121中形成分別連接至第二電極EL2的接觸接墊LP。接觸接墊LP可具有矩形形狀、正方形形狀、圓形形狀或橢圓形形狀。接觸接墊LP可分別與第二電極EL2的部分接觸。接觸接墊LP可被設置成在第一方向D1及第二方向D2上彼此間隔開。
接觸接墊LP的形成可包括：形成接觸孔以分別穿透層間絕緣層121且暴露出第二電極EL2；沈積導電層以填充接觸孔；以及蝕刻導電層以暴露出層間絕緣層121。
已闡述在形成接觸接墊LP之前形成層間絕緣層121的實例，但發明概念不限於此實例。舉例而言，可在形成接觸接墊LP之後形成層間絕緣層121。
參照圖4、圖13A及圖13B，可在層間絕緣層121上形成主動圖案ACP。
可將主動圖案ACP形成為在層間絕緣層121上具有鰭形狀。主動圖案ACP可具有矩形形狀或條形狀，且可在兩個不同的方向（例如，第一方向D1及第二方向D2）上二維地佈置。當在平面圖中觀察時，主動圖案ACP可以之字形狀佈置且可具有長軸，所述長軸平行於傾斜於第一方向D1與第二方向D2二者的對角線方向。在實施例中，主動圖案ACP已被闡述為具有平行於對角線方向的長軸且以之字形狀佈置，但發明概念不限於此實例。主動圖案ACP的形狀及佈置可以各種方式改變。
主動圖案ACP中的每一者可與一對接觸接墊LP接觸。主動圖案ACP中的每一者的相對的端部部分可與接觸接墊LP的頂表面接觸，且主動圖案ACP的中心部分可設置於接觸接墊LP中鄰近的接觸接墊LP之間。
主動圖案ACP的形成可包括：在層間絕緣層121上形成主動層；在主動層上形成硬遮罩圖案MP；以及使用硬遮罩圖案MP作為蝕刻遮罩各向異性地蝕刻主動層。在形成主動圖案ACP之後，可移除硬遮罩圖案MP。作為另一選擇，可不移除而是可留下硬遮罩圖案MP。
可使用物理氣相沈積（PVD）、熱化學氣相沈積（熱CVD（thermal CVD））、低壓化學氣相沈積（low-pressure chemical vapor deposition，LP-CVD）、電漿增強型化學氣相沈積（plasma enhanced chemical vapor deposition，PE-CVD）或原子層沈積（ALD）技術中的至少一者來形成主動層。
主動圖案ACP可由半導體材料（例如，矽、鍺及矽鍺）中的至少一者形成或包含半導體材料（例如，矽、鍺及矽鍺）中的至少一者。作為另一選擇，主動圖案ACP可由氧化物半導體材料（例如，In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合）中的至少一者形成或包含氧化物半導體材料（例如，In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合）中的至少一者。在實施例中，主動圖案ACP可由氧化銦鎵鋅（IGZO）形成或包含氧化銦鎵鋅（IGZO）。在實施例中，主動圖案ACP可由二維半導體材料（例如，金屬二硫族化物（TMDC）（MX 2）、黑磷、MoS 2、MoTe 2、WS 2、WSe 2、石墨烯、碳奈米管或其組合）中的至少一者形成或包含二維半導體材料（例如，金屬二硫族化物（TMDC）（MX 2）、黑磷、MoS 2、MoTe 2、WS 2、WSe 2、石墨烯、碳奈米管或其組合）中的至少一者。
參照圖4、圖14A及圖14B，可在層間絕緣層121上形成第一上部絕緣層131以覆蓋主動圖案ACP。
接下來，可將第一上部絕緣層131圖案化以形成在第一方向D1上延伸的溝槽T。作為實例，可將一對溝槽T形成為與每一主動圖案ACP交叉。溝槽T可暴露出主動圖案ACP的（例如，通道區的）側表面及頂表面。
參照圖4、圖15A及圖15B，可在溝槽T中依序形成閘極絕緣層Gox及閘極導電層GCL。
可使用物理氣相沈積（PVD）、熱化學氣相沈積（熱CVD）、低壓化學氣相沈積（LP-CVD）、電漿增強型化學氣相沈積（PE-CVD）或原子層沈積（ALD）技術中的至少一者來形成閘極絕緣層Gox及閘極導電層GCL。
閘極絕緣層Gox可覆蓋主動圖案ACP的側表面及頂表面至實質上均勻的厚度。閘極絕緣層Gox的厚度可小於溝槽T的寬度的一半。
可將閘極導電層GCL形成為完全填充設置有閘極絕緣層Gox的溝槽T。閘極導電層GCL可由高熔點金屬（例如，鈷、鈦、鎳、鎢及鉬）及/或金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者形成或包含高熔點金屬（例如，鈷、鈦、鎳、鎢及鉬）及/或金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者。
參照圖4、圖16A及圖16B，可對閘極導電層GCL實行各向異性蝕刻製程，以分別在溝槽T中形成字元線WL。
在形成字元線WL之後，可在第一上部絕緣層131上形成第二上部絕緣層143。另外，可在第一上部絕緣層131與第二上部絕緣層143之間形成第一蝕刻終止層141。第一蝕刻終止層141可覆蓋閘極絕緣層Gox的頂表面及字元線WL的頂表面。第一蝕刻終止層141可由不同於第一上部絕緣層131及第二上部絕緣層143的絕緣材料形成。
接下來，可形成位元線接觸插塞DC以穿透第二上部絕緣層143、第一蝕刻終止層141及第一上部絕緣層131。位元線接觸插塞DC的形成可包括：在第二上部絕緣層143上形成遮罩圖案（未示出）；各向異性地蝕刻第二上部絕緣層143、第一蝕刻終止層141及第一上部絕緣層131以形成暴露出主動圖案ACP的中心部分的接觸孔；沈積導電層以填充接觸孔；以及各向異性地蝕刻導電層以暴露出第二上部絕緣層143。
位元線接觸插塞DC可分別與主動圖案ACP的中心部分的頂表面接觸。位元線接觸插塞DC中的每一者可設置於主動圖案ACP中的對應一者上且位於鄰近的一對字元線WL之間。
參照圖4、圖17A及圖17B，可在第二上部絕緣層143上依序堆疊第二蝕刻終止層151及第三上部絕緣層153。第二蝕刻終止層151可由不同於第二上部絕緣層143及第三上部絕緣層153的絕緣材料形成或包含不同於第二上部絕緣層143及第三上部絕緣層153的絕緣材料。第二蝕刻終止層151可覆蓋位元線接觸插塞DC的頂表面。
接下來，可藉由對第二蝕刻終止層151及第三上部絕緣層153進行圖案化來形成位元線溝槽。位元線溝槽可在第二方向D2上延伸。可將位元線溝槽中的每一者配置成暴露出在第二方向D2上佈置的位元線接觸插塞DC的頂表面。
在形成位元線溝槽之後，可依序形成障壁金屬層161及位元線金屬層163。障壁金屬層161可覆蓋位元線溝槽以及第三上部絕緣層153的頂表面至均勻的厚度。障壁金屬層161可由金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者形成或包含金屬氮化物（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））中的至少一者。
可在障壁金屬層161上形成位元線金屬層163，以完全填充設置有障壁金屬層161的位元線溝槽。位元線金屬層163可由金屬材料（例如，銅、鋁、鈷、鈦、鎳、鎢、鉭及鉬）中的至少一者形成或包含金屬材料（例如，銅、鋁、鈷、鈦、鎳、鎢、鉭及鉬）中的至少一者。
接下來，可各向異性地蝕刻障壁金屬層161及位元線金屬層163，以暴露出第三上部絕緣層153的頂表面，且因此，位元線BL可被形成為具有圖5A及圖5B所示結構。
圖18A至圖23A及圖18B至圖23B是分別沿圖7所示的線A-A'、B-B'、C-C'及D-D'截取以示出根據發明概念實施例的製作半導體記憶體元件的方法的剖視圖。
參照圖7、圖18A及圖18B，可在半導體基板100上形成第一下部絕緣層101。在實施例中，第一下部絕緣層101可覆蓋形成於半導體基板100上的核心及周邊電路。
可在第一下部絕緣層101上形成位元線BL。位元線BL的形成可包括在第一下部絕緣層101上沈積位元線導電層以及對位元線導電層進行圖案化。位元線BL可在第二方向D2上延伸成彼此平行。
參照圖7、圖19A及圖19B，可在第一下部絕緣層101上形成第二下部絕緣層111，以填充位於位元線BL之間的區。
可在第二下部絕緣層111上形成層間絕緣層121，且在實施例中，可在層間絕緣層121中形成位元線接觸插塞DC。
位元線接觸插塞DC可與位元線BL的頂表面接觸。可將位元線接觸插塞DC佈置成在第一方向D1及第二方向D2上彼此間隔開，且可以之字形狀佈置位元線接觸插塞DC。
參照圖7、圖20A及圖20B，可在層間絕緣層121上形成主動圖案ACP。如先前參照圖13A及圖13B所述，可將主動圖案ACP形成為在層間絕緣層121上具有鰭形狀。主動圖案ACP可具有矩形形狀或條形狀且可具有長軸，所述長軸平行於傾斜於第一方向D1與第二方向D2二者的對角線方向。
在實施例中，主動圖案ACP可分別與位元線接觸插塞DC的頂表面接觸。位元線接觸插塞DC可分別連接至主動圖案ACP的中心部分。如上所述，主動圖案ACP可由半導體材料、氧化物半導體材料或二維半導體材料中的至少一者形成。
參照圖7、圖21A及圖21B，可在層間絕緣層121上形成第一上部絕緣層131以覆蓋主動圖案ACP。接下來，如先前參照圖14A及圖14B所述，可在第一上部絕緣層131中形成溝槽。換言之，溝槽可在第一方向D1上延伸以與主動圖案ACP交叉。
接下來，如參照圖15A及圖15B所述，可在溝槽中依序形成閘極絕緣層Gox及閘極導電層GCL。
參照圖7、圖22A及圖22B，可對閘極導電層GCL實行各向異性蝕刻製程，以分別在溝槽T中形成字元線WL。
在形成字元線WL之後，可形成第一蝕刻終止層141以覆蓋閘極絕緣層Gox的頂表面及字元線WL的頂表面。
接下來，可形成主動接觸件AC以穿透第一蝕刻終止層141且耦合至主動圖案ACP。主動接觸件AC可耦合至主動圖案ACP中的每一者的相對的端部部分，且可與主動圖案ACP的頂表面接觸。
在形成主動接觸件AC之後，可在第一蝕刻終止層141上形成第二上部絕緣層143。
參照圖7、圖23A及圖23B，可在第二上部絕緣層143中形成接觸接墊LP，以分別耦合至主動接觸件AC。
主動接觸件AC可與接觸接墊LP的部分接觸。可將接觸接墊LP設置成在第一方向D1及第二方向D2上彼此間隔開。當在平面圖中觀察時，接觸接墊LP可位於字元線WL之間及位元線BL之間。
接下來，可在第二上部絕緣層143上形成其中依序堆疊有上部模具層UML及上部支撐層USP的模具結構。
模具結構可具有分別暴露出接觸接墊LP的開口。如先前參照圖10A及圖10B所述，開口的形成可包括：在上部支撐層USP上形成具有敞開的部分的遮罩圖案（未示出）；以及使用遮罩圖案各向異性地蝕刻上部支撐層USP及上部模具層UML。
接下來，如參照圖11A及圖11B所述，可在開口中分別形成第一電極EL1。
重新參照圖8A及圖8B，在形成第一電極EL1之後，可在設置有第一電極EL1的開口中依序形成電容器介電層CIL及第二電極EL2。
電容器介電層CIL可在開口中覆蓋第一電極EL1的內表面至均勻的厚度，且可延伸至模具結構的頂表面（例如，下部支撐層LSP的頂表面）。
可在電容器介電層CIL上形成第二電極EL2以填充開口。第二電極EL2可共同覆蓋多個第一電極EL1。
根據發明概念的實施例，可使用鰭狀電晶體作為記憶體胞元電晶體。在此種情形中，鰭狀主動圖案的三個表面可由字元線控制，且因此，字元線可具有改善的通道控制能力。因此，即使當記憶體胞元的面積減小時，亦可確保接通電流（turn-on current）。此外，主動圖案可由氧化物半導體材料形成，且在此種情形中，可在半導體記憶體元件的操作期間降低記憶體胞元電晶體的漏電流。
另外，由於電容器或位元線隱埋於記憶體胞元電晶體下方，因此可自位元線之間或字元線之間的區省略導電結構。因此，可降低製作半導體記憶體元件的製程的複雜度。此外，由於電容器或位元線隱埋於記憶體胞元電晶體下方，因此可容易地將周邊電路設置於與胞元陣列在垂直方向上重疊的位置處。因此，半導體記憶體元件可被製作成具有增加的積體密度。
以上所揭露的組件中的一或多者可包括例如以下等處理電路系統或實施於例如以下等處理電路系統中：硬體，包括邏輯電路；硬體/軟體組合，例如執行軟體的處理器；或者其組合。舉例而言，處理電路系統可更具體地包括（但不限於）中央處理單元（central processing unit，CPU）、算術邏輯單元（arithmetic logic unit，ALU）、數位訊號處理器、微電腦、現場可程式化閘陣列（field programmable gate array，FPGA）、系統晶片（System-on-Chip，SoC）、可程式化邏輯單元、微處理器、特殊應用積體電路（application-specific integrated circuit，ASIC）等。
儘管已具體示出並闡述了發明概念的示例性實施例，然而此項技術中具有通常知識者將理解，在不背離隨附申請專利範圍的精神及範圍的條件下，可對其作出形式及細節上的變化。
1:記憶體胞元陣列 2:列解碼器 3:感測放大器 4:行解碼器 5:控制邏輯 100:第一半導體基板/半導體基板/基板 101:第一下部絕緣層/下部絕緣層 111:第二下部絕緣層 121:層間絕緣層 131:第一上部絕緣層 141:第一蝕刻終止層 143:第二上部絕緣層 151:第二蝕刻終止層 153:第三上部絕緣層 161:障壁金屬層 162:障壁金屬圖案 163:位元線金屬層 164:金屬線圖案 170:第四上部絕緣層/上部絕緣層 180:上部絕緣層 190:最上絕緣層 200:第二半導體基板 210:周邊絕緣層 A-A'、B-B'、C-C'、D-D':線 AC:主動接觸件 ACP:主動圖案 BL:位元線 BP1:第一結合接墊 BP2:第二結合接墊 CAP:電容器 CH1:第一通道區 CH2:第二通道區 CIL:電容器介電層 CMP:胞元金屬結構 CS:胞元陣列結構 D1:第一方向 D2:第二方向 D3:第三方向 DC:位元線接觸插塞 DS:資料儲存元件 DSL:資料儲存層 EL1:第一電極 EL2:第二電極 GCL:閘極導電層 Gox:閘極絕緣層 ICL:互連層 ILD:下部絕緣層 LML:下部模具層 LP:接觸接墊 LSP:下部支撐層 MC:記憶體胞元 MP:硬遮罩圖案 OP:開口 PE:板導電層 PMP:周邊金屬結構 PS:周邊電路結構 PTR:核心及周邊電路 SD1:第一源極/汲極區/第二源極/汲極區 SD2:共用源極/汲極區 SH:屏蔽結構 SL:選擇組件層 T:溝槽 TR:選擇組件 UML:上部模具層 USP:上部支撐層 WL:字元線
圖1是示出根據發明概念實施例的包括半導體元件的半導體記憶體元件的方塊圖。 圖2及圖3是示意性地示出根據發明概念實施例的半導體記憶體元件的立體圖。 圖4是示出根據發明概念實施例的半導體記憶體元件的平面圖。 圖5A及圖5B是沿圖4所示的線A-A'、B-B'、C-C'及D-D'截取以示出根據發明概念實施例的半導體記憶體元件的剖視圖。 圖5C是沿圖4所示的線A-A'及B-B'截取以示出根據發明概念實施例的半導體記憶體元件的剖視圖。 圖6是示出根據發明概念實施例的半導體記憶體元件的剖視圖。 圖7是示出根據發明概念實施例的半導體記憶體元件的平面圖。 圖8A及圖8B是沿圖7所示的線A-A'、B-B'、C-C'及D-D'截取以示出根據發明概念實施例的半導體記憶體元件的剖視圖。 圖8C是沿圖7所示的線A-A'及B-B'截取以示出根據發明概念實施例的半導體記憶體元件的剖視圖。 圖9是示出根據發明概念實施例的半導體記憶體元件的剖視圖。 圖10A至圖17A及圖10B至圖17B是分別沿圖4所示的線A-A'、B-B'、C-C'及D-D'截取以示出根據發明概念實施例的製作半導體記憶體元件的方法的剖視圖。 圖18A至圖23A及圖18B至圖23B是分別沿圖7所示的線A-A'、B-B'、C-C'及D-D'截取以示出根據發明概念實施例的製作半導體記憶體元件的方法的剖視圖。
1:記憶體胞元陣列
2:列解碼器
3:感測放大器
4:行解碼器
5:控制邏輯
BL:位元線
DS:資料儲存元件
MC:記憶體胞元
TR:選擇組件
WL:字元線

Claims (20)

  1. 一種半導體記憶體元件，包括： 資料儲存層，包括資料儲存元件； 互連層，位於所述資料儲存層上，所述互連層包括在第一方向上延伸的位元線；以及 選擇組件層，位於所述資料儲存層與所述互連層之間， 所述選擇組件層包括連接於所述資料儲存元件中的對應一者與所述位元線中的對應一者之間的胞元電晶體， 所述胞元電晶體包括主動圖案及字元線，所述字元線與所述主動圖案交叉且在與所述第一方向交叉的第二方向上延伸， 所述資料儲存層、所述選擇組件層及所述互連層在第三方向上依序設置，且 所述第三方向垂直於所述第一方向及所述第二方向。
  2. 如請求項1所述的半導體記憶體元件，其中所述字元線包圍所述主動圖案的一部分的側表面及所述主動圖案的所述部分的頂表面。
  3. 如請求項1所述的半導體記憶體元件，其中 所述字元線包括第一部分及第二部分， 所述字元線的所述第一部分位於所述主動圖案上且具有第一厚度，且 所述字元線的所述第二部分具有大於所述第一厚度的第二厚度。
  4. 如請求項1所述的半導體記憶體元件，更包括： 第一接觸插塞，接觸所述主動圖案的底表面且位於所述字元線的第一側處；以及 第二接觸插塞，接觸所述主動圖案的頂表面且位於所述字元線的與所述第一側相對的第二側處。
  5. 如請求項4所述的半導體記憶體元件，其中 所述資料儲存元件中的一者連接至所述第一接觸插塞，且 所述位元線中的一者連接至所述第二接觸插塞。
  6. 如請求項4所述的半導體記憶體元件，其中 所述位元線中的一者連接至所述第一接觸插塞，且 所述資料儲存元件中的一者連接至所述第二接觸插塞。
  7. 如請求項1所述的半導體記憶體元件，其中所述資料儲存元件包括： 第一電極，位於絕緣層中； 第二電極，分別位於所述第一電極上；以及 電容器介電層，位於所述第一電極與所述第二電極之間。
  8. 如請求項1所述的半導體記憶體元件，其中所述主動圖案包含氧化物半導體材料。
  9. 一種半導體記憶體元件，包括： 層間絕緣層； 主動圖案，位於所述層間絕緣層上； 第一字元線及第二字元線，位於所述層間絕緣層上且與所述主動圖案交叉，所述第一字元線及所述第二字元線包圍所述主動圖案的側表面及所述主動圖案的頂表面，且所述第一字元線及所述第二字元線在第一方向上延伸； 第一電容器，連接至所述主動圖案的第一端部部分； 第二電容器，連接至所述主動圖案的第二端部部分； 位元線接觸插塞，連接至所述主動圖案，所述位元線接觸插塞位於所述第一字元線與所述第二字元線之間；以及 位元線，連接至所述位元線接觸插塞，所述位元線在第二方向上延伸且與所述第一字元線及所述第二字元線交叉。
  10. 如請求項9所述的半導體記憶體元件，其中， 第三方向垂直於所述第一方向及所述第二方向， 所述主動圖案在所述第三方向上位於所述第一電容器與所述位元線之間，且 所述主動圖案在所述第三方向上位於所述第二電容器與所述位元線之間。
  11. 如請求項9所述的半導體記憶體元件，其中 所述第一字元線及所述第二字元線中的每一者在所述主動圖案上具有第一厚度且在所述層間絕緣層上具有第二厚度，且 所述第二厚度大於所述第一厚度。
  12. 如請求項9所述的半導體記憶體元件，更包括： 半導體基板，位於所述層間絕緣層下方，其中 所述層間絕緣層位於所述半導體基板上， 所述第一電容器及所述第二電容器位於距所述半導體基板第一水平高度處， 所述主動圖案位於距所述半導體基板第二水平高度處，所述第二水平高度高於所述第一水平高度，且 所述位元線位於距所述半導體基板第三水平高度處，所述第三水平高度高於所述第二水平高度。
  13. 如請求項9所述的半導體記憶體元件，更包括： 下部絕緣層，界定開口， 其中所述第一電容器及所述第二電容器中的每一者包括位於所述下部絕緣層中的所述開口中的對應開口中的第一電極、位於所述下部絕緣層的其中設置有所述第一電極的所述對應開口中的第二電極以及位於所述第一電極與所述第二電極之間的電容器介電層，且 其中所述層間絕緣層位於所述主動圖案與所述下部絕緣層之間。
  14. 如請求項13所述的半導體記憶體元件，更包括： 接觸插塞，穿透所述層間絕緣層，其中 所述接觸插塞分別耦合至所述第一電容器的所述第二電極及所述第二電容器的所述第二電極，且 所述接觸插塞接觸所述主動圖案的底表面。
  15. 如請求項9所述的半導體記憶體元件，更包括： 半導體基板，位於所述層間絕緣層下方，其中 所述層間絕緣層位於所述半導體基板上， 所述位元線位於距所述半導體基板第一水平高度處， 所述主動圖案位於距所述半導體基板第二水平高度處，所述第二水平高度高於所述第一水平高度，且 所述第一電容器及所述第二電容器位於距所述半導體基板第三水平高度處，所述第三水平高度高於所述第二水平高度。
  16. 如請求項9所述的半導體記憶體元件，其中 所述位元線接觸插塞穿透所述層間絕緣層，且 所述位元線接觸插塞接觸所述主動圖案的底表面。
  17. 如請求項9所述的半導體記憶體元件，更包括： 第一半導體基板； 第二半導體基板，面對所述第一半導體基板，所述第二半導體基板包括積體於其上的周邊電路； 第一結合接墊；以及 第二結合接墊，其中 所述位元線是多個位元線中的一者， 所述第一結合接墊連接至所述位元線， 所述第二結合接墊連接至積體於所述第二半導體基板上的所述周邊電路， 所述第一電容器及所述第二電容器位於所述第一半導體基板上， 所述層間絕緣層覆蓋所述第一半導體基板上的所述第一電容器及所述第二電容器，且 所述第一結合接墊耦合至所述第二結合接墊。
  18. 如請求項9所述的半導體記憶體元件，更包括： 半導體基板，包括積體於所述半導體基板上的周邊電路；以及 下部絕緣層，覆蓋所述周邊電路，其中 所述位元線是多個位元線中的一者， 所述位元線連接至所述下部絕緣層中的所述周邊電路，且 所述層間絕緣層位於所述主動圖案與所述下部絕緣層之間。
  19. 一種半導體記憶體元件，包括： 半導體基板； 板導電層，位於所述半導體基板上； 下部絕緣層； 電容器，位於所述板導電層上且隱埋於所述下部絕緣層中； 層間絕緣層，位於所述下部絕緣層上且覆蓋所述電容器； 接觸接墊，分別連接至所述電容器，所述接觸接墊穿透所述層間絕緣層； 主動圖案，位於所述層間絕緣層上，所述主動圖案的相對的端部部分與所述接觸接墊的頂表面接觸； 第一字元線及第二字元線，位於所述層間絕緣層上且與所述主動圖案交叉，所述第一字元線及所述第二字元線包圍所述主動圖案的側表面及所述主動圖案的頂表面； 位元線接觸插塞，在所述第一字元線與所述第二字元線之間接觸所述主動圖案的所述頂表面；以及 位元線，接觸所述位元線接觸插塞的頂表面，所述位元線與所述第一字元線及所述第二字元線交叉。
  20. 如請求項19所述的半導體記憶體元件，其中 所述第一字元線及所述第二字元線在平行於所述半導體基板的頂表面的第一方向上延伸， 所述位元線在平行於所述半導體基板的所述頂表面且與所述第一方向交叉的第二方向上延伸，且 所述主動圖案在傾斜於所述第一方向及所述第二方向的對角線方向上延伸。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI842043B (zh) * 2022-08-05 2024-05-11 旺宏電子股份有限公司 記憶體裝置及其運算方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
US11930634B2 (en) * 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11810838B2 (en) 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
US11751383B2 (en) 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214603A (en) * 1991-08-05 1993-05-25 International Business Machines Corporation Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
JP3808700B2 (ja) * 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
US7939876B2 (en) 2008-04-09 2011-05-10 International Business Machines Corporation Metallized conductive strap spacer for SOI deep trench capacitor
TWI375300B (en) * 2008-07-22 2012-10-21 Nanya Technology Corp Dynamic random access memory structure and method of making the same
US20110042722A1 (en) 2009-08-21 2011-02-24 Nanya Technology Corp. Integrated circuit structure and memory array
US8492819B2 (en) 2011-07-14 2013-07-23 International Business Machines Corporation FET eDRAM trench self-aligned to buried strap
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150042612A (ko) * 2013-10-11 2015-04-21 삼성전자주식회사 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법
KR102164542B1 (ko) 2014-05-21 2020-10-12 삼성전자 주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
WO2016186648A1 (en) 2015-05-18 2016-11-24 Intel Corporation Apparatus and method for fabricating a high density memory array
DE102017200678B4 (de) 2016-01-19 2019-06-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Mikroelektronikschaltung sowie entsprechende Mikroelektronikschaltung
KR102396978B1 (ko) 2018-11-16 2022-05-11 삼성전자주식회사 반도체 장치
US11031404B2 (en) 2018-11-26 2021-06-08 Etron Technology, Inc. Dynamic memory structure with a shared counter electrode
US11011520B2 (en) 2019-03-15 2021-05-18 Etron Technology, Inc. Semiconductor DRAM cell structure having low leakage capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI842043B (zh) * 2022-08-05 2024-05-11 旺宏電子股份有限公司 記憶體裝置及其運算方法

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