TWI839959B - 半導體記憶體裝置及其製造方法 - Google Patents
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Abstract
揭露半導體記憶體裝置及其製造方法。半導體記憶體裝置包括：周邊電路結構，包括位於半導體基板上的周邊電路及位於周邊電路上的第一介電層；單元陣列結構，位於半導體基板上；以及屏蔽層，位於周邊電路結構與單元陣列結構之間。單元陣列結構包括：位元線；第一主動圖案及第二主動圖案，位於位元線上；第一字元線，在第一主動圖案上在第二方向上延伸；第二字元線，在第二主動圖案上在第二方向上延伸；資料儲存圖案，位於第一主動圖案及第二主動圖案上；以及第二介電層，位於半導體基板上。第一介電層的氫濃度大於第二介電層的氫濃度。
Description
本發明概念是有關於一種半導體記憶體裝置，且更具體而言是有關於一種包括垂直通道電晶體的半導體記憶體裝置及其製造方法。
[相關申請案的交叉參考]
本申請案主張優先於在2022年4月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0048511號，所述韓國專利申請案的揭露內容全文併入本案供參考。
半導體裝置包括含有金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）的積體電路。隨著半導體裝置的大小及設計規則逐漸減縮，MOSFET的大小亦越來越按比例縮小。MOSFET的按比例縮小可能會使半導體裝置的操作特性劣化。因此，已進行各種研究來開發用於製造在克服與半導體裝置的高整合度（integration）相關聯的問題的同時具有優越效能的半導體裝置的方法。因此，已提出具有垂直通道的電晶體來增大其整合度、電阻、電流驅動能力等。
本發明概念的一些實施例提供一種具有增加的結構穩定性的半導體記憶體裝置及其製造方法。
本發明概念的一些實施例提供一種具有改善的操作可靠性的半導體記憶體裝置及其製造方法。
本發明概念的一些實施例提供一種製造半導體記憶體裝置的方法以及藉由所述方法製造的半導體記憶體裝置，所述方法具有較小的缺陷出現率。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：周邊電路結構，包括位於半導體基板上的周邊電路及覆蓋所述周邊電路的第一介電層；單元陣列結構，位於所述半導體基板上；以及屏蔽層，位於所述周邊電路結構與所述單元陣列結構之間。所述單元陣列結構可包括：位元線，在所述半導體基板上在第一方向上縱向延伸；第一主動圖案與第二主動圖案，沿著所述第一方向交替地設置於所述位元線中的每一者上，所述第一主動圖案及所述第二主動圖案中的每一者包括水平部及垂直部，彼此相鄰的第一主動圖案與第二主動圖案彼此對稱地設置；第一字元線，在第二方向上縱向延伸，與所述位元線交叉且設置於所述第一主動圖案的所述水平部上；第二字元線，在所述第二方向上縱向延伸，與所述位元線交叉且設置於所述第二主動圖案的所述水平部上；資料儲存圖案，位於所述第一主動圖案及所述第二主動圖案上；以及第二介電層，位於所述半導體基板上，所述第二介電層覆蓋所述位元線、所述第一主動圖案及所述第二主動圖案、所述第一字元線及所述第二字元線以及所述資料儲存圖案。所述第一介電層的氫濃度可大於所述第二介電層的氫濃度。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：第一電路結構與第二電路結構，在半導體基板上彼此間隔開；屏蔽層，將所述第一電路結構與所述第二電路結構彼此隔開；以及連接接觸件，穿透所述屏蔽層且將所述第一電路結構與所述第二電路結構連接至彼此。所述第一電路結構可包括第一電晶體及覆蓋所述第一電晶體的第一介電層。所述第二電路結構可包括第二電晶體及覆蓋所述第二電晶體的第二介電層。所述第二電晶體可包括：位元線，在所述半導體基板上在第一方向上縱向延伸；第一主動圖案及第二主動圖案，沿著所述第一方向設置於所述位元線上；第一字元線，在第二方向上縱向延伸，與所述位元線交叉且設置於所述第一主動圖案上；以及第二字元線，在所述第二方向上縱向延伸，與所述位元線交叉且設置於所述第二主動圖案上。所述屏蔽層的氫擴散率可小於所述第一介電層的氫擴散率及所述第二介電層的氫擴散率。
根據本發明概念的一些實施例，一種製造半導體記憶體裝置的方法可包括：在半導體基板上形成第一電晶體；在所述半導體基板上形成覆蓋所述第一電晶體的第一介電層；形成覆蓋所述第一介電層的屏蔽層；在所述屏蔽層上形成第二介電層；在所述第二介電層上形成在水平方向上延伸的位元線；在所述位元線上形成第二電晶體；以及在所述第二介電層上形成覆蓋所述位元線及所述第二電晶體的第三介電層。所述第二電晶體可包括：第一主動圖案及第二主動圖案，位於所述位元線上；第一字元線，縱向延伸，與所述位元線交叉且設置於所述第一主動圖案上；以及第二字元線，縱向延伸，與所述位元線交叉且設置於所述第二主動圖案上。所述第一介電層的氫濃度可大於所述第二介電層的氫濃度。
將在本文中參照附圖闡述根據本發明概念的半導體記憶體裝置。相同的編號始終指代相同的元件。除非上下文另有指示，否則如本文中所使用的用語「接觸」是指直接連接（即，觸碰）。
圖1例示出根據本發明概念一些實例性實施例的示出包括半導體記憶體裝置的半導體設備的方塊圖。
參照圖1，半導體設備可包括記憶體單元陣列1、列解碼器2、感測放大器3、行解碼器4及控制邏輯5。
記憶體單元陣列1可包括以二維方式或三維方式佈置的多個記憶體單元MC。記憶體單元MC中的每一者可連接於彼此交叉的字元線WL與位元線BL之間。
記憶體單元MC中的每一者可包括選擇元件TR及資料儲存元件DS。選擇元件TR與資料儲存元件DS以串聯方式電性連接至彼此。選擇元件TR可連接於資料儲存元件DS與字元線WL之間，且資料儲存元件DS可經由選擇元件TR連接至位元線BL。選擇元件TR可為場效電晶體（FET），且資料儲存元件DS可為電容器、磁性穿遂接面圖案或可變電阻器。舉例而言，選擇元件TR可包括電晶體、可連接至字元線WL的閘極電極、以及可連接至位元線BL及資料儲存元件DS的源極/汲極端子。
列解碼器2可對自外部輸入的位址進行解碼且可選擇記憶體單元陣列1的字元線WL中的一者。在列解碼器2中進行解碼的位址可被提供至列驅動器（未示出），且列驅動器可因應於控制電路的控制操作而向所選擇的字元線WL以及未被選擇的字元線WL中的每一者提供特定電壓。
感測放大器3可因應於自行解碼器4解碼的位址而偵測所選擇的位元線BL與參考位元線之間的電壓差並對所述電壓差進行放大，且然後可輸出經放大電壓差。
行解碼器4可在感測放大器3與外部裝置（例如，記憶體控制器）之間提供資料傳遞路徑。行解碼器4可對自外部輸入的位址進行解碼且可選擇位元線BL中的一者。
控制邏輯5可產生控制訊號，所述控制訊號對向記憶體單元陣列1寫入資料及/或自記憶體單元陣列1讀取資料的操作進行控制。
圖2例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的簡化透視圖。
參照圖2，半導體記憶體裝置可包括周邊電路結構PS及連接至周邊電路結構PS的單元陣列結構CS。
周邊電路結構PS可包括形成於半導體基板100上的核心/周邊電路。核心/周邊電路可包括參照圖1論述的列解碼器及行解碼器（參見圖1所示列解碼器2及行解碼器4）、感測放大器（參見圖1所示感測放大器3）及控制邏輯（參見圖1所示控制邏輯5）。
單元陣列結構CS可包括記憶體單元陣列（參見圖1所示記憶體單元陣列1），所述記憶體單元陣列包括以二維方式及三維方式佈置於在彼此交叉的第一方向D1與第二方向D2上延伸的平面上的記憶體單元（參見圖1所示記憶體單元MC）。如上所述，記憶體單元（參見圖1所示記憶體單元MC）中的每一者可包括選擇元件TR及資料儲存元件DS。
根據一些實施例，可包括垂直通道電晶體（vertical channel transistor，VCT）作為每一記憶體單元（參見圖1所示記憶體單元MC）的選擇電晶體TR。垂直通道電晶體可指示其中通道在與半導體基板100的頂表面垂直的方向（或第三方向D3）上延伸的結構。另外，可提供電容器作為每一記憶體單元（參見圖1所示記憶體單元MC）的資料儲存元件DS。
根據圖2中所示的實施例，周邊電路結構PS可設置於半導體基板100上，且單元陣列結構CS可設置於周邊電路結構PS上。
與圖2中所示般不同，周邊電路結構PS與單元陣列結構CS可在水平方向上彼此間隔開的同時設置於半導體基板100上。
周邊電路結構PS與單元陣列結構CS可電性連接至彼此。舉例而言，周邊電路結構PS的核心/周邊電路（參見圖1所示列解碼器2、感測放大器3、行解碼器4及控制邏輯5）可電性連接至單元陣列結構CS的記憶體單元陣列（參見圖1所示記憶體單元陣列1）。
圖3例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的平面圖。圖4例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的沿著圖3所示線A-A'截取的剖視圖。
參照圖3及圖4，半導體記憶體裝置可包括位於半導體基板100上的周邊電路結構PS且亦可包括位於周邊電路結構PS上的單元陣列結構CS。
半導體基板100可包含半導體材料。半導體基板100可為例如矽（Si）基板、鍺（Ge）基板或矽-鍺（SiGe）基板。
第一方向D1及第二方向D2可平行於半導體基板100的頂表面。第三方向D3可垂直於半導體基板100的頂表面且可與第一方向D1及第二方向D2二者相交。
周邊電路結構PS可設置於半導體基板100上。周邊電路結構PS可包括形成於主動圖案102上的核心/周邊電路SA、覆蓋核心/周邊電路SA的下部介電層120以及設置與下部介電層120中的周邊電路配線圖案110。
主動圖案102可設置於半導體基板100上。主動圖案102可具有突出至半導體基板100的頂表面上的形狀。當在平面圖中觀察時，主動圖案102可對其中設置有核心/周邊電路SA的區域進行界定。主動圖案102及半導體基板100可被提供為單一式單個本體。舉例而言，主動圖案102可為半導體基板100的在第三方向D3上自半導體基板100突出的部分。
核心/周邊電路SA可設置於主動圖案102上。核心/周邊電路SA可包括參照圖1論述的列解碼器及行解碼器（參見圖1所示列解碼器2及行解碼器4）、感測放大器（參見圖1所示感測放大器3）及控制邏輯（參見圖1所示控制邏輯5）。舉例而言，核心/周邊電路SA可包括整合於主動圖案102上的N型金屬氧化物半導體（N-type metal-oxide-semiconductor，NMOS）電晶體及P型金屬氧化物半導體（P-type metal-oxide-semiconductor，PMOS）電晶體。更詳細而言，在主動圖案102上可設置有一或多個閘極電極GE。閘極電極GE中的每一者可在其相對的側上設置有源極/汲極圖案SD。可藉由將摻雜劑植入主動圖案102的上部部分（upper portion）來形成源極/汲極圖案SD。在閘極電極GE與主動圖案102之間可設置有閘極介電層GI。在閘極電極GE上可設置有閘極頂蓋圖案GP。在閘極電極GE中的每一者的相對的側上可設置有閘極間隔件GS。
NMOS電晶體及PMOS電晶體中的一者可由單個閘極電極GE、與所述單個閘極電極GE相鄰的一對源極/汲極圖案SD、單個閘極介電層GI、單個閘極頂蓋圖案GP及一對閘極間隔件GS構成。電晶體可經由設置於電晶體之間或電晶體的源極/汲極圖案SD之間的裝置分隔圖案DSP而彼此劃分開。裝置分隔圖案DSP可在源極/汲極圖案SD之間設置於主動圖案102的上部部分上。圖4繪示出平面電晶體（planar transistor），但本發明概念並非僅限於此。根據一些實施例，核心/周邊電路SA可包括各種形狀的電晶體及被動元件。
周邊電路配線圖案110可設置於半導體基板100上。周邊電路配線圖案110可設置於核心/周邊電路SA上。周邊電路配線圖案110可連接至核心/周邊電路SA。周邊電路配線圖案110可包括周邊電路配線走線112及周邊電路接觸插塞114。周邊電路配線走線112可對應於用於進行周邊電路配線圖案110的水平內連的配線圖案，且周邊電路接觸插塞114可對應於用於進行周邊電路配線圖案110的垂直內連的配線圖案。周邊電路配線走線112可經由周邊電路接觸插塞114電性連接至核心/周邊電路SA。舉例而言，周邊電路配線走線112及周邊電路接觸插塞114可耦合至核心/周邊電路SA的NMOS電晶體及PMOS電晶體。更詳細而言，周邊電路接觸插塞114可耦合至電晶體的源極/汲極圖案SD或閘極電極GE，且周邊電路配線走線112可連接至周邊電路接觸插塞114。
下部介電層120可設置於半導體基板100上。下部介電層120可覆蓋核心/周邊電路SA及周邊電路配線圖案110。儘管未示出，然而被隱埋的下部介電層120可包括多個堆疊的介電層。舉例而言，下部介電層120可包括氧化矽（SiO
2）層、氮化矽（SiN）層、氮氧化矽（SiON）層及低介電常數（low-k）介電層中的一或多者。下部介電層120可包含氫（H）。下部介電層120中的氫原子可防止基於矽（Si）形成的核心/周邊電路SA的電晶體中出現介面缺陷。
在周邊電路結構PS上可設置有屏蔽層200。屏蔽層200可覆蓋下部介電層120。在實例性實施例中，屏蔽層200的底表面可接觸下部介電層120的頂表面。屏蔽層200可完全覆蓋核心/周邊電路SA。舉例而言，整個核心/周邊電路SA可定位於屏蔽層200下方。屏蔽層200可具有板形狀。屏蔽層200可包含氫擴散率較下部介電層120中所包含的材料的氫擴散率及上部介電層300中所包含的材料的氫擴散率小的材料，上部介電層300將在以下進行論述。舉例而言，屏蔽層200可包含氧化鋁（Al
2O
3）或金屬氮化物。金屬氮化物可包括氮化鈦（TiN）或氮化鉭（TaN）。屏蔽層200的氫濃度可小於下部介電層120的氫濃度。屏蔽層200可防止氫原子自下部介電層120擴散至單元陣列結構CS中。當下部介電層120包含氧化矽（SiO
2）時，屏蔽層200可包含氫擴散率較氧化矽（SiO
2）的氫擴散率小的氮化矽（Si
3N
4）。
單元陣列結構CS可設置於屏蔽層200上。以下將闡述單元陣列結構CS的詳細配置。
在屏蔽層200上，位元線BL可在第一方向D1上縱向延伸且可在第二方向D2上彼此間隔開。位元線BL可各自在第二方向D2上具有第一寬度W1，且第一寬度W1可介於自約1奈米至約50奈米的範圍內。
位元線BL可包含例如經摻雜複晶矽、金屬、導電金屬氮化物（metal nitride，MN）、導電金屬矽化物（metal silicide，MSi）、導電金屬氧化物（metal oxide，MO）或其任意組合。位元線BL可由以下材料形成：經摻雜複晶矽、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi）、氮化鈦矽（TiSiN）、矽化鉭（TaSi）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi）、矽化鈷（CoSi）、氧化銥（IrO）、氧化釕（RuO）或其任意組合，但本發明概念並非僅限於此。位元線BL可包括由以上論述的材料中的一或多者形成的單層或多層。在一些實施例中，位元線BL可包含二維材料或三維材料，例如作為碳系二維材料的石墨烯、作為三維材料的碳奈米管或其任意組合。
在位元線BL上可設置有一對第一主動圖案AP1與第二主動圖案AP2。在每一位元線BL上，第一主動圖案AP1可被設置成在第二方向D2上彼此間隔開，且第二主動圖案AP2可被設置成在第二方向D2上彼此間隔開。第一主動圖案AP1與第二主動圖案AP2可在每一位元線BL上沿著第一方向D1交替地佈置。舉例而言，第一主動圖案AP1與第二主動圖案AP2可沿著第一方向D1及第二方向D2以二維方式佈置。
第一主動圖案AP1中的每一者可包括設置於位元線BL上的第一水平部HP1及在垂直方向上自第一水平部HP1突出的第一垂直部VP1。第一水平部HP1與第一垂直部VP1可彼此呈材料連續性。如本文中所使用的用語「材料連續性」可指在形成材料的連續性不具有中斷的情況下同時形成且由相同材料形成的結構、圖案及/或層。作為一個實例，處於「材料連續性」或「在材料上連續」的結構、圖案及/或層可為同質單片式結構。
第二主動圖案AP2中的每一者可包括設置於位元線BL上的第二水平部HP2及在垂直方向上自第二水平部HP2突出的第二垂直部VP2。第二水平部HP2與第二垂直部VP2可彼此呈材料連續性。第二主動圖案AP2可設置於每一位元線BL上，以相對於第一主動圖案AP1具有鏡像對稱性。
第一垂直部VP1及第二垂直部VP2可在與半導體基板100的頂表面垂直的方向上具有垂直長度且可在第一方向D1上具有寬度。第一垂直部VP1及第二垂直部VP2中的每一者的垂直長度可為第一垂直部VP1及第二垂直部VP2中的每一者的寬度的約2倍至10倍，但本發明概念並非僅限於此。當在第一方向D1上觀察時，第一垂直部VP1及第二垂直部VP2中的每一者的寬度可介於自幾奈米至幾十奈米的範圍內。舉例而言，第一垂直部VP1及第二垂直部VP2中的每一者的寬度可介於自約1奈米至約30奈米或者自1奈米至約10奈米的範圍內。
第一水平部HP1及第二水平部HP2可與位元線BL的頂表面進行直接接觸。第一水平部HP1及第二水平部HP2中的每一者在第三方向D3上的厚度可與第一垂直部VP1及第二垂直部VP2中的每一者在第一方向D1上的厚度實質上相同。
在第一主動圖案AP1中的每一者上，第一水平部HP1可包括第一源極/汲極區，第一垂直部VP1的頂部端部可包括第二源極/汲極區，且第一通道區可包括於第一源極/汲極區與第二源極/汲極區之間。
在第二主動圖案AP2中的每一者上，第二水平部HP2可包括第三源極/汲極區，第二垂直部VP2的頂部端部可包括第四源極/汲極區，且第二通道區可包括於第三源極/汲極區與第四源極/汲極區之間。
根據一些實施例，第一主動圖案AP1的第一通道區可由第一字元線WL1進行控制，且第二主動圖案AP2的第二通道區可由第二字元線WL2進行控制。
第一主動圖案AP1及第二主動圖案AP2可包含半導體材料，例如矽（Si）、鍺（Ge）或矽-鍺（SiGe）。
作為另外一種選擇，第一主動圖案AP1及第二主動圖案AP2可包含氧化物半導體，例如In
xGa
yZn
zO、In
xGa
ySi
zO、In
xSn
yZn
zO、In
xZn
yO、Zn
xO、Zn
xSn
yO、Zn
xO
yN、Zr
xZn
ySn
zO、Sn
xO、Hf
xIn
yZn
zO、Ga
xZn
ySn
zO、Al
xZn
ySn
zO、Yb
xGa
yZn
zO、In
xGa
yO或其任意組合。舉例而言，第一主動圖案AP1及第二主動圖案AP2可包含氧化銦鎵鋅（indium-gallium-zinc oxide，IGZO）。第一主動圖案AP1及第二主動圖案AP2可各自具有由氧化物半導體形成的單層或多層。第一主動圖案AP1及第二主動圖案AP2可包含非晶氧化物半導體、結晶氧化物半導體或多晶氧化物半導體。在一些實施例中，第一主動圖案AP1及第二主動圖案AP2可各自具有較矽的帶隙能量大的帶隙能量。舉例而言，第一主動圖案AP1及第二主動圖案AP2可各自具有約1.5電子伏特至約5.6電子伏特的帶隙能量。當第一主動圖案AP1及第二主動圖案AP2中的每一者具有約2.0電子伏特至約4.0電子伏特的帶隙能量時，第一主動圖案AP1及第二主動圖案AP2可各自具有最佳的通道效能。
在一些實施例中，第一主動圖案AP1及第二主動圖案AP2可包含二維材料或三維材料，例如作為碳系二維材料的石墨烯、作為三維材料的碳奈米管或其任意組合。
在第一主動圖案AP1的第一水平部HP1上，第一字元線WL1可在伸展跨越位元線BL的同時在第二方向D2上延伸。在第二主動圖案AP2的第二水平部HP2上，第二字元線WL2可在伸展跨越位元線BL的同時在第二方向D2上延伸。
第一字元線WL1與第二字元線WL2可沿著第一方向D1交替地佈置。在一對第一主動圖案AP1及第二主動圖案AP2的第一垂直部VP1與第二垂直部VP2之間可設置有一對第一字元線WL1及第二字元線WL2。
第一字元線WL1及第二字元線WL2中的每一者可具有彼此相對的第一側壁與第二側壁。第一字元線WL1的第一側壁及第二字元線WL2的第一側壁可與第一主動圖案AP1及第二主動圖案AP2的第一垂直部VP1及第二垂直部VP2相鄰。第一字元線WL1的第二側壁與第二字元線WL2的第二側壁可被設置成面對彼此。
第一字元線WL1的第二側壁可與第一主動圖案AP1中所包括的第一水平部HP1的側壁對準。第二字元線WL2的第二側壁可與第二主動圖案AP2中所包括的第二水平部HP2的側壁對準。
第一字元線WL1及第二字元線WL2所具有的頂表面可位於較第一主動圖案AP1及第二主動圖案AP2中所包括的第一垂直部VP1及第二垂直部VP2的頂表面的水準低的水準處。另外，第一字元線WL1及第二字元線WL2可各自具有間隔件形狀。舉例而言，當在平面圖中觀察時，第一字元線WL1及第二字元線WL2可具有修圓頂表面。
第一字元線WL1及第二字元線WL2可包含例如經摻雜複晶矽、金屬、導電金屬氮化物（MN）、導電金屬矽化物（MSi）、導電金屬氧化物（MO）或其任意組合。第一字元線WL1及第二字元線WL2可由以下材料形成：經摻雜複晶矽、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi）、氮化鈦矽（TiSiN）、矽化鉭（TaSi）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi）、矽化鈷（CoSi）、氧化銥（IrO）、氧化釕（RuO）或其任意組合，但本發明概念並非僅限於此。第一字元線WL1及第二字元線WL2可各自具有包含以上論述的材料的單層或多層。在一些實施例中，第一字元線WL1及第二字元線WL2可包含二維材料或三維材料，例如作為碳系二維材料的石墨烯、作為三維材料的碳奈米管或其任意組合。
在第一字元線WL1與沿著第二方向D2佈置的第一主動圖案AP1之間可設置有第一閘極介電圖案Gox1。第一閘極介電圖案Gox1可夾置於第一字元線WL1的第一側壁與第一主動圖案AP1的第一垂直部VP1之間以及第一字元線WL1的底表面與第一主動圖案AP1的第一水平部HP1之間。第一閘極介電圖案Gox1可與第一主動圖案AP1的第一垂直部VP1及第一水平部HP1接觸。第一閘極介電圖案Gox1可具有實質上均勻的厚度。第一閘極介電圖案Gox1可在第一主動圖案AP1中所包括的第一水平部HP1的位於在第二方向D2上彼此相鄰的第一主動圖案AP1與第二主動圖案AP2之間的側向表面上被暴露出。
在第二字元線WL2與沿著第二方向D2佈置的第二主動圖案AP2之間可夾置有第二閘極介電圖案Gox2。第二閘極介電圖案Gox2可夾置於第二字元線WL2的第一側壁與第二主動圖案AP2的第二垂直部VP2之間以及第二字元線WL2的底表面與第二主動圖案AP2的第二水平部HP2之間。第二閘極介電圖案Gox2可與第二主動圖案AP2的第二垂直部VP2及第二水平部HP2接觸。第二閘極介電圖案Gox2可具有實質上均勻的厚度。第二閘極介電圖案Gox2可在第二主動圖案AP2中所包括的第二水平部HP2的位於在第二方向D2上彼此相鄰的第一主動圖案AP1與第二主動圖案AP2之間的側向表面上被暴露出。
第一閘極介電圖案Gox1及第二閘極介電圖案Gox2可由氧化矽（SiO）層、氮化矽（SiN）層、介電常數較氧化矽層的介電常數大的高介電常數（high-k）介電層或其任意組合形成。高介電常數介電層可由金屬氧化物或金屬氮氧化物形成。舉例而言，高介電常數介電層可由氧化鉿（HfO）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋅（HfZnO）、氧化鋅（ZnO）、氧化鋁（AlO）或其任意組合形成，但本發明概念並非僅限於此。
在屏蔽層200上可設置有第一介電圖案310。第一介電圖案310的底表面可與屏蔽層200的頂表面接觸。第一介電圖案310可隱埋位元線BL、第一主動圖案AP1及第二主動圖案AP2、第一字元線WL1及第二字元線WL2以及第一閘極介電圖案Gox1及第二閘極介電圖案Gox2。舉例而言，第一介電圖案310可對彼此相鄰的第一字元線WL1與第二字元線WL2之間的空間進行填充。第一介電圖案310可對第一主動圖案AP1及第二主動圖案AP2的第一水平部HP1與第二水平部HP2之間的空間進行填充。第一介電圖案310可覆蓋第一字元線WL1的頂表面及第二字元線WL2的頂表面。第一介電圖案310可具有與第一主動圖案AP1及第二主動圖案AP2中所包括的第一垂直部VP1及第二垂直部VP2的頂表面實質上共面的頂表面。第一介電圖案310可包括氧化矽（SiO）層、氮化矽（SiN）層、氮氧化矽（SiON）層及低介電常數介電層中的一或多者。
本文中所使用的例如「相同」、「相等」、「平面的」或「共面的」等用語在指定向、佈局、位置、形狀、大小、數量或其他度量時未必意指完全相同的定向、佈局、位置、形狀、大小、數量或其他度量，而是旨在囊括例如由於製作製程而可能發生的可接受變化範圍內的幾乎相同的定向、佈局、位置、形狀、大小、數量或其他度量。除非上下文或其他陳述另有指示，否則用語「實質上」在本文中可用於強調此含義。
在第一介電圖案310上可設置有層間介電圖案320。層間介電圖案320可覆蓋第一介電圖案310的頂表面以及第一主動圖案AP1及第二主動圖案AP2中所包括的第一垂直部VP1及第二垂直部VP2的頂表面。層間介電圖案320的底表面可與第一介電圖案310的頂表面以及第一垂直部VP1及第二垂直部VP2的頂表面接觸。層間介電圖案320可包含與第一介電圖案310的材料相同的材料。舉例而言，層間介電圖案320可包括氧化矽（SiO）層、氮化矽（SiN）層、氮氧化矽（SiON）層及低介電常數介電層中的一或多者。
層間介電圖案320中可設置有與第一主動圖案AP1及第二主動圖案AP2的第一垂直部VP1及第二垂直部VP2接觸的搭接墊LP。當在平面圖中觀察時，搭接墊LP可各自具有圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀、六邊形形狀或任何合適的形狀。搭接墊LP可由以下材料形成：經摻雜複晶矽、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi）、氮化鈦矽（TiSiN）、矽化鉭（TaSi）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi）、矽化鈷（CoSi）、氧化銥（IrO）、氧化釕（RuO）或其任意組合，但本發明概念並非僅限於此。
根據一些實施例，在層間介電圖案320上可設置有資料儲存圖案DS。資料儲存圖案DS可各自對應於參照圖1論述的資料儲存元件DS。資料儲存圖案DS可設置於對應的搭接墊LP上。舉例而言，資料儲存圖案DS中的每一者可與搭接墊LP中對應的一個搭接墊LP接觸。資料儲存圖案DS可經由搭接墊LP相應地電性連接至第一主動圖案AP1及第二主動圖案AP2的第一垂直部VP1及第二垂直部VP2。資料儲存圖案DS可沿著第一方向D1及第二方向D2佈置成矩陣形狀。
舉例而言，資料儲存圖案DS可為電容器，所述電容器中的每一者可包括底部電極及頂部電極以及位於底部電極與頂部電極之間的電容器介電層。在此種情形中，資料儲存圖案DS的底部電極可與搭接墊LP接觸，且當在平面圖中觀察時可具有圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀、六邊形形狀或任何其他合適的形狀。
作為另外一種選擇，資料儲存圖案DS可各自為可變電阻圖案，所述可變電阻圖案的兩種電阻狀態由於施加至記憶體元件的電性脈波而切換。舉例而言，資料儲存圖案DS可包含結晶狀態基於電流量而發生改變的相變材料、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁性材料或反鐵磁性材料。
在層間介電圖案320上可設置有第二介電圖案330。第二介電圖案330的底表面可與層間介電圖案320的頂表面接觸。在層間介電圖案320上，第二介電圖案330可覆蓋搭接墊LP及資料儲存圖案DS。第二介電圖案330可包含與第一介電圖案310的材料及層間介電圖案320的材料相同的材料。舉例而言，第二介電圖案330可包括氧化矽（SiO）層、氮化矽（SiN）層、氮氧化矽（SiON）層及低介電常數介電層中的一或多者。
上部介電層300可由第一介電圖案310、層間介電圖案320及第二介電圖案330構成。舉例而言，第一介電圖案310、層間介電圖案320及第二介電圖案330可由相同的材料形成。第一介電圖案310、層間介電圖案320及第二介電圖案330可構成單一式單個本體。然而，本發明概念並非僅限於此，且第一介電圖案310、層間介電圖案320及第二介電圖案330可由不同的材料形成或者可作為其間存在邊界的單獨組件來提供。
上部介電層300中可實質上不包含氫原子。舉例而言，上部介電層300的氫濃度可小於下部介電層120的氫濃度。上部介電層300的氫濃度可小於屏蔽層200的氫濃度。然而，本發明概念並非僅限於此。上部介電層300的氫濃度可小於屏蔽層200的氫濃度。
根據本發明概念的一些實施例，由於周邊電路結構PS的下部介電層120包含大量氫，因此下部介電層120可防止基於矽（Si）形成的核心/周邊電路SA的電晶體中出現介面缺陷。由於單元陣列結構CS的上部介電層300不包含氫或包含少量氫，因此可防止基於IGZO形成的第一主動圖案AP1及第二主動圖案AP2由於氫原子而被損壞。另外，屏蔽層200可包含氫擴散率低的材料。因此，在半導體記憶體裝置的製造或操作期間，屏蔽層200可防止第一主動圖案AP1及第二主動圖案AP2由於自下部介電層120擴散至單元陣列結構CS中的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
仍參照圖3及圖4，周邊電路結構PS與單元陣列結構CS可經由結構間連接接觸件210而連接於一起。結構間連接接觸件210可在垂直方向上穿透下部介電層120、屏蔽層200及上部介電層300，以將單元陣列結構CS的位元線BL連接至周邊電路結構PS的周邊電路配線圖案110。舉例而言，結構間連接接觸件210可為在垂直方向上將位元線BL連接至周邊電路配線圖案110的導電柱（或者例如導通孔等垂直連接配線結構）。作為另外一種選擇，結構間連接接觸件210可不直接連接至周邊電路配線圖案110，而是連接至核心/周邊電路SA。結構間連接接觸件210可包含金屬，例如銅（Cu）、金（Au）或鎢（W）。
圖5例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的剖視圖。為便於闡述，與參照圖1至圖4論述的實施例的組件相同的組件被指配相同的參考編號，且以下將省略或簡化對其重複闡釋。以下說明將集中於圖1至圖4所示實施例與以下闡述的其他實施例之間的不同之處。
參照圖5，結構間連接接觸件210可不直接連接至單元陣列結構CS的位元線BL。舉例而言，在結構間連接接觸件210與位元線BL之間可夾置有第一延伸圖案220及第二延伸圖案230。第二延伸圖案230可對應於用於進行位元線BL與周邊電路配線圖案110之間的水平內連的配線圖案，且結構間連接接觸件210及第一延伸圖案220可對應於用於進行位元線BL與周邊電路配線圖案110之間的垂直內連的配線圖案。
結構間連接接觸件210可為連接至周邊電路配線圖案110且自周邊電路配線圖案110的頂表面在第三方向D3上延伸的導電柱（或例如導通孔等垂直連接配線結構）。結構間連接接觸件210可在垂直方向上穿透下部介電層120、屏蔽層200及上部介電層300的第一介電圖案310。結構間連接接觸件210可包含金屬，例如銅（Cu）、金（Au）或鎢（W）。層間介電圖案320可覆蓋結構間連接接觸件210的頂表面。
第一延伸圖案220可為連接至位元線BL且自位元線BL的頂表面在第三方向D3上延伸的導電柱（或例如導通孔等垂直連接配線結構）。第一延伸圖案220可在垂直方向上穿透上部介電層300。第一延伸圖案220可包含金屬，例如銅（Cu）、金（Au）或鎢（W）。層間介電圖案320可覆蓋第一延伸圖案220的頂表面。第一延伸圖案220的頂表面可位於與結構間連接接觸件210的頂表面的水準、第一介電圖案310的頂表面的水準以及第一主動圖案AP1及第二主動圖案AP2中所包括的第一垂直部VP1及第二垂直部VP2的頂表面的水準實質上相同的水準處。第一延伸圖案220可在水平方向上與結構間連接接觸件210間隔開。
第二延伸圖案230可設置於層間介電圖案320中且可與結構間連接接觸件210及第一延伸圖案220接觸。第二延伸圖案230可位於與搭接墊LP的水準相同的水準處。第二延伸圖案230可由以下材料形成：經摻雜複晶矽、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi）、氮化鈦矽（TiSiN）、矽化鉭（TaSi）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi）、矽化鈷（CoSi）、氧化銥（IrO）、氧化釕（RuO）或其任意組合，但本發明概念並非僅限於此。
用於電性連接的配線圖案、柱、通孔或接墊可由金屬材料形成且金屬材料可具有高的氫擴散率。
根據本發明概念的一些實施例，可增大位元線BL與周邊電路配線圖案110之間的電性連接長度。可沿著結構間連接接觸件210、第一延伸圖案220及第二延伸圖案230而存在自具有高的氫濃度的下部介電層120至第一主動圖案AP1及第二主動圖案AP2的大的擴散長度。因此，在半導體記憶體裝置的製造或操作期間，結構間連接接觸件210、第一延伸圖案220及第二延伸圖案230可防止第一主動圖案AP1及第二主動圖案AP2由於自下部介電層120擴散至單元陣列結構CS中的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
圖6例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的剖視圖。
參照圖6，結構間連接接觸件210可直接連接至單元陣列結構CS的位元線BL。舉例而言，結構間連接接觸件210可為在第三方向D3上延伸以將周邊電路配線圖案110連接至位元線BL的導電柱（或例如導通孔等垂直連接配線結構）。結構間連接接觸件210可在垂直方向上穿透下部介電層120、屏蔽層200及上部介電層300。
結構間連接接觸件210中的每一者可包括第一低電阻金屬部212、第二低電阻金屬部214及障壁金屬部216。
第一低電阻金屬部212可耦合至下部介電層120中的周邊電路配線圖案110。舉例而言，第一低電阻金屬部212可為連接至周邊電路配線圖案110且自周邊電路配線圖案110的頂表面在第三方向D3上延伸的導電柱（或例如導通孔等垂直連接配線結構）。第一低電阻金屬部212可與周邊電路配線走線112的頂表面接觸。第一低電阻金屬部212可包含低電阻的金屬，例如銅（Cu）、金（Au）或鎢（W）。
第二低電阻金屬部214可耦合至上部介電層300中的位元線BL。舉例而言，第二低電阻金屬部214可為連接至位元線BL且自位元線BL的底表面在與第三方向D3相反的方向上延伸的導電柱（或例如導通孔等垂直連接配線結構）。第二低電阻金屬部214可與位元線BL的底表面接觸。第二低電阻金屬部214可包含低電阻的金屬，例如銅（Cu）、金（Au）或鎢（W）。
障壁金屬部216可在屏蔽層200中將第一低電阻金屬部212與第二低電阻金屬部214連接至彼此。障壁金屬部216可為在垂直方向上穿透屏蔽層200的導電柱（或例如導通孔等垂直連接配線結構）。障壁金屬部216可包含氫擴散率低的導電材料。舉例而言，障壁金屬部216可包括氮化鈦（TiN）層或氮化鉭（TaN）層。障壁金屬部216的氫擴散率可小於下部介電層120的氫擴散率。
圖6繪示出第一低電阻金屬部212、障壁金屬部216及第二低電阻金屬部214沿著第三方向D3依序設置且以單個支柱形狀的形式提供，但本發明概念並非僅限於此。根據一些實施例，可不提供第一低電阻金屬部212。舉例而言，障壁金屬部216可延伸至下部介電層120中，以耦合至周邊電路配線圖案110。根據其他實施例，可不提供第二低電阻金屬部214。舉例而言，障壁金屬部216可延伸至上部介電層300中以耦合至位元線BL。根據其他實施例，可既不提供第一低電阻金屬部212且亦不提供第二低電阻金屬部214。舉例而言，障壁金屬部216可延伸至下部介電層120及上部介電層300中，以耦合至周邊電路配線圖案110及位元線BL。
根據本發明概念的一些實施例，結構間連接接觸件210可包括在屏蔽層200附近具有低的氫擴散率的障壁金屬部216。因此，在半導體記憶體裝置的製造或操作期間，可防止第一主動圖案AP1及第二主動圖案AP2由於沿著結構間連接接觸件210自下部介電層120擴散至單元陣列結構CS中的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
圖7例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的剖視圖。
參照圖7，結構間連接接觸件210可更包括障壁金屬層218。障壁金屬層218可環繞結構間連接接觸件210的外周。障壁金屬層218可將結構間連接接觸件210與下部介電層120及上部介電層300隔開。舉例而言，障壁金屬層218可設置於結構間連接接觸件210與下部介電層120之間、結構間連接接觸件210與上部介電層300之間以及結構間連接接觸件210與屏蔽層200之間。
結構間連接接觸件210可包含低電阻的金屬，例如銅（Cu）、金（Au）或鎢（W）。障壁金屬層218可包含氫擴散率低的導電材料。舉例而言，障壁金屬層218可包括氮化鈦（TiN）層或氮化鉭（TaN）層。
根據本發明概念的一些實施例，氫擴散率低的障壁金屬層218可將結構間連接接觸件210與下部介電層120及上部介電層300隔開。因此，在半導體記憶體裝置的製造或操作期間，可防止第一主動圖案AP1及第二主動圖案AP2由於沿著結構間連接接觸件210自下部介電層120擴散至單元陣列結構CS中的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
圖8例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的剖視圖。
參照圖8，在半導體基板100上，屏蔽層200可具有對周邊電路結構PS進行密封的頂蓋形狀。在半導體基板100上，屏蔽層200可覆蓋周邊電路結構PS。舉例而言，屏蔽層200可包括位於周邊電路結構PS的一個側上的第一側壁部201及位於周邊電路結構PS上的第一上部（upper part）202。
屏蔽層200的第一側壁部201可在周邊電路結構PS的一個側上設置於半導體基板100上。舉例而言，第一側壁部201可具有沿著周邊電路結構PS的外周延伸的分隔形狀。當在平面圖中觀察時，第一側壁部201可環繞周邊電路結構PS。第一側壁部201可具有包圍周邊電路結構PS的環形平面形狀。在實例性實施例中，第一側壁部201可設置於第一上部202的底側上且可朝向半導體基板100延伸。舉例而言，第一側壁部201的底表面可處於較半導體基板100的頂表面低的垂直水準處。
屏蔽層200的第一上部202可設置於周邊電路結構PS上方。舉例而言，第一上部202可設置於周邊電路結構PS的第一側壁部201及下部介電層120上。更詳細而言，第一側壁部201的頂部端部可位於與下部介電層120的頂表面的水準相同或較下部介電層120的頂表面的水準高的水準處，且第一上部202可自第一側壁部201的頂部端部延伸至下部介電層120上。第一上部202可完全覆蓋周邊電路結構PS。圖8繪示出屏蔽層200具有覆蓋周邊電路結構PS的四邊形頂蓋形狀，但本發明概念並非僅限於此。
在半導體基板100上，上部介電層300可覆蓋屏蔽層200。
根據本發明概念的一些實施例，屏蔽層200可選擇性地形成於所需區域上，或者形成於上面設置有氫濃度高的周邊電路結構PS的區上。屏蔽層200可與半導體基板100一同完全密封周邊電路結構PS。因此，在半導體記憶體裝置的製造或操作期間，可防止半導體記憶體裝置中的一些組件由於自下部介電層120擴散至周邊電路結構PS之外的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
圖9例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的剖視圖。
參照圖9，在半導體基板100上，屏蔽層200可具有對單元陣列結構CS進行密封的形狀。在半導體基板100上，屏蔽層200可完全環繞單元陣列結構CS。舉例而言，屏蔽層200可包括位於單元陣列結構CS的一個側上的第二側壁部203、位於單元陣列結構CS下方的下部（lower part）204及位於單元陣列結構CS上的第二上部205。
屏蔽層200的第二側壁部203可在單元陣列結構CS的一個側上設置於半導體基板100上。舉例而言，第二側壁部203可具有沿著單元陣列結構CS的外周延伸的分隔形狀。當在平面圖中觀察時，第二側壁部203可環繞單元陣列結構CS。第二側壁部203可具有包圍單元陣列結構CS的環形平面形狀。
屏蔽層200的下部204可設置於單元陣列結構CS下方。舉例而言，下部204可對單元陣列結構CS進行支撐。更詳細而言，下部204上可設置有單元陣列結構CS的位元線BL及第一介電圖案310。
屏蔽層200的第二上部205可設置於單元陣列結構CS上方。舉例而言，第二上部205可設置於單元陣列結構CS的第二側壁部203及上部介電層300上。更詳細而言，第二側壁部203的頂部端部可位於與上部介電層300的頂表面的水準相同或者較上部介電層300的頂表面的水準高的水準處，且第二上部205可自第二側壁部203的頂部端部延伸至上部介電層300上。第二上部205可完全覆蓋單元陣列結構CS。因此，屏蔽層200可環繞並完全密封單元陣列結構CS，尤其是上部介電層300。在圖9中，屏蔽層200被例示為環繞單元陣列結構CS的四方盒形狀，但本發明概念並非僅限於此。
在半導體基板100上，下部介電層120可環繞屏蔽層200。舉例而言，下部介電層120可隱埋屏蔽層200及屏蔽層200內部的單元陣列結構CS。
根據本發明概念的一些實施例，屏蔽層200可選擇性地形成於所需區域上或者形成於上面設置有防止氫擴散的單元陣列結構CS的區上。另外，屏蔽層200可完全密封單元陣列結構CS。因此，在半導體記憶體裝置的製造或操作期間，可防止單元陣列結構CS由於自下部介電層120擴散至單元陣列結構CS中的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
圖10例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的剖視圖。
參照圖10，單元陣列結構CS與周邊電路結構PS可在半導體基板100上被設置成在水平方向上彼此間隔開。舉例而言，單元陣列結構CS可設置於半導體基板100的第一區R1上，且周邊電路結構PS可設置於半導體基板100的第二區R2上。第一區R1與第二區R2可彼此相鄰地設置且可不在垂直方向上彼此交疊。
周邊電路結構PS及屏蔽層200可與參照圖8所論述者相同或相似。舉例而言，在半導體基板100上，屏蔽層200可具有對周邊電路結構PS進行密封的頂蓋形狀。在半導體基板100上，屏蔽層200可覆蓋周邊電路結構PS。
單元陣列結構CS可設置於半導體基板100的第二區R2上。舉例而言，半導體基板100的第二區R2上可設置有位元線BL、第一主動圖案AP1及第二主動圖案AP2、第一字元線WL1及第二字元線WL2、第一閘極介電圖案Gox1及第二閘極介電圖案Gox2、搭接墊LP及資料儲存圖案DS。上部介電層300可覆蓋半導體基板100的頂表面且可隱埋位元線BL、第一主動圖案AP1及第二主動圖案AP2、第一字元線WL1及第二字元線WL2、第一閘極介電圖案Gox1及第二閘極介電圖案Gox2、搭接墊LP以及資料儲存圖案DS。上部介電層300可延伸至第一區R1上以覆蓋屏蔽層200。在此種配置中，屏蔽層200可在第一區R1上將下部介電層120與上部介電層300彼此隔開。因此，在半導體記憶體裝置的製造或操作期間，可防止單元陣列結構CS由於自下部介電層120擴散至單元陣列結構CS中的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
單元陣列結構CS與周邊電路結構PS可經由結構間連接接觸件210、第一延伸圖案220及第二延伸圖案230電性連接至彼此。
結構間連接接觸件210可為連接至第一區R1上的周邊電路配線圖案110且自周邊電路配線圖案110的頂表面在第三方向D3上延伸的導電柱（或例如導通孔等垂直連接配線結構）。結構間連接接觸件210可在垂直方向上穿透下部介電層120、屏蔽層200及上部介電層300的第一介電圖案310。層間介電圖案320可覆蓋結構間連接接觸件210的頂表面。
第一延伸圖案220可為連接至第二區R2上的位元線且自位元線BL的頂表面在第三方向D3上延伸的導電柱（或例如導通孔等垂直連接配線結構）。第一延伸圖案220可在垂直方向上穿透上部介電層300的第一介電圖案310。層間介電圖案320可覆蓋第一延伸圖案220的頂表面。
第二延伸圖案230可設置於層間介電圖案320中且可與結構間連接接觸件210及第一延伸圖案220接觸。舉例而言，第二延伸圖案230可對應於將結構間連接接觸件210連接至第一延伸圖案220的水平配線走線。第二延伸圖案230可位於與搭接墊LP的水準相同的水準處。
圖11例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的剖視圖。
參照圖11，與圖10中所示般不同，屏蔽層200可具有在第一區R1與第二區R2之間交叉的分隔形狀。下部介電層120可覆蓋第一區R1上的核心/周邊電路SA，且上部介電層300可在隱埋位元線BL、第一主動圖案AP1及第二主動圖案AP2、第一字元線WL1及第二字元線WL2、第一閘極介電圖案Gox1及第二閘極介電圖案Gox2、搭接墊LP以及資料儲存圖案DS的同時覆蓋半導體基板100的頂表面。屏蔽層200可在第一區R1與第二區R2之間的邊界上將下部介電層120與上部介電層300彼此隔開。因此，在半導體記憶體裝置的製造或操作期間，可防止單元陣列結構CS由於自下部介電層120擴散至單元陣列結構CS中的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
根據一些實施例，屏蔽層200可不設置於第一區R1與第二區R2之間的邊界上，而是設置於單元陣列結構CS與周邊電路結構PS之間的特定位置上。
單元陣列結構CS與周邊電路結構PS可經由結構間連接接觸件210、第一延伸圖案220及第二延伸圖案230電性連接至彼此。
結構間連接接觸件210可為連接至第一區R1上的周邊電路配線圖案110且自周邊電路配線圖案110的頂表面在第三方向D3上延伸的導電柱（或例如導通孔等垂直連接配線結構）。結構間連接接觸件210可在垂直方向上穿透下部介電層120。
第一延伸圖案220可為連接至第二區R2上的位元線BL且自位元線BL的頂表面在第三方向D3上延伸的導電柱（或例如導通孔等垂直連接配線結構）。第一延伸圖案220可在垂直方向上穿透上部介電層300的第一介電圖案310。層間介電圖案320可覆蓋第一延伸圖案220的頂表面。
第二延伸圖案230可設置於層間介電圖案320中且可與結構間連接接觸件210及第一延伸圖案220接觸。舉例而言，第二延伸圖案230可在水平方向上穿透下部介電層120、屏蔽層200及上部介電層300。第二延伸圖案230可對應於將結構間連接接觸件210連接至第一延伸圖案220的水平配線走線。第二延伸圖案230可位於與搭接墊LP的水準相同的水準處。
圖12至圖16例示出根據本發明概念一些實例性實施例的示出製造半導體記憶體裝置的方法的剖視圖。
參照圖12，可提供半導體基板100。可對半導體基板100進行圖案化以形成主動圖案102。主動圖案102可為將在上面形成核心/周邊電路（參見圖13所示核心/周邊電路SA）的區域。根據一些實施例，可使用雜質植入半導體基板100的一部分以形成對主動圖案102進行界定的裝置分隔層。以下說明將集中於圖12所示實施例。
參照圖13，可在半導體基板100上形成核心/周邊電路SA。舉例而言，可使用雜質植入主動圖案102的上部部分以形成源極/汲極圖案SD。可在主動圖案102上形成介電層、導電層及頂蓋層，且然後可對所述介電層、導電層及頂蓋層進行圖案化以形成閘極介電層GI、閘極電極GE及閘極頂蓋圖案GP。可在閘極電極GE中的每一者的相對的側向表面上形成閘極間隔件GS。然而，本發明概念並非僅限於此，且核心/周邊電路SA可使用各種方法來形成且可被形成為包括各種電子元件，例如除電晶體之外的被動元件。另外，可在源極/汲極圖案SD之間在主動圖案102的上部部分上設置裝置分隔圖案DSP。
參照圖14，可形成周邊電路配線圖案110及下部介電層120。舉例而言，可在半導體基板100上形成介電層。可形成在垂直方向上穿透介電層的孔洞，且然後可使用導電材料對所述孔洞進行填充，以形成連接至核心/周邊電路SA的周邊電路接觸插塞114。可在介電層上形成導電層且然後可對所述導電層進行圖案化以形成周邊電路配線走線112。之後，可重複實行介電層、周邊電路接觸插塞114及周邊電路配線走線112的形成，以形成周邊電路配線圖案110及下部介電層120。
根據一些實施例，可進一步對下部介電層120實行退火製程。可執行退火製程以將氫原子植入至下部介電層120中。在退火製程之後，下部介電層120可具有增大的氫濃度。作為另外一種選擇，可實行其他製程來將氫原子植入至下部介電層120中。下部介電層的氫濃度增大可防止在基於矽（Si）形成的核心/周邊電路SA的電晶體中出現介面缺陷。在一些實施例中，可不提供退火製程。
參照圖15，可在下部介電層120上形成屏蔽層200。舉例而言，可在下部介電層120上沈積氫擴散率較下部介電層中所包含的材料的氫擴散率小的材料，進而形成屏蔽層200。所述材料可包括例如氧化鋁（Al
2O
3）或金屬氮化物。金屬氮化物可包括氮化鈦（TiN）或氮化鉭（TaN）。當下部介電層120包含氧化矽（SiO
2）時，所述材料可為氫擴散率較氧化矽（SiO
2）的氫擴散率小的氮化矽（Si
3N
4）。
參照圖16，可在屏蔽層200上形成單元陣列結構CS。以下將闡述形成單元陣列結構CS的實例。
可在屏蔽層200上形成第一介電層。可形成在垂直方向上穿透第一介電層及屏蔽層200的孔洞，且然後可使用導電材料對所述孔洞進行填充以形成結構間連接接觸件210。
可在第一介電層上沈積導電層，且然後可對所述導電層進行圖案化以形成位元線BL。間隙填充介電圖案可對位元線BL之間的空間進行填充。作為另外一種選擇，可在間隙填充介電圖案中形成溝渠，且然後可使用導電材料對溝渠進行填充以形成位元線BL。
可在第一介電層上形成模製介電圖案，所述模製介電圖案具有在第二方向D2上延伸且在第一方向D1上彼此間隔開的溝渠。所述溝渠可暴露出位元線BL的一些部分。
可形成共形地覆蓋模製介電圖案的主動層、閘極介電層及導電層，且然後可對所述主動層、閘極介電層及導電層進行圖案化以形成第一主動圖案AP1及第二主動圖案AP2、第一閘極介電圖案Gox1及第二閘極介電圖案Gox2以及第一字元線WL1及第二字元線WL2。
可在第一介電層上形成第二介電層。可沈積介電層以完全填充其中形成有第一字元線WL1及第二字元線WL2的溝渠，且然後可執行平坦化製程以暴露出第一主動圖案AP1及第二主動圖案AP2的頂表面，因此可形成第二介電層。第一介電層、間隙填充介電圖案及第二介電層可構成參照圖3及圖4論述的第一介電圖案310。
當形成第一介電圖案310、第一主動圖案AP1及第二主動圖案AP2、第一閘極介電圖案Gox1及第二閘極介電圖案Gox2以及第一字元線WL1及第二字元線WL2中的每一者時，可添加高溫退火製程。
根據本發明概念的一些實施例，第一介電圖案310、第一主動圖案AP1及第二主動圖案AP2、第一閘極介電圖案Gox1及第二閘極介電圖案Gox2以及第一字元線WL1及第二字元線WL2可經由屏蔽層200而與下部介電層120隔開。因此，在上述製程期間，可防止單元陣列結構CS由於自下部介電層120擴散至單元陣列結構CS中的氫原子而被損壞。因此，可提供具有改善的結構穩定性及增加的操作可靠性的半導體記憶體裝置。
返回參照圖4，可在第一介電圖案310上形成層間介電圖案320。可在層間介電圖案320中形成暴露出第一主動圖案AP1及第二主動圖案AP2的孔洞，且然後可使用導電材料對所述孔洞進行填充以形成搭接墊LP。可在層間介電圖案320上形成資料儲存圖案DS，進而耦合至搭接墊LP。可在層間介電圖案320上形成第二介電圖案330，進而覆蓋資料儲存圖案DS。
在根據本發明概念的一些實施例的半導體記憶體裝置中，由於周邊電路結構的下部介電層具有大量氫，因此下部介電層可防止在基於矽（Si）形成的核心/周邊電路的電晶體中出現介面缺陷。由於單元陣列結構的上部介電層不包含氫或包含少量氫，因此可防止基於IGZO形成的第一主動圖案及第二主動圖案由於氫原子而被損壞。另外，屏蔽層可包含氫擴散率低的材料。因此，在半導體記憶體裝置的製造或操作期間，可防止第一主動圖案及第二主動圖案由於自下部介電層擴散至單元陣列結構中的氫原子而被損壞。因此，半導體記憶體裝置可在結構穩定性及操作可靠性上得到改善。
儘管已結合附圖中例示的本發明概念的一些實施例闡述了本發明概念，然而此項技術中具有通常知識者將理解，可在不背離本發明概念的精神及本質特徵的條件下對其進行形式及細節上的變化。因此，以上揭露的實施例應被認為是例示性的而並非限制性的。
1:記憶體單元陣列
2:列解碼器
3:感測放大器
4:行解碼器
5:控制邏輯
100:半導體基板
102:主動圖案
110:周邊電路配線圖案
112:周邊電路配線走線
114:周邊電路接觸插塞
120:下部介電層
200:屏蔽層
201:第一側壁部
202:第一上部
203:第二側壁部
204:下部
205:第二上部
210:結構間連接接觸件
212:第一低電阻金屬部
214:第二低電阻金屬部
216:障壁金屬部
218:障壁金屬層
220:第一延伸圖案
230:第二延伸圖案
300:上部介電層
310:第一介電圖案
320:層間介電圖案
330:第二介電圖案
A-A':線
AP1:第一主動圖案
AP2:第二主動圖案
BL:位元線
CS:單元陣列結構
D1:第一方向
D2:第二方向
D3:第三方向
DS:資料儲存元件/資料儲存圖案
DSP:裝置分隔圖案
GE:閘極電極
GI:閘極介電層
Gox1:第一閘極介電圖案
Gox2:第二閘極介電圖案
GP:閘極頂蓋圖案
GS:閘極間隔件
HP1:第一水平部
HP2:第二水平部
LP:搭接墊
MC:記憶體單元
PS:周邊電路結構
R1:第一區
R2:第二區
SA:核心/周邊電路
SD:源極/汲極圖案
TR:選擇元件
VP1:第一垂直部
VP2:第二垂直部
W1:第一寬度
WL:字元線
WL1:第一字元線
WL2:第二字元線
圖1例示出根據本發明概念一些實例性實施例的示出包括半導體記憶體裝置的半導體設備的方塊圖。
圖2例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的簡化透視圖。
圖3例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的平面圖。
圖4至圖11例示出根據本發明概念一些實例性實施例的示出半導體記憶體裝置的剖視圖。
圖12至圖16例示出根據本發明概念一些實例性實施例的示出製造半導體記憶體裝置的方法的剖視圖。
100:半導體基板
110:周邊電路配線圖案
102:主動圖案
112:周邊電路配線走線
114:周邊電路接觸插塞
120:下部介電層
200:屏蔽層
210:結構間連接接觸件
300:上部介電層
310:第一介電圖案
320:層間介電圖案
330:第二介電圖案
A-A':線
AP1:第一主動圖案
AP2:第二主動圖案
BL:位元線
CS:單元陣列結構
D2:第二方向
D3:第三方向
DS:資料儲存元件/資料儲存圖案
DSP:裝置分隔圖案
GE:閘極電極
GI:閘極介電層
Gox1:第一閘極介電圖案
Gox2:第二閘極介電圖案
GP:閘極頂蓋圖案
GS:閘極間隔件
HP1:第一水平部
HP2:第二水平部
LP:搭接墊
PS:周邊電路結構
SA:核心/周邊電路
SD:源極/汲極圖案
VP1:第一垂直部
VP2:第二垂直部
WL1:第一字元線
WL2:第二字元線
Claims (10)
- 一種半導體記憶體裝置，包括： 周邊電路結構，包括在半導體基板上的周邊電路及覆蓋所述周邊電路的第一介電層； 單元陣列結構，在所述半導體基板上；以及 屏蔽層，在所述周邊電路結構與所述單元陣列結構之間， 其中所述單元陣列結構包括： 位元線，在所述半導體基板上在第一方向上縱向延伸； 第一主動圖案與第二主動圖案，沿著所述第一方向交替地設置於所述位元線中的每一者上，所述第一主動圖案及所述第二主動圖案中的每一者包括水平部及垂直部，所述第一主動圖案及所述第二主動圖案中彼此相鄰的第一主動圖案與第二主動圖案彼此對稱地設置； 第一字元線，在第二方向上縱向延伸，與所述位元線交叉且設置於所述第一主動圖案的所述水平部上； 第二字元線，在所述第二方向上縱向延伸，與所述位元線交叉且設置於所述第二主動圖案的所述水平部上； 資料儲存圖案，在所述第一主動圖案及所述第二主動圖案上；以及 第二介電層，在所述半導體基板上，所述第二介電層覆蓋所述位元線、所述第一主動圖案及所述第二主動圖案、所述第一字元線及所述第二字元線以及所述資料儲存圖案，且 其中所述第一介電層的氫濃度大於所述第二介電層的氫濃度。
- 如請求項1所述的半導體記憶體裝置，其中所述單元陣列結構設置於所述周邊電路結構上。
- 如請求項2所述的半導體記憶體裝置， 其中所述第一介電層覆蓋所述半導體基板， 其中所述第二介電層覆蓋所述第一介電層，且 其中所述屏蔽層具有在所述第一介電層與所述第二介電層之間交叉的板形狀。
- 如請求項2所述的半導體記憶體裝置， 其中所述屏蔽層在所述半導體基板上具有密封所述周邊電路結構的頂蓋形狀， 其中在所述半導體基板上，當在平面圖中觀察時所述屏蔽層環繞所述周邊電路結構且向下覆蓋所述周邊電路結構，且 其中所述第二介電層在所述半導體基板上覆蓋所述屏蔽層。
- 如請求項2所述的半導體記憶體裝置， 其中所述屏蔽層在所述半導體基板上具有密封所述單元陣列結構的盒形狀， 其中在所述周邊電路結構上，當在平面圖中觀察時所述屏蔽層環繞所述單元陣列結構，向上支撐所述單元陣列結構且向下覆蓋所述單元陣列結構，且 其中所述第一介電層在所述半導體基板上埋入所述屏蔽層。
- 如請求項2所述的半導體記憶體裝置，更包括： 結構間連接接觸件，將所述周邊電路結構的所述周邊電路連接至所述單元陣列結構的所述位元線， 其中所述結構間連接接觸件垂直地穿過所述第一介電層、所述第二介電層及所述屏蔽層。
- 如請求項1所述的半導體記憶體裝置， 其中所述單元陣列結構在所述半導體基板上與所述周邊電路結構水平地間隔開，且 其中所述屏蔽層在所述半導體基板上具有在所述單元陣列結構與所述周邊電路結構之間交叉的分隔形狀。
- 如請求項7所述的半導體記憶體裝置， 其中所述屏蔽層在所述半導體基板上具有密封所述周邊電路結構的頂蓋形狀，且 其中所述第二介電層在所述半導體基板上覆蓋所述屏蔽層。
- 一種半導體記憶體裝置，包括： 第一電路結構與第二電路結構，在半導體基板上彼此間隔開； 屏蔽層，將所述第一電路結構與所述第二電路結構彼此隔開；以及 連接接觸件，穿過所述屏蔽層且將所述第一電路結構與所述第二電路結構連接至彼此， 其中所述第一電路結構包括第一電晶體及覆蓋所述第一電晶體的第一介電層， 其中所述第二電路結構包括第二電晶體及覆蓋所述第二電晶體的第二介電層， 其中所述第二電晶體包括： 位元線，在所述半導體基板上在第一方向上縱向延伸； 第一主動圖案及第二主動圖案，沿著所述第一方向設置於所述位元線上； 第一字元線，在第二方向上縱向延伸，與所述位元線交叉且設置於所述第一主動圖案上；以及 第二字元線，在所述第二方向上縱向延伸，與所述位元線交叉且設置於所述第二主動圖案上，且 其中所述屏蔽層的氫擴散率小於所述第一介電層的氫擴散率及所述第二介電層的氫擴散率。
- 一種製造半導體記憶體裝置的方法，所述方法包括： 在半導體基板上形成第一電晶體； 在所述半導體基板上形成覆蓋所述第一電晶體的第一介電層； 形成覆蓋所述第一介電層的屏蔽層； 在所述屏蔽層上形成第二介電層； 在所述第二介電層上形成水平地延伸的位元線； 在所述位元線上形成第二電晶體；以及 在所述第二介電層上形成覆蓋所述位元線及所述第二電晶體的第三介電層， 其中所述第二電晶體包括： 第一主動圖案及第二主動圖案，在所述位元線上； 第一字元線，縱向延伸，與所述位元線交叉且設置於所述第一主動圖案上；以及 第二字元線，縱向延伸，與所述位元線交叉且設置於所述第二主動圖案上，且 其中所述第一介電層的氫濃度大於所述第二介電層的氫濃度。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR10-2022-0048511 | 2022-04-19 | ||
| KR1020220048511A KR20230149150A (ko) | 2022-04-19 | 2022-04-19 | 반도체 메모리 소자 및 그의 제조 방법 |
Publications (2)
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|---|---|
| TW202343687A TW202343687A (zh) | 2023-11-01 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210399139A1 (en) | 2020-06-23 | 2021-12-23 | Taiwan Semiconductor Manufacturing Company Limited | Transistor including hydrogen diffusion barrier film and methods of forming same |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210399139A1 (en) | 2020-06-23 | 2021-12-23 | Taiwan Semiconductor Manufacturing Company Limited | Transistor including hydrogen diffusion barrier film and methods of forming same |
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