TW202209314A - 三維半導體記憶體元件 - Google Patents

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Abstract

本發明提供一種三維半導體記憶體元件。元件可包含：第一基板，包含位元線連接區及字元線連接區；單元陣列結構，位於第一基板上；第二基板，包含分別與位元線連接區及字元線連接區重疊的第一核心區及第二核心區；以及周邊電路結構，位於第二基板上。

Description

三維半導體記憶體元件
本揭露內容是關於一種三維半導體記憶體元件，且特定言之，是關於一種具有改良可靠性及增大整合密度的三維半導體記憶體元件。 [相關申請案的交叉參考]
本美國非臨時專利申請案根據35 U.S.C. §119主張2020年8月25日在韓國智慧財產局申請的韓國專利申請案第10-2020-0107326號的優先權，所述韓國專利申請案的全部內容特此以引用的方式併入。
半導體元件的更高整合為所需的以符合消費者對優良效能及便宜價格的需求。在半導體元件的情況下，由於其整合為判定產品價格時的重要因素，故尤其需要增大的整合。在二維或平面半導體元件的情況下，由於其整合主要由單元記憶體單元所佔據的面積判定，故整合極大地受精細圖案形成技術的水準影響。然而，增加圖案精細度所需的極昂貴製程設備對增大二維或平面半導體元件的整合設置實際限制。為克服此類限制，最近已提出包含以三維方式配置的記憶體單元的三維半導體記憶體元件。
一態樣為提供具有改良可靠性及增大整合密度的三維半導體記憶體元件。
根據實例實施例的一態樣，三維半導體記憶體元件可包含：第一基板，包含位元線連接區及字元線連接區；單元陣列結構，位於第一基板上；第二基板，包含分別與位元線連接區及字元線連接區重疊的第一核心區及第二核心區；以及周邊電路結構，位於第二基板上。單元陣列結構可包含：字元線，堆疊於第一基板上；位元線，在垂直於第一基板的頂部表面的第一方向上與字元線交叉；第一下部金屬襯墊，設置於位元線連接區上且連接至位元線；以及第二下部金屬襯墊，設置於字元線連接區上且連接至字元線。周邊電路結構可包含：感測放大器，設置於第一核心區上；子字元線驅動器，設置於第二核心區上；第一上部金屬襯墊，設置於第一核心區上且連接至感測放大器；以及第二上部金屬襯墊，設置於第二核心區上且連接至子字元線驅動器。第一下部金屬襯墊可接合至第一上部金屬襯墊，且第二下部金屬襯墊可接合至第二上部金屬襯墊。
根據實例實施例的另一態樣，三維半導體記憶體元件可包含：第一基板，包含位元線連接區、字元線連接區以及第一周邊區：單元陣列結構，包含記憶體單元陣列，所述記憶體單元陣列包含以三維方式配置於第一基板的位元線連接區及字元線連接區上的記憶體單元，且單元陣列結構包含下部控制電路，所述下部控制電路設置於第一基板的第一周邊區上；第二基板，包含分別與位元線連接區、字元線連接區以及第一周邊區重疊的第一核心區、第二核心區以及第二周邊區；以及周邊電路結構，包含設置於第二基板的第一核心區上的感測放大器、設置於第二基板的第二核心區上的子字元線驅動器以及設置於第二基板的第二周邊區上的上部控制電路。
根據實例實施例的另一態樣，三維半導體記憶體元件可包含：第一基板，包含位元線連接區、字元線連接區以及第一周邊區；單元陣列結構，位於第一基板上，單元陣列結構包含：位元線，在垂直於第一基板的頂部表面的第一方向上延伸；字元線，在第二方向上延伸以與位元線交叉；記憶體單元，設置於位元線與字元線的相交點處；第一下部金屬襯墊，設置於位元線連接區上且連接至位元線；第二下部金屬襯墊，設置於字元線連接區上且連接至字元線；以及第三下部金屬襯墊，設置於第一周邊區上且連接至下部控制電路；第二基板，包含分別與位元線連接區、字元線連接區以及第一周邊區重疊的第一核心區、第二核心區以及第二周邊區；以及周邊電路結構，位於第二基板上。周邊電路結構可包含設置於第一核心區上且連接至感測放大器的第一上部金屬襯墊、設置於第二核心區上且連接至子字元線驅動器的第二上部金屬襯墊以及設置於第二周邊區上且連接至上部控制電路的第三上部金屬襯墊。第一下部金屬襯墊可接合至第一上部金屬襯墊，第二下部金屬襯墊可接合至第二上部金屬襯墊，且第三下部金屬襯墊可接合至第三上部金屬襯墊。
將參考展示實例實施例的隨附圖式更充分地描述實例實施例。隨附圖式表示如本文中所描述的非限制性實例實施例。
圖1為說明根據實例實施例的三維半導體記憶體元件的方塊圖。
參看圖1，三維半導體記憶體元件可包含記憶體單元陣列1、列解碼器2、感測放大器（感測Amp）3、行解碼器4以及控制邏輯5。
記憶體單元陣列1可包含以三維方式配置的多個記憶體單元MC。記憶體單元MC中的每一者可設置於字元線WL與位元線BL之間且連接至字元線WL及位元線BL。所述字元線WL及位元線BL彼此交叉安置。
記憶體單元MC中的每一者可包含彼此串聯電連接的選擇部件TR及資料儲存部件CAP。資料儲存部件CAP可經由選擇部件TR連接至位元線BL，且選擇部件TR可設置於資料儲存部件CAP與字元線WL之間且連接至資料儲存部件CAP及字元線WL。選擇部件TR可為場效電晶體（field effect transistor；FET），且資料儲存部件CAP可藉由電容器、可變電阻器或類似者實現。作為一實例，選擇部件TR可包含電晶體，所述電晶體具有連接至字元線WL的閘極電極及分別連接至位元線BL及資料儲存部件CAP的汲極/源極端子。
列解碼器2可經組態以解碼自三維半導體記憶體元件外部輸入的位址資訊，且可經組態以基於解碼的位址資訊而選擇記憶體單元陣列1的字元線WL中的一者。由列解碼器2解碼的位址資訊可提供至列驅動器（未展示），且在此情況下，列驅動器可回應於控制電路的控制而將預定電壓分別提供至字元線WL中的選定一者及字元線WL中的未選者。
感測放大器（感測Amp）3可經組態以感測、放大且輸出位元線BL中的一者與參考位元線之間的電壓的差，所述位元線BL中的一者基於由行解碼器4解碼的位址資訊而選擇。
行解碼器4可提供感測放大器3與外部元件（例如，記憶體控制器）之間的資料傳輸路徑。行解碼器4可經組態以解碼自三維半導體記憶體元件外部輸入的位址資訊，且可經組態以基於解碼的位址資訊而選擇位元線BL中的一者。
控制邏輯5可經組態以產生控制信號，所述控制信號用於控制記憶體單元陣列1上的資料寫入或讀取操作。
圖2為示意性地說明根據實例實施例的三維半導體記憶體元件的截面圖。
參考圖2，三維半導體記憶體元件可包含單元陣列結構CS及單元陣列結構CS上的周邊電路結構PS。
單元陣列結構CS可包含記憶體單元陣列，所述記憶體單元陣列包含以三維方式配置於第一基板100上的記憶體單元。舉例而言，單元陣列結構CS可包含記憶體單元陣列1，所述記憶體單元陣列1包含參考圖1描述的記憶體單元MC。記憶體單元陣列可包含依序堆疊在第一基板100上的水平圖案、經提供以與水平圖案豎直地交叉的豎直圖案以及插入於水平圖案與豎直圖案之間的記憶體部件。舉例而言，水平圖案可設置於第一方向D1及/或第二方向D2上，且豎直圖案可設置於第三方向D3上，如稍後所論述。然而，此僅為一實例。
周邊電路結構PS可包含形成於第二基板200上的核心及周邊電路。核心及周邊電路可包含參考圖1描述的列解碼器2及行解碼器4、感測放大器（感測Amp）3以及控制邏輯5。
下部金屬襯墊LMP可設置於單元陣列結構CS的最頂部層級處。下部金屬襯墊LMP可電連接至記憶體單元陣列。上部金屬襯墊UMP可設置於周邊電路結構PS的最頂部層級處。上部金屬襯墊UMP可電連接至核心及周邊電路。
下部金屬襯墊LMP及上部金屬襯墊UMP可具有大體上相同大小及配置。下部金屬襯墊LMP及上部金屬襯墊UMP可由下述者形成或包含下述者中的至少一者：例如，銅（Cu）、鋁（Al）、鎳（Ni）、鈷（Co）、鎢（W）、鈦（Ti）、錫（Sn）或其合金。
根據一實例實施例，三維半導體記憶體元件可藉由下述者製造：形成包含以三維方式配置於第一基板100上的記憶體單元的單元陣列結構CS，形成包含形成於不同於第一基板100的第二基板200上的核心及周邊電路的周邊電路結構PS，且隨後，以接合方式將第一基板100連接至第二基板200。亦即，單元陣列結構CS的下部金屬襯墊LMP及周邊電路結構PS的上部金屬襯墊UMP可以接合方式彼此電連接及實體連接。換言之，下部金屬襯墊LMP可與上部金屬襯墊UMP直接接觸。
圖3為示意性地說明根據實例實施例的三維半導體記憶體元件的透視圖。
參考圖3，單元陣列結構CS可包含記憶體單元陣列區MCA及第一周邊區PR1。周邊電路結構PS可包含第一核心區CR1、第二核心區CR2以及第二周邊區PR2。當在平面圖中查看時，第一核心區CR1及第二核心區CR2可與記憶體單元陣列區MCA重疊。第一周邊區PR1可設置於記憶體單元陣列區MCA的一側處，且第二周邊區PR2可設置於第二核心區CR2的一側處。當在平面圖中查看時，第二周邊區PR2可與第一周邊區PR1重疊。
包含以三維方式配置的記憶體單元的記憶體單元陣列可設置於記憶體單元陣列區MCA中。換言之，彼此交叉安置的字元線及位元線以及安置於字元線與位元線之間的記憶體單元可設置於記憶體單元陣列區MCA中。
多個感測放大器可設置於第一核心區CR1中，且多個子字元線驅動器可設置於第二核心區CR2中。
控制子字元線驅動器的控制信號產生電路及控制感測放大器的控制信號產生電路可設置於第一周邊區PR1及第二周邊區PR2中。此外，將操作電壓提供至感測放大器及子字元線驅動器的電壓產生器可安置於第一周邊區PR1及第二周邊區PR2中。
圖4為示意性地說明安置於根據實例實施例的三維半導體記憶體元件中的單元陣列結構及周邊電路結構的實例的截面圖。
參考圖4，在單元陣列結構CS中，記憶體單元陣列區可包含位元線連接區BLB及設置於位元線連接區BLB的兩側處的字元線連接區WLB。
單元陣列結構CS可包含字元線WL及位元線BL，所述字元線WL經提供以並行於第一基板100的頂部表面，所述位元線BL經提供以垂直於第一基板100的頂部表面。記憶體單元MC可設置於字元線WL與位元線BL的相應相交點處。
位元線BL可設置於位元線連接區BLB中，且字元線WL可自位元線連接區BLB延伸至字元線連接區WLB。
單元陣列結構CS可包含設置於位元線連接區BLB中的第一下部金屬襯墊LMP1及設置於字元線連接區WLB中的第二下部金屬襯墊LMP2。第一下部金屬襯墊LMP1可電連接至位元線BL，且第二下部金屬襯墊LMP2可電連接至字元線WL。
周邊電路結構PS可包含第一核心區CR1及設置於第一核心區CR1的兩側處的第二核心區CR2，如圖4中所說明的實例中所展示。當在平面圖中查看時，第一核心區CR1可與位元線連接區BLB重疊，且第二核心區CR2可分別與字元線連接區WLB重疊。
多個感測放大器SA0至感測放大器SAn可設置於第一核心區CR1中，且感測放大器SA0至感測放大器SAn中的每一者可與一對位元線BL對應設置。亦即，感測放大器SA0至感測放大器San中的每一者可與位元線BL中的兩者對應設置。多個子字元線驅動器SWD0至子字元線驅動器SWDn可設置於第二核心區CR2中的每一者中。
周邊電路結構PS可包含設置於第一核心區CR1中的第一上部金屬襯墊UMP1及設置於第二核心區CR2中的第二上部金屬襯墊UMP2。第一上部金屬襯墊UMP1可連接至感測放大器SA0至感測放大器SAn，且第二上部金屬襯墊UMP2可連接至子字元線驅動器SWD0至子字元線驅動器SWDn。
第一上部金屬襯墊UMP1可直接連接至第一下部金屬襯墊LMP1，且第二上部金屬襯墊UMP2可直接連接至第二下部金屬襯墊LMP2。第一上部金屬襯墊UMP1可具有與第一下部金屬襯墊LMP1實質上相同的大小及配置。第二上部金屬襯墊UMP2可具有與第二下部金屬襯墊LMP2實質上相同的大小及配置。第一下部金屬襯墊LMP1及第二下部金屬襯墊LMP2以及第一上部金屬襯墊UMP1及第二上部金屬襯墊UMP2可包含相同金屬材料且可具有實質上相同的大小或面積。第一下部金屬襯墊LMP1及第二下部金屬襯墊LMP2以及第一上部金屬襯墊UMP1及第二上部金屬襯墊UMP2可由下述者形成或包含下述者中的至少一者：例如，銅（Cu）、鋁（Al）、鎳（Ni）、鈷（Co）、鎢（W）、鈦（Ti）、錫（Sn）或其合金。
圖5A及圖5B為說明根據實例實施例的三維半導體記憶體元件的單元陣列結構的平面圖。圖6A及圖6B為截面圖，其中每一者分別說明沿著圖5A及圖5B的線I-I'、線II-II'以及線III-III'截取的截面。圖7為例示性地說明根據實例實施例的三維半導體記憶體元件中的位元線與位元線連接線之間的連接結構的圖式。圖8為例示性地說明根據實例實施例的三維半導體記憶體元件中的位元線與下部金屬襯墊之間的連接結構的圖式。
參考圖5A及圖6A，三維半導體記憶體元件的單元陣列結構可包含位元線連接區BLB及字元線連接區WLB。
字元線結構可安置於第一基板100上，且在實例實施例中，字元線結構可包含豎直地堆疊在第一基板100上的字元線WL。第一基板100可由半導體材料形成或包含半導體材料。舉例而言，第一基板100可為單晶矽基板或絕緣體上矽（silicon-on-insulator；SOI）基板。
字元線結構可自位元線連接區BLB延伸至字元線連接區WLB。字元線結構可在第一方向D1上延伸且可在與第一方向D1交叉的第二方向D2上彼此間隔開。第一方向D1及第二方向D2可平行於第一基板100的頂部表面。
字元線結構中的每一者可包含在垂直於第一方向D1及第二方向D2的第三方向D3（亦即，豎直方向）上交替地堆疊的層間絕緣層及字元線WL。
參考圖5A，一對字元線結構可在位元線連接區BLB中彼此連接。舉例而言，字元線WL中的定位於相同層級處的兩者可在位元線連接區BLB中彼此連接。
字元線襯墊WLP可設置於字元線連接區WLB中。字元線襯墊WLP中的每一者可由對應對字元線WL共同共用。字元線襯墊WLP可堆疊於第一基板100上以使得字元線襯墊WLP在字元線連接區WLB中形成步進式結構。字元線襯墊WLP可置放於水平地及豎直地彼此不同的位置處。
在另一實例實施例中，字元線結構中的每一者中的每一字元線可具有字元線連接區WLB中的字元線襯墊WLP，如圖5B中所展示。舉例而言，定位於相同層級處且在第二方向D2上彼此鄰近的字元線襯墊WLP可彼此間隔開。字元線結構中的每一者可具有字元線連接區WLB中的步進式結構，且步進式結構可包含字元線WL的定位於不同層級處的字元線襯墊WLP。
如圖5A及圖5B中所說明，字元線WL中的每一者可包含在第一方向D1上延伸的線部分及在第二方向D2上自線部分延伸以具有突出形狀的閘極電極部分GE。當在平面圖中查看時，每一對字元線WL可經提供以使得其閘極電極部分GE具有鏡像對稱。字元線WL可由下述者形成或包含下述者中的至少一者：摻雜半導體材料（例如，摻雜矽、摻雜鍺等等）、導電金屬氮化物（例如，氮化鈦、氮化鉭等等）、金屬材料（例如，鎢、鈦、鉭等等）或金屬半導體化合物（例如，矽化鎢、矽化鈷、矽化鈦等等）。
以三維方式配置的半導體圖案SP可安置於位元線連接區BLB中。半導體圖案SP可堆疊於第三方向D3上且可在第一方向D1及第二方向D2兩者上彼此間隔開。
半導體圖案SP中的每一者可為在第二方向D2上伸長的桿形圖案。半導體圖案SP中的每一者可包含彼此間隔開的第一末端部分及第二末端部分，及設置於第一末端部分與第二末端部分之間的通道部分。半導體圖案SP可由矽或鍺形成或包含矽或鍺中的至少一者。每一半導體圖案SP的第一末端部分及第二末端部分可摻雜有雜質。在實例實施例中，半導體圖案SP可由氧化物半導體材料形成或包含氧化物半導體材料。作為一實例，氧化物半導體材料可包含下述者中的至少一者：銦（In）、鎵（Ga）、鋅（Zn）或錫（Sn）。氧化物半導體材料可為含有銦（In）、鎵（Ga）以及鋅（Zn）的銦鎵鋅氧化物（IGZO）。
半導體圖案SP可分別經提供以在第二方向D2上穿透字元線WL的閘極電極部分GE。每一字元線WL可經提供以完全圍繞半導體圖案SP的通道部分（例如，以具有環繞式閘極結構）。閘極絕緣層GI可插入於半導體圖案SP的通道部分與字元線WL之間。
在位元線連接區BLB中，位元線BL可在第三方向D3上延伸以與字元線結構交叉。當在第三方向D3上量測時，位元線BL可具有實質上相同長度。位元線BL可經配置以在第一方向D1及第二方向D2上彼此間隔開。
下部絕緣層101可安置於位元線BL與第一基板100之間。位元線BL中的每一者可連接至在第三方向D3上堆疊的半導體圖案SP的第一末端部分。位元線BL可由下述者形成或包含下述者中的至少一者：摻雜半導體材料（例如，摻雜矽、摻雜鍺等等）、導電金屬氮化物（例如，氮化鈦、氮化鉭等等）、金屬材料（例如，鎢、鈦、鉭等等）或金屬半導體化合物（例如，矽化鎢、矽化鈷、矽化鈦等等）。
資料儲存部件CAP可連接至每一半導體圖案SP的第二末端部分。在實例實施例中，資料儲存部件CAP可為電容器。換言之，電容器的儲存電極SE可連接至每一半導體圖案SP的第二末端部分。
參考圖6A，資料儲存部件CAP可設置於與半導體圖案SP實質上相同的層級處。換言之，儲存電極SE可堆疊於第三方向D3上且可在第二方向D2上伸長。在一些實例實施例中，每一資料儲存部件CAP的儲存電極SE可具有中空圓筒形狀。替代地，在其他實例實施例中，儲存電極SE可為在第二方向D2上伸長的柱狀圖案。儲存電極SE可由下述者形成或包含下述者中的至少一者：金屬材料、金屬氮化物或金屬矽化物。
介電層IL可經提供以保形地覆蓋每一儲存電極SE的表面，且板電極PE可設置於介電層IL上。板電極PE可經提供以覆蓋具備介電層IL的儲存電極SE的內部表面及外部表面。介電層IL可由下述者形成或包含下述者中的至少一者：金屬氧化物（例如，氧化鉿、氧化鋯、氧化鋁、氧化鑭、氧化鉭以及氧化鈦）或鈣鈦礦介電材料（例如，SrTiO3 （STO）、(Ba,Sr)TiO3 （BST）、BaTiO3 、PZT以及PLZT）。
板電極PE可經提供以填充具備介電層IL的儲存電極SE的內部空間。此外，板電極PE可經提供以覆蓋儲存電極SE的外側表面，且此處，介電層IL可插入於板電極PE與儲存電極SE之間。板電極PE可共同連接至共同導電線CL。共同導電線CL可在第一方向D1及第三方向D3上延伸。換言之，共同導電線CL可共同連接至在第一方向D1及第三方向D3上配置的板電極PE。此外，在第二方向D2上彼此鄰近的板電極PE可共同連接至共同導電線CL。在實例實施例中，板電極PE及共同導電線CL可在相同時間形成且可由相同材料形成，而無任何內部界面。
根據圖6B中展示的實施例，每一資料儲存部件CAP可包含與半導體圖案SP的第二末端部分的頂部表面接觸的第一儲存電極SE1，及與半導體圖案SP的第二末端部分的底部表面接觸的第二儲存電極SE2。換言之，半導體圖案SP的第二末端部分可在第三方向D3上安置於第一儲存電極SE1與第二儲存電極SE2之間。
介電層IL可經提供以保形地覆蓋第一儲存電極SE1及第二儲存電極SE2的表面。板電極PE可經提供以填充具備介電層IL的第一儲存電極SE1及第二儲存電極SE2的內部空間。此外，板電極PE可經提供以覆蓋第一儲存電極SE1及第二儲存電極SE2的外側表面。
返回參考圖6A及圖6B，位元線接觸插塞BCP可分別耦接至位元線BL。位元線連接線BCL可在第二方向D2上延伸以彼此平行且可經由位元線接觸插塞BCP連接至位元線BL。
將參考圖7更詳細地描述位元線BL與位元線連接線BCL之間的連接結構。
圖7為例示性地說明根據實例實施例的三維半導體記憶體元件中的位元線與位元線連接線之間的連接結構的圖式。雖然圖7中簡要地說明半導體圖案及資料儲存部件，但半導體圖案及資料儲存部件可與參考圖5A、圖5B、圖6A以及圖6B所描述的那些實質上相同。
參考圖7，位元線BL的兩個行可安置於每一對字元線WL之間。位元線BL可包含在第二方向D2上交替地配置的第一位元線BL0及第二位元線BL1。
位元線連接線BCL可在第二方向D2上延伸以與字元線WL及共同導電線CL交叉。當在平面圖中查看時，兩個或大於兩個位元線連接線BCL可與第一位元線BL0及第二位元線BL1交叉。舉例而言，兩個或大於兩個位元線連接線BCL0至位元線連接線BCL7可與位元線BL中的每一者重疊。
位元線連接線BCL可包含在第一方向D1上交替地配置的奇數編號的位元線連接線BCL1、位元線連接線BCL3、位元線連接線BCL5以及位元線連接線BCL7以及偶數編號的位元線連接線BCL0、位元線連接線BCL2、位元線連接線BCL4以及位元線連接線BCL6。在一實例實施例中，虛設連接線可分別設置於奇數編號的位元線連接線BCL1、位元線連接線BCL3、位元線連接線BCL5以及位元線連接線BCL7與偶數編號的位元線連接線BCL0、位元線連接線BCL2、位元線連接線BCL4以及位元線連接線BCL6之間。
奇數編號的位元線連接線BCL1、位元線連接線BCL3、位元線連接線BCL5以及位元線連接線BCL7中的每一者可經由位元線接觸插塞BCP連接至在第二方向D2上配置的第一位元線BL0。
偶數編號的位元線連接線BCL0、位元線連接線BCL2、位元線連接線BCL4以及位元線連接線BCL6中的每一者可經由位元線接觸插塞BCP連接至在第二方向D2上配置的第二位元線BL1。
圖8為例示性地說明根據實例實施例的三維半導體記憶體元件中的位元線與金屬襯墊之間的連接結構的圖式。
參考圖8，著陸導電圖案LP可設置於位元線連接線BCL0至位元線連接線BCL7上。著陸導電圖案LP可在第一方向D1上延伸以與位元線連接線BCL0至位元線連接線BCL7交叉且可在位元線連接線BCL0至位元線連接線BCL7上在第二方向D2上彼此間隔開。著陸導電圖案LP中的每一者可與預定數目的位元線連接線BCL0至位元線連接線BCL7重疊。
第一下部金屬襯墊LMP1可分別安置於著陸導電圖案LP上。在一些實例實施例中，第一下部金屬襯墊LMP可經由著陸接觸插塞連接至著陸導電圖案LP。替代地，在其他實例實施例中，第一下部金屬襯墊LMP1可與著陸導電圖案LP的頂部表面直接接觸。當在第二方向D2上量測時，第一下部金屬襯墊LMP1中的每一者可具有大於著陸導電圖案LP的第一寬度Wa的第二寬度Wb。當在第二方向D2上量測時，第一下部金屬襯墊LMP1的鄰近者之間的距離可小於著陸導電圖案LP的鄰近者之間的距離。當在第一方向D1上量測時，第一下部金屬襯墊LMP1中的每一者可具有小於著陸導電圖案LP的第一長度的第二長度。
根據各種實例實施例，參考圖4描述的周邊電路結構PS的第一上部金屬襯墊UMP1中的每一者可接合至圖8中所展示的第一下部金屬襯墊LMP1中的對應一者。
圖9為示意性地說明根據實例實施例的三維半導體記憶體元件的平面圖。圖10為說明圖9的區A中的單元陣列結構與周邊電路結構之間的連接結構的圖式。圖11A及圖11B為說明根據各種實例實施例的在圖9的區B中的單元陣列結構與周邊電路結構之間的連接結構的圖式。
參考圖9、圖10以及圖11A，根據實例實施例的三維半導體記憶體元件可包含在第二方向D2上安置的多個記憶體區塊。作為一實例，三維半導體記憶體元件可包含第一記憶體區塊MB1及第二記憶體區塊MB2。
第一記憶體區塊MB1及第二記憶體區塊MB2中的每一者可包含單元陣列結構CS及周邊電路結構PS，所述單元陣列結構CS包含位元線連接區BLB及字元線連接區WLB，所述周邊電路結構PS包含第一核心區CR1及第二核心區CR2，如上文所描述。當在平面圖中查看時，第一核心區CR1可與位元線連接區BLB重疊，且第二核心區CR2可與字元線連接區WLB重疊。在第一核心區CR1中，當在平面圖中查看時，感測放大器SA可與記憶體區塊MB1及記憶體區塊MB2中的每一者的位元線連接區BLB的一部分重疊。
單元陣列結構的位元線BL、位元線連接線BCL、著陸導電圖案LP以及下部金屬襯墊LMP1及下部金屬襯墊LMP2可設置於第一記憶體區塊MB1及第二記憶體區塊MB2中的每一者中，如先前參考圖5、圖6A、圖6B、圖7以及圖8所描述。此外，周邊電路結構PS的上部金屬襯墊UMP1及上部金屬襯墊UMP2可經提供以對應於下部金屬襯墊LMP1及下部金屬襯墊LMP2。
在位元線連接區BLB中，第一下部金屬襯墊LMP1及第一上部金屬襯墊UMP1可經配置以在第一方向D1及第二方向D2上彼此間隔開恆定距離。然而，此僅為實例且在一些實例實施例中，可改變在第一方向D1及第二方向D2上的距離。在字元線連接區WLB中，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可經配置以在第一方向D1及第二方向D2上彼此間隔開恆定距離。然而，此僅為實例且在一些實例實施例中，可改變在第一方向D1及第二方向D2上的距離。此外，第一下部金屬襯墊LMP1及第一上部金屬襯墊UMP1可具有彼此實質上相同的大小及面積，且第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可具有彼此實質上相同的大小及面積。在一些實例實施例中，第一下部金屬襯墊LMP1及第一上部金屬襯墊UMP1中的一些或全部的大小及/或面積可不同於第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2中的一些或全部的大小及/或面積。
參考圖9及圖10，第一記憶體區塊MB1的位元線連接線BCL0a至位元線連接線BCL7a可與第二記憶體區塊MB2的位元線連接線BCL0b至位元線連接線BCL7b間隔開。換言之，第一記憶體區塊MB1的位元線連接線BCL0a至位元線連接線BCL7a可與第二記憶體區塊MB2的位元線連接線BCL0b至位元線連接線BCL7b分離。
作為一實例，偶數編號的感測放大器SA0、感測放大器SA2、感測放大器SA4以及感測放大器SA6可設置於第一記憶體區塊MB1中，且奇數編號的感測放大器SA1、感測放大器SA3、感測放大器SA5以及感測放大器SA7可設置於第二記憶體區塊MB2中。彼此鄰近的第一記憶體區塊MB1及第二記憶體區塊MB2的位元線連接線BCL0a至位元線連接線BCL7a以及位元線連接線BCL0b至位元線連接線BCL7b可共用感測放大器SA0至感測放大器SA7。
參考圖9及圖11A，如先前參考圖5A所描述，單元陣列結構的字元線結構可經提供以使得定位於相同層級處的一對字元線WL共用字元線襯墊中的對應一者。字元線襯墊WLP的數目可等於字元線WL的堆疊數目。子字元線驅動器SWD可經提供以對應於每一字元線襯墊WLP。換言之，子字元線驅動器SWD可分別經由第二下部金屬襯墊UMP1及第二上部金屬襯墊UMP2電連接至字元線襯墊WLP。
第二下部金屬襯墊UMP1及第二上部金屬襯墊UMP2中的每一者可具有大於字元線襯墊WLP的第一寬度W1的第二寬度W2。第一下部金屬襯墊LMP1及第一上部金屬襯墊UMP1可在第一間距下經配置，且第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可在與第一間距實質上相同的第二間距下經配置。
參考圖9及圖11B，在單元陣列結構的字元線結構中的每一者中，字元線襯墊WLP可分別設置於字元線上，如先前參考圖5B所描述。舉例而言，在第二方向D2上彼此鄰近的字元線結構的字元線襯墊WLP可在第二方向D2上彼此間隔開。字元線著陸襯墊WLLP可經提供以對應於在第二方向D2上彼此鄰近的一對字元線襯墊WLP。字元線著陸襯墊WLLP的數目可等於字元線WL的堆疊數目。字元線著陸襯墊WLLP可定位於與參考圖8所描述的著陸導電圖案LP實質上相同的層級處。字元線著陸襯墊WLLP可由與著陸導電圖案LP相同的導電材料形成或包含與著陸導電圖案LP相同的導電材料。字元線著陸襯墊WLLP可經由字元線接觸插塞WPLG電連接至字元線襯墊WLP。子字元線驅動器SWD可經提供以對應於字元線著陸襯墊WLLP中的每一者。圖12為說明根據實例實施例的三維半導體記憶體元件的截面圖。
參考圖12，根據實例實施例的三維半導體記憶體元件可包含單元陣列結構CS及周邊電路結構PS，如上文所描述。單元陣列結構CS可包含以三維方式配置於第一基板100上的記憶體單元，且周邊電路結構PS可包含核心及周邊電路，所述核心及周邊電路包含形成於第二基板200上且用於控制記憶體單元陣列的感測放大器SA、子字元線驅動器SWD以及上部控制電路PP。
已參考圖5、圖6A、圖6B、圖7以及圖8描述了記憶體單元陣列的詳細結構，且因此，圖12中簡要地說明僅單元陣列結構CS的位元線BL及字元線WL。
詳言之，單元陣列結構CS可包含位元線連接區BLB、設置於位元線連接區BLB的兩側處的字元線連接區WLB以及第一周邊區PR1。
字元線WL可堆疊於垂直於第一基板100的頂部表面的第三方向D3上。字元線WL可設置於位元線連接區BLB及字元線連接區WLB上。字元線WL可在平行於第一基板100的頂部表面的第一方向D1上延伸。當在第一方向D1上量測時，字元線WL中的一些可具有實質上相同的長度。
字元線襯墊WLP可設置於字元線WL中的每一者的相對末端處。字元線襯墊WLP可堆疊於第一基板100上以使得其在字元線連接區WLB中形成階梯結構。字元線襯墊WLP可置放於水平地及豎直地彼此不同的位置處。
位元線BL可在第三方向D3上延伸以在位元線連接區BLB中與字元線WL交叉。半導體圖案SP（例如，參見圖5A及圖5B）及電容器CAP（例如，參見圖5A及圖5B）可設置於字元線WL與位元線BL的每一相交點處。當在第三方向D3上量測時，位元線BL可具有實質上相同長度。
位元線連接線BCL可經由位元線接觸插塞BCP耦接至每一位元線BL，如上文所描述。第一下部金屬圖案LM1可安置於位元線BL上。位元線BL中的每一者可經由第一下部金屬圖案LM1電連接至第一下部金屬襯墊LMP1。第一下部金屬圖案LM1可包含豎直地堆疊且彼此連接的至少兩個金屬圖案。在一實例實施例中，第一下部金屬圖案LM1可包含上文所描述的位元線連接線BCL及著陸導電圖案LP。
在字元線連接區WLB中，字元線接觸插塞WPLG可分別耦接至字元線襯墊WLP。第二下部金屬圖案LM2可耦接至字元線接觸插塞WPLG。第二下部金屬圖案LM2可包含豎直地堆疊且彼此連接的至少兩個金屬圖案。雖然第二下部金屬圖案LM2藉助於說明來說明為耦接至一個字元線接觸插塞WPLG以便提供清晰圖式，但應理解，第二下部金屬圖案LM2可分別耦接至字元線接觸插塞WPLG。字元線襯墊WLP中的每一者可經由字元線接觸插塞WPLG及第二下部金屬圖案LM2電連接至第二下部金屬襯墊LMP2。
在一實例實施例中，用作控制感測放大器及子字元線驅動器的下部控制電路的一部分的功率電容器PC可設置於單元陣列結構CS的第一周邊區PR1中。功率電容器PC可構成電壓產生器，所述電壓產生器接收經由輸入/輸出襯墊IOP供應的電源電壓且輸出操作電壓以操作記憶體單元陣列。詳言之，功率電容器PC可為金屬-絕緣體-金屬（metal-insulator-metal；MIM）電容器，其包含第一基板100上的第一電極M1及第二電極M2以及其間的介電層MI。第三下部金屬圖案LM3可耦接至功率電容器PC，且第三下部金屬圖案LM3可包含豎直地堆疊且彼此連接的至少兩個金屬圖案。功率電容器PC可經由第三下部金屬圖案LM3電連接至第三下部金屬襯墊LMP3。
第一下部金屬圖案LM1、第二下部金屬圖案LM2以及第三下部金屬圖案LM3可定位於實質上相同層級處且可由相同金屬材料（下文中，第一金屬材料）形成或包含所述相同金屬材料。第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3可定位於實質上相同層級處且可由相同金屬材料（下文中，第二金屬材料）形成或包含所述相同金屬材料。在一些實例實施例中，第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3的上部表面可共面。第二金屬材料可不同於第一金屬材料。
周邊電路結構PS可包含形成於第二基板200上且用於控制記憶體單元陣列的核心及周邊電路SA、核心及周邊電路SWD以及核心及周邊電路PP。
詳言之，周邊電路結構PS可包含第一核心區CR1、第二核心區CR2以及第二周邊區PR2。
感測放大器SA可設置於第一核心區CR1中。感測放大器SA中的每一者可包含形成於第二基板200上的NMOS及PMOS電晶體，且可電連接至一對位元線BL。每一感測放大器SA可經組態以放大經由所述對位元線BL感測的電壓之間的差，且可經組態以將放大的電壓差提供至一對本端輸入/輸出線。
每一感測放大器SA可電連接至第一上部金屬圖案UM1。第一上部金屬圖案UM1可包含豎直地堆疊且彼此連接的至少兩個金屬圖案。每一感測放大器SA可經由第一上部金屬圖案UM1電連接至第一上部金屬襯墊UMP1。
分別用於驅動字元線WL的子字元線驅動器SWD可安置於第二核心區CR2中。子字元線驅動器SWD中的每一者可包含NMOS及PMOS電晶體。第二上部金屬圖案UM2可電連接至子字元線驅動器SWD中的每一者。
子字元線驅動器SWD中的每一者可電連接至第二上部金屬圖案UM2。第二上部金屬圖案UM2可包含豎直地堆疊且彼此連接的至少兩個金屬圖案。子字元線驅動器SWD中的每一者可經由第二上部金屬圖案UM2電連接至第二上部金屬襯墊UMP2。
此外，用於控制子字元線驅動器SWD及感測放大器SA的上部控制電路PP可安置於周邊電路結構PS的第二周邊區PR2中。上部控制電路PP可電連接至第三上部金屬圖案UM3。第三上部金屬圖案UM3可包含豎直地堆疊且彼此連接的至少兩個金屬圖案。上部控制電路PP可經由第三上部金屬圖案UM3電連接至第三上部金屬襯墊UMP3。
輸入/輸出襯墊IOP可安置於周邊電路結構PS的第二周邊區PR2中。詳言之，鈍化層201可安置於第二基板200的底部表面上，且輸入/輸出襯墊IOP可安置於鈍化層201上。輸入/輸出襯墊IOP可經由穿透第二基板200的穿透插塞TSV耦接至第三上部金屬圖案UM3的一部分。側壁絕緣層TSI可安置於穿透插塞TSV的側壁與第二基板200之間。輸入/輸出襯墊IOP可經由穿透插塞TSV及第三上部金屬圖案UM3電連接至上部控制電路PP。
第一上部金屬圖案UM1、第二上部金屬圖案UM2以及第三上部金屬圖案UM3可定位於實質上相同層級處且可由相同金屬材料（下文中，第一金屬材料）形成或包含所述相同金屬材料。第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3可定位於實質上相同層級處且可由相同金屬材料（下文中，第二金屬材料）形成或包含所述相同金屬材料。在一些實例實施例中，第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3的下部表面可共面。第二金屬材料可不同於第一金屬材料。
第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3可與第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3直接接觸。第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3可由與第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3相同的金屬材料形成或包含所述相同的金屬材料。第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3可具有與第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3實質上相同的寬度或相同的面積。
圖13至圖16為說明根據各種實例實施例的三維半導體記憶體元件的截面圖。為了簡潔描述，先前參考圖12所描述的部件可由相同圖式元件符號識別，而出於簡明起見不重複其重疊描述。
參考圖13，單元陣列結構CS的第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3可具有與第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3不同的大小。作為一實例，第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3的大小可小於第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3的大小。
參考圖14，單元陣列結構CS可以第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3與第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3略微未對準的方式接合至周邊電路結構PS。舉例而言，第一下部金屬襯墊LMP1、第二下部金屬襯墊LMP2以及第三下部金屬襯墊LMP3的部分可與第一上部金屬襯墊UMP1、第二上部金屬襯墊UMP2以及第三上部金屬襯墊UMP3的部分直接接觸。
參考圖15，輸入/輸出襯墊IOP可安置於單元陣列結構CS的第一周邊區PR1中。詳言之，鈍化層102可安置於第一基板100的底部表面上，且輸入/輸出襯墊IOP可安置於鈍化層102上。輸入/輸出襯墊IOP可經由穿透第一基板100的穿透插塞TSV耦接至第三下部金屬圖案LM3的一部分。側壁絕緣層TSI可安置於穿透插塞TSV的側壁與第一基板100之間。輸入/輸出襯墊IOP可經由穿透插塞TSV及第三下部金屬圖案LM3電連接至下部控制電路（例如，功率電容器PC）。
參考圖16，下部輸入/輸出襯墊IOPa可安置於第一基板100的後表面上及第一周邊區PR1中。上部輸入/輸出襯墊IOPb可安置於第二基板200的後表面上及第二周邊區PR2中。
下部穿透插塞TSVa可經提供以穿透第一基板100且將第三下部金屬圖案LM3連接至下部輸入/輸出襯墊IOPa。上部穿透插塞TSVb可經提供以穿透第二基板200且將第三上部金屬圖案UM3連接至上部輸入/輸出襯墊IOPb。下部側壁絕緣層TSIa可經提供以封閉下部穿透插塞TSVa的側壁，且上部側壁絕緣層TSIb可經提供以封閉上部穿透插塞TSVb的側壁。
在參考圖12至圖16所描述的實例實施例中，功率電容器PC經說明為設置於第一基板100上，但實例實施例不限於此實例。舉例而言，在一些實例實施例中，功率電容器PC可設置於第二基板200上，且周邊電路PP可設置於第一基板100上。
圖17至圖22為說明配置於根據各種實例實施例的三維半導體記憶體元件中的下部金屬襯墊及上部金屬襯墊的實例的圖式。圖17至圖22說明配置於根據實例實施例的三維半導體記憶體元件的字元線連接區中的第二下部金屬襯墊及第二上部金屬襯墊的實例。雖然在圖17至圖22中說明僅字元線連接區，但位元線連接區中的第一下部金屬襯墊及第一上部金屬襯墊可經提供以具有與將參考圖17至圖22所描述的第二下部金屬襯墊及第二上部金屬襯墊類似的配置。
詳言之，參考圖17至圖22，字元線襯墊WLP可經配置以在字元線連接區WLB中形成步進式結構，如先前參考圖12所描述。當在平面圖中查看時，字元線襯墊WLP可經配置於第一方向D1上且可在第二方向D2上彼此間隔開。字元線接觸插塞WPLG可分別耦接至字元線襯墊WLP。
如上文所描述，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可分別經由字元線接觸插塞WPLG電連接至字元線襯墊WLP。在一些實例實施例中，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可以一對一方式連接至字元線接觸插塞WPLG。然而，在其他實例實施例中，一些第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可連接至多個字元線接觸插塞WPLG，如圖19中所說明。第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2中的每一者的面積可大於字元線接觸插塞WPLG的面積。
第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2中的每一者可具有方形或矩形形狀，如圖17、圖18以及圖19中所展示。替代地，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2中的每一者可具有圓形形狀，如圖20及圖21中所展示。替代地，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2中的每一者可具有六邊形形狀，如圖22中所展示。
參考圖17，當在平面圖中查看時，字元線接觸插塞WPLG可經配置以在第一方向D1及第二方向D2上彼此間隔開，且第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可經配置以在與第一方向D1及第二方向D2成對角線的方向上彼此間隔開。第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2的部分可分別與字元線接觸插塞WPLG接觸。
參考圖18，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可經提供以具有與字元線接觸插塞WPLG實質上相同的配置。換言之，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可經配置以在第一方向D1及第二方向D2上彼此間隔開，且第二下部金屬襯墊LMP2與第二上部金屬襯墊UMP2之間的距離可小於字元線接觸插塞WPLG之間的距離。
參考圖19，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可經配置以在與第一方向D1及第二方向D2成對角線的方向上彼此間隔開。第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2中的一些可不與字元線接觸插塞WPLG重疊。第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2中的不與字元線接觸插塞WPLG重疊的此類者可經由互連線ICL連接至字元線接觸插塞WPLG。
參考圖20，當在平面圖中查看時，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可以蜂巢形狀配置但可不與字元線接觸插塞WPLG重疊。第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可分別經由互連線ICL電連接至字元線接觸插塞WPLG。
參考圖21，當在平面圖中查看時，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可以蜂巢形狀配置，且第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2的部分可分別耦接至字元線接觸插塞WPLG。
參考圖22，第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2中的每一者可經提供以具有六邊形形狀。第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2可經配置於與第一方向D1及第二方向D2成對角線的方向上，且第二下部金屬襯墊LMP2及第二上部金屬襯墊UMP2的部分可分別耦接至字元線接觸插塞WPLG。
根據各種實例實施例，單元陣列結構的位元線連接區可與周邊電路結構的第一核心區豎直地重疊，且單元陣列結構的字元線連接區可與周邊電路結構的第二核心區豎直地重疊。因此，可能有可能縮短位元線與感測放大器之間及字元線與字元線驅動器之間的信號傳輸路徑。
第一基板上的記憶體單元及第二基板上的核心及周邊電路可單獨製造，且隨後第一基板可接合至第二基板。因此，可能有可能增大三維半導體記憶體元件的整合密度，以減小熱預算，且減小電晶體的大小，所述熱預算在形成記憶體單元的製程期間應用於核心及周邊電路上。
此外，控制電路可豎直地安置於包含記憶體單元的第一基板的一側處及包含核心及周邊電路的第二基板的一側處，且因此，可減小控制電路所佔據的面積。
雖然已具體展示及描述各種實例實施例，但於本領域具有通常知識者將理解，在不脫離申請專利範圍的精神及範疇的情況下可進行形式及細節的變化。
1:記憶體單元陣列 2:列解碼器 3:感測放大器 4:行解碼器 5:控制邏輯 100:第一基板 101:下部絕緣層 102、201:鈍化層 200:第二基板 A、B:區 BCL:位元線連接線 BCL0、BCL1、BCL2、BCL3、BCL4、BCL5、BCL6、BCL7:位元線連接線 BCL0a至BCL7a:位元線連接線 BCL0b至BCL7b:位元線連接線 BCP:位元線接觸插塞 BL:位元線 BL0:第一位元線 BL1:第二位元線 BLB:位元線連接區 CAP:資料儲存部件 CL:共同導電線 CR1:第一核心區 CR2:第二核心區 CS:單元陣列結構 D1:第一方向 D2:第二方向 D3:第三方向 GE:閘極電極部分 GI:閘極絕緣層 I-I'、II-II'、III-III':線 ICL:互連線 IL:介電層 LM1:第一下部金屬圖案 LM2:第二下部金屬圖案 LM3:第三下部金屬圖案 LMP:下部金屬襯墊 LMP1:第一下部金屬襯墊 LMP2:第二下部金屬襯墊 LMP3:第三下部金屬襯墊 IOP:輸入/輸出襯墊 IOPa:下部輸入/輸出襯墊 IOPb:上部輸入/輸出襯墊 LP:著陸導電圖案 M1:第一電極 M2:第二電極 MB1:第一記憶體區塊 MB2:第二記憶體區塊 MC:記憶體單元 MCA:記憶體單元陣列區 MI:介電層 PC:功率電容器 PE:板電極 PP:上部控制電路 PR1:第一周邊區 PR2:第二周邊區 PS:周邊電路結構 SA、SA0至SAn:感測放大器 SE:儲存電極 SE1:第一儲存電極 SE2:第二儲存電極 SP:半導體圖案 SWD、SWD0至SWDn:子字元線驅動器 TR:選擇部件 TSI:側壁絕緣層 TSV:穿透插塞 TSVa:下部穿透插塞 TSVb:上部穿透插塞 UM1:第一上部金屬圖案 UM2:第二上部金屬圖案 UM3:第三上部金屬圖案 UMP:上部金屬襯墊 UMP1:第一上部金屬襯墊 UMP2:第二上部金屬襯墊 UMP3:第三上部金屬襯墊 W1、Wa:第一寬度 W2、Wb:第二寬度 WL:字元線 WLB:字元線連接區 WLLP:字元線著陸襯墊 WLP:字元線襯墊 WPLG:字元線接觸插塞
自結合隨附圖式獲取的以下簡要描述將更清楚地理解實例實施例，在所述隨附圖式中： 圖1為說明根據實例實施例的三維半導體記憶體元件的方塊圖。 圖2為示意性地說明根據實例實施例的三維半導體記憶體元件的截面圖。 圖3為示意性地說明根據實例實施例的三維半導體記憶體元件的透視圖。 圖4為說明安置於根據實例實施例的三維半導體記憶體元件中的單元陣列結構及周邊電路結構的實例的圖式。 圖5A及圖5B為說明根據實例實施例的三維半導體記憶體元件的單元陣列結構的平面圖。 圖6A及圖6B為截面圖，其中每一者分別說明沿著圖5A及圖5B的線I-I'、線II-II'以及線III-III'截取的截面。 圖7為例示性地說明根據實例實施例的三維半導體記憶體元件中的位元線與位元線連接線之間的連接結構的圖式。 圖8為例示性地說明根據實例實施例的三維半導體記憶體元件中的位元線與金屬襯墊之間的連接結構的圖式。 圖9為示意性地說明根據實例實施例的三維半導體記憶體元件的平面圖。 圖10為說明圖9的區A中的單元陣列結構與周邊電路結構之間的連接結構的圖式。 圖11A及圖11B為說明根據各種實例實施例的在圖9的區B中的單元陣列結構與周邊電路結構之間的連接結構的圖式。 圖12至圖16為說明根據各種實例實施例的三維半導體記憶體元件的截面圖。 圖17至圖22為說明配置於根據各種實例實施例的三維半導體記憶體元件中的下部金屬襯墊及上部金屬襯墊的實例的圖式。
1:記憶體單元陣列
2:列解碼器
3:感測放大器
4:行解碼器
5:控制邏輯
BL:位元線
CAP:資料儲存部件
MC:記憶體單元
TR:選擇部件
WL:字元線

Claims (20)

  1. 一種三維半導體記憶體元件，包括： 第一基板，包含位元線連接區及字元線連接區； 單元陣列結構，位於所述第一基板上， 第二基板，包含分別與所述位元線連接區及所述字元線連接區重疊的第一核心區及第二核心區；以及 周邊電路結構，位於所述第二基板上， 其中所述單元陣列結構包括： 字元線，堆疊於所述第一基板上； 位元線，在垂直於所述第一基板的頂部表面的第一方向上與所述字元線交叉； 第一下部金屬襯墊，設置於所述位元線連接區上且連接至所述位元線；以及 第二下部金屬襯墊，設置於所述字元線連接區上且連接至所述字元線； 其中所述周邊電路結構包括： 感測放大器，設置於所述第一核心區上； 子字元線驅動器，設置於所述第二核心區上； 第一上部金屬襯墊，設置於所述第一核心區上且連接至所述感測放大器；以及 第二上部金屬襯墊，設置於所述第二核心區上且連接至所述子字元線驅動器， 其中所述第一下部金屬襯墊接合至所述第一上部金屬襯墊，且 所述第二下部金屬襯墊接合至所述第二上部金屬襯墊。
  2. 如請求項1所述的三維半導體記憶體元件，其中所述單元陣列結構更包括分別設置於所述字元線與所述位元線的相交點處的記憶體單元， 所述記憶體單元中的每一者包括單元電晶體及電容器，所述電容器連接至所述單元電晶體的末端， 所述單元電晶體包括並行於所述第一基板的所述頂部表面的半導體圖案，且 所述電容器連接至所述半導體圖案的末端且包括並行於所述第一基板的所述頂部表面的儲存電極。
  3. 如請求項1所述的三維半導體記憶體元件，其中所述字元線在並行於所述第一基板的所述頂部表面的第二方向上延伸，且 所述位元線經配置以在所述第二方向及與所述第一方向及所述第二方向交叉的第三方向上彼此間隔開。
  4. 如請求項3所述的三維半導體記憶體元件，其中當在俯視圖中查看時，所述單元陣列結構更包括設置於所述位元線與所述第一下部金屬襯墊之間的位元線連接線， 所述位元線連接線在所述第三方向上延伸且彼此平行，且 所述位元線連接線中的每一者連接在所述第三方向上配置的所述位元線。
  5. 如請求項4所述的三維半導體記憶體元件，其中當在平面圖中查看時，所述第一下部金屬襯墊中的每一者與所述位元線連接線中的至少兩者重疊。
  6. 如請求項4所述的三維半導體記憶體元件，其中當在所述俯視圖中查看時，所述單元陣列結構更包括設置於所述位元線連接線與所述第一下部金屬襯墊之間的著陸導電圖案，且 所述著陸導電圖案在所述第一方向上延伸以與所述位元線連接線中的至少兩者交叉。
  7. 如請求項6所述的三維半導體記憶體元件，其中所述著陸導電圖案中的每一者連接至所述位元線連接線中的對應一者。
  8. 如請求項6所述的三維半導體記憶體元件，其中，當在所述第一方向上量測時，所述第一下部金屬襯墊中的每一者具有第一寬度且所述著陸導電圖案中的每一者具有第二寬度，且所述第一寬度大於所述第二寬度。
  9. 如請求項1所述的三維半導體記憶體元件，其中所述字元線在並行於所述第一基板的所述頂部表面的第二方向上延伸， 所述字元線中的每一者具有所述字元線連接區上的字元線襯墊， 多個所述字元線襯墊經堆疊以在所述字元線連接區上形成階梯結構，且 所述第二下部金屬襯墊連接至多個所述字元線襯墊。
  10. 如請求項9所述的三維半導體記憶體元件，其中來自多個所述字元線襯墊中的定位於與所述第一基板相同的層級處的字元線襯墊在與所述第二方向交叉的第三方向上彼此間隔開，且 當在所述第三方向上量測時，多個所述字元線襯墊中的每一者具有第一寬度且所述第二下部金屬襯墊中的每一者具有第二寬度，所述第二寬度大於所述第一寬度。
  11. 一種三維半導體記憶體元件，包括： 第一基板，包含位元線連接區、字元線連接區以及第一周邊區； 單元陣列結構，包含記憶體單元陣列，所述記憶體單元陣列包含以三維方式配置於所述第一基板的所述位元線連接區及所述字元線連接區上的記憶體單元，且所述單元陣列結構包含下部控制電路，所述下部控制電路設置於所述第一基板的所述第一周邊區上； 第二基板，包含分別與所述位元線連接區、所述字元線連接區以及所述第一周邊區重疊的第一核心區、第二核心區以及第二周邊區；以及 周邊電路結構，包含設置於所述第二基板的所述第一核心區上的感測放大器、設置於所述第二基板的所述第二核心區上的子字元線驅動器以及設置於所述第二基板的所述第二周邊區上的上部控制電路。
  12. 如請求項11所述的三維半導體記憶體元件，其中所述單元陣列結構包括下部金屬襯墊且所述周邊電路結構包括上部金屬襯墊，且所述單元陣列結構通過接合於所述下部金屬襯墊與所述上部金屬襯墊之間來接合至所述周邊電路結構。
  13. 如請求項11所述的三維半導體記憶體元件，其中所述單元陣列結構包括連接至所述記憶體單元陣列的位元線的第一下部金屬襯墊、連接至所述記憶體單元陣列的字元線的第二下部金屬襯墊以及連接至所述下部控制電路的第三下部金屬襯墊， 所述周邊電路結構包括連接至所述感測放大器的第一上部金屬襯墊、連接至所述子字元線驅動器的第二上部金屬襯墊以及連接至所述上部控制電路的第三上部金屬襯墊，且 所述第一下部金屬襯墊、所述第二下部金屬襯墊以及所述第三下部金屬襯墊分別接合至所述第一上部金屬襯墊、所述第二上部金屬襯墊以及所述第三上部金屬襯墊。
  14. 如請求項11所述的三維半導體記憶體元件，其中所述上部控制電路及所述下部控制電路中的至少一者包括功率電容器。
  15. 如請求項11所述的三維半導體記憶體元件，更包括： 穿透插塞，穿透所述第一基板，位於所述第一周邊區上；以及 輸入/輸出襯墊，安置於所述第一基板的外部表面上且耦接至所述穿透插塞。
  16. 如請求項11所述的三維半導體記憶體元件，更包括： 穿透插塞，穿透所述第二基板，位於所述第二周邊區上；以及 輸入/輸出襯墊，安置於所述第二基板的外部表面上且耦接至所述穿透插塞。
  17. 一種三維半導體記憶體元件，包括： 第一基板，包含位元線連接區、字元線連接區以及第一周邊區； 單元陣列結構，位於所述第一基板上，所述單元陣列結構包括： 位元線，在垂直於所述第一基板的頂部表面的第一方向上延伸， 字元線，在第二方向上延伸以與所述位元線交叉， 記憶體單元，設置於所述位元線與所述字元線的相交點處， 第一下部金屬襯墊，設置於所述位元線連接區上且連接至所述位元線， 第二下部金屬襯墊，設置於所述字元線連接區上且連接至所述字元線，以及 第三下部金屬襯墊，設置於所述第一周邊區上且連接至下部控制電路； 第二基板，包含分別與所述位元線連接區、所述字元線連接區以及所述第一周邊區重疊的第一核心區、第二核心區以及第二周邊區；以及 周邊電路結構，位於所述第二基板上，所述周邊電路結構包括： 第一上部金屬襯墊，設置於所述第一核心區上且連接至感測放大器， 第二上部金屬襯墊，設置於所述第二核心區上且連接至子字元線驅動器，以及 第三上部金屬襯墊，設置於所述第二周邊區上且連接至上部控制電路， 其中所述第一下部金屬襯墊接合至所述第一上部金屬襯墊， 所述第二下部金屬襯墊接合至所述第二上部金屬襯墊，且 所述第三下部金屬襯墊接合至所述第三上部金屬襯墊。
  18. 如請求項17所述的三維半導體記憶體元件，其中所述上部控制電路及所述下部控制電路中的至少一者包括功率電容器。
  19. 如請求項17所述的三維半導體記憶體元件，其中所述周邊電路結構更包括： 穿透插塞，經提供以穿透所述第二周邊區上的所述第二基板且電連接至所述上部控制電路， 側壁絕緣層，覆蓋所述穿透插塞的側壁，且 輸入/輸出襯墊，安置於所述第二基板的外部表面上且連接至所述穿透插塞。
  20. 如請求項17所述的三維半導體記憶體元件，其中所述記憶體單元中的每一者包括單元電晶體及電容器，所述電容器連接至所述單元電晶體的末端， 所述單元電晶體包括並行於所述第一基板的所述頂部表面的半導體圖案，且 所述電容器連接至所述半導體圖案的末端且包括並行於所述第一基板的所述頂部表面的儲存電極。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806697B (zh) * 2022-03-23 2023-06-21 大陸商長鑫存儲技術有限公司 半導體結構及其製作方法、記憶體
TWI839959B (zh) * 2022-04-19 2024-04-21 南韓商三星電子股份有限公司 半導體記憶體裝置及其製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11296068B2 (en) * 2018-12-10 2022-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional processor
KR102634614B1 (ko) * 2019-07-12 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
JP2022041052A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体装置およびその製造方法
US11810901B2 (en) * 2021-06-10 2023-11-07 Micron Technology, Inc. Microelectronic devices, related memory devices and electronic systems, and methods of forming microelectronic devices
KR20230086024A (ko) * 2021-12-07 2023-06-15 삼성전자주식회사 반도체 메모리 장치
KR20230139697A (ko) * 2022-03-28 2023-10-05 삼성전자주식회사 반도체 메모리 장치
EP4307383A4 (en) * 2022-05-30 2024-02-21 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE
EP4319529A4 (en) * 2022-06-16 2024-05-29 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND ITS FORMATION METHOD
CN117766003A (zh) * 2022-09-19 2024-03-26 长鑫存储技术有限公司 存储器及存储系统
CN116189727B (zh) * 2023-04-26 2023-09-19 长鑫存储技术有限公司 半导体结构、存储器及半导体结构的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100537552B1 (ko) 2000-07-31 2005-12-16 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조 방법
KR20110001063A (ko) 2009-06-29 2011-01-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR102056867B1 (ko) 2013-03-04 2020-01-22 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101456503B1 (ko) 2013-05-15 2014-11-03 (주)실리콘화일 스택 메모리
WO2017038403A1 (ja) 2015-09-01 2017-03-09 ソニー株式会社 積層体
JP2018117102A (ja) 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
JP7338975B2 (ja) 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子
US10340261B1 (en) 2018-05-22 2019-07-02 Micron Technology, Inc. Semiconductor memory device having plural chips connected by hybrid bonding method
US10903216B2 (en) 2018-09-07 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
US11569243B2 (en) 2018-09-25 2023-01-31 Intel Corporation Stacked-substrate DRAM semiconductor devices
KR102480631B1 (ko) 2018-10-01 2022-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11211370B2 (en) * 2020-01-28 2021-12-28 Sandisk Technologies Llc Bonded assembly with vertical power and control signal connection adjacent to sense amplifier regions and methods of forming the same
US11355437B2 (en) * 2020-08-04 2022-06-07 Sandisk Technologies Llc Three-dimensional memory device including bump-containing bit lines and methods for manufacturing the same
US11569215B2 (en) * 2020-08-31 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806697B (zh) * 2022-03-23 2023-06-21 大陸商長鑫存儲技術有限公司 半導體結構及其製作方法、記憶體
TWI839959B (zh) * 2022-04-19 2024-04-21 南韓商三星電子股份有限公司 半導體記憶體裝置及其製造方法

Also Published As

Publication number Publication date
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CN214505493U (zh) 2021-10-26
US11410951B2 (en) 2022-08-09
KR20220026654A (ko) 2022-03-07

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