TWI806697B - 半導體結構及其製作方法、記憶體 - Google Patents

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Abstract

本公開提供一種半導體結構及其製作方法、記憶體，涉及半導體技術領域，用於解決半導體結構製作困難的技術問題，該半導體結構包括基板和位於基板上方的導電結構；導電結構包括間隔設置的多個在第一方向上延伸的第一導電結構和第二導電結構，多個第一導電結構的長度和多個第二導電結構的長度均呈階梯變化。多個第一導電結構的長度和多個第二導電結構的長度均呈階梯變化，第一導電結構和第二導電結構形成字線，字線易於製作且便於引出，便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。

Description

半導體結構及其製作方法、記憶體
本公開涉及半導體技術領域，尤其涉及一種半導體結構及其製作方法、記憶體。
隨著半導體技術的發展，記憶體，尤其是動態隨機存取記憶體(Dynamic Random Access Memory，簡稱DRAM)因其具有較高的儲存密度以及較快的讀寫速度被廣泛地應用在各種電子設備中。
動態隨機存取記憶體通常包括多個儲存單元，每個儲存單元包括電晶體和電容器，電晶體的閘極與動態隨機存取記憶體的字線(Word Line，簡稱WL)電連接，通過字線上的電壓控制電晶體的開啟和關閉；電晶體的源極/汲極與位元線(Bit Line，簡稱BL)電連接，汲極/源極與電容器電連接，通過位元線對資料資訊進行輸出。
了進一步減小記憶體的尺寸，提高其儲存密度，通常將電容器水準放置，以便於製作具有更大長細比的電容器，然而，上述記憶體的製作難度較大。
鑒於上述問題，本公開實施例提供一種半導體結構 及其製作方法、記憶體，用於降低半導體結構的製作難度。
根據一些實施例，本公開第一方面提供一種半導結構，其包括：基板和位於所述基板上方的導電結構；所述基板包括一器件區，以及分別設置在所述器件區兩側的一第一連接區和一第二連接區；所述導電結構包括間隔設置的多個在第一方向上延伸的第一導電結構和第二導電結構，多個所述第一導電結構的長度和多個所述第二導電結構的長度均呈階梯變化；所述第一導電結構位於所述器件區上方且延伸至所述第一連接區，所述第二導電結構位於所述器件區上方且延伸至所述第二連接區；位於所述第一連接區上方的所述第一導電結構的長度呈階梯變化，位於所述第二連接區上方的所述第二導電結構的長度呈階梯變化；位於所述器件區上方的每個所述第一導電結構和每個所述第二導電結構均包圍多個間隔設置的通道結構，所述第一導電結構和所述通道結構之間，以及所述第二導電結構與所述通道結構之間設置有介電層，其中，位於所述第一連接區上方的每個所述第一導電結構包圍一第一主動層，所述第一導電結構與所述第一主動層之間設置有一第一絕緣層；位於所述第二連接區上方的每個所述第二導電結構包圍一第二主動層，所述第二導電結構與所述第二主動層之間設置有一第二絕緣層。
在一些可能的實施例中，靠近所述基板的所述第一導電結構的長度大於遠離所述基板的所述第一導電結構的長度，以使多個所述第一導電結構的長度呈階梯變化；靠近所述基板的所述第二導電結構的長度大於遠離所述基板的所述第二導電結構的長度，以使多個所述第二導電結構的長度呈階梯變化。
在一些可能的實施例中，多個所述第一導電結構和 多個所述第二導電結構沿第二方向依次交替間隔設置。
在一些可能的實施例中，所述半導體結構還包括多個間隔設置的接觸插塞，所述接觸插塞包括第一接觸插塞和第二接觸插塞；多個所述第一接觸插塞與多個所述第一導電結構一一對應且電連接；多個所述第二接觸插塞與多個所述第二導電結構一一對應且電連接。
在一些可能的實施例中，多個所述第一接觸插塞和多個所述第二接觸插塞均沿第二方向延伸，且多個所述第一接觸插塞的長度和多個所述第二接觸插塞的長度均呈階梯變化。
在一些可能的實施例中，所述第一接觸插塞和所述第二接觸插塞均包括第一導電部分，以及設置在所述第一導電部分上的第二導電部分，所述第一導電部分的尺寸小於所述第二導電部分的尺寸。
在一些可能的實施例中，同一所述第一導電結構所對應的所述第一主動層和多個所述通道結構同層設置，同一所述第二導電結構所對應的所述第二主動層和多個所述通道結構同層設置。
本公開實施例提供的半導體結構至少具有如下優點： 本公開實施例提供的半導體結構中，在基板上方設置多個第一導電結構和多個第二導電結構，多個第一導電結構和多個第二導電結構均沿第一方向延伸，且多個第一導電結構之間、多個第二導電結構之間，以及第一導電結構和第二導電之間均間隔設置，以使其絕緣隔離。多個第一導電結構的長度和多個第二導電結構的長度均呈階梯變化，第一導電結構和第二導電結構形 成字線，字線易於製作且便於引出，便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。
根據一些實施例，本公開第二方面提供一種記憶體，其包括：基板，所述基板包括器件區，以及分別設置在所述器件區兩側的一第一連接區和一第二連接區；器件層，位於所述器件區上方，所述器件層包括多個間隔設置的通道結構；字線結構，所述字線結構包括多個間隔設置且沿第一方向延伸的第一導電結構和第二導電結構，多個所述第一導電結構的長度和多個所述第二導電結構的長度均呈階梯變化；所述第一導電結構位於所述器件區上方且延伸至所述第一連接區，所述第二導電結構位於所述器件區上方且延伸至所述第二連接區；位於所述第一連接區上方的所述第一導電結構的長度呈階梯變化，位於所述第二連接區上方的所述第二導電結構的長度呈階梯變化；位於所述器件區上方的每個所述第一導電結構和每個所述第二導電結構均包圍多個間隔設置的通道結構，所述第一導電結構和所述通道結構之間，以及所述第二導電結構與所述通道結構之間設置有介電層，其中，位於所述第一連接區上方的每個所述第一導電結構包圍一第一主動層，所述第一導電結構與所述第一主動層之間設置有一第一絕緣層；位於所述第二連接區上方的每個所述第二導電結構包圍一第二主動層，所述第二導電結構與所述第二主動層之間設置有一第二絕緣層；位元線結構，所述位元線結構包括多個間隔設置且沿第二方向延伸的位元線；其中，所述字線貫穿所述器件層，且包圍所述通道結構，所述位元線貫穿所述器件層，且與所述通道結構電性連接，所述通道結構還與儲存節點電性連接。
在一些可能的實施例中，每條所述字線包圍多個在 所述第一方向上間隔設置的通道結構，每條所述位元線連接多個在所述第二方向上間隔設置的通道結構的一端，所述通道結構的另一端連接所述儲存節點。
在一些可能的實施例中，位於所述器件區的所述基板與位於所述第一連接區和所述第二連接區的所述基板之間均間隔設置。
本公開實施例提供的記憶體至少具有如下優點：本公開實施例提供的記憶體中，基板的器件區上方設置有器件層，器件層包括多個間隔設置的通道結構，多條位元線間隔設置且沿第二方向延伸，位元線貫穿器件層，且與通道結構電性連接，通道結構還與儲存節點電性連接；多條字線間隔設置且沿第一方向延伸，其長度呈階梯變化，字線貫穿器件層，並與通道結構電性連接。通過形成呈階梯變化的字線從而將字線引出，便於製作字線，也便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。
根據一些實施例，本公開第三方面提供一種半導體結構的製作方法，其包括：提供基板，所述基板包括一器件區，以及分別設置在所述器件區兩側的一第一連接區和一第二連接區；在所述基板上方形成導電結構，所述導電結構包括間隔設置的多個在第一方向上延伸的第一導電結構和第二導電結構，多個所述第一導電結構的長度和多個所述第二導電結構的長度均呈階梯變化；所述第一導電結構位於所述器件區上方且延伸至所述第一連接區，所述第二導電結構位於所述器件區上方且延伸至所述第二連接區；位於所述第一連接區上方的所述第一導電 結構的長度呈階梯變化，位於所述第二連接區上方的所述第二導電結構的長度呈階梯變化；位於所述器件區上方的每個所述第一導電結構和每個所述第二導電結構均包圍多個間隔設置的通道結構，所述第一導電結構和所述通道結構之間，以及所述第二導電結構與所述通道結構之間設置有介電層，其中，位於所述第一連接區上方的每個所述第一導電結構包圍一第一主動層，所述第一導電結構與所述第一主動層之間設置有一第一絕緣層；位於所述第二連接區上方的每個所述第二導電結構包圍一第二主動層，所述第二導電結構與所述第二主動層之間設置有一第二絕緣層。
在一些可能的實施例中，在所述基板上方形成導電結構，包括：在基板的所述器件區、所述第一連接區和所述第二連接區分別形成第一疊層結構、第二疊層結構和第三疊層結構；所述第一疊層結構包括交替堆疊設置的第一犧牲層和器件層，所述第二疊層結構包括交替堆疊設置的第二犧牲層和第一主動層，所述第三疊層結構包括交替堆疊設置的第三犧牲層和第二主動層，多個所述第一主動層與第一部分的所述器件層一一對應，多個所述第二主動層與第二部分的所述器件層一一對應；去除所述第一犧牲層和部分所述器件層，以使每個所述器件層形成多個間隔設置的通道結構；去除遠離所述通道結構的部分所述第一主動層和部分所述第二主動層，以使剩餘的所述第一主動層和所述第二主動層的長度均呈階梯變化；在所述第一主動層和與其對應的所述通道結構上形成第一導電結構，並在所述第二主動層和與其對應的所述通道結 構上形成第二導電結構。
在一些可能的實施例中，多個所述第一主動層分別與奇數層的所述器件層相對應且同層設置，多個所述第二主動層分別與偶數層的所述器件層相對應且同層設置。
在一些可能的實施例中，在所述第一主動層和與其對應的所述通道結構上形成第一導電結構，並在所述第二主動層和與其對應的所述通道結構上形成第二導電結構之前，還包括：在所述第一主動層、所述第二主動層和所述通道結構上沉積絕緣材料，位於所述第一主動層上的所述絕緣材料形成第一絕緣層，位於所述通道結構上的所述絕緣層材料形成介電層，位於所述第二主動層上的所述絕緣材料形成第二絕緣層，所述第一絕緣層、所述介電層和所述第二絕緣層均間隔設置。
在一些可能的實施例中，在所述基板上方形成導電結構之後，還包括：形成多個間隔設置的接觸插塞，所述接觸插塞包括第一接觸插塞和第二接觸插塞，多個所述第一接觸插塞與多個所述第一導電結構一一對應且電連接，多個所述第二接觸插塞與多個所述第二導電結構一一對應且電連接，且多個所述第二接觸插塞和多個所述第二接觸插塞的長度均呈階梯變化。
本公開實施例提供的半導體結構的製作方法至少具有如下優點：本公開實施例提供的半導體結構的製作方法中，通過在基板上方形成導電結構，導電結構包括間隔設置的多個在第一方向上延伸的第一導電結構和第二導電結構，多個第一導電結構的長度和多個第二導電結構的長度均呈階梯變化，第一導電結 構和第二導電結構形成字線，字線易於製作且便於引出，以便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。
1:位元線結構
10:基板
2:字線結構
20:第一疊層結構
21:器件層
22:第一犧牲層
23:通道結構
24:第一溝槽
3:電晶體
30:第二疊層結構
31:第一主動層
32:第二犧牲層
4:電容器
40:第三疊層結構
41:第二主動層
42:第三犧牲層
50:第一導電結構
60:第二導電結構
70:第一接觸插塞
80:第二接觸插塞
90:光罩層
S10~S20:步驟
X、Y、Z:方向
為了更清楚地說明本公開實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本公開的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本公開一實施例中的半導體結構的結構示意圖。
圖2為本公開一實施例中的記憶體的架構圖。
圖3為本公開一實施例中的半導體結構的製作方法的流程圖。
圖4為本公開一實施例中的形成第一疊層結構、第二疊層結構和第三疊層結構後的結構示意圖。
圖5為本公開一實施例中的形成第一溝槽後的結構示意圖。
圖6為本公開一實施例中的形成通道結構後的結構示意圖。
圖7為本公開一實施例中的去除部分第一主動層和部分第二主動層後的結構示意圖。
圖8為本公開一實施例中的形成第一導電結構和第二導電結構後的結構示意圖。
在相關技術中，為了進一步增加記憶體的儲存容量， 通常將電容器水準放置，即電容器的延伸方向與基板平行，以便於電容器的製作。當電容器水準放置時，與之相適應的位元線結構和字線結構均需要重新佈局，記憶體的製作難度較大。
有鑑於此，本公開提供了一種半導體結構及其製作方法、記憶體，通過在基板上方設置多個第一導電結構和多個第二導電結構，且多個第一導電結構的長度和多個第二導電結構的長度均呈階梯變化，第一導電結構和第二導電結構形成字線，字線易於製作且便於引出，便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。
為了使本公開實施例的上述目的、特徵和優點能夠更加明顯易懂，下面將結合本公開實施例中的附圖，對本公開實施例中的技術方案進行清楚、完整地描述。顯然，所描述的實施例僅僅是本公開的一部分實施例，而不是全部的實施例。基於本公開中的實施例，本領域普通技術人員在沒有作出創造性勞動的前提下所獲得的所有其它實施例，均屬於本公開保護的範圍。
參閱圖1，本公開實施例第一方面提供一種半導體結構，該半導體結構包括：基板10，以及位於基板10上方的導電結構。其中，基板10的材質可以為半導體，例如，基板10的材質可以為單晶矽、多晶矽、無定型矽、鍺、碳化矽、鍺化矽、絕緣體上鍺(Germanium on Insulator，簡稱GOI)或者絕緣體上矽(Silicon on Insulator，簡稱SOI)等，或者本領域技術人員已知的其他材料。
繼續參閱圖1，導電結構包括間隔設置的多個第一導電結構50和多個第二導電結構60，多個第一導電結構50和多個第二導電結構60均沿第一方向延伸，且多個第一導電結構50的 長度和多個第二導電結構60的長度均呈階梯變化。
上述“間隔設置的多個第一導電結構50和多個第二導電結構60”是指：多個第一導電結構50和多個第二導電結構60沿第二方向堆疊設置，且多個第一導電結構50間隔設置，多個第二導電間隔設置，第一導電結構50與第二導電結構60之間間隔設置，以保證各第一導電結構50和各第二導電結構60的絕緣隔離。第二方向可以與第一方向交叉，優選的，第二方向與第一方向垂直，以使多個第一導電結構50和多個第二導電結構60排布更加緊湊。示例性的，第一方向為平行於基板10的方向(圖1所示X方向)，第二方向為垂直於基板10的方向(圖1所示Y方向)。
如此設置，多個第一導電結構50的長度和多個第二導電結構60的長度均呈階梯變化，第一導電結構50和第二導電結構60形成字線，使得各字線均具有引出端，字線易於製作且便於引出，便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。
具體的，多個第一導電結構50和多個第二導電結構60在基板10的正投影具有部分重合區，至少一個第一導電結構50位於多個第二導電結構60之間，或者至少一個第二導電結構60位於多個第一導電結構50之間，以實現多個第一導電結構50和多個第二導電結構60堆疊設置。這樣排布，可以充分利用基板10上方的空間，第一導電結構50和第二導電結構60的引出端分佈較為均勻。
優選的，多個第一導電結構50和多個第二導電結構60沿第二方向依次交替間隔設置。也就是說，每相鄰的兩個第一 導電結構50之間設置有一個第二導電結構60，或者，每相鄰的兩個第二導電結構60之間設置有一個第一導電結構50。如此設置，沿第二方向，相鄰兩個第一導電結構50之間的距離與相鄰兩個第二導電結構60之間的距離大致相等，第一導電結構50的引出端和第二導電結構60的引出端分佈更加均勻，使得第一導電結構50和第二導電結構60接近對稱，以充分利用基板10上方的空間。
繼續參閱圖1，多個第一導電結構50沿第一方向延伸，且多個第一導電結構50的長度呈階梯變化；多個第二導電結構60沿第一方向延伸，且多個第二導電結構60的長度呈階梯變化。如此設置，各第一導電結構50和各第二導電結構60均有部分顯露，該部分可以用於第一導電結構50和各第二導電結構60的引出端，從而便於將各第一導電結構50和各第二導電結構60引出，以連接至週邊電路。
在一種可能的實現方式中，靠近基板10的第一導電結構50的長度大於遠離基板10的第一導電結構50的長度，以使多個第一導電結構50的長度呈階梯變化；靠近基板10的第二導電結構60的長度大於遠離基板10的第二導電結構60的長度，以使多個第二導電結構60的長度呈階梯變化。
具體的，沿遠離基板10的方向，多個第一導電結構50沿第一方向的長度依次減小，以使多個第一導電結構50遠離第二導電結構60的部分呈階梯變化，如圖1所示，多個第一導電結構50的左端形成臺階。多個第二導電結構60沿第一方向的長度依次減小，以使多個第二導電結構60遠離第一導電結構50的部分呈階梯變化，如圖1所示，多個第二導電結構60的右端形成 臺階。各第一導電結構50和各第二導電結構60彼此遠離的端部均有部分顯露，該端部均遠離基板10中部的通道結構23，製作空間大且對通道結構23的干擾小。
在一些可能的實施例中，基板10包括器件區，以及分別設置在器件區兩側的第一連接區和第二連接區，器件區上設置有半導體器件，例如電晶體，第一連接區和第二連接區均用於將器件區中的半導體器件引出，以使半導體器件與週邊電路電性連接。
第一連接區和第二連接區可以與設置在器件區相對的兩側，示例性的，第一連接區、器件區和第二連接區沿第一方向依次排布。第一方向如圖1中所示水準方向(X方向)，第一連接區如圖1中A處所示，器件區如圖1中B處所示，第二連接區如圖1中C處所示，第一連接區位於器件區的左側，第二連接區位於器件區的右側。
在一些可能的示例中，位於器件區的基板10、位於第一連接區的基板10，以及位於第二連接區的基板10為一個整體，即位於器件區的基板10、位於第一連接區的基板10，以及位於第二連接區的基板10相連接。在另一些可能的示例中，位於第一連接區的基板10和/或位於第二連接區的基板10，與位於器件區的基板10之間間隔設置，即位於第一連接區的基板10和位於第二連接區的基板10中的至少一者與位於器件區的基板10之間具有間隙。優選的，位於第一連接區的基板10、位於第二連接區的基板10、位於器件區的基板10之間均間隔設置，以便於提供基板10，以及後續在基板10上分別形成所需結構。
在上述實施例的基礎上，即在基板10包括器件區， 以及分別設置在器件區兩側的第一連接區和第二連接區的基礎上，在一些可能的實現方式中，第一導電結構50位於器件區上方且延伸至第一連接區，第二導電結構60位於器件區上方且延伸至第二連接區；位於第一連接區上方的第一導電結構50的長度呈階梯變化，位於第二連接區上方的第二導電結構60的長度呈階梯變化。
如圖1所示，第一導電結構50設置在器件區上方和第一連接區上方；第二導電結構60設置在器件區上方和第二連接區上方。位於第一連接區上方的第一導電結構50的長度呈階梯變化，使位於第一連接區上方的第一導電結構50形成第一臺階，第一導電結構50通過第一臺階的臺階面引出。位於第二連接區上方的第二導電結構60的長度呈階梯變化，使位於第二連接區上方的第二導電結構60形成第二臺階，第二導電結構60通過第二臺階的臺階面引出。
在一些可能的實施例中，器件區設置有多個間隔設置的通道結構23，位於器件區上方的每個第一導電結構50和每個第二導電結構60均包圍多個間隔設置的通道結構23，第一導電結構50和通道結構23之間，以及第二導電結構60與通道結構23之間設置有介電層。
如圖1所示，通道結構23可以具有多個，多個通道結構23呈陣列排布。多個通道結構23不僅沿第一方向間隔排布，而且沿第二方向間隔排布，各通道結構23沿第三方向延伸。第一方向與第二方向相互交叉，且均與第三方向垂直。在本公開實施例中，第一方向和第二方向相互垂直。這種排布方式，可以使通道結構23的排布更緊湊，排布方式更優，最大程度提高通道結構 23的排布數量，提高半導體結構的儲存密度。當然，本公開實施例對第一方向和第二方向之間的夾角不作限定，使用者可以根據實際進行選擇。
具體的，通道結構23的兩端分別設置有源極和汲極，源極、通道結構23和汲極形成主動柱，源極、通道結構23和汲極沿第三方向依次堆疊。即主動柱的延伸方向為第三方向，後續形成的電晶體沿第三方向放置，第三方向平行於基板10。主動柱的形狀可以是圓柱體、棱柱體、長方體或其他形狀，本公開實施例對主動柱的形狀不作限定，使用者可以根據實際進行選擇。
位於器件區上方的每個第一導電結構50包圍多個間隔設置的通道結構23，位於器件區上方的每個第二導電結構60包圍多個間隔設置的通道結構23。位於器件區上方的第一導電結構50和第二導電結構60均形成閘極，第一導電結構50和通道結構23之間設置有介電層(圖中沒有畫出)，第二導電結構60與通道結構23之間設置有介電層。閘極、介電層和主動柱形成環繞式閘極電晶體(Gate All Around，簡稱GAA)，相對於平面電晶體，環繞式閘極電晶體的特徵尺寸更小，在佔用相同基板10面積下，能夠有效提高半導體結構的集成度，增大儲存容量。
繼續參閱圖1，位於第一連接區上方的每個第一導電結構50包圍第一主動層31，第一導電結構50與第一主動層31之間設置有第一絕緣層(圖中沒有畫出)；位於第二連接區上方的每個第二導電結構60包圍第二主動層41，第二導電結構60與第二主動層41之間設置有第二絕緣層(圖中沒有畫出)。
其中，位於第一連接區上方的每個第一導電結構50用於將器件區上方的與其相對應的閘極引出；位於第二連接區上 方的每個第二導電結構60用於將器件區與其相對應的閘極引出。也就是說，器件區上方的電晶體的閘極通過第一連接區的第一導電結構50和第二連接區的第二導電結構60分別引出，以連接週邊電路。
具體的，位於第一連接區上方的每個第一導電結構50包圍第一主動層31，第一主動層31可以用作第一導電結構50的支撐層，以便於其上的第一導電結構50的形成。第一導電結構50與第一主動層31之間設置有第一絕緣層，第一絕緣層的材質可以與介電層的材質相同，以使第一絕緣層和介電層同時形成，從而使得第一連接區上方的第一導電結構50和器件區上方的第一導電結構50同時形成，簡化半導體結構的製作過程。
位於第二連接區上方的每個第二導電結構60包圍第二主動層41，第二主動層41可以用作第二導電結構60的支撐層，以便於其上的第二導電結構60的形成。第二導電結構60與第二主動層41之間設置有第二絕緣層，第二絕緣層的材質可以與介電層的材質相同，以使第二絕緣層和介電層同時形成，從而使得第二連接區上方的第二導電結構60和器件區上方的第二導電結構60同時形成，簡化半導體結構的製作過程。
更進一步的，第一絕緣層、第二絕緣層和介電層的材質相同，從而使得各第一導電結構50和各第二導電結構60同時形成，進一步簡化半導體結構的製作過程。第一絕緣層、第二絕緣層和介電層的材質可以為氧化物，例如氧化矽、氧化鉿或者氧化鋯等。
在一些可能的實施例中，同一第一導電結構50所對應的第一主動層31和多個通道結構23同層設置，同一第二導電 結構60所對應的第二主動層41和多個通道結構23同層設置。
如圖1所示，位於器件區上方的每個第一導電結構50包圍多個間隔設置的通道結構23，位於第一連接區上方的每個第一導電結構50包圍第一主動層31。其中，同一第一導電結構50所對應的第一主動層31和多個通道結構23同層設置，以使第一導電結構50的排布更優化，佔用空間更小，第一導電結構50的厚度更加均勻，平整度更好。
類似的，位於器件區上方的每個第二導電結構60包圍多個間隔設置的通道結構23，位於第二連接區上方的每個第二導電結構60包圍第二主動層41。其中，同一第二導電結構60所對應的第二主動層41和多個通道結構23同層設置，以使第二導電結構60的排布更優化，佔用空間更小，第二導電結構60的厚度更加均勻，平整度更好。
繼續參閱圖1，半導體結構還包括多個間隔設置的接觸插塞，接觸插塞包括第一接觸插塞70和第二接觸插塞80；多個第一接觸插塞70與多個第一導電結構50一一對應且電連接；多個第二接觸插塞80與多個第二導電結構60一一對應且電連接。多個接觸插塞用於將第一導電結構50和第二導電結構60電連接至週邊電路，多個接觸插塞間隔設置，以保證多個接觸插塞之間絕緣隔離，從而避免第一導電結構50之間或者第二導電結構60之間的相互干擾。
具體的，接觸插塞包括第一接觸插塞70和第二接觸插塞80，第一接觸插塞70的數量與第一導電結構50的數量相適配，以使多個第一接觸插塞70與多個第一導電結構50一一對應且電連接，從而將每個第一導電結構50均可以電連接至週邊電 路，通過週邊電路控制第一導電結構50相對應的電晶體。第二接觸插塞80的數量與第二導電結構60的數量相適配，以使多個第二接觸插塞80與多個第二導電結構60一一對應且電連接，從而將每個第二導電結構60均可以電連接至週邊電路，通過週邊電路控制第二導電結構60相對應的電晶體。
示例性的，每個第一導電結構50和每個第二導電結構60具有相對設置的第一表面和第二表面，其中，第一表面為遠離基板10的一側，第二表面為靠近基板10的一側。第一接觸插塞70與第一導電結構50的第一表面相接觸，第二接觸插塞80與第二導電結構60的第一表面相接觸。
如圖1所示，多個第一接觸插塞70和多個第二接觸插塞80均沿第二方向延伸，且多個第一接觸插塞70的長度和多個第二接觸插塞80的長度均呈階梯變化。多個第一接觸插塞70可以沿第一方向排布，多個第二接觸插塞80可以沿第一方向排布。如此設置，多個第一接觸插塞70和多個第二接觸插塞80佔用空間更小，有利於增加電晶體的數量，從而提高半導體結構的儲存密度。優選的，多個第一接觸插塞70和多個第二接觸插塞80沿第一方向位於同一行，以進一步減少多個第一接觸插塞70和多個第二接觸插塞80所佔用的空間。
多個第一接觸插塞70的長度呈階梯變化，多個第二接觸插塞80的長度呈階梯變化，其中，長度方向為第二方向。如此設置，多個第一接觸插塞70和多個第二接觸插塞80的長度大致相等，週邊電路與第一導電結構50，以及週邊電路與第二導電結構60之間的路徑大致相等，從而使得器件區中的各電晶體的工作狀態差異較小。
繼續參閱圖1，第一接觸插塞70和第二接觸插塞80均包括第一導電部分，以及設置在第一導電部分上的第二導電部分，第一導電部分的尺寸小於第二導電部分的尺寸。其中，第一導電部分為靠近基板10的部分，第二導電部分為遠離基板10的部分，即第二導電部分位於第一導電部分遠離基板10的一側。第一接觸插塞70的第一導電部分與第一導電結構50相接觸，第二接觸插塞80的第一導電部分與第二導電結構60相接觸。第一導電部分的尺寸可以指第一導電部分的直徑或者截面積，第二導電部分的尺寸可以指第二導電部分的直徑或者截面積。如圖1所示，第二導電部分在基板10上的正投影覆蓋第一導電部分在基板10上的正投影。
第一導電部分和第二導電部分均可以包括芯層，以及覆蓋芯層的側面和底面的外層。其中，芯層可以為絕緣層，其材質可以為氮化矽或者氧化矽。外層可以為金屬層，其材質可以為鎢或者氮化鈦。如此設置，在保證第一導電部分和第二導電部分的電性能的基礎上，減少金屬層的厚度，以節約成本。
綜上，本公開實施例提供的半導體結構中，基板10上方設置多個第一導電結構50和多個第二導電結構60，多個第一導電結構50和多個第二導電結構60均沿第一方向延伸，且多個第一導電結構50之間、多個第二導電結構60之間，以及第一導電結構50和第二導電之間均間隔設置，以使其絕緣隔離。多個第一導電結構50的長度和多個第二導電結構60的長度均呈階梯變化，第一導電結構50和第二導電結構60形成字線，字線易於製作且便於引出，便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。
參閱圖1和圖2，本公開實施例還提供一種記憶體，記憶體可以包括例如動態隨機存取記憶體、靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)、快閃記憶體、電性可抹程式化唯讀記憶體(Electrically Erasable Programmable Read-Only Memory，簡稱EEPROM)、相變隨機存取記憶體(Phase Change Random Access Memory，簡稱PRAM)或磁阻式隨機存取記憶體(Magneto-resistive Random Access Memory，簡稱MRAM)等。本公開實施例以動態隨機存取記憶體為例進行說明。
如圖1和圖2所示，該記憶體包括基板10、器件層、字線結構2和位元線結構1。其中，基板10的材質可以為半導體基板，例如，基板10的材質可以為單晶矽、多晶矽、無定型矽、鍺、碳化矽、鍺化矽、絕緣體上鍺或者絕緣體上矽等。
基板10包括器件區，器件區的上方設置有器件層，器件層包括多個間隔設置的通道結構23。在一些可能的實施例中，基板10還包括第一連接區和第二連接區，器件區位於第一連接區和第二連接區之間，第一連接區和第二連接區用於將字線結構2引出。示例性的，第一連接區、器件區和第二連接區沿第一方向依次排布。位於器件區的基板10與位於第一連接區和第二連接區的基板10之間均間隔設置，以便於提供基板10，並基板10上分別形成所需結構。
多個通道結構23可以呈陣列排布，多個通道結構23不僅沿第一方向間隔排布，而且沿第二方向間隔排布，且沿第三方向延伸；第一方向(圖1所示X方向)與第二方向(圖1所示Y方向)相互交叉，且均與第三方向(圖2所示Z方向)垂直。這種排布方式，可以使通道結構23的排布更緊湊，排布方式更 優，最大程度提高通道結構23的排布數量，提高半導體結構的儲存密度。
通道結構23的兩端分別設置有源極和汲極，源極、通道結構23和汲極形成主動柱，源極、通道結構23和汲極沿第三方向依次堆疊，即主動柱的延伸方向為第三方向。主動柱的形狀可以是圓柱體、棱柱體、長方體或其他形狀。第三方向為平行於基板10的方向，即主動柱的延伸方向平行於基板10。
字線結構2包括多個間隔設置且沿第一方向延伸的字線，多個字線的長度呈階梯變化，字線貫穿器件層，且包圍通道結構23。字線用於控制源極與汲極之間是否導通。位元線結構1包括多個間隔設置且沿第二方向延伸的位元線，位元線貫穿器件層，且與通道結構23電性連接，通道結構23還與儲存節點電性連接。位元線用於讀取儲存節點的資料資訊。
具體的，每條字線包圍多個在第一方向上間隔設置的通道結構23，每條位元線連接多個在第二方向上間隔設置的通道結構23的一端，通道結構23的另一端連接儲存節點。示例性的，通道結構23的一端為汲極，汲極與位元線相接觸；通道結構23的另一端為源極，源極與儲存節點相接觸，儲存節點可以為電容器4。
在基板10還包括第一連接區和第二連接區的實施例中，多個位於第一連接區上方的字線的長度呈階梯變化，且多個位於第二連接區上方的字線的長度呈階梯變化。
部分字線位於器件區且延伸至第一連接區，剩餘部分字線位於器件區且延伸至第二連接區。位於器件區的字線用作閘極，字線與通道結構23之間還設置有介電層，閘極、源極、汲 極、通道結構23和介電層形成電晶體3，該電晶體3為環繞式閘極電晶體，相對於平面電晶體，環繞式閘極電晶體的特徵尺寸更小，在佔用相同基板10面積下，能夠有效提高半導體結構的集成度，增大儲存容量。
位於第一連接區上方的多條字線的長度呈階梯變化，以使該部分字線沿第二方向形成臺階。位於第二連接區上方的多條字線呈結構變化，以使該部分在寫沿第二方向形成臺階。字線位於第一連接區和第二連接區上方的部分作為閘極引出端，便於連接週邊電路。
在一些可能的示例中，位於第一連接區上方的每條字線包圍第一主動層31，第一主動層31可以用作該字線的支撐層，以便於該字線的形成。位於第一連接區上的字線與第一主動層31之間設置有第一絕緣層。位於第二連接區上方的每條字線包圍第二主動層41，第二主動層41可以用作該字線的支撐層，以便於該字線的形成。位於第二連接區上的字線與第二主動層41之間設置有第二絕緣層。
需要說明的是，記憶體還包括多個支撐層和隔離層，多個支撐層沿第二方向設置在相鄰的電晶體3之間，隔離層填充在字線之間。設置支撐層，一方面便於電晶體3在第二方向上堆疊；另一方面可以使相鄰電晶體3間電性隔離。設置隔離層，可以使相鄰電晶體3之間電性隔離，避免電晶體3相互干擾。
在一些可能的實施例中，記憶體還包括多個間隔設置的接觸插塞，接觸插塞與字線一一對應且電連接，以將字線連接至週邊電路。接觸插塞包括位於第一連接區的多個第一接觸插塞70和位於第二連接區的多個第二接觸插塞80，多個第一接觸 插塞70和多個第二接觸插塞80均沿第二方向延伸，且多個第一接觸插塞70的長度和多個第二接觸插塞80的長度均呈階梯變化。如此設置，多個第一接觸插塞70和多個第二接觸插塞80的長度大致相等，週邊電路與各字線的路徑大致相等，從而使得器件區中的各電晶體的工作狀態差異較小。
綜上，本公開實施例提供的記憶體中，基板10的器件區上方設置有器件層，器件層包括多個間隔設置的通道結構23，多條位元線間隔設置且沿第二方向延伸，位元線貫穿器件層，且與通道結構23電性連接，通道結構23還與儲存節點電性連接；多條字線間隔設置且沿第一方向延伸，其長度呈階梯變化，字線貫穿器件層，並與通道結構23電性連接。通過形成呈階梯變化的字線從而將字線引出，便於製作字線，也便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。
參閱圖3，本公開實施例還提供一種半導體結構的製作方法，該製作方法包括：
步驟S10：提供基板，基板包括一器件區，以及分別設置在器件區兩側的一第一連接區和一第二連接區。
參閱圖4，基板10的材質可以為半導體基板，例如，基板10的材質可以為單晶矽、多晶矽、無定型矽、鍺、碳化矽、鍺化矽、絕緣體上鍺或者絕緣體上矽。在一些可能的實施例中，基板10包括器件區，以及分別設置在器件區兩側的第一連接區和第二連接區。其中，器件區上設置有半導體器件，例如電晶體，第一連接區和第二連接區均用於將器件區中的半導體器件引出，以使半導體器件與週邊電路電性連接。
示例性的，第一連接區(如圖4中A處所示)、器 件區(如圖4中B處所示)和第二連接區(如圖4中C處所示)沿第一方向依次排布。第一方向如圖1中所示水準方向(X方向)，第一連接區位於器件區的左側，第二連接區位於器件區的右側。位於器件區的基板10、位於第一連接區的基板10，以及位於第二連接區的基板10可以為一個整體，也可以間隔設置。例如，位於第一連接區的基板10和位於第二連接區的基板10中的至少一者與位於器件區的基板10之間具有間隙。優選的，位於第一連接區的基板10、位於第二連接區的基板10、位於器件區的基板10之間均間隔設置，以便於提供基板10，並在基板10上分別形成所需結構。
步驟S20：在基板上方形成導電結構，導電結構包括間隔設置的多個在第一方向上延伸的第一導電結構和第二導電結構，多個第一導電結構的長度和多個第二導電結構的長度均呈階梯變化；第一導電結構位於器件區上方且延伸至第一連接區，第二導電結構位於器件區上方且延伸至第二連接區；位於第一連接區上方的第一導電結構的長度呈階梯變化，位於第二連接區上方的第二導電結構的長度呈階梯變化；位於器件區上方的每個第一導電結構和每個第二導電結構均包圍多個間隔設置的通道結構，第一導電結構和通道結構之間，以及第二導電結構與通道結構之間設置有介電層，其中，位於第一連接區上方的每個第一導電結構包圍一第一主動層，第一導電結構與第一主動層之間設置有一第一絕緣層；位於第二連接區上方的每個第二導電結構包圍一第二主動層，第二導電結構與第二主動層之間設置有一第二絕緣層。
參閱圖5至圖8，多個第一導電結構50和多個第二導電結構60沿第二方向堆疊設置，且多個第一導電結構50間隔 設置，多個第二導電結構60間隔設置，第一導電結構50與第二導電結構60之間間隔設置，以保證各第一導電結構50和各第二導電結構60的絕緣隔離。第二方向可以與第一方向交叉，優選的，第二方向與第一方向垂直，以使多個第一導電結構50和多個第二導電結構60排布更加緊湊。示例性的，第一方向為平行於基板10的方向(圖8所示X方向)，第二方向為垂直於基板10的方向(圖8所示Y方向)。
多個第一導電結構50和多個第二導電結構60沿第二方向依次交替間隔設置。也就是說，每相鄰的兩個第一導電結構50之間設置有一個第二導電結構60，或者，每相鄰的兩個第二導電結構60之間設置有一個第一導電結構50。如此設置，沿第二方向，相鄰兩個第一導電結構50之間的距離與相鄰兩個第二導電結構60之間的距離大致相等，第一導電結構50的引出端和第二導電結構60的引出端分佈更加均勻，使得第一導電結構50和第二導電結構60接近對稱，以充分利用基板10上方的空間。
多個第一導電結構50沿第一方向延伸，且多個第一導電結構50的長度呈階梯變化；多個第二導電結構60沿第一方向延伸，且多個第二導電結構60的長度呈階梯變化。如此設置，各第一導電結構50和各第二導電結構60均有部分顯露，從而便於將各第一導電結構50和各第二導電結構60引出，以連接至週邊電路。
具體的，第一導電結構50位於器件區上方且延伸至第一連接區，第二導電結構60位於器件區上方且延伸至第二連接區；位於第一連接區上方的第一導電結構50的長度呈階梯變 化，位於第二連接區上方的第二導電結構60的長度呈階梯變化。也就是說，第一導電結構50設置在器件區上方和第一連接區上方；第二導電結構60設置在器件區上方和第二連接區上方。位於第一連接區上方的第一導電結構50的長度呈階梯變化，使位於第一連接區上方的第一導電結構50形成第一臺階，第一導電結構50通過第一臺階的臺階面引出。位於第二連接區上方的第二導電結構60的長度呈階梯變化，使位於第二連接區上方的第二導電結構60形成第二臺階，第二導電結構60通過第二臺階的臺階面引出。
在一種具體的實現方式中，在基板10上方形成導電結構(步驟S20)，包括：
步驟S21：在基板的器件區、第一連接區和第二連接區分別形成第一疊層結構、第二疊層結構和第三疊層結構；第一疊層結構包括交替堆疊設置的第一犧牲層和器件層，第二疊層結構包括交替堆疊設置的第二犧牲層和第一主動層，第三疊層結構包括交替堆疊設置的第三犧牲層和第二主動層，多個第一主動層與第一部分的器件層一一對應，多個第二主動層與第二部分的器件層一一對應。
如圖4所示，基板10的器件區形成第一疊層結構20，基板10的第一連接區形成第二疊層結構30，基板10的第二連接區形成第三疊層結構40。第一疊層結構20包括多個第一犧牲層22和多個器件層21，第一犧牲層22和器件層21沿第二方向依次交疊設置。第二疊層結構30包括多個第二犧牲層32和多個第一主動層31，第二犧牲層32和第一主動層31沿第二方向依次交疊設置。第三疊層結構40包括多個第三犧牲層42和多個第 二主動層41，第三犧牲層42和第二主動層41沿第二方向依次交疊設置。
其中，多個第一主動層31與第一部分的器件層21一一對應，多個第二主動層41與第二部分的器件層21一一對應。優選的，多個第一主動層31分別與奇數層的器件層21相對應且同層設置，多個第二主動層41分別與偶數層的器件層21相對應且同層設置。如此設置，相鄰第一主動層31沿第二方向的距離，與相鄰第二主動層41沿第二方向的距離大致相等，從而使得第一連接區上方的結構和第二連接區上方的結構分佈更加均勻，接近對稱，能充分利用空間。
在一些可能的示例中，第一犧牲層22位於第一疊層結構20靠近基板10的最外側，即第一犧牲層22位於基板10上。如此設置，每層器件層21後續都可以形成電晶體3，增加電晶體3的數量，從而提高半導體結構的儲存密度。相應的，第二犧牲層32和第三犧牲層42也位於基板10上。
第一主動層31的材質包括N摻雜的矽，第一犧牲層22的材質包括鍺化矽，第一主動層31、第二主動層41和第三主動層的材質相同，第一犧牲層22、第二犧牲層32和第三犧牲層42的材質相同。第一主動層31、第二主動層41、第三主動層、第一犧牲層22、第二犧牲層32和第三犧牲層42均可以通過沉積工藝形成。
步驟S22：去除第一犧牲層和部分器件層，以使每個器件層形成多個間隔設置的通道結構。
參閱圖4和圖5，多個通道結構23可以呈陣列排布，多個通道結構23不僅沿第一方向間隔排布，而且沿第二方向間 隔排布，且沿第三方向延伸；第一方向與第二方向相互交叉，且均與第三方向垂直。這種排布方式，可以使通道結構23的排布更緊湊，排布方式更優，最大程度提高通道結構23的排布數量，提高半導體結構的儲存密度。
器件層21還形成分別位於通道結構23的兩端的源極和汲極，源極、通道結構23和汲極形成主動柱，源極、通道結構23和汲極沿第三方向依次堆疊，即主動柱的延伸方向為第三方向。主動柱的形狀可以是圓柱體、棱柱體、長方體或其他形狀。第三方向為平行於基板10的方向，即主動柱的延伸方向平行於基板10。
在一些可能的實現方式中，參閱圖5和圖6，去除第一犧牲層22和部分器件層21，以使每個器件層21形成多個間隔設置的通道結構23，包括： 在第一疊層結構20中形成多條間隔設置且沿第三方向延伸的第一溝槽24，第一溝槽24暴露基板10，且將各器件層21分隔成多個間隔設置的主動柱，主動柱包括通道結構23。具體的，如圖5所示，首先在第一疊層結構20、第二疊層結構30和第三疊層結構40上形成光罩層90，第一疊層結構20上的光罩層90具有第一圖案，第一圖案暴露第一疊層結構20的部分表面，其中，光罩層90可以為光刻膠；然後以光罩層90為光罩，刻蝕第一疊層結構20，以形成第一溝槽24；在第一溝槽24形成後，去除第一疊層結構20上的光罩層90。
形成第一溝槽24後，利用第一溝槽24，去除第一犧牲層22，以使異層設置的各主動柱之間存在間隔。具體的，如圖6所示，通過具有選擇性的濕法刻蝕工藝刻蝕暴露在第一溝槽24 內的第一犧牲層22，以使第一犧牲層22全部去除，第二犧牲層32和第三犧牲層42沒有或者較少去除。去除第一犧牲層22後，再去除第二疊層結構30和第三疊層結構40上的光罩層90。
步驟S23：去除遠離通道結構的部分第一主動層和部分第二主動層，以使剩餘的第一主動層和第二主動層的長度均呈階梯變化。
參閱圖6和圖7，去除第二犧牲層32，以及遠離通道結構23的部分第一主動層31，剩餘的第一主動層31的長度呈階梯變化，形成臺階，以保證每層第一主動層31具有部分表面顯露，便於在其上形成其他結構。去除第三犧牲層42，以及遠離通道結構23的部分第二主動層41，剩餘的第二主動層41的長度呈階梯變化，形成臺階，以保證每層第二主動層41具有部分表面顯露，便於在其上形成其他結構。
步驟S24：在第一主動層和與其對應的通道結構上形成第一導電結構，並在第二主動層和與其對應的通道結構上形成第二導電結構。
參閱圖7和圖8，形成第一導電層和第二導電層後，多個第一導電結構50的長度和多個第二導電結構60的長度均呈階梯變化。具體的，靠近基板10的第一導電結構50的長度大於遠離基板10的第一導電結構50的長度，以使多個第一導電結構50的長度呈階梯變化；靠近基板10的第二導電結構60的長度大於遠離基板10的第二導電結構60的長度，以使多個第二導電結構60的長度呈階梯變化。
在一些可能的實施例中，在第一主動層31和與其對應的通道結構23上形成第一導電結構50，並在第二主動層41和 與其對應的通道結構23上形成第二導電結構60(步驟S24)之前，還包括：在第一主動層31、第二主動層41和通道結構23上沉積絕緣材料，位於第一主動層31上的絕緣材料形成第一絕緣層，位於通道結構23上的絕緣層材料形成介電層，位於第二主動層41上的絕緣材料形成第二絕緣層，第一絕緣層、介電層和第二絕緣層均間隔設置。
也就是說，在形成第一導電結構50和第二導電結構60之前，先在通道結構23的表面形成介電層，以保證通道結構23與第一導電結構50和第二導電結構60均絕緣。同時，在第一主動層31的表面形成第一絕緣層，在第二主動層41的表面形成第二絕緣層，介電層、第一絕緣層和第二絕緣層一同形成，以保證第一導電結構50和第二導電結構60各自的平整性。
其中，通道結構23的表面是指通道結構23的外周面，介電層環繞通道結構23一周。第一主動層31的表面可以指第一主動層31的外周面，也可以指第一主動層31沿第二方向相對的兩個表面，以及朝向通道結構23的表面，即第一絕緣層至少覆蓋第一主動層31沿第二方向相對的兩個表面，以及朝向通道結構23的表面。第二主動層41的表面可以指第二主動層41的外周面，也可以指第二主動層41沿第二方向相對的兩個表面，以及朝向通道結構23的表面，即第二絕緣層至少覆蓋第二主動層41沿第二方向相對的兩個表面，以及朝向通道結構23的表面。
形成第一絕緣層、介電層和第二絕緣層後，在第一絕緣層、介電層和第二絕緣層上沉積導電材料，位於第一絕緣層和部分介電層上的導電材料形成第一導電結構50，位於第二絕緣層和另一部分介電層上的導電材料形成第二導電結構60。
具體的，第一導電結構50和第二導電結構60用作字線，每個第一導電結構50覆蓋相應的第一絕緣層，以及與該第一絕緣層同層設置的介電層上，且填充在各介電層之間，以及介電層與第一絕緣層之間。每個第二導電結構60覆蓋相應的第二絕緣層，以及與該第二絕緣層同層設置的介電層上，且填充在各介電層之間，以及介電層與第二絕緣層之間。覆蓋介電層的第一導電結構50和第二導電結構60形成閘極，閘極為字線的一部分，覆蓋第一絕緣層的第一導電結構50，以及覆蓋第二絕緣層的第二導電結構60均作為閘極的引出端，以連接週邊電路。
在一些可能的實施例中，在基板10上方形成導電結構之後，還包括：形成多個間隔設置的接觸插塞，接觸插塞包括第一接觸插塞70和第二接觸插塞80，多個第一接觸插塞70與多個第一導電結構50一一對應且電連接，多個第二接觸插塞80與多個第二導電結構60一一對應且電連接，且多個第一接觸插塞70和多個第二接觸插塞80的長度均呈階梯變化。
多個接觸插塞用於將第一導電結構50和第二導電結構60電連接至週邊電路，多個接觸插塞間隔設置，以保證多個接觸插塞之間絕緣隔離，從而避免第一導電結構50之間或者第二導電結構60之間的相互干擾。
第一接觸插塞70的數量與第一導電結構50的數量相適配，以使多個第一接觸插塞70與多個第一導電結構50一一對應且電連接，從而將每個第一導電結構50均可以電連接至週邊電路，通過週邊電路控制第一導電結構50相對應的電晶體。第二接觸插塞80的數量與第二導電結構60的數量相適配，以使多個第二接觸插塞80與多個第二導電結構60一一對應且電連接， 從而將每個第二導電結構60均可以電連接至週邊電路，通過週邊電路控制第二導電結構60相對應的電晶體。
多個第一接觸插塞70可以沿第一方向排布，多個第二接觸插塞80可以沿第一方向排布。如此設置，多個第一接觸插塞70和多個第二接觸插塞80佔用空間更小，有利於增加電晶體的數量，從而提高半導體結構的儲存密度。優選的，多個第一接觸插塞70和多個第二接觸插塞80沿第一方向位於同一行，以進一步減少多個第一接觸插塞70和多個第二接觸插塞80所佔用的空間。
多個第一接觸插塞70的長度呈階梯變化，多個第二接觸插塞80的長度呈階梯變化，其中，長度方向為第二方向。如此設置，多個第一接觸插塞70和多個第二接觸插塞80的長度大致相等，週邊電路與第一導電結構50，以及週邊電路與第二導電結構60之間的路徑大致相等，從而使得器件區中的各電晶體的工作狀態差異較小。
第一接觸插塞70和第二接觸插塞80均包括第一導電部分，以及設置在第一導電部分上的第二導電部分，第一導電部分的尺寸小於第二導電部分的尺寸。其中，第一導電部分為靠近基板10的部分，第二導電部分為遠離基板10的部分，即第二導電部分位於第一導電部分遠離基板10的一側。第一導電部分的尺寸可以指第一導電部分的直徑或者截面積，第二導電部分的尺寸可以指第二導電部分的直徑或者截面積。如圖1所示，第二導電部分在基板10上的正投影覆蓋第一導電部分在基板10上的正投影。
第一導電部分和第二導電部分均可以包括芯層，以 及覆蓋芯層的側面和底面的外層。其中，芯層可以為絕緣層，其材質可以為氮化矽或者氧化矽。外層可以為金屬層，其材質可以為鎢或者氮化鈦。如此設置，在保證第一導電部分和第二導電部分的電性能的基礎上，減少金屬層的厚度，以節約成本。
綜上，本公開實施例提供的半導體結構的製作方法中，通過在基板10上方形成導電結構，導電結構包括間隔設置的多個在第一方向上延伸的第一導電結構50和第二導電結構60，多個第一導電結構50的長度和多個第二導電結構60的長度均呈階梯變化，第一導電結構50和第二導電結構60形成字線，字線易於製作且便於引出，以便於在字線上形成其他結構，以實現字線與週邊電路的電性連接。
本說明書中各實施例或實施方式採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分相互參見即可。參考術語“一個實施方式”、“一些實施方式”、“示意性實施方式”、“示例”、“具體示例”、或“一些示例”等的描述意指結合實施方式或示例描述的具體特徵、結構、材料或者特點包含於本公開的至少一個實施方式或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施方式或示例。而且，描述的具體特徵、結構、材料或者特點可以在任何的一個或多個實施方式或示例中以合適的方式結合。
最後應說明的是：以上各實施例僅用以說明本公開的技術方案，而非對其限制；儘管參照前述各實施例對本公開進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或 者全部技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本公開各實施例技術方案的範圍。
10:基板
23:通道結構
31:第一主動層
41:第二主動層
50:第一導電結構
60:第二導電結構
70:第一接觸插塞
80:第二接觸插塞
X、Y:方向

Claims (8)

  1. 一種半導體結構，其特徵在於，包括：一基板和位於所述基板上方的一導電結構；所述基板包括一器件區，以及分別設置在所述器件區兩側的一第一連接區和一第二連接區；所述導電結構包括間隔設置的多個在一第一方向上延伸的第一導電結構和第二導電結構，多個所述第一導電結構的長度和多個所述第二導電結構的長度均呈階梯變化；所述第一導電結構位於所述器件區上方且延伸至所述第一連接區，所述第二導電結構位於所述器件區上方且延伸至所述第二連接區；位於所述第一連接區上方的所述第一導電結構的長度呈階梯變化，位於所述第二連接區上方的所述第二導電結構的長度呈階梯變化；位於所述器件區上方的每個所述第一導電結構和每個所述第二導電結構均包圍多個間隔設置的通道結構，所述第一導電結構和所述通道結構之間，以及所述第二導電結構與所述通道結構之間設置有介電層，其中，位於所述第一連接區上方的每個所述第一導電結構包圍一第一主動層，所述第一導電結構與所述第一主動層之間設置有一第一絕緣層；位於所述第二連接區上方的每個所述第二導電結構包圍一第二主動層，所述第二導電結構與所述第二主動層之間設置有一第二絕緣層。
  2. 根據請求項1所述的半導體結構，其特徵在於，靠近所述基板的所述第一導電結構的長度大於遠離所述基板的所述第一導電結構的長度，以使多個所述第一導電結構的長度呈階梯變化； 靠近所述基板的所述第二導電結構的長度大於遠離所述基板的所述第二導電結構的長度，以使多個所述第二導電結構的長度呈階梯變化。
  3. 根據請求項1所述的半導體結構，其特徵在於，多個所述第一導電結構和多個所述第二導電結構沿一第二方向依次交替間隔設置。
  4. 根據請求項1-3任一項所述的半導體結構，其特徵在於，所述半導體結構還包括多個間隔設置的接觸插塞，所述接觸插塞包括第一接觸插塞和第二接觸插塞；多個所述第一接觸插塞與多個所述第一導電結構一一對應且電連接；多個所述第二接觸插塞與多個所述第二導電結構一一對應且電連接。
  5. 根據請求項4所述的半導體結構，其特徵在於，多個所述第一接觸插塞和多個所述第二接觸插塞均沿第二方向延伸，且多個所述第一接觸插塞的長度和多個所述第二接觸插塞的長度均呈階梯變化，和/或所述第一接觸插塞和所述第二接觸插塞均包括第一導電部分，以及設置在所述第一導電部分上的第二導電部分，所述第一導電部分的尺寸小於所述第二導電部分的尺寸。
  6. 根據請求項1所述的半導體結構，其特徵在於，同一所述第一導電結構所對應的所述第一主動層和多個所述通道結構同層設置，同一所述第二導電結構所對應的所述第二主動層和多個所述通道結構同層設置。
  7. 一種記憶體，其特徵在於，包括： 一基板，所述基板包括一器件區，以及分別設置在所述器件區兩側的一第一連接區和一第二連接區；一器件層，位於所述器件區上方，所述器件層包括多個間隔設置的通道結構；一字線結構，所述字線結構包括多個間隔設置且沿一第一方向延伸的第一導電結構和第二導電結構，多個所述第一導電結構的長度和多個所述第二導電結構的長度均呈階梯變化；所述第一導電結構位於所述器件區上方且延伸至所述第一連接區，所述第二導電結構位於所述器件區上方且延伸至所述第二連接區；位於所述第一連接區上方的所述第一導電結構的長度呈階梯變化，位於所述第二連接區上方的所述第二導電結構的長度呈階梯變化；位於所述器件區上方的每個所述第一導電結構和每個所述第二導電結構均包圍多個間隔設置的通道結構，所述第一導電結構和所述通道結構之間，以及所述第二導電結構與所述通道結構之間設置有介電層，其中，位於所述第一連接區上方的每個所述第一導電結構包圍一第一主動層，所述第一導電結構與所述第一主動層之間設置有一第一絕緣層；位於所述第二連接區上方的每個所述第二導電結構包圍一第二主動層，所述第二導電結構與所述第二主動層之間設置有一第二絕緣層；一位元線結構，所述位元線結構包括多個間隔設置且沿第二方向延伸的位元線；其中，所述字線貫穿所述器件層，且包圍所述通道結構，所述位元線貫穿所述器件層，且與所述通道結構電性連接，所述通道結構還與一儲存節點電性連接。
  8. 一種半導體結構的製作方法，其特徵在於，包括：提供一基板，所述基板包括一器件區，以及分別設置在所述器件區兩側的一第一連接區和一第二連接區；在所述基板上方形成一導電結構，所述導電結構包括間隔設置的多個在一第一方向上延伸的一第一導電結構和一第二導電結構，多個所述第一導電結構的長度和多個所述第二導電結構的長度均呈階梯變化；所述第一導電結構位於所述器件區上方且延伸至所述第一連接區，所述第二導電結構位於所述器件區上方且延伸至所述第二連接區；位於所述第一連接區上方的所述第一導電結構的長度呈階梯變化，位於所述第二連接區上方的所述第二導電結構的長度呈階梯變化；位於所述器件區上方的每個所述第一導電結構和每個所述第二導電結構均包圍多個間隔設置的通道結構，所述第一導電結構和所述通道結構之間，以及所述第二導電結構與所述通道結構之間設置有介電層，其中，位於所述第一連接區上方的每個所述第一導電結構包圍一第一主動層，所述第一導電結構與所述第一主動層之間設置有一第一絕緣層；位於所述第二連接區上方的每個所述第二導電結構包圍一第二主動層，所述第二導電結構與所述第二主動層之間設置有一第二絕緣層。
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