TWI765546B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI765546B
TWI765546B TW110103188A TW110103188A TWI765546B TW I765546 B TWI765546 B TW I765546B TW 110103188 A TW110103188 A TW 110103188A TW 110103188 A TW110103188 A TW 110103188A TW I765546 B TWI765546 B TW I765546B
Authority
TW
Taiwan
Prior art keywords
region
channel
pair
source region
mentioned
Prior art date
Application number
TW110103188A
Other languages
English (en)
Other versions
TW202131451A (zh
Inventor
禮修 馬
林仲德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202131451A publication Critical patent/TW202131451A/zh
Application granted granted Critical
Publication of TWI765546B publication Critical patent/TWI765546B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體裝置包括半導體基板，以及從半導體基板向上延伸的一對金屬閘極。第一和第二通道區設置在一對金屬閘極的內側壁之間。第一和第二汲極區設置在一堆金屬閘極的內側壁之間，並且個別直接設置在第一和第二通道區上方。第一和第二源極區個別設置在一對金屬閘極的內側壁之間，個別直接在第一和第二通道區的下方。電容介電結構設置在第一和第二源極區下方。底電容電極設置在電容介電結構下方。電容介電結構將第一和第二汲極區與底電容電極分開。

Description

半導體裝置及其形成方法
本揭露係關於一種半導體裝置，特別是具有三維DRAM單元的半導體裝置。
動態隨機存取記憶體(dynamic random access memory；DRAM)是半導體記憶體的一種類型。實質上，DRAM裝置通常包括一個DRAM單元陣列，其中每一個DRAM單元都儲存一位元的資料。為了儲存此位元，每一個DRAM單元包括一個電容和一個存取電晶體。電容的一個電極耦接到固定電壓(例如：接地)，而另一電極耦接到DRAM單元的存取電晶體。可以選擇性地致能存取電晶體，以在寫入操作期間可以將個別對應不同資料狀態的不同電荷量放置在電容上。舉例來說，在電容上放置大量電荷對應邏輯“1”，而在電容上放置少量電荷(或從電容移除電荷)可以對應邏輯“0”。因為電荷可能會隨時間從DRAM的電容“洩漏”，因此需要藉由隨時間將電荷準位重新寫入電容來定期“刷新(refresh)”DRAM單元。
本揭露提供一種半導體裝置。半導體裝置包括半導體基板、一對金屬閘極、第一通道區和第二通道區、第一汲極區和第二汲極區、第一源極區和第二源極區、電容介電結構、以及底部電容電極。一對金屬閘極從半導體基板彼此平行地向上延伸，並且具有彼此間隔的複數內側壁。第一通道區和第二通道區設置在一對金屬閘極的內側壁之間。第一汲極區和第二汲極區設置在一對金屬閘極的內側壁之間，並且個別直接設置在第一通道區和第二通道區上方。第一源極區和第二源極區個別設置在第一通道區和第二通道區下方的一對金屬閘極的內側壁之間，第一通道區和第二通道區將第一汲極區和第二汲極區與第一源極區和第二源極區分開。電容介電結構設置在一對金屬閘極的內側壁之間，並且設置在第一源極區和第二源極區下方。底部電容電極設置在一對金屬閘極的內側壁之間，並且設置在電容介電結構下方，電容介電結構將第一源極區和第二源極區與底部電容電極分開。
本揭露提供一種半導體裝置。半導體裝置包括半導體基板、底部電容電極、下電容介電結構、第一下源極區和第二下源極區、下通道區、第一下汲極區和第二下汲極區、一對閘極介電區、以及一對金屬閘極。底部電容電極設置在半導體基板上方。下電容介電結構設置在底部電容電極上方。第一下源極區和第二下源極區設置在下電容介電結構上方，並且彼此橫向間隔。下通道區直接設置在在第一下源極區和第二下源極區上方。第一下汲極區和第二下汲極區直接在下通道區上方，其中下通道區將第一下汲極區和第二下汲極區個別與第一下源極區和第二下源極區分開。一對閘極介電區在通常垂直於半導體基板的上表面的方向上彼此平行向上延伸，一對閘極介電區具有複數內側壁，內側壁橫向接合底部電容電極的複數外邊緣、橫向接合第一下源極區和第二下 源極區的複數外邊緣、橫向接合下通道區的複數外邊緣、以及橫向接合第一下汲極區和第二下汲極區的複數外邊緣。一對金屬閘極平行於一對閘極介電區向上延伸，其中一對金屬閘極個別具有沿著一對閘極介電區的複數外側壁延伸的複數內側壁。
本揭露提供一種半導體裝置之形成方法。半導體裝置之形成方法包括形成彼此堆疊並且堆疊在半導體基板上方的複數記憶體堆疊，其中記憶體堆疊之每一者包括導電層、在導電層上方的電容介電層、在電容介電層上方的下犧牲層、通道隔離層、在通道隔離層上方的上犧牲層、以及在上犧牲層上方的上隔離層；執行蝕刻，以將記憶體堆疊圖案化成複數記憶體堆疊結構的複數行，其中複數溝槽將記憶體堆疊結構的行彼此分開；執行第一橫向蝕刻，以移除記憶體堆疊結構的行之每一者中的上犧牲層的複數最外部分和下犧牲層的複數最外部分，從而在記憶體堆疊結構的行的複數側壁中形成複數第一下凹陷和複數第一上凹陷；使用導電材料填充記憶體堆疊結構的行之間的溝槽、第一下凹陷、以及第一上凹陷；執行第二蝕刻，以從記憶體堆疊結構的行之間的溝槽移除導電材料，同時保留用以建立在第一下凹陷中的複數下導電區和在第一上凹陷中的複數上導電區的導電材料；執行第二橫向蝕刻，以移除通道隔離層的複數最外部分，以在記憶體堆疊結構之每一者的下導電區和上導電區之間的記憶體堆疊結構的行的複數外邊緣中形成複數第二凹陷；以及在溝槽和第二凹陷中形成低漏電通道材料。
100:動態隨機存取記憶體單元
102:存取電晶體
104:存取電晶體
106:電極
108:電極
WL:字元線
200:記憶體裝置
201:第一記憶體堆疊
203:第二記憶體堆疊
202:第一動態隨機存取記憶體單元
204:第二動態隨機存取記憶體單元
206:第三動態隨機存取記憶體單元
208:第四動態隨機存取記憶體單元
210:第一存取電晶體
212:第二存取電晶體
214:第一資料儲存電容/資料儲存電容
216:第二資料儲存電容/資料儲存電容
218:第一字元線/導電字元線
220:第二字元線/導電字元線
222:第三存取電晶體
224:第三資料儲存電容/資料儲存電容
226:第四存取電晶體
228:第四資料儲存電容/資料儲存電容
229:半導體基板
230:第二方向
231:平面
232:第三方向
234:第一源極區
236:第一汲極區
238:第二源極區
240:第二汲極區
242:第三源極區
244:第三汲極區
246:第四源極區
248:第四汲極區
250:第一通道區
252:第二通道區
254:第三通道區
256:第四通道區
258:第一閘極介電層/閘極介電質
260:第二閘極介電層/閘極介電質
262:第一氧化物區/氧化物
264:第二氧化物區/氧化物
266:第一犧牲區/犧牲區/第一下犧牲區
268:第二犧牲區/犧牲區/第一上犧牲區
270:第三犧牲區/犧牲區/第二下犧牲區
272:第四犧牲區/犧牲區/第二上犧牲區
274:第一導電區/第一下導電區
276:第一電容介電質
278:第二導電區/第二下導電區
280:第二電容介電質
282:介電隔離區
284:介電隔離區/第一介電隔離區
286:介電隔離區/第二介電隔離區
288:第一方向
250/252:通道區
254/256:通道區
300:動態隨機存取記憶體裝置
A-A’:平面/剖切面
400:低k介電質
246-1:第四源極區
246-2:第四源極區
248-1:第四汲極區/汲極區
248-2:第四汲極區/汲極區
249:位元線
256-1:第四通道區
256-2:第四通道區
502:導電區
504:電容介電層
506:下犧牲層50
508:通道隔離層
510:上犧牲層
512:上隔離層
602:第一罩幕
604:溝槽
702:第一凹陷
800:導電材料
902:溝槽
1002:第二凹陷
1100:低漏電通道材料
1202:溝槽
1300:高k閘極介電質
1500:導電字元線材料
221:導電字元線
1700:方法
1702~1724:操作
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應 之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。
第1圖顯示了DRAM單元的一些實施例的示意圖。
第2A圖、第2B圖、第2C圖、第2D圖顯示了包括四個DRAM單元的DRAM記憶體裝置的一部分的一些實施例的示意圖。
第3A圖顯示了包括48個DRAM單元的DRAM裝置的一部分的一些實施例的示意圖。
第3B圖顯示了與第3A圖的一些實施例一致的包括48個DRAM單元的DRAM裝置的一部分的示意圖。
第4A圖、第4B圖、第4C圖、第4D圖顯示了與第3A圖的各種實施例一致的沿著剖切面A-A’的一系列剖面圖。
第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖顯示了共同顯示用於製造DRAM裝置的製造流程的一系列剖面圖。
第17圖根據一些實施例顯示了製造流程的流程圖。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是 直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
第1圖顯示了動態隨機存取記憶體(DRAM)單元100的示意圖。DRAM單元100包括存取電晶體102和電容104。電容104的一個電極106耦接到固定電壓(例如：接地)，而另一個電極108耦接到存取電晶體102。存取電晶體102的閘極(gate；G)耦接到字元線(wordline；WL)，其可以被選擇性地致能(enable)以選擇性地將位元線(bitline；BL)耦接到電容104。在寫入操作期間，可以透過BL和存取電晶體102在電容104上放置個別對應不同資料狀態的不同電荷量。此外，在讀取操作期間，可以藉由斷言WL並監測BL上的電流或電壓來讀取在給定時間中在電容104上存在的電荷量，從而允許讀取儲存在DRAM單元中的資料狀態。
舉例來說，在一些實施例中，可以將大量電荷寫入電容104以表示邏輯“1”狀態；或者可以將少量電荷寫入電容104(及/或可以從電容104剝離電荷)以表示邏輯“0”狀態，儘管在其他實施例中電荷量和邏輯狀態可以被翻轉。因 為電荷可能會隨時間從電容104中“洩漏”，並且這種洩漏可能會使儲存在DRAM單元中的資料狀態退化(degrade)，因此需要隨時間將預期電荷準位(intended charge level)重新寫入其電容來定期“刷新”DRAM裝置。
與許多其他類型的記憶體相比，DRAM的一個優點是DRAM單元的面積可以較小，這允許將大量DRAM單元放置在記憶體晶片上，從而實現密集的記憶體密度。習知的DRAM單元可以藉由將溝槽蝕刻到半導體基板中、用介電質對溝槽加襯(lining)、以及在介電質上方形成導電電極以形成溝槽電容來形成。通常來說，具有較深溝槽的DRAM傾向具有較大的電容，使得每一個電容中可以儲存更多的電荷，這是有益的，因為它允許刷新操作之間的更長時間。然而，較深的溝槽也需要更多的時間來製造，並且與較淺的溝槽相比可能會變得稍寬，這意味著對於給定的技術節點，較深的溝槽的佔地面積(footprint)也可能傾向更大。
此外，習知DRAM單元的可擴展性(scalability)受到漏電流的限制。舉例來說，因為儲存在DRAM電容中的電荷準位對應儲存在DRAM單元中的資料狀態，所以來自DRAM電容的更高漏電導致儲存的電荷(以及因此的資料狀態)更快地退化。此外，透過DRAM單元的存取電晶體的電流漏電還可以導致比期望寫入DRAM電容的電荷要少的電荷。在一些情況下，這種洩漏電荷會影響DRAM陣列中的相鄰DRAM電容，因此可能破壞儲存在這些DRAM電容中的資料狀態。無論如何，漏電可以導致效能問題及/或資料保留問題，並且不理想。
在本揭露中，提供了各種三維DRAM單元。每一個DRAM單元包括設置在半導體基板上方的存取電晶體和DRAM電容。存取電晶體包括在源極區和汲極區之間垂直間隔的通道區。至少一些DRAM單元的通道區由低漏電材 料製成，並且允許多級整合方案(multi-level integration scheme)以實現密集的DRAM儲存。在一些實施例中，通道區包括氧化物半導體，例如氧化銦鎵鋅(indium gallium zinc oxide；IGZO)、氧化銦鋅(indium zinc oxide；IZO)等，其可以表現出極低的漏電流(ION/IOFF>1013)。因此，所揭露的三維DRAM單元由於低漏電材料而提供了高資料保留的良好平衡，並且因為DRAM單元的多級整合所提供的小佔地面積而亦提供了密集的資料儲存。應理解儘管此處的實施例針對金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor；MOSFET)形式的存取電晶體進行描述，但其他類型的電晶體，例如雙極性電晶體(bipolar junction transistor；BJT)、接面型FET及/或鰭式電晶體(finFET)等，也被認為落入本揭露的範圍內來代替所示/所述的存取電晶體。
現在參照第2A圖，可以看到根據本揭露的一些實施例的記憶體裝置200的一部分。記憶體裝置200的所示部分包括多個記憶體堆疊(例如：第一記憶體堆疊201和第二記憶體堆疊203)，其彼此堆疊並佈置為包括四個DRAM單元(例如；第一DRAM單元202、第二DRAM單元204、第三DRAM單元206和第四DRAM單元208)。每一個DRAM單元通常具有與第1圖所示相同的示意圖。應理解可以將額外的記憶體堆疊“堆疊”在所示的第一記憶體堆疊201和第二記憶體堆疊203上方，以提供彼此堆疊的任意數量的DRAM單元。
具體來說，第2圖的記憶體裝置200包括在彼此橫向間隔的第一DRAM單元202和第二DRAM單元204。第一DRAM單元202和第二DRAM單元204具有第一和第二存取電晶體(個別為210、212)以及第一和第二資料儲存電容(個別為214、216)。第一存取電晶體210的第一閘極電極耦接到第一字元線(WL1)218，並且第二存取電晶體212的第二閘極電極耦接到第二字元線 (WL2)220。記憶體裝置還包括堆疊在第一DRAM單元202上方的第三DRAM單元206，以及堆疊在第二DRAM單元204上方的第四DRAM單元208。第三DRAM單元206和第四DRAM單元208具有第三和第四存取電晶體(個別為222、226)以及第三和第四資料儲存電容(個別為224、228)。第三存取電晶體222的第三閘極電極耦接到第一字元線(WL1)218。第四存取電晶體226的第四閘極電極耦接到第二字元線(WL2)220。
如所示，記憶體裝置200的這些部件設置在通常沿著平面231延伸的半導體基板229上。半導體基板229可以表現為單晶矽基板、絕緣體上半導體(semiconductor on insulator；SOI)基板或另一基板；並且可以包括彼此堆疊的多個基板及/或互連結構。平面231沿著第一方向288(例如：x方向)和第二方向230(例如：y方向)定義，其中第一方向288垂直於第二方向230。
第一字元線218和第二字元線220在第三方向232(例如：z方向)上從半導體基板的平面向上延伸。第三方向232垂直於第一方向288和第二方向230。在一些實施例中，第一字元線218和第二字元線220包括銅(Cu)及/或鎢(W)。在一些實施例中，第一字元線218和第二字元線220各自具有在其個別的內側壁和外側壁之間在第一方向288上(例如：在x方向上)垂直測量的厚度，範圍在10nm至30nm之間。
用於每一個DRAM單元的存取電晶體包括一對源極/汲極區和一個通道區，通道區將用於給定DRAM單元的一對源極/汲極區分開。第一閘極介電層258和第二閘極介電層260個別設置在第一字元線218和第二字元線220的內側壁上，以將第一和第二字元線與源極/汲極區和通道區分開。
因此，第一DRAM單元202包括第一源極區234和第一汲極區 236；第二DRAM單元204包括第二源極區238和第二汲極區240；第三DRAM單元206包括第三源極區242和第三汲極區244；以及第四DRAM單元208包括第四源極區246和第四汲極區248。應理解此處所使用的“源極”和“汲極”的命名慣例(naming convention)在某種程度上是任意的，並且這些術語可以在其他實施例中互換及/或可以替代地被稱為源極/汲極區。在一些實施例中，源極/汲極區包括鎢(W)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、摻雜的半導體材料(例如：p摻雜或n摻雜的矽)及/或其他CMOS接點金屬(contact metal)。在一些實施例中，源極/汲極區可以各自具有在第三方向232上(例如：在z方向上)測量的厚度，範圍在10nm和30nm之間。
第一DRAM單元202還包括第一通道區250；第二DRAM單元204包括第二通道區252；第三DRAM單元206包括第三通道區254；以及第四DRAM單元208包括第四通道區256。如在第三方向232上所測量的，第一通道區250和第二通道區252被設置在半導體基板229的上表面上方的第一高度，而如在第三方向232上所測量的，第三通道區254和第四通道區256被設置在半導體基板229的上表面上方的第二高度。第二高度大於第一高度。此外，在一些實施例中，第一通道區250、第二通道區252、第三通道區254和第四通道區256包括氧化物半導體材料，例如氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)、氧化銦錫(indium tin oxide；ITO)或其他氧化物半導體材料。在一些實施例中，通道區可以各自具有在第三方向232上(例如：在z方向上)測量的厚度，範圍在5nm和30nm之間。
在一些實施例中，第一閘極介電層258和第二閘極介電層260從半導體基板229的上表面以大抵恆定的厚度連續地延伸到至少與第一字元線和第二字元線之間的最上DRAM單元對應的高度。在一些實施例中，第一閘極介電 層258和第二閘極介電層260包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)、鍶鈦氧化物(SrTiO3)或其他高k介電材料等。在一些實施例中，第一閘極介電層258和第二閘極介電層260藉由原子層沉積形成，並且可以各自具有在第一方向288上(例如：x方向)上測量的厚度，範圍在1nm和3nm之間。
在一些實施例中，介電區將通道區彼此橫向分開。因此，在第2A圖中，第一氧化物區262設置在半導體基板229上方的第一高度，並且佈置在第一字元線218和第二字元線220的內側壁之間的中間，並且將第一通道區250和第二通道區252彼此分開。第二氧化物區264設置在半導體基板229上方的第二高度，並且與第一氧化物區262大抵對準，並且將第三通道區254和第四通道區256彼此分開。在一些實施例中，介電區可以包括二氧化矽(SiO2)，並且可以具有在第三方向232(例如：z方向)上測量的厚度，範圍在5nm和30nm之間。
在一些實施例中，犧牲區設置在氧化物區上方和下方並在其上方對準，並且將源極/汲極區彼此橫向分開。舉例來說，第一犧牲區266將第一源極區234和第二源極區238彼此橫向分開。第二犧牲區268將第一汲極區236和第二汲極區240彼此橫向分開。第三犧牲區270將第三源極區242和第四源極區246彼此橫向分開。第四犧牲區272將第三汲極區244和第四汲極區248彼此橫向分開。在一些實施例中，犧牲區266、268、270、272是介電材料，並且相對於第一氧化物區262和第二氧化物區264具有高蝕刻選擇性，並且包括氮化矽(Si3N4)、氮氧化矽(SiOxNy)或其他氮化物。犧牲區可各自具有在第三方向232上(例如：在z方向上)測量的厚度，範圍在10nm與30nm之間。
關於每一個DRAM單元中的資料儲存電容(例如：資料儲存電容 214、216、224、228)，每一個電容包括對應DRAM單元的存取電晶體的汲極的上電容電極和由電容介電結構與上電容電極垂直間隔的下電容電極。因此，在第2A圖中，第一資料儲存電容214具有對應第一源極區234的第一上電極和對應第一導電區274的第一下電極，其中第一電容介電質276將第一上電極與第一導電區274分開。第二資料儲存電容216具有對應第二源極區238的第二上電極和對應第一導電區274的第二下電極，其中第一電容介電質276將第二上電極與第一導電區274分開。第一導電區274耦接到直流(DC)電壓，例如接地或電壓VSS。此外，第三資料儲存電容224具有對應第三源極區242的第三上電極和對應第二導電區278的第三下電極，其中第二電容介電質280將第三上電極與第二導電區278分開。第四資料儲存電容228具有對應第四源極區246的第四上電極和對應第二導電區278的第四下電極，其中第二電容介電質280將第四上電極與第二導電區278分開。第二導電區278耦接到DC電壓，例如接地或電壓VSS。在一些實施例中，第一導電區274和第二導電區278可以具有10nm至30nm的厚度，並且可以包括銅、鎢等。
在一些實施例中，第一電容介電質276和第二電容介電質280包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)、鍶鈦氧化物(SrTiO3)或其他高k介電材料等。第一電容介電質276和第二電容介電質280可各自具有在第三方向232(例如：z方向)上測量的厚度，範圍在1nm和5nm之間。
介電隔離區282、284、286彼此平行且垂直於第一字元線和第二字元線延伸，以將DRAM單元彼此分開。在一些實施例中，介電隔離區282、284、286包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦 (TiO2)、鍶鈦氧化物(SrTiO3)或其他高k介電材料等。介電隔離區282、284、286可各自具有在5nm與30nm之間的厚度。
第2B圖顯示了根據一些實施例的DRAM裝置200的一部分的另一實施例。與第2A圖相比，第2B圖的DRAM裝置200具有通道區250/252和254/256，通道區250/252和254/256在閘極介電質258、260的內側壁之間連續且完全延伸。由於氧化物262和264的存在提供了更好的隔離，第2A圖的實施例可以在相鄰的通道區之間具有更好的隔離而提供一些優點，然而，由於第2B圖中存在連續的通道區250/252和254/256，所以第2B圖的實施例可以比第2A圖的實施例提供更高的效率(例如：更少的複雜性及/或費用)。第2B圖中的通道區250/252和254/256可以包括氧化物半導體材料，例如氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)、氧化銦錫(ITO)或其他氧化物半導體材料。此外，第2B圖中的閘極電介質258、260在第一字元線218和第二字元線220的底表面下方延伸，這在一些方面還可以使製造效率更高，並且在一些實施例中可以提供更好的隔離及/或更低的污染。
如第2C圖所示，在一些實施例中，源極區、汲極區及/或通道區可以具有圓形的內邊緣，其可以由用於形成這些個別區域的橫向蝕刻產生。在第2C圖的實施例中，源極區、汲極區及/或通道區的圓形的內邊緣大抵彼此對準。如第2D圖所示，在一些實施例中，源極區和汲極區可以具有大抵對準的圓形內邊緣，而通道區比源極區和汲極區更深或更淺，從而提供偏移。舉例來說，當使用個別的刻蝕來形成源極/汲極區和通道區時，可能導致第2D圖中的這種情況，導致區域的深度不同。
第3A圖顯示了DRAM裝置300的較大部分的三維示意圖，而第3B 圖顯示了DRAM裝置的對應示意圖。第3A圖和第3B圖的DRAM裝置300可以包括第2A圖和第2B圖中的記憶體裝置200的一些方面(反之亦然)；因此，以上關於第2A圖和第2B所解釋的特徵及/或圖式標記也適用於第3A圖和第3B圖中的DRAM裝置300。
通常來說，第2A圖和第2B圖各自顯示了四個DRAM單元佈置的“堆疊”，使得兩個下部DRAM單元(例如：202、204)在兩個相鄰字元線(例如：218、220)之間間隔，並且兩個上部DRAM單元(例如：206、208)佈置在兩個下部DRAM單元(例如：個別為202、204)上方。第3A圖和第3B圖各自顯示了六個“雙重堆疊”，每一個“雙重堆疊”包括與第2A圖及/或第2B圖相似佈置的八個DRAM單元。因此，第2A圖和第2B圖中的“堆疊”包括佈置在兩條相鄰字元線之間的四個DRAM單元(例如：兩個單元並排並且堆疊兩個高)，第3A圖和第3B圖中的“雙重堆疊”各自包括在兩個相鄰字元線之間的八個DRAM單元(例如，兩個單元並排並且堆疊四個高)。導電位元線(BL)在第二方向(例如：y方向)上連續延伸，以將相鄰DRAM單元的汲極區彼此耦接。因此，在第3A圖和第3B圖中，在字元線WL1-1和WL1-2之間佈置了四個DRAM單元的第一雙重“堆疊”、字元線WL1-3和WL1-4之間佈置了四個DRAM單元的第二“堆疊”、字元線WL2-1和WL2-2之間佈置了四個DRAM單元的第三“堆疊”、字元線WL2-3和WL2-4之間佈置了四個DRAM單元的第四“堆疊”、字元線WL3-1和WL3-2之間佈置了四個DRAM單元的第五“堆疊”、以及字元線WL3-3和WL3-4之間佈置了四個DRAM單元的第六“堆疊”。通常來說，在所示的架構中，DRAM單元的數量可以被“堆疊”比所示的更高，以增加晶片上的記憶體密度。為了清楚和一致，在適用的情況下，第2A圖和第2B圖的標記和命名慣例已重新應用於第3A圖至第3B圖和第4A圖至第4B圖，儘管應理 解術語“第一”、“第二”、“第三”等僅是通用標識，並且可以在各種實施例之間互換/轉換，因此這些術語本身並不表示特定的結構關係。舉例來說，儘管可以將本揭露的圖式描述為在第一元件(及/或第一元件右側的第二元件)上方具有第三元件，但在其他實施例中，第一元件可以在第三元件上方(及/或第二元件可以在第一元件的左側)，依此類推。
第4A圖至第4D圖顯示了沿著第3A圖所示的平面A-A’的各種實施例。在第4A圖至第4D圖的每一者中，可以看到位元線249在第四(左側)汲極區248-1和第四(右側)汲極區248-2之間連續延伸。在一些實施例中，位元線249和汲極區248-1、248-2是耦接在一起的源極/汲極區之間連續延伸的材料的單一本體，並因此位元線249和汲極區248-1、248-2可以包括鎢(W)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、摻雜的半導體材料(例如：p摻雜或n摻雜的矽)及/或其他CMOS接點金屬。
在第4A圖和第4B圖中，第四通道區(左側)256-1和第四通道區(右側)256-2藉由低k介電質400彼此間隔，其也將第四源極區(左側)246-1和第四源極區(右側)246-2彼此分開。在第4A圖中，第四通道區(左側)256-1和第四通道區(右側)256-2個別比第四源極區(左側)246-1和第四源極區(右側)246-2窄，其可能是當使用不同的蝕刻來形成通道區和汲極漏極時由製造過程而產生的。第4A圖的實施例可以在第四通道區(左側)256-1和第四通道區(右側)256-2之間提供改善的隔離，因為它們之間較厚的低k電介質400。相反地，在第4B圖中，第四通道區(左側)256-1和第四通道區(右側)256-2的寬度個別等於第四源極區(左側)246-1和第四源極區(右側)246-2的寬度，其可以提供比第4A圖的實施例可能更低的隔離，但是可以更可靠/一致地製造。更進一步，在第4C圖中，第四通道區256是在第 四源極區(左側)246-1和第四源極區(右側)246-2之間的材料的連續本體(continuous body)，其提供了較低的隔離，但也提供了進一步的製造容易性。最後，第4D圖提供了另一實施例，其中源極區246也是連續主體，其仍提供了進一步的製造容易性，但是其與第4A圖至第4C圖的實施例相比可能提供較不可靠的資料保留。
現在轉向第5圖至第17圖，可以看到顯示製造DRAM裝置的方法的一系列剖面圖。
在第5圖中，在半導體基板229上沉積多個材料層。材料層可包括彼此堆疊的多個記憶體堆疊(例如：第一記憶體堆疊201、第二記憶體堆疊203)，其中每一個記憶體堆疊包括導電區502、在導電區上方的電容介電層504、在電容介電層上方的下犧牲層506、在下犧牲層506上方的通道隔離層508、在通道隔離層508上方的上犧牲層510、以及在上犧牲層510上方的上隔離層512。在一些實施例中，最底部的記憶體堆疊(例如：第一記憶體堆疊201)可選地藉由介電隔離區(見第2圖的介電隔離區282)與半導體基板229分開，介電隔離區可以是獨立的層，或者可以包括在後段(back-end-of-line；BEOL)互連結構中，互連結構包括被耦接到半導體基板229中的半導體裝置(例如：電晶體)的多個介電層和水平佈線層(horizontal wiring layer)以及垂直通孔。
在第6圖中，在最上面的記憶體堆疊(例如：第二記憶體堆疊203)上方圖案化第一罩幕602(例如光罩)，並且在放置第一罩幕602的情況下進行濕式或乾式蝕刻。濕式蝕刻或乾式蝕刻可以向下進行到半導體基板229。因此，在第6圖中，形兩行圖案化的記憶體堆疊結構被形成，並且藉由溝槽604被彼此分開，儘管應理解通常可以形成任何數量的記憶體堆疊結構。每一個圖案化的記憶體 堆疊結構可以包括第一下導電區274、第一電容介電質276、第一下犧牲區266、第一氧化物區262、第一上犧牲區268、以及第一介電隔離區284；以及第二下導電區278、第二電容介電質280、第二下犧牲區270、第二氧化物區264、第二上犧牲區272、以及第二介電隔離區286。
在第7圖中，在仍放置第一罩幕602的情況下，進行橫向蝕刻(例如濕式蝕刻)，以移除每一個記憶體堆疊結構中的犧牲區的最外部分，並且形成第一凹陷702。在一些實施例中，橫向蝕刻可以包括磷酸(例如：H3PO4)化學物質。因此，橫向蝕刻可以選擇性地移除犧牲區的最外部分，同時將堆疊的隔離層和其他層大抵保留在原本位置。
在第8圖中，沉積導電材料800以填充在圖案化的記憶體堆疊結構的行之間的溝槽中並填充第一凹陷。在一些實施例中，導電材料800藉由物理沉積至成形成，例如濺鍍、電鍍、原子層沉積或物理氣相沉積。在一些實施例中，導電材料800是金屬，並且可以包括鎢，這是因為鎢的良好填充特性和填充小的間隙而不形成空隙的親和力(affinity)。
在第9圖中，在結構的上表面上進行化學機械平坦化(chemical mechanical planarization；CMP)操作，以移除最上面的隔離結構上方的導電材料800的最上部分。接著，在進行CMP操作之後，進行蝕刻以從記憶體堆疊結構的行之間移除導電材料800，從而重新打開溝槽902。舉例來說，在一些實施例中，第二罩幕被圖案化在記憶體堆疊結構上方，並且蝕刻可以在放置第二罩幕的情況下進行，以利於導電材料800的移除。
在第10圖中，進行第二橫向蝕刻以移除通道隔離層的最外部分，從而在每一個記憶體堆疊的下導電區和上導電區之間的記憶體堆疊行的外邊緣 中形成第二凹陷1002。在一些實施例中，蝕刻是濕式蝕刻或乾式蝕刻，並且包括氟。
在第11圖中，沉積低漏電通道材料1100以填充在第10圖中形成的第二凹陷，並且填充記憶體堆疊的相鄰行之間的溝槽。低漏電通道材料1100可以包括氧化物半導體材料，並且可以藉由物理氣相沉積(例如：濺鍍、ALD、電鍍)，化學氣相沉積或原子層沉積形成。在一些實施例中，低漏電通道材料1100包括氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)、氧化銦錫(ITO)或其他氧化物半導體材料。在一些實施例中，通道區可以各自具有在5nm至30nm之間的範圍的厚度。
在第12圖中，執行蝕刻以移除低漏電通道材料1100的複數部分，以重新打開記憶體堆疊的相鄰行之間的溝槽1202。在一些實施例中，蝕刻包括CMP操作以移除記憶體堆疊上方的低漏電通道材料的最上部分。接著，在CMP之後，可以形成第三罩幕，並且在放置第三罩幕的情況下進行濕式或乾式蝕刻，以移除低漏電通道材料的一部分，以重新打開記憶體堆疊的相鄰行之間的溝槽1202，直到底部導電層及/或半導體基板。
在第13圖中，在記憶體堆疊區的上表面上方、沿著記憶體堆疊區的側壁、以及在記憶體堆疊區之間的半導體基板的暴露上表面上方形成高k閘極介電質1300。高k閘極介電質1300可因此是包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)、鍶鈦氧化物(SrTiO3)或其他高k介電材料等的的順應層(conformal layer)。在一些實施例中，閘極介電層藉由原子層沉積形成，並且可以具有在1nm和3nm之間的範圍的厚度。
在第14圖中，進行CMP操作以從記憶體堆疊的頂部上方移除高k閘極介電質。
在第15圖中，沉積導電字元線材料1500(例如金屬)以填充在圖案化的記憶體堆疊結構的行之間的溝槽中，並從而建立字元線。在一些實施例中，導電字元線材料1500藉由物理沉積製程形成，例如濺鍍、電鍍、原子層沉積或物理氣相沉積。在一些實施例中，導電字元線材料1500包括銅(Cu)、鋁及/或鎢(W)等。在一些實施例中，字元線各自具有在相鄰記憶體堆疊的最近外側壁之間的法線(normal line)上測量的厚度，具有在10nm和30nm之間的範圍的厚度。
在第16圖中，進行CMP操作以從記憶體堆疊的頂部上方移除導電字元線材料。藉由移除導電字元線材料，CMP操作還將導電字元線彼此分開，使得導電字元線218、220、221彼此隔離，以在操作期間承載不同的字元線訊號。
第17圖顯示了根據一些實施例的形成DRAM裝置的方法1700。儘管此處所示及/或所述的方法和其他方法被示為一系列動作或事件，但是應理解本揭露不限於所示的順序或動作。因此，在一些實施例中，可以以與所示的順序不同的順序進行動作，及/或可以同時進行動作。此外，在一些實施例中，所示的動作或事件可以細分為多個動作或事件，其可以在分開的時間或與其他動作或子動作同時進行。在一些實施例中，可以省略一些所示的動作或事件，並且可以包括其他未顯示的動作或事件。
在操作1702中，在半導體基板上方形成多個記憶體堆疊。每一個記憶體堆疊包括導電區、在導電區上方的電容介電層、在電容介電層上方的下犧牲層、通道隔離層、在通道隔離層上方的上犧牲層、以及在上犧牲層上方的上隔離層。因此，操作1702的一些實施例對應第5圖。
在操作1704中，進行濕式或乾式蝕刻以形成圖案化的記憶體堆疊結構的行。因此，操作1704的一些實施例對應第6圖。
在操作1706中，執行第一橫向蝕刻以移除每一個記憶體堆疊結構中的上犧牲層和下犧牲層的最外部分，從而在圖案化的記憶體堆疊結構的側壁中形成凹陷702。因此，操作1706的一些實施例對應第7圖。
在操作1708中，在圖案化的記憶體堆疊結構的行之間的溝槽填充有導電材料。因此，操作1708的一些實施例對應第8圖。
在操作1710中，進行第一化學機械平坦化(CMP)操作以移除最上面的隔離結構上方的導電材料的最上部分。接著執行第二蝕刻以移除記憶體堆疊結構的行之間的導電材料。因此，操作1710的一些實施例對應第9圖。
在操作1712中，執行第二橫向蝕刻以移除通道隔離層的最外部分，從而在每一個記憶體堆疊的下導電區和上導電區之間的記憶體堆疊行的外邊緣中形成凹陷。因此，操作1712的一些實施例對應第10圖。
在操作1714中，形成低漏電通道材料以填充在操作1712中形成的凹陷，並且填充在記憶體堆疊的相鄰行之間的溝槽。因此，操作1714的一些實施例對應第11圖。
在操作1716中，執行第三蝕刻以移除低漏電通道區以重新打開記憶體堆疊的相鄰行之間的溝槽。因此，操作1716的一些實施例對應第12圖。
在操作1718中，在記憶體堆疊區的上表面上方、沿著記憶體堆疊區的側壁、以及在記憶體堆疊區之間的半導體基板的暴露上表面上方形成高k閘極介電質。因此，操作1718的一些實施例對應第13圖。
在操作1720中，執行第二CMP操作以從記憶體堆疊的頂部上方移除高k介電質。因此，操作1720的一些實施例對應第14圖。
在操作1722中，形成導電字元線材料以填充圖案化的記憶體堆疊 結構的行之間的溝槽，從而建立字元線前驅物(wordline precursor)。因此，操作1722的一些實施例對應第15圖。
在操作1724中，執行第二CMP操作以從記憶體堆疊的頂部上方移除導電字元線材料，從而在記憶體堆疊行之間形成分開或不同的字元線。因此，操作1724的一些實施例對應第16圖。
因此，一些實施例與半導體裝置相關。半導體裝置包括半導體基板，並且一對金屬閘極從半導體基板彼此平行地向上延伸。金屬閘極具有彼此間隔的複數內側壁。第一通道區和第二通道區設置在該對金屬閘極的內側壁之間。第一汲極區和第二汲極區設置在該對金屬閘極的內側壁之間，並且個別直接設置在第一通道區和第二通道區上方。第一源極區和第二源極區，個別設置在第一通道區和上述第二通道區下方的該對金屬閘極的內側壁之間。第一通道區和第二通道區將第一汲極區和第二汲極區與第一源極區和第二源極區分開。電容介電結構設置在該對金屬閘極的內側壁之間，並且設置在第一源極區和第二源極區下方。底部電容電極設置在該對金屬閘極的內側壁之間，並且設置在電容介電結構下方。電容介電結構將第一源極區和第二源極區與底部電容電極分開。
在一些實施例中，半導體裝置更包括氧化物區，氧化物區在半導體基板上方，並且在該對金屬閘極的內側壁之間，其中氧化物區在該對金屬閘極的內側壁之間的中間，並且將第一通道區和第二通道區彼此分開。
在一些實施例中，第一通道區和上述第二通道區包括氧化銦鎵鋅(IGZO)。
在一些實施例中，電容介電結構在第一源極區和第二源極區下方 從第一源極區的外邊緣連續延伸到上第二源極區的外邊緣。
在一些實施例中，底部電容電極在電容介電結構下方從第一源極區的外邊緣連續延伸到第二源極區的外邊緣。
在一些實施例中，第一汲極區和第二汲極區個別耦接至第一位元線和第二位元線，其中上第一位元線和上第二位元線被配置以施加對應不同資料狀態的不同偏壓；以及其中底部電容電極耦接至接地線。
一些實施例與半導體裝置相關。半導體裝置包括半體基板，以及設置在半導體基板上方的底部電容電極。下電容介電結構設置在底部電容電極上方。第一下源極區和第二下源極區設置在下電容介電結構上方，並且彼此橫向間隔。下通道區直接設置在在第一下源極區和第二下源極區上方。第一下汲極區和第二下汲極區直接設置在下通道區上方，其中下通道區將第一下汲極區和第二下汲極區個別與第一下源極區和第二下源極區分開。一對閘極介電區在通常垂直於半導體基板的上表面的方向上彼此平行向上延伸。該對閘極介電區具有複數內側壁，內側壁橫向接合底部電容電極的複數外邊緣、橫向接合第一下源極區和第二下源極區的複數外邊緣、橫向接合下通道區的複數外邊緣、以及橫向接合第一下汲極區和第二下汲極區的複數外邊緣。該對金屬閘極平行於該對閘極介電區向上延伸。該對金屬閘極個別具有沿著該對閘極介電區的複數外側壁延伸的複數內側壁。
在一些實施例中，半導體裝置更包括上電容電極、上電容介電結構、第一上源極區和第二上源極區、上通道區、第一上汲極區和第二上汲極區。上電容電極設置在第一下汲極區和第二下汲極區上方，並且在該對金屬閘極之間橫向延伸。上電容介電結構設置在上電容電極上方，並且在該對金屬閘極之 間橫向延伸。第一上源極區和第二上源極區，設置在上電容介電結構上方，並且在該對金屬閘極的內側壁之間橫向延伸。上通道區直接設置在第一上源極區和第二上源極區上方，並且在該對金屬閘極的內側壁之間橫向延伸。第一上汲極區和第二上汲極區個別直接設置在上通道區，並且在該對金屬閘極的內側壁之間橫向延伸。
在一些實施例中，該對閘極介電區從底部電容電極到第一上汲極區和第二上汲極區是連續的。
在一些實施例中，下通道區包括氧化半導體材料主體，其從該對閘極介電區中的第一者的內側壁連續地延伸到該對閘極介電區中的第二者的內側壁。
在一些實施例中，下通道區包括：第一下通道區和第二下通道區，個別直接設置在第一下源極區和第二下源極區上方；以及下氧化物區，設置在該對金屬閘極的內側壁之間的中間，並且將第一下通道區和第二下通道區彼此分開。上通道區包括：第一上通道區和第二上通道區，個別直接設置在第一上源極區和第二上源極區上方；以及上氧化物區，設置在該對金屬閘極的內側壁之間的中間，並且將第一上通道區和上第二上通道區彼此分開。
在一些實施例中，第一下源極區和第二下源極區包括複數圓形內源極邊緣、第一下通道區和第二下通道區包括複數圓形內通道邊緣，以及第一下汲極區和第二下汲極區包括複數圓形內汲極邊緣。
在一些實施例中，圓形內通道邊緣與第一下汲極區和第二下汲極區的圓形內汲極邊緣和上第一下源極區和第二下源極區的圓形內源極邊緣大抵對準。
在一些實施例中，圓形的內通道邊緣與第一下汲極區和第二下汲極區的圓形內汲極邊緣偏移，並且與上第一下源極區和第二下源極區的圓形內源極邊緣相同偏移。
一些實施例與半導體裝置之形成方法相關。在半導體裝置之形成方法中，形成複數記憶體堆疊以彼此堆疊並且堆疊在半導體基板上方。記憶體堆疊之每一者包括導電層、在導電層上方的電容介電層、在電容介電層上方的下犧牲層、通道隔離層、在通道隔離層上方的上犧牲層、以及在上犧牲層上方的上隔離層。執行蝕刻以將記憶體堆疊圖案化成複數記憶體堆疊結構的複數行，其中複數溝槽將記憶體堆疊結構的行彼此分開。執行第一橫向蝕刻，以移除記憶體堆疊結構的行之每一者中的上犧牲層的複數最外部分和下犧牲層的複數最外部分，從而在記憶體堆疊結構的行的複數側壁中形成複數第一下凹陷和複數第一上凹陷。記憶體堆疊結構的行之間的溝槽、第一下凹陷、以及第一上凹陷填充有導電材料。執行第二蝕刻，以從記憶體堆疊結構的行之間的溝槽移除導電材料，同時保留用以建立在第一下凹陷中的複數下導電區和在第一上凹陷中的複數上導電區的導電材料。執行第二橫向蝕刻，以移除通道隔離層的複數最外部分，以在記憶體堆疊結構之每一者的下導電區和上導電區之間的記憶體堆疊結構的行的複數外邊緣中形成複數第二凹陷。在溝槽和第二凹陷中形成低漏電通道材料。
在一些實施例中，半導體裝置之形成方法更包括執行第三蝕刻，以移除低漏電通道材料以重新打開記憶體堆疊結構的相鄰行之間的溝槽，同時在第二凹陷中保留低漏電通道材料。
在一些實施例中，半導體裝置之形成方法更包括在記憶體堆疊的 行的上表面上方、沿著記憶體堆疊的行的複數側壁、以及記憶體堆疊的行之間的半導體基板的暴露上表面形成高k閘極介電材料。
在一些實施例中，半導體裝置之形成方法更包括在已經形成高k閘極介電材料之後，形成導電字元線材料，以填充在記憶體堆疊結構的上行之間的溝槽中。
在一些實施例中，半導體裝置之形成方法更包括執行化學機械平坦化操作，以從記憶體堆疊結構的行的頂部上方移除導電字元線材料，從而在記憶體堆疊結構的行之間的溝槽中形成分開或不同的複數字元線。
在一些實施例中，低漏電通道材料包括氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)或氧化銦錫(ITO)。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
1700:方法
1702~1724:操作

Claims (10)

  1. 一種半導體裝置，包括：一半導體基板；一對金屬閘極，從上述半導體基板彼此平行地向上延伸，並且具有彼此間隔的複數內側壁；一第一通道區和一第二通道區，設置在上述對金屬閘極的上述內側壁之間；一第一汲極區和一第二汲極區，設置在上述對金屬閘極的上述內側壁之間，並且個別地直接設置在上述第一通道區和上述第二通道區上方；一第一源極區和一第二源極區，個別地設置在上述第一通道區和上述第二通道區下方的上述對金屬閘極的上述內側壁之間，上述第一通道區和上述第二通道區將上述第一汲極區和上述第二汲極區與上述第一源極區和上述第二源極區分開；一電容介電結構，設置在上述對金屬閘極的上述內側壁之間，並且設置在上述第一源極區和上述第二源極區下方；以及一底部電容電極，設置在上述對金屬閘極的上述內側壁之間，並且設置在上述電容介電結構下方，上述電容介電結構將上述第一源極區和上述第二源極區與上述底部電容電極分開。
  2. 如第1項之半導體裝置，更包括：一氧化物區，在上述半導體基板上方，並且在上述對金屬閘極的上述內側壁之間，其中上述氧化物區在上述對金屬閘極的上述內側壁之間的中間，並且將上述第一通道區和上述第二通道區彼此分開。
  3. 一種半導體裝置，包括： 一半導體基板；一底部電容電極，設置在上述半導體基板上方；一下電容介電結構，設置在上述底部電容電極上方；一第一下源極區和一第二下源極區，設置在上述下電容介電結構上方，並且彼此橫向間隔；一下通道區，直接設置在在上述第一下源極區和上述第二下源極區上方；一第一下汲極區和一第二下汲極區，直接在上述下通道區上方，其中上述下通道區將上述第一下汲極區和上述第二下汲極區個別與上述第一下源極區和上述第二下源極區分開；一對閘極介電區，在大抵垂直於上述半導體基板的一上表面的方向上彼此平行向上延伸，上述對閘極介電區具有複數內側壁，上述內側壁橫向接合上述底部電容電極的複數外邊緣、橫向接合上述第一下源極區和上述第二下源極區的複數外邊緣、橫向接合上述下通道區的複數外邊緣、以及橫向接合上述第一下汲極區和上述第二下汲極區的複數外邊緣；以及一對金屬閘極，平行於上述對閘極介電區向上延伸，其中上述對金屬閘極個別具有沿著上述對閘極介電區的複數外側壁延伸的複數內側壁。
  4. 如請求項3之半導體裝置，更包括：一上電容電極，設置在上述第一下汲極區和上述第二下汲極區上方，並且在上述對金屬閘極之間橫向延伸；一上電容介電結構，設置在上述上電容電極上方，並且在上述對金屬閘極之間橫向延伸；一第一上源極區和一第二上源極區，設置在上述上電容介電結構上方，並且 在上述對金屬閘極的上述內側壁之間橫向延伸；一上通道區，直接設置在上述第一上源極區和上述第二上源極區上方，並且在上述對金屬閘極的上述內側壁之間橫向延伸；以及一第一上汲極區和一第二上汲極區，個別直接設置在上述上通道區上方，並且在上述對金屬閘極的上述內側壁之間橫向延伸。
  5. 如請求項4之半導體裝置：其中上述下通道區包括：一第一下通道區和一第二下通道區，個別地直接設置在上述第一下源極區和上述第二下源極區上方；以及一下氧化物區，設置在上述對金屬閘極的上述內側壁之間的中間，並且將上述第一下通道區和上述第二下通道區彼此分開；以及其中上述上通道區包括：一第一上通道區和一第二上通道區，個別地直接設置在上述第一上源極區和上述第二上源極區上方；以及一上氧化物區，設置在上述對金屬閘極的上述內側壁之間的中間，並且將上述第一上通道區和上述第二上通道區彼此分開。
  6. 如請求項5之半導體裝置，其中上述第一下源極區和上述第二下源極區包括複數圓形內源極邊緣、上述第一下通道區和上述第二下通道區包括複數圓形內通道邊緣，以及上述第一下汲極區和上述第二下汲極區包括複數圓形內汲極邊緣。
  7. 如請求項6之半導體裝置，其中上述圓形內通道邊緣與上述第一下汲極區和上述第二下汲極區的上述圓形內汲極邊緣和上述第一下源極區和上述第二下源極區的上述圓形內源極邊緣大抵對準。
  8. 如請求項6之半導體裝置，其中上述圓形的內通道邊緣與上述第 一下汲極區和上述第二下汲極區的上述圓形內汲極邊緣偏移，並且與上述第一下源極區和上述第二下源極區的上述圓形內源極邊緣相同偏移。
  9. 一種半導體裝置之形成方法，包括：形成彼此堆疊並且堆疊在一半導體基板上方的複數記憶體堆疊，其中上述記憶體堆疊之每一者包括一導電層、在上述導電層上方的一電容介電層、在上述電容介電層上方的一下犧牲層、一通道隔離層、在上述通道隔離層上方的一上犧牲層、以及在上述上犧牲層上方的一上隔離層；執行一蝕刻，以將上述記憶體堆疊圖案化成複數記憶體堆疊結構的複數行，其中複數溝槽將上述記憶體堆疊結構的上述行彼此分開；執行一第一橫向蝕刻，以移除上述記憶體堆疊結構的上述行之每一者中的上述上犧牲層的複數最外部分和上述下犧牲層的複數最外部分，從而在上述記憶體堆疊結構的上述行的複數側壁中形成複數第一下凹陷和複數第一上凹陷；使用一導電材料填充上述記憶體堆疊結構的上述行之間的上述溝槽、上述第一下凹陷、以及上述第一上凹陷；執行一第二蝕刻，以從上述記憶體堆疊結構的上述行之間的上述溝槽移除上述導電材料，同時保留用以建立在上述第一下凹陷中的複數下導電區和在上述第一上凹陷中的複數上導電區的上述導電材料；執行一第二橫向蝕刻，以移除上述通道隔離層的複數最外部分，以在上述記憶體堆疊結構之每一者的上述下導電區和上述上導電區之間的上述記憶體堆疊結構的上述行的複數外邊緣中形成複數第二凹陷；以及在上述溝槽和上述第二凹陷中形成一低漏電通道材料。
  10. 如請求項9之半導體裝置之形成方法，更包括： 執行一第三蝕刻，以移除上述低漏電通道材料以重新打開上述記憶體堆疊結構的相鄰上述行之間的上述溝槽，同時在上述第二凹陷中保留上述低漏電通道材料。
TW110103188A 2020-01-31 2021-01-28 半導體裝置及其形成方法 TWI765546B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202062968396P 2020-01-31 2020-01-31
US62/968,396 2020-01-31
US202063038154P 2020-06-12 2020-06-12
US63/038,154 2020-06-12
US17/086,628 US11355496B2 (en) 2020-01-31 2020-11-02 High-density 3D-dram cell with scaled capacitors
US17/086,628 2020-11-02

Publications (2)

Publication Number Publication Date
TW202131451A TW202131451A (zh) 2021-08-16
TWI765546B true TWI765546B (zh) 2022-05-21

Family

ID=77062190

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110103188A TWI765546B (zh) 2020-01-31 2021-01-28 半導體裝置及其形成方法

Country Status (3)

Country Link
US (1) US11355496B2 (zh)
CN (1) CN113284898A (zh)
TW (1) TWI765546B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
US11417662B2 (en) * 2020-08-25 2022-08-16 Nanya Technology Corporation Memory device and method of forming the same
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
JP2023045086A (ja) * 2021-09-21 2023-04-03 キオクシア株式会社 半導体装置、半導体記憶装置、及び半導体装置の製造方法
CN114446963A (zh) * 2021-12-01 2022-05-06 北京超弦存储器研究院 半导体存储单元结构、半导体存储器及其制备方法、应用
TWI825766B (zh) * 2022-03-04 2023-12-11 南亞科技股份有限公司 半導體元件結構的製備方法
CN116997177A (zh) * 2022-04-22 2023-11-03 长鑫存储技术有限公司 一种半导体器件及其制造方法
CN116133406B (zh) * 2022-05-17 2023-08-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN117334567A (zh) * 2022-06-24 2024-01-02 长鑫存储技术有限公司 半导体结构及其形成方法、版图结构
CN117440678A (zh) * 2022-07-12 2024-01-23 长鑫存储技术有限公司 半导体结构的制造方法
CN117479524A (zh) * 2022-07-18 2024-01-30 长鑫存储技术有限公司 三维半导体结构及其形成方法
CN117672957A (zh) * 2022-08-19 2024-03-08 长鑫存储技术有限公司 半导体器件及其形成方法
CN117794247A (zh) * 2022-09-21 2024-03-29 华为技术有限公司 存储阵列及其制作方法、存储器、电子设备及读写方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016069487A1 (en) * 2014-10-26 2016-05-06 Neo Semiconductor Inc. 3d nvm and dram memory device
KR101742851B1 (ko) * 2010-12-14 2017-06-01 샌디스크 테크놀로지스 엘엘씨 수직 비트라인들과 선택 장치들을 가진 판독/기입 소자의 3d 어레이를 가진 비휘발성 메모리 및 이의 방법
KR101921442B1 (ko) * 2015-07-24 2018-11-22 샌디스크 테크놀로지스 엘엘씨 금속 및 실리사이드 제어 게이트들을 갖는 3차원 메모리 디바이스

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3676835A4 (en) * 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
KR101999917B1 (ko) 2018-01-29 2019-07-12 도실리콘 씨오., 엘티디. 페이싱바를 이용한 디램셀 어레이 및 그의 제조 방법
KR102123545B1 (ko) 2018-04-23 2020-06-16 에스케이하이닉스 주식회사 3차원 낸드 플래시 메모리 소자 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101742851B1 (ko) * 2010-12-14 2017-06-01 샌디스크 테크놀로지스 엘엘씨 수직 비트라인들과 선택 장치들을 가진 판독/기입 소자의 3d 어레이를 가진 비휘발성 메모리 및 이의 방법
WO2016069487A1 (en) * 2014-10-26 2016-05-06 Neo Semiconductor Inc. 3d nvm and dram memory device
KR101921442B1 (ko) * 2015-07-24 2018-11-22 샌디스크 테크놀로지스 엘엘씨 금속 및 실리사이드 제어 게이트들을 갖는 3차원 메모리 디바이스

Also Published As

Publication number Publication date
CN113284898A (zh) 2021-08-20
TW202131451A (zh) 2021-08-16
US11355496B2 (en) 2022-06-07
US20210242208A1 (en) 2021-08-05

Similar Documents

Publication Publication Date Title
TWI765546B (zh) 半導體裝置及其形成方法
US7919803B2 (en) Semiconductor memory device having a capacitor structure with a desired capacitance and manufacturing method therefor
TWI821684B (zh) 記憶體陣列裝置及其製造方法
US7449382B2 (en) Memory device and fabrication method thereof
US11672126B2 (en) Three-dimensional memory device and manufacturing method thereof
US20160126245A1 (en) Embedded dram in replacement metal gate technology
TW202201744A (zh) 記憶體裝置與其製造方法
US20240130113A1 (en) Semiconductor device including integrated capacitor and vertical channel transistor and methods of forming the same
WO2023142521A1 (zh) 具有垂直沟道晶体管的存储器及其制造方法
TWI424548B (zh) 記憶裝置及其製造方法
US20230389326A1 (en) Three-dimensional memory device and method
JP4290921B2 (ja) 半導体集積回路装置
TW202236621A (zh) 三維記憶體元件及其製造方法
US11716862B2 (en) Non-volatile memory with dual gated control
US20220285355A1 (en) High-density 3d-dram cell with scaled capacitors
US20220384444A1 (en) Non-volatile memory with dual gated control
TW202218136A (zh) 鐵電隨機存取記憶體元件及其形成方法
CN113380290B (zh) 存储器器件、半导体存储器结构及其形成方法
US20230327001A1 (en) Manufacturing method of pillar-shaped semiconductor device
US20230217645A1 (en) Semiconductor device and method for fabricating the same
US20230309314A1 (en) 3d ferroelectric memory devices
US20220406735A1 (en) Semiconductor device and method for manufacturing same
JP4757317B2 (ja) 半導体集積回路装置の製造方法
TW202245234A (zh) 集成晶片及其形成方法
TW202343685A (zh) 半導體記憶體裝置和其形成方法