CN117794247A - 存储阵列及其制作方法、存储器、电子设备及读写方法 - Google Patents

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CN117794247A CN202211153886.4A CN202211153886A CN117794247A CN 117794247 A CN117794247 A CN 117794247A CN 202211153886 A CN202211153886 A CN 202211153886A CN 117794247 A CN117794247 A CN 117794247A
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Abstract

本申请实施例属于存储设备技术领域，具体涉及一种存储阵列及其制作方法、存储器、电子设备及读写方法。本申请实施例旨在解决存储阵列数据读取较慢的问题。本实施例提供的存储阵列、存储阵列制作方法及读写方法，器件层包括层叠设置的第一电极层、第一隔离层以及电极板，各第一电极层之间电连接。在数据读取时，可以向第一电极层和栅极柱供电，即可使栅极柱与各器件层形成的各存储晶体管均处于可读取数据的状态，此时通过电极板即可读取该电极板对应的存储晶体管内的数据，无需使栅极柱与各器件层形成的各存储晶体管均处于开启状态，提高了数据的读取速度。

Description

存储阵列及其制作方法、存储器、电子设备及读写方法
技术领域
本申请实施例涉及存储设备技术领域，具体涉及一种存储阵列及其制作方法、存储器、电子设备及读写方法。
背景技术
随着存储设备技术的逐渐发展，存储阵列以其较高的存储能力已经逐渐得到广泛的应用。相关技术中，存储阵列包括基底以及设置在基底上的存储串，存储串包括沿垂直于基底方向依次设置的多个存储晶体管，多个存储晶体管串联，各存储晶体管用于进行数据存储。然而，存储串内的多个晶体管串联，在数据读取时，需使存储串内的所有晶体管均处于导通状态，导致读取数据较慢。
发明内容
本申请实施例提供一种存储阵列及其制作方法、存储器、电子设备及读写方法，用于解决存储阵列数据读取较慢的问题。
第一方面，本申请实施例提供一种存储阵列，包括基底以及设置在基底上的堆叠结构，堆叠结构包括层叠设置的多个器件层，每一器件层均包括层叠设置的第一电极层、第一隔离层以及第二电极层，第一隔离层设置在第一电极层和第二电极层之间；各器件层中的第一电极层均电连接。
堆叠结构还包括栅极柱，堆叠结构上设置有贯通孔，贯通孔贯穿各堆叠结构，栅极柱穿设在贯通孔内。每一器件层中的第一电极层作为一个存储晶体管的第一电极，该器件层中的电极板作为对应存储晶体管的第二电极，栅极柱作为对应存储晶体管的栅极，存储晶体管用于进行数据的存储。
通过上述设置，各第一电极层电连接，因此栅极柱与各器件层形成的存储晶体管之间并联，在数据读取时，可以向第一电极层和栅极柱供电，即可使栅极柱与各器件层形成的各存储晶体管均处于可读取数据的状态，此时通过第二电极层即可读取该第二电极层对应的存储晶体管内的数据，无需使栅极柱与各器件层形成的各存储晶体管均处于开启状态，提高了数据的读取速度。
在可以包括上述实施例的一些实施例中，每一器件层还包括介质层和沟道层，贯通孔包括贯穿每一器件层的子通孔。介质层设置在子通孔对应的栅极柱上，沟道层覆盖在子通孔的孔壁上，沟道层与介质层、第一电极层以及第二电极层均接触。通过上述设置，介质层可以存储电子，在介质层存储有电子时，向栅极柱和第一电极层施加较小的电压即可使存储晶体管处于开启状态，此时可以检测出较大的电流；在介质层未存储电子时，向栅极柱和第一电极层施加较小的电压时所获得的电流较小，通过分析电流即可实现数据的读取，结构简单，且便于制作。
在可以包括上述实施例的一些实施例中，介质层覆盖整个子通孔对应的栅极柱，也就是说，介质层呈管状。如此设置可以增大介质层面积，进而提高介质层存储电子的能力。
在可以包括上述实施例的一些实施例中，沟道层覆盖整个贯通孔的孔壁，也就是说，沟道层沿贯通孔的孔壁连续设置，并且沟道层铺满整个贯通孔的孔壁(沟道层呈管状)。如此设置，可以增大沟道层与第一电极层、第二电极层以及介质层之间的接触面积，即增大沟道层与介质层构成的导电沟道的面积，以提高存储晶体管的开启电压，进而提高存储阵列的性能。
在可以包括上述实施例的一些实施例中，每一器件层还包括介质层和沟道层，贯通孔包括贯穿每一器件层的子通孔，介质层设置在子通孔的孔壁对应的栅极柱上；第一隔离层与子通孔的孔壁之间具有缝隙，缝隙与子通孔连通，沟道层包括设置在缝隙内第一沟道层，第一沟道层与介质层、第一电极层以及第二电极层均接触。
如此设置，可以避免导电沟道占用贯通孔内的空间，进而增大了介质层的面积，提高介质层的电子存储能力。
在可以包括上述实施例的一些实施例中，沟道层还包括设置在第一隔离层朝向第二电极层的表面上的第二沟道层，第二沟道层与第一沟道层接触。如此设置，可以增大沟道层与第二电极层之间的接触面积，进而减小沟道层与第二电极层之间的电阻。
在可以包括上述实施例的一些实施例中，沟道层还包括设置在第一隔离层朝向第一电极层的表面上的第三沟道层，第三沟道层与第一沟道层接触。如此设置，可以增大沟道层与第一电极层之间的接触面积，进而减小沟道层与第一电极层之间的电阻。
在可以包括上述实施例的一些实施例中，每一器件层还包括介质层和沟道层，贯通孔包括贯穿每一器件层的子通孔；第一隔离层与子通孔的孔壁之间具有间隙，间隙与贯通孔连通，栅极柱上设置有延伸部，延伸部设置在间隙内。延伸部可以与栅极柱的材质相同，以使得延伸部与栅极柱可以形成一体结构，以降低延伸部与栅极柱之间的电阻。
介质层包括第一介质层和第二介质层，第一介质层设置在子通孔的孔壁对应的栅极柱上，第二介质层包裹在延伸部上。第一介质层和第二介质层接触。
沟道层包括第一沟道层和第二沟道层，第一沟道层设置在子通孔的孔壁和第一介质层之间，第二沟道层设置在第二介质层和间隙侧壁之间。第一沟道层和第二沟道层接触。如此设置，在子通孔内的第一介质层和第一沟道层形成导电沟道的同时，间隙内的第二介质层和第二沟道层也形成导电沟道，如此可以增大导电沟道的面积，进而增大存储晶体管的开启电压，以提高存储阵列的性能。
在可以包括上述实施例的一些实施例中，相邻器件层中的介质层接触，也就是说，各介质层沿平行于栅极柱中心线的方向连续设置，如此设置，可以增大介质层的面积，进而提高对电子的存储能力。
在可以包括上述实施例的一些实施例中，堆叠结构还包括第二隔离层，第二隔离层为多个，相邻的器件层之间层叠的设置有一个第二隔离层，通过第二隔离层可以实现相邻器件层之间的隔离。
在可以包括上述实施例的一些实施例中，第二隔离层与介质层接触，也就是说，相邻子通孔上的沟道层通过第二隔离层隔离，以避免相邻子通孔上的沟道层互相影响。
在可以包括上述实施例的一些实施例中，第二电极层包括沿平行于基底的方向间隔设置的多个第二电极线；贯通孔贯穿一个第二电极线；堆叠结构还包括贯穿各器件层的连接孔，连接孔在基底上的投影位于同一器件层中相邻两个第二电极线在基底上的投影之间；连接孔内填充有导电体，导电体与各第一电极层接触。如此设置，通过导电体即可实现存储串对应的各第一电极线之间的电连接，结构简单且便于制作。
第二方面，本申请实施例提供一种存储阵列，包括存储串、第一电极线以及多个第二电极线，存储串包括多个存储晶体管，各存储晶体管的栅极电连接。第一电极线与存储串中各存储晶体管中的第一电极电连接。一个第二电极线与存储串中的一个存储晶体管的第二电极电连接，通过第二电极线可以向对应的存储晶体管内写入数据，或者由对应的存储晶体管内读取数据。
本实施例提供的存储阵列，在进行数据读取时，可以向第一电极线以及存储串中的各存储晶体管的栅极供电，以使得存储串中各存储晶体管均处于可读取数据的状态，进而通过第二电极线即可读取与该第二电极线对应的存储晶体管内的数据，无需开启存储串中的各存储晶体管，提高了数据的读取速度。
第三方面，本申请实施例提供一种存储器，包括上述实施例中的存储阵列以及控制器，控制器与存储阵列电连接。
本实施例提供的存储器，存储阵列中的堆叠结构包括层叠设置的多个器件层，每一器件层均包括层叠设置的第一电极层、第一隔离层以及第二电极层，第一隔离层设置在第一电极层和第二电极层之间；各器件层中的第一电极层均电连接。堆叠结构还包括栅极柱，堆叠结构上设置有贯通孔，贯通孔贯穿各堆叠结构，栅极柱穿设在贯通孔内。每一器件层中的第一电极层作为一个存储晶体管的第一电极，该器件层中的第二电极层作为对应存储晶体管的第二电极，栅极柱作为对应存储晶体管的栅极，存储晶体管用于进行数据的存储。
通过上述设置，各第一电极层电连接，因此栅极柱与各器件层形成的存储晶体管之间并联，在数据读取时，可以向第一电极层和栅极柱供电，即可使栅极柱与各器件层形成的各存储晶体管均处于可读取数据的状态，此时通过第二电极层即可读取该第二电极层对应的存储晶体管内的数据，无需使栅极柱与各器件层形成的各存储晶体管均处于开启状态，提高了数据的读取速度。
第四方面，本申请实施例提供一种电子设备，包括上述实施例中的存储器、以及电路板，存储器设置在电路板上。
本实施提供的电子设备，存储阵列中的堆叠结构包括层叠设置的多个器件层，每一器件层均包括层叠设置的第一电极层、第一隔离层以及第二电极层，第一隔离层设置在第一电极层和第二电极层之间；各器件层中的第一电极层均电连接。堆叠结构还包括栅极柱，堆叠结构上设置有贯通孔，贯通孔贯穿各堆叠结构，栅极柱穿设在贯通孔内。每一器件层中的第一电极层作为一个存储晶体管的第一电极，该器件层中的第二电极层作为对应存储晶体管的第二电极，栅极柱作为对应存储晶体管的栅极，存储晶体管用于进行数据的存储。
通过上述设置，各第一电极层电连接，因此栅极柱与各器件层形成的存储晶体管之间并联，在数据读取时，可以向第一电极层和栅极柱供电，即可使栅极柱与各器件层形成的各存储晶体管均处于可读取数据的状态，此时通过第二电极层即可读取该第二电极层对应的存储晶体管内的数据，无需使栅极柱与各器件层形成的各存储晶体管均处于开启状态，提高了数据的读取速度。
第五方面，本申请实施例还提供一种读写方法，用于存储阵列，存储阵列包括存储串，存储串包括多个存储晶体管，读取存储晶体管内的数据包括：向存储串中各存储晶体管的栅极及各存储晶体管的第一电极施加第一电压；获取存储晶体管的第二电极的电流；通过电流获得存储晶体管内存储的数据。
本实施例提供的读写方法，在读取数据之前，向存储串中各存储晶体管的栅极及各存储晶体管的第一电极施加第一电压，存储串中各存储晶体管并联；此时，可以使存储串中各存储晶体管均处于可读取数据的状态，通过存储晶体管对应的第二电极，即可读取该存储晶体管内存储的数据，无需使存储串中的各存储晶体管均处于开启状态，提高了数据的读取速度。
在可以包括上述实施例的一些实施例中，存储晶体管内写入数据包括：
向存储串中各存储晶体管的栅极、以及待写入数据的存储晶体管的第二电极施加第二电压，使得待写入数据的存储晶体管处于开启状态，以向待写入数据的存储晶体管内写入第一数据；
或者，向存储串中各存储晶体管的栅极、以及待写入数据的存储晶体管的第二电极施加第三电压，第三电压小于第二电压，以向待写入数据的存储晶体管内写入第二数据。
本实施例提供的读写方法，在写入数据时，向存储串中各存储晶体管的栅极施加电压，存储串中各存储晶体管并联；此时，通过存储晶体管对应的第二电极，即可向该存储晶体管内写入数据，无需使存储串中的各存储晶体管均处于开启状态，提高了数据的写入速度。
第六方面，本申请实施例还提供一种存储阵列制作方法，包括：
提供基底；
在基底上形成堆叠结构；堆叠结构包括层叠设置的多个器件层，每一器件层包括层叠设置的第一中间层、第一隔离层以及第二中间层，第一隔离层位于第一中间层和第二中间层之间；第二中间层上设置有贯穿其的第一开口，第一开口内填充有电极板；
在堆叠结构上形成贯通孔，贯通孔贯穿各堆叠结构，贯通孔在基底上的投影位于电极板在基底上的投影内；
在贯通孔内形成栅极柱；
将第一中间层替换成第一电极层，每一器件层中的第一电极层作为一个存储晶体管的第一电极，该器件层中的电极板作为对应存储晶体管的第二电极，栅极柱作为对应存储晶体管的栅极；各第一电极层电连接。
通过上述实施例中的存储阵列制作方法制作的存储阵列，堆叠结构包括层叠设置的多个器件层，每一器件层包括层叠设置的第一电极层、第一隔离层以及电极板，第一隔离层位于第一电极层和电极板之间，各第一电极层之间电连接。堆叠结构上设置有贯通孔，贯通孔贯穿各第二电极层各第一电极层，贯通孔内穿设有栅极柱，每一器件层中的第一电极层作为一个存储晶体管的第一电极，该器件层中的电极板作为对应存储晶体管的第二电极，栅极柱作为对应存储晶体管的栅极。由于各第一电极层电连接，栅极柱与各器件层形成的存储晶体管之间并联，在数据读取时，可以向第一电极层和栅极柱供电，即可使栅极柱与各器件层形成的各存储晶体管均处于可读取数据的状态，此时通过电极板即可读取该电极板对应的存储晶体管内的数据，无需使栅极柱与各器件层形成的各存储晶体管均处于开启状态，提高了数据的读取速度。
在可以包括上述实施例的一些实施例中，在贯通孔内形成栅极柱之前还包括：在贯通孔的孔壁上依次形成沟道层和介质层；沟道层覆盖整个贯通孔的孔壁，介质层覆盖整个沟道层。如此设置，可以增大介质层的面积，进而提高介质层存储电子的能力。另外，还增大了导电沟道的面积，进而提高存储晶体管的开启电压，提高存储阵列的性能。
在可以包括上述实施例的一些实施例中，在基底上形成堆叠结构还包括：相邻的器件层之间形成有中间隔离层；在形成栅极柱之后还包括：去除中间隔离层以及中间隔离层对应的沟道层，以形成第一空隙层，在第一空隙层内形成第二隔离层。如此设置，第二隔离层在隔离相邻器件层的同时，第二隔离层还可以实现相邻器件层中沟道层的隔离。
在可以包括上述实施例的一些实施例中，在贯通孔内形成栅极柱之前还包括：在贯通孔的孔壁上形成介质层，介质层覆盖整个贯通孔的孔壁；在贯通孔内形成栅极柱之后还包括：在堆叠结构上形成连接孔，连接孔贯穿各器件层；并通过连接孔去除第一隔离层，以形成第二空隙层；在第二空隙层的侧壁上形成沟道层，沟道层覆盖在第二空隙层对应的介质层、电极板以及第一中间层上；在第二空隙层内形成第三隔离层。
如此设置，在形成第一电极层后，可以增大沟道层与电极板、以及沟道层与第一电极层之间的接触面积，进而降低沟道层与电极板、以及沟道层与第一电极层之间的电阻。另外，沟道层设置在第二空隙层内，可以避免沟道层占用贯通孔的空间，增大了贯通孔内的介质层的面积，进而提高介质层存储电子的能力。
在可以包括上述实施例的一些实施例中，贯通孔内形成栅极柱之前还包括：通过贯通孔去除部分第一隔离层，以形成间隙；在贯通孔的孔壁上形成第一沟道层，在间隙的侧壁上形成第二沟道层，第二沟道层与第一沟道层接触；在第一沟道层上形成第一介质层，在第二沟道层上形成第二介质层，第一介质层与第二介质层接触；在贯通孔内形成栅极柱包括：在贯通孔和间隙中填充导电材料，以形成位于间隙内的延伸部以及位于贯通孔内的栅极柱，并且延伸部与栅极柱接触。
通过上述设置，在贯通孔内的第一介质层和第一沟道层形成导电沟道的同时，间隙内的第二介质层和第二沟道层也形成导电沟道，如此可以增大导电沟道的面积，进而增大存储晶体管的开启电压，以提高存储阵列的性能。
在可以包括上述实施例的一些实施例中，在基底上形成堆叠结构还包括：在第一中间层上形成贯穿其的第二开口，在第二开口内填充源极板，同一器件层中，源极板在基底上的投影与电极板在基底上的投影完全重合。如此设置，贯通孔贯穿投影重合的源极板和电极板，栅极柱与源极板和电极板构成存储晶体管。
在可以包括上述实施例的一些实施例中，将第一中间层替换成第一电极层，各第一电极层电连接包括：形成贯通堆叠结构的连接孔，通过连接孔去除第一中间层，以形成第三空隙层，在连接孔和第三空隙层内填充导电材料，以形成第一电极层以及连接各第一电极层的导电体。通过导电体即可实现相邻第一电极层之间的电连接，结构简单，且便于制作。
在可以包括上述实施例的一些实施例中，在贯通孔内形成栅极柱之后还包括：在第二中间层中形成导电连接体，导电连接体与电极板接触，以形成第二电极线。
附图说明
图1为相关技术中存储串中各存储晶体管之间的连接示意图；
图2为本申请实施例提供的存储阵列的结构示意图一；
图3为本申请实施例提供的存储阵列的结构示意图二；
图4为图2中A处的局部放大图；
图5为本申请实施例提供的存储阵列的结构示意图三；
图6为图5中B处的局部放大图；
图7为本申请实施例提供的存储阵列的结构示意图四；
图8为图7中C处的局部放大图；
图9为本申请实施例提供的存储阵列制作方法的流程图；
图10为本申请实施例提供的存储阵列制作方法中形成堆叠结构后的结构示意图；
图11为本申请实施例提供的存储阵列制作方法中形成第一工艺孔后的结构示意图；
图12为本申请实施例提供的存储阵列制作方法中在第一工艺孔内填充第一绝缘块后的结构示意图；
图13为本申请实施例提供的存储阵列制作方法中形成通孔后的结构示意图；
图14为本申请实施例提供的存储阵列制作方法中形成第一开口后的结构示意图；
图15为本申请实施例提供的存储阵列制作方法中形成贯通孔后的结构示意图；
图16为本申请实施例提供的存储阵列制作方法中形成栅极柱后的结构示意图；
图17为本申请实施例提供的存储阵列制作方法中形成连接孔后的结构示意图；
图18为本申请实施例提供的存储阵列制作方法中形成第三空隙层后的结构示意图；
图19为本申请实施例提供的存储阵列制作方法中形成第一电极层和导电体后的结构示意图；
图20为本申请实施例提供的存储阵列制作方法中形成第一空隙层后的结构示意图；
图21为本申请实施例提供的存储阵列制作方法中形成第二隔离层后的结构示意图；
图22为本申请实施例提供的存储阵列制作方法中形成第二工艺孔后的结构示意图；
图23为本申请实施例提供的存储阵列制作方法中形成导电连接体后的结构示意图；
图24为本申请实施例提供的存储阵列制作方法中去除第一绝缘块后的结构示意图；
图25为本申请实施例提供的存储阵列制作方法中利用第一工艺孔形成导电连接体后的结构示意图；
图26为本申请实施例提供的存储阵列制作方法中利用第一工艺孔形成第一空隙层后的结构示意图；
图27为本申请实施例提供的存储阵列制作方法中利用第一工艺孔形成第二隔离层后的结构示意图；
图28为图15中A-A向的剖视图；
图29为本申请实施例提供的存储阵列制作方法中形成栅极柱后的结构示意图；
图30为本申请实施例提供的存储阵列制作方法中利用连接孔去除第一隔离层后的结构示意图；
图31为本申请实施例提供的存储阵列制作方法中形成第三隔离层后的结构示意图；
图32为本申请实施例提供的存储阵列制作方法中形成第一电极层和导电体后的结构示意图；
图33为本申请实施例提供的存储阵列制作方法中利用贯通孔形成间隙后的结构示意图；
图34为本申请实施例提供的存储阵列制作方法中形成沟道层后的结构示意图；
图35为本申请实施例提供的存储阵列制作方法中形成介质层后的结构示意图；
图36为本申请实施例提供的存储阵列制作方法中形成栅极柱后的结构示意图；
图37为本申请实施例提供的存储阵列的电路图；
图38为本申请实施例提供的读写方法的流程图。
附图标记说明：10：基底；20：堆叠结构；201：器件层；202：第二电极层；203：第一隔离层；204：第一电极层；205：贯通孔；206：第二隔离层；207：介质层；208：沟道层；209：栅极柱；210：第三隔离层；2021：第二电极线；2022：电极板；2023：导电连接体；2024：第一隔离块；2031：缝隙；2032：间隙；2041：连接孔；2042：导电体；2043：源极板；2044：第二隔离块；2051：子通孔；2071：第一介质层；2072：第二介质层；2081：第一沟道层；2082：第二沟道层；2083：第三沟道层；2091：延伸部；301：第一中间层；302：第二中间层；303：中间隔离层；304：第一工艺孔；305：第一绝缘块；306：通孔；307：第二工艺孔；308：第二空隙层；3011：第三空隙层；3021：第一开口；3031：第一空隙层；3071：第二绝缘块。
具体实施方式
图1为相关技术中存储串中各存储晶体管之间的连接示意图，请参照图1，存储阵列(NAND闪存)包括存储串，存储串包括依次设置的多个存储晶体管101，每一存储晶体管101均用于进行数据存储。多个存储晶体101管串联，以图1所示方位为例，由下至上，第一个存储晶体管101的漏极通过接地选择晶体管102(Ground select transistor)与源极线(SL)连接，第一个存储晶体管101的源极与第二个存储晶体管101的漏极连接，第二个存储晶体管101的源极与第三个存储晶体管101的漏极连接，依次类推；位于最顶端的存储晶体管101的源极通过字线选择晶体管103(BL select transistor)与字线(BL1)连接，每一存储晶体管101的栅极分别与一个栅极线(WL)连接。在读取任意存储晶体管101内的数据时，需使存储串内的所有存储晶体管101均处于导通状态，进而通过该存储晶体管101对应的栅极线(WL)读取数据。由于存储晶体管101中的导电沟道一般由多晶硅、氧化物半导体等半导体材料构成，导电沟道的迁移率较低，传输电流较小，导致开启存储串中的所有存储晶体管101所需时间较长，进而导致存储阵列读取数据较慢。
对此，本申请实施例提供一种存储阵列及其制作方法、存储器、电子设备及读写方法，存储阵列的基底上设置有堆叠结构，堆叠结构包括层叠设置的多个器件层，每一器件层包括层叠设置的第一电极层、第一隔离层以及第二电极层，各第一电极层电连接，堆叠结构上设置有贯通孔，每一器件层中的第一电极层作为一个存储晶体管的第一电极，该器件层中的第二电极层作对应存储晶体管的第二电极，栅极柱作为对应存储晶体管的栅极；也就是说，存储晶体管包括栅极柱、以及一个器件层中的第一电极层和该器件层中的第二电极层；栅极柱与各器件层形成的存储晶体管中，各第一电极层电连接，栅极柱作为各存储晶体管的栅极。即栅极柱与各器件层形成的存储晶体管并联，在进行数据读取时，无需打开所有的存储晶体管，提高了数据的读取速度。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供一种电子设备，该电子设备具有数据存储功能，示例性的，电子设备可以包括中央处理器(CPU)、电源管理设备等。电子设备包括电路板以及设置在电路板上的存储器，存储器用于进行数据的存储；可以理解的是，电路板还可以设置其他的电子器件，本实例对此不作限制。
其中，存储器包括存储阵列以及控制器，控制器与存储阵列电连接，控制器用于访问存储阵列，以向存储阵列内写入数据、或者由存储阵列内读取数据。
图2为本申请实施例提供的存储阵列的结构示意图一，请参照图2，本申请实施例提供一种存储阵列，包括基底10以及设置在基底10上的堆叠结构20，其中基底10呈板状，基底10的材质可以包括硅、锗等，本实施例对基底10的材质不作限制。堆叠结构20包括层叠设置的多个器件层201，每一器件层201均包括层叠设置的第一电极层204、第一隔离层203以及第二电极层202，第一隔离层203设置在第一电极层204和第二电极层202之间，第一电极层204可以位于第一隔离层203靠近基底10的一侧。
第一电极层204可以包括沿平行于基底10方向平行且间隔设置的多个第一电极线2043，第二电极层202可以包括沿平行于基底10方向平行且间隔设置的多个第二电极线2021，第一电极线2043在基底10上的投影与第二电极线2021在基底10上的投影垂直。其中，第一电极线2043和第二电极线2021的材质可以包括氮化钛(TiN)、钛(Ti)、金(Au)、钨(W)、钼(Mo)、氧化铟锡(In-Ti-O ITO)、铝(Al)、铜(Cu)、钌(Ru)、银(Ag)中的一种或多种。第一隔离层203用于隔离第一电极线和第二电极线，第一隔离层203为绝缘层，示例性的，第一隔离层203的材质可以包括：氧化硅(SIO2)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化镐(ZrO2)、氧化钛(TiO2)、氧化钇(Y2O3)、氮化硅(Si3N4)等。
可以理解的是，相邻第二电极线2021之间可以设置有第一隔离块2024，以实现相邻第二电极线2021之间的隔离。相类似的相邻第一电极线2043之间可以设置有第二隔离块2044，以通过第二隔离块2044实现相邻第一电极线2043之间的隔离。示例性的，第一隔离块2024和第二隔离块2044的材质可以与第一隔离层203的材质相同，当然第一隔离块2024和第二隔离块2044还可以由其他的绝缘材料构成，本实施例对此不作限制。
堆叠结构20还包括第二隔离层206，第二隔离层206为多个，相邻的器件层201之间层叠的设置有一个第二隔离层206，通过第二隔离层206可以实现相邻器件层201之间的隔离。示例性的，第二隔离层206的材质可以与第一隔离层203的材质相同，当然第二隔离层206也可以由其他的绝缘材质构成，本实施例对此不作限制。
继续参照图2，本实施例中，堆叠结构20还包括栅极柱209，相应的，堆叠结构20上设置有贯通孔205，贯通孔205贯穿堆叠结构20，栅极柱209穿设在贯通孔205内。每一器件层201中的第一电极层204作为一个存储晶体管101的第一电极，该器件层201中的第二电极层201作为对应存储晶体管101的第二电极，栅极柱209作为对应存储晶体管101的栅极，存储晶体管101用于进行数据的存储。也就是,说，栅极柱209与每一器件层201均形成一个存储晶体管101，在一个器件层201中，第一电极层204作为存储晶体管101的第一电极，第二电极层201作为存储晶体管101的第二电极，栅极柱209作为存储晶体管101的栅极。其中，栅极柱209为导电柱，示例性的，栅极柱209的材质可以与第一电极线2043和第二电极线2021的材质相同，当然栅极柱209还可以由其他的导电材料构成，本实施例对此不作限制。
在第二电极层202包括多个第二电极线2021，第一电极层204包括多个第一电极线2043，并且第二电极线2021与第一电极线2043垂直的实现方式中，同一器件层201中的一个第二电极线2021和一个第一电极线2043在基底10上的投影具有重合区域，贯通孔205在基底10上的投影位于重合区内；也就是说，贯通孔205贯穿第二电极线2021和第一电极线2043的重叠部分。相应的，该第二电极线2021作为一存储晶体管101的第二电极，第一电极线2043作为该存储晶体管101的第一电极，栅极柱209作为该存储晶体管101的栅极，其中第二电极可以为该存储晶体管101的漏极，第一电极可以为该存储晶体管101的源极，栅极柱209为该存储晶体管101的栅极；或者，第二电极为该存储晶体管101的源极，第一电极为该存储晶体管101的漏极，栅极柱209为该存储晶体管101的栅极。
在上述实现方式中，每一器件层201的结构大致相同，贯通孔205贯穿各器件层201，相应的，栅极柱209与各器件层201之间形成的各存储晶体管101构成一个存储串，也就是说存储串中的各存储晶体管101沿大致垂直于基底10的方向依次设置。
贯通孔205可以为多个，相应的，在同一器件层201中，每个第二电极线2021和各第一电极线2043在基底10上的投影重合区域均对应设置一个贯通孔205，各贯通孔205内均穿设有栅极柱209。如此设置，每一栅极柱209与各器件层201均构成一个存储串，提高了存储阵列的存储能力。
本实施例提供的存储阵列，各器件层201中的第一电极层204均电连接，也就是说，同一存储串中，各第一电极层204之间电连接，如此设置，同一存储串中的各存储晶体管101的源极电连接。于此同时，栅极柱209作为同一存储串中各存储晶体管101的栅极，即同一存储串中各存储晶体管101的栅极电连接，使得同一存储串中的各存储晶体管101并联。在数据读取时，可以向第一电极层204和栅极柱209供电，即可使栅极柱209所在的存储串中各存储晶体管101均处于可读取数据的状态，此时通过第二电极层202即可读取该第二电极层202对应的存储晶体管内的数据。
继续参照图2，在一些实施例中，同一器件层201中，第一电极层204包括沿平行于基底10方向平行且间隔设置的多个第一电极线2043，第二电极层202包括沿平行于基底10的方向平行且间隔设置的多个第二电极线2021；贯通孔205贯穿其中的一个第二电极线2021；堆叠结构20还包括贯穿各器件层201的连接孔2041，连接孔2041在基底10上的投影位于同一器件层201中相邻两个第二电极线2021在基底10上的投影之间；连接孔2041内填充有导电体2042，导电体2042与同一存储串中的各第一电极线2043接触。也就是说，连接孔2041贯穿存储串对应的各第一电极线2043，形成的导电体2042即可实现存储串对应的各第一电极线2043之间的电连接。如此设置，结构简单且便于制作。
可以理解的是，导电体2042的材质可以与第一电极线2043的材质相同，在导电体2042与各第一电极线2043接触后，导电体2042可以与各第一电极线2043形成一体结构，如此可以降低导电体2042与各第一电极线2043之间的电阻，以提高存储阵列的性能。
在存储阵列包括多个存储串的实现方式中，同一第一电极线2043可以与多个存储串对应，也就是说同一第一电极线可以被多个贯通孔205穿过。相应的，可以在相邻的两个贯通孔205之间设置一个连接孔2041，每一连接孔2041内均填充导电体2042。如此设置，通过多个导电体2042实现同一存储串对应的各第一电极线2043之间的电连接，可以提高第一电极线2043上的电压均匀性，进而提高存储阵列的性能。
图3为本申请实施例提供的存储阵列的结构示意图二，请参照图3，在其他实施例中，同一器件层201内的第一电极层204可以为整层结构，相应的，不同器件层201内的第一电极层204之间可以通过外围电路(未示出)实现电连接，本实施例对各第一电极层204之间的电连接方式不作限制。
本实施例提供的存储阵列，堆叠结构20包括层叠设置的多个器件层201，每一器件层201包括层叠设置的第一电极层204、第一隔离层203以及第二电极层202，第一隔离层203位于第一电极层204和第二电极层202之间，各第一电极层204之间电连接。堆叠结构20上设置有贯通孔205，贯通孔205贯穿各第二电极层202和各第一电极层204，贯通孔205内穿设有栅极柱209，每一器件层201中的第一电极层204作为一个存储晶体管101的第一电极，该器件层201中的第二电极层202作为对应存储晶体管101的第二电极，栅极柱209作为对应存储晶体管101的栅极。由于各第一电极层204电连接，因此栅极柱209与各器件层201形成的存储晶体管101之间并联，在数据读取时，可以向第一电极层204和栅极柱209供电，即可使栅极柱209与各器件层201形成的各存储晶体管101均处于可读取数据的状态，此时通过第二电极层202即可读取该第二电极层202对应的存储晶体管101内的数据，无需使栅极柱209与各器件层201形成的各存储晶体管101均处于开启状态，提高了数据的读取速度。
图4为图2中A处的局部放大图，请参照图4，本实施例中，每一器件层201还包括介质层207和沟道层208，贯通孔205包括贯穿每一器件层201的子通孔2051，也就是说贯穿器件层201的子通孔2051依次连通，并构成一个贯通孔205。介质层207设置在子通孔2051对应的栅极柱209上，沟道层208与介质层207、第一电极层204以及第二电极层202均接触，存储晶体管101还包括介质层207、以及与质层207、第一电极层204以及第二电极层202均接触的沟道层208。通过上述设置，介质层207可以存储电子，在介质层207存储有电子时，向栅极柱209和第一电极层204施加较小的电压即可使存储晶体管101处于开启状态，此时可以检测出较大的电流；在介质层207未存储电子时，向栅极柱209和第一电极层204施加较小的电压时，存储晶体管101难以开启，所获得的电流较小，通过分析电流即可实现数据的读取，结构简单，且便于制作。
可以理解的是，介质层207用于存储电子，介质层207可以包括层叠设置的氧化硅层(SiOx)、氮化硅层(SiNx)、以及氧化硅层(SiOx)。或者，介质层207由氧化硅(SiO2)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化镐(ZrO2)、氧化钛(TiO2)、氧化钇(Y2O3)、氮化硅(Si3N4)等绝缘材料中的一种或多种构成。
当然，介质层207也可以为氧化镐(ZrO2)、氧化铪(HfO2)、铝(Al)掺杂氧化铪(HfO2)、硅(Si)掺杂氧化铪(HfO2)，镐(Zr)参杂氧化铪(HfO2)，镧(La)掺杂氧化铪(HfO2)，钇(Y)掺杂氧化铪(HfO2)等铁电材料，或者介质层207为基于铁电材料的进行其他元素掺杂的材料，介质层207还可以为上述材料中一种或多种的组合。
本实施提供的存储阵列的工作过程如下：
在进行数据读取时，可以向栅极柱209和第一电极层204施加第一电压，若该存储晶体管101内存储的数据为“1”，此时介质层207内存储有电子，在第一电压和电子的共同作用下，该存储晶体管101可以处于开启状态，此时通过该存储晶体管101连接的第二电极层202可获得第一电流；若该存储晶体管101内存储的数据为“0”，介质层207未存储有电子，存储晶体管101难以开启，此时通过该存储晶体管101连接的第二电极层202可获得第二电流，第二电流小于第一电流，通过分析第一电流和第二电流即可获得该存储晶体管101内存储的数据，进而实现数据的读取。
存储晶体管101在进行数据写入时，可以向栅极柱209和该存储晶体管101连接的第二电极层202施加第二电压，使得该存储晶体管101处于开启状态，在第二电压的作用下，电子被注入到介质层207内，并保持在介质层207中，此时存储晶体管101内存储的数据可以为“1”。若向栅极柱209施加第二电压，向该存储晶体管101连接的第二电极层202施加第三电压，第三电压低于第二电压，此时电子不会被注入到介质层207内，相应的存储晶体管101内存储的数据可以为“0”。可以理解的是，在写入数据时，向栅极柱209施加电压，各存储晶体管101并联；此时，通过存储晶体管101对应的第二电极层202，即可向该存储晶体管101内写入数据，无需使存储串中的各存储晶体管均处于开启状态，提高了数据的写入速度。
在一些实现方式中，介质层207可以覆盖子通孔2051对应的整个栅极柱209，也就是说，介质层207沿子栅极柱209的中心线方向连续设置，并且介质层207铺满整个栅极柱209(介质层207呈管状)。如此设置可以增大介质层207面积，进而提高介质层207存储电子的能力。
在一些实现方式中，相邻器件层201中的介质层207接触，示例性的，相邻器件层201中的介质层207可以为一体结构。如此设置，进一步可以增大介质层207的面积，进而提高介质层207的电子存储能力，提高存储阵列层性能。各介质层207还可以覆盖整个栅极柱209，也就是说，各介质层207构成各连续的管体，如此可以进一步增大介质层207的面积。
本实施例中，沟道层208与第一电极层204、第二电极层202以及介质层207均接触；其中沟道层208的结构和设置位置可以有多种，下面将分多个场景进行介绍：
场景一
继续参照图4，本场景中，沟道层208覆盖在子通孔2051的孔壁上，介质层207覆盖在子通孔2051对应的栅极柱209上，以实现沟道层208与第二电极层202、第一电极层204以及介质层207之间的接触。如此设置，在制作时，可以在子通孔2051的孔壁上依次形成沟道层208和介质层207，简化了存储阵列的制作难度。
沟道层208可以覆盖整个子通孔2051的孔壁，也就是说沟道层208在子通孔2051内呈管状；相应的，介质层207可以覆盖整个栅极柱209的侧壁，也就是说，介质层207也呈管状。如此可以增大沟道层208与第一电极层204、第二电极层202以及介质层207之间的接触面积，即增大沟道层208与介质层207构成的导电沟道的面积，以提高存储晶体管101的开启电压，进而提高存储阵列的性能。
在堆叠结构20包括第二隔离层206的实现方式中，相邻器件层201中的介质层207接触，此时，各介质层207构成覆盖整个栅极柱209的管体，以增大介质层207的面积，进而提高介质层207的电子存储能力。相应的，第二隔离层206可以与介质层207接触，也就是说，相邻子通孔2051上的沟道层208通过第二隔离层206隔离，以避免相邻子通孔2051上的沟道层208互相影响。
场景二
图5为本申请实施例提供的存储阵列的结构示意图三，图6为图5中B处的局部放大图，请参照图5和图6，本场景与场景一的不同之处在于，第一隔离层203与子通孔2051的孔壁之间具有缝隙2031，缝隙2031与子通孔2051连通，也就是说，子通孔2051与第一隔离层203对应的侧壁向第一隔离层203内凹陷，以形成缝隙2031。沟道层208包括设置在该缝隙2031内的第一沟道层2081，以实现沟道层208与第二电极层202、第一电极层204以及介质层207之间的接触。
如此设置，可以避免导电沟道占用贯通孔205内的空间，进而增大了介质层207的面积，提高介质层207的电子存储能力。
在上述实现方式中，沟道层208还包括设置在第一隔离层203朝向第二电极层202的表面上的第二沟道层2082，第二沟道层2082与第一沟道层2081接触；也就是说，第二沟道层2082夹设在第二电极层202和第一隔离层203之间，第二沟道层2082与第二电极层202接触。如此设置，可以增大沟道层208与第二电极层202之间的接触面积，进而减小沟道层208与第二电极层202之间的电阻。
示例性的，第一沟道层2081与第二沟道层2082的材质可以相同，以使得第一沟道层2081与第二沟道层2082接触后，第一沟道层2081和第二沟道层2082形成一体结构，以降低第一沟道层2081和第二沟道层2082之间的电阻。
在一些实施例中，沟道层208还包括设置在第一隔离层203朝向第一电极层204的表面上的第三沟道层2083，第三沟道层2083与第一沟道层2081接触；也就是说，第三沟道层2083夹设在第一电极层204和第一隔离层203之间，第三沟道层2083与第一电极层204接触。如此设置，可以增大沟道层208与第一电极层204之间的接触面积，进而减小沟道层208与第一电极层204之间的电阻。
在沟道层208包括第一沟道层2081、第二沟道层2082以及第三沟道层2083的实现方式中，第一沟道层2081、第二沟道层2082、以及第三沟道层2083的材质可以相同，以使得第一沟道层2081与第二沟道层2082和第三沟道层2083接触后，第一沟道层2081、第二沟道层2082、以及第三沟道层2083形成一体结构，以降低第一沟道层2081与第二沟道层2082和第三沟道层2083之间的电阻。
场景三
图7为本申请实施例提供的存储阵列的结构示意图四，图8为图7中C处的局部放大图，请参照图7和图8，本场景与场景一和场景二的不同之处在于，第一隔离层203与子通孔2051的孔壁之间具有间隙2032，间隙2032与贯通孔205连通，也就是说，子通孔2051与第一隔离层203对应的孔壁向第一隔离层203凹陷形成间隙2032。栅极柱209上设置有延伸部2091，延伸部2091设置在间隙2032内。
延伸部2091由导电材料构成，示例性的，延伸部2091可以与栅极柱209的材质相同，以使得延伸部2091与栅极柱209可以形成一体结构，以降低延伸部2091与栅极柱209之间的电阻。当然，延伸部2091的材质也可以与栅极柱209不同，本实施例对此不作限制，只要保证延伸部2091与栅极柱209之间电连接即可。
介质层207包括第一介质层2071和第二介质层2072，第一介质层2071位于子通孔2051对应的栅极柱209上，第二介质层2072包裹在延伸部2091上；也就是说，第二介质层2072位于延伸部2091与第二电极层202之间、延伸部2091与第一隔离层203之间、以及延伸部2091与第一电极层204之间。第一介质层2071和第二介质层2072接触。示例性的，第一介质层2071和第二介质层2072的材质可以相同，以在第一介质层2071和第二介质层2072接触后，第一介质层2071和第二介质层2072可以形成一体结构，以增大介质层207的面积，提高介质层207的电子存储能力。
沟道层208包括第一沟道层2081和第二沟道层2082，第一沟道层2081设置在子通孔2051的孔壁和第一介质层2071之间，第二沟道层2082设置在第二介质层2072和间隙2032侧壁之间；也就是说，第二沟道层2082位于第二介质层2072与第二电极层202之间、第二介质层2072与第一隔离层203之间、以及第二介质层2072与第一电极层204之间。第一沟道层2081和第二沟道层2082接触。如此设置，在子通孔2051内的第一介质层2071和第一沟道层2081形成导电沟道的同时，间隙2032内的第二介质层2072和第二沟道层2082也形成导电沟道，如此可以增大导电沟道的面积，进而增大存储晶体管的开启电压，以提高存储阵列的性能。
可以理解的是，在第二电极层202包括平行且间隔设置的多个第二电极线2021的实现方式中，间隙2032沿垂直于第二电极线2021方向的宽度可以大于或等于第二电极线2021的宽度，以使得间隙2032具有足够大的空间，进而容纳更多的第二介质层2072和第二沟道层2082。相类似的，间隙2032沿平行于第二电极线方向的宽度可以大于或等于第一电极线2043(如图2所示)的宽度，也可以以使间隙2032具有足够大的空间，进而容纳更多的第二介质层2072和第二沟道层2082。
继续参照图8，在堆叠结构20包括第二隔离层206的实现方式中，第一介质层2071还可以覆盖相邻器件层201之间的栅极柱209，以增大第一介质层2071的面积，进而提高介质层207的电子存储能力。相应的，第二隔离层206可以与第一介质层2071接触，也就是说，相邻子通孔2051上的第一沟道层2081通过第二隔离层206隔离，以避免相邻子通孔2051上的第一沟道层2081互相影响。
本实施例提供一种存储阵列制作方法，可以用于制作实施例一中的存储阵列。
图9为本申请实施例提供的存储阵列制作方法的流程图，请参照图9，本实施例提供的存储阵列制作方法包括：
S101：在基底上形成堆叠结构。
图10为本申请实施例提供的存储阵列制作方法中形成堆叠结构后的结构示意图，请参照图10，基底10作为整个存储阵列的基础，基底10可以呈板状，基底10的材质可以包括硅、锗等。堆叠结构20包括层叠设置的多个器件层201，每一器件层201包括层叠设置的第一中间层301、第一隔离层203以及第二中间层302，第一隔离层203位于第一中间层301和第二中间层302之间；第二中间层302可以位于第一隔离层203远离基底10的一侧，第二中间层302上设置有贯穿其的第一开口3021(如图11所示)，第一开口3021内填充有电极板2022。
在一些实现方式中，在基底10上制作堆叠结构20的方法可以包括：在基底10上交替的形成第一中间层301、第一隔离层203和第二中间层302，以形成层叠设置的多个器件层201。也就是说，先在在基底10上形成一个第一中间层301，之后在第一中间层301上形成第一隔离层203，之后在第一隔离层203上形成第二中间层302，以完成一个器件层201的制作；在此之后，重复上述步骤，即可依次形成层叠设置的多个器件层201。
在每形成一个器件层201之后，可以在该器件层201上形成中间隔离层303，之后在制作下一个器件层201；也就是说，在相邻的器件层201之间均设置有中间隔离层303，以实现相邻器件层201之间的隔离。
图11为本申请实施例提供的存储阵列制作方法中形成第一工艺孔后的结构示意图，请参照图11，在制作各器件层201之后，可以在堆叠结构20上形成第一工艺孔304，第一工艺孔304贯穿堆叠结构20，之后在第一工艺孔304内填充第一绝缘块305(如图12所示)，第一绝缘块305可以连接堆叠结构20中的各膜层，以提高堆叠结构20中各膜层之间的连接力。
图13为本申请实施例提供的存储阵列制作方法中形成通孔后的结构示意图，请参照图13，在形成第一绝缘块305之后，可以在堆叠结构20上形成通孔306，通孔306贯穿堆叠结构20，并且通孔306在基底10上的投影位于第一绝缘块305在基底10上的投影外。图14为本申请实施例提供的存储阵列制作方法中形成第一开口后的结构示意图，请参照图14，通过通孔306去除部分第二中间层302，以形成位于第二中间层302上的第一开口3021。图15为本申请实施例提供的存储阵列制作方法中形成贯通孔后的结构示意图，请参照图15，之后，在通孔306以及第一开口3021内填充导电材料以形成位于第一开口3021内的电极板2022。
在形成电极板2022之后，继续参照图9，本实施例中的存储阵列制作方法还包括：
S102：在堆叠结构上形成贯通孔，贯通孔贯穿堆叠结构，贯通孔在基底上的投影位于电极板在基底上的投影内。
继续参照图15，可以理解的是，图14所示的通孔306在基底10上的投影可以位于贯通孔205在基底10上的投影内，以在形成贯通孔205的过程中可以将通孔306内的导电材料去除，以避免各电极板2022之间连接。示例性的，贯通孔205在基底10上的投影可以与通孔306在基底10上的投影完全重合；或者，贯通孔205在基底10上的投影面积大于通孔306在基底10上的投影面积，如此可以将通孔306内的导电材料除尽，以避免通孔306内残留导电材料。
在形成贯通孔205之后，继续参照图9，本实施例中的存储阵列制作方法还包括：
S103：在贯通孔内形成栅极柱。
S104：将第一中间层替换成第一电极层，每一器件层中的第一电极层作为一个存储晶体管的第一电极，该器件层中的电极板作为对应存储晶体管的第二电极，栅极柱作为对应存储晶体管的栅极；各第一电极层电连接。
图16为本申请实施例提供的存储阵列制作方法中形成栅极柱后的结构示意图，如图16所示，在形成栅极柱209后，每一器件层201中的第一电极层作为一个存储晶体管101的第一电极，该器件层201中的电极板2022作为对应存储晶体管101的第二电极，栅极柱209作为对应存储晶体管101的栅极，该存储晶体管用于进行数据的存储。其中，栅极柱209可以为存储晶体管中的栅极，第一电极为存储晶体管中的源极，第二电极为存储晶体管中的漏极；或者栅极柱209可以为存储晶体管中的栅极，第一电极为存储晶体管中的漏极，第二电极为存储晶体管中的源极。
本实施例提供的存储阵列制作方法制作的存储阵列，堆叠结构20包括层叠设置的多个器件层201，每一器件层201包括层叠设置的第一电极层、第一隔离层203以及电极板2022，第一隔离层203位于第一电极层和电极板2022之间，各第一电极层之间电连接。堆叠结构20上设置有贯通孔205，贯通孔205贯穿各第二电极层202各第一电极层，贯通孔205内穿设有栅极柱209，每一器件层201中的第一电极层作为一个存储晶体管101的第一电极，该器件层201中的电极板2022作为对应存储晶体管101的第二电极，栅极柱209作为对应存储晶体管101的栅极。由于各第一电极层电连接，栅极柱209与各器件层201形成的存储晶体管之间并联，在数据读取时，可以向第一电极层和栅极柱209供电，即可使栅极柱209与各器件层201形成的各存储晶体管均处于可读取数据的状态，此时通过电极板2022即可读取该电极板2022对应的存储晶体管内的数据，无需使栅极柱209与各器件层201形成的各存储晶体管均处于开启状态，提高了数据的读取速度。
本实施例中，在形成栅极柱209前还包括形成沟道层208和介质层207，以形成导电沟道；根据沟道层208的结构和设置位置，本实施例中存储阵列制作方法可以具有如下制作场景：
场景一
继续参照图16，在贯通孔205内形成栅极柱209之前还包括：在贯通孔205的孔壁上依次形成沟道层208和介质层207；沟道层208覆盖整个贯通孔205的孔壁，介质层207覆盖整个沟道层208。也就是说，沟道层208和介质层207在贯通孔205内均呈管状。如此设置，可以增大介质层207的面积，进而提高介质层207存储电子的能力。另外，还增大了导电沟道的面积，进而提高存储晶体管的开启电压，提高存储阵列的性能。
可以理解的是，介质层207用于存储电子，相邻器件层中的介质层207可以接触并为一体结构，相应的介质层207可以覆盖整个贯通孔205，即介质层207覆盖整个栅极柱209。如此可以进一步提高介质层207的电子存储能力。
在上述实现方式中，在形成栅极柱209时，沟道层208和介质层207夹设在栅极柱209和贯通孔205的孔壁之间，并且沟道层208位于介质层207和贯通孔205孔壁之间。栅极柱209、介质层207、沟道层208、电极板2022以及第一电极层204构成存储晶体管。
图17为本申请实施例提供的存储阵列制作方法中形成连接孔后的结构示意图，请参照图17，本实施例中，将第一中间层301替换成第一电极层，各第一电极层电连接包括：形成贯通堆叠结构20的连接孔2041，连接孔2041在基底10上的投影位于电极板2022在基底10上的投影外。图18为本申请实施例提供的存储阵列制作方法中形成第三空隙层后的结构示意图，请参照图18，之后通过连接孔2041去除第一中间层301，以形成第三空隙层3011。图19为本申请实施例提供的存储阵列制作方法中形成第一电极层和导电体后的结构示意图，请参照图19，在此之后，在连接孔2041和第三空隙层3011内填充导电材料，以形成位于第三空隙层内的第一电极层204以及连接各第一电极层204的导电体2042。通过导电体2042即可实现相邻第一电极层204之间的电连接，结构简单，且便于制作。
在形成堆叠结构20时，相邻的器件层201之间形成有中间隔离层303的实现方式中，在形成栅极柱209之后还包括：图20为本申请实施例提供的存储阵列制作方法中形成第一空隙层后的结构示意图，请参照图20，去除中间隔离层303，以及中间隔离层303对应的沟道层208，以形成第一空隙层3031，第一空隙层3031可以将相邻器件层201之间的沟道层208打断，进而避免相邻器件层201之间的沟道层208连接。图21为本申请实施例提供的存储阵列制作方法中形成第二隔离层后的结构示意图，请参照图21，之后在第一空隙层3031内形成第二隔离层206，第二隔离层206在隔离相邻器件层201的同时，第二隔离层206还可以实现相邻器件层201中沟道层208的隔离。
在一些实施例中，在去除第一中间层301之前，可以通过连接孔2041去除中间隔离层303，之后通过连接孔2041向第一空隙层3031内填充第二隔离层206。可以理解的是，在形成第二隔离层206的过程中，部分绝缘材料会填充在连接孔2041内；相应的，在去除第一中间层301之前，可以去除连接孔2041内的绝缘材料，以避免影响后续工艺进行。
在上述实现方式中，在形成导电体2042和第一电极层204之后，存储阵列制作方法还包括，在第二中间层302中形成导电连接体，导电连接体与电极板2022接触，以形成第二电极线。通过第二电极线即可实现数据的读取和写入。示例性的，导电连接体与电极板2022的材质可以相同，以在形成导电连接体后，导电连接体与电极板2022形成一体结构，以降低导电连接体与电极板2022之间的电阻。
本场景中，每一器件层201中的第二中间层302上间隔的设置有多个电极板2022，每一电极板2022上均设置有一个贯通孔205，每一贯通孔205内均设置有栅极柱209，如此设置可以提高存储晶体管的数量，进而提高存储阵列的存储能力。
图22为本申请实施例提供的存储阵列制作方法中形成第二工艺孔后的结构示意图，请参照图22，示例性的，在形成导电体2042及第一电极层204之后，可以在第一绝缘块305上形成第二工艺孔307，第二工艺孔307贯穿至基底10，并且第二工艺孔307在基底10上的投影位于第一工艺孔304在基底10上的投影内。第二工艺孔307沿平行于基底10的方向延伸，并贯穿至相邻电极板2022之间的第二中间层302。
图23为本申请实施例提供的存储阵列制作方法中形成导电连接体后的结构示意图，请参照图23，在形成第二工艺孔307之后，可以通过第二工艺孔307去除电极板2022外的第二中间层302，即去除相邻电极板2022之间的第二中间层302，并且在第二中间层302中形成导电连接体2023，即导电连接体2023位于相邻电极板2022之间，导电连接体2023与电极板2022接触，以形成第二电极线。在形成第二电极线之后，可以在第二工艺孔307内填充第二绝缘块3071以封闭第二工艺孔307。
图24为本申请实施例提供的存储阵列制作方法中去除第一绝缘块后的结构示意图，如图24所示，本场景中，在形成栅极柱209后，还可以去除第一绝缘块305，以暴露第一工艺孔304。图25为本申请实施例提供的存储阵列制作方法中利用第一工艺孔形成导电连接体后的结构示意图，如图25所示，之后通过第一工艺孔304去除相邻电极板2022之间的第二中间层302，并在相邻电极板2022之间形成导电连接体2023，导电连接体2023与电极板2022接触，以形成第二电极线。
图26为本申请实施例提供的存储阵列制作方法中利用第一工艺孔形成第一空隙层后的结构示意图，如图26所示，在此之后，可以通过第一工艺孔304去除中间隔离层303，以及中间隔离层303对应的沟道层208，以形成第一空隙层3031，进而使得相邻器件层201之间的沟道层208断开。图27为本申请实施例提供的存储阵列制作方法中利用第一工艺孔形成第二隔离层后的结构示意图，如图27所示，之后通过第一工艺孔304在第一空隙层3031同内形成第二隔离层206，第二隔离层206与第一空隙层3031对应的介质层207接触，以通过第二隔离层206实现形成器件层201中沟道层208的隔离。
在形成第二隔离层206之后，还可以通过第一工艺孔304去除第一中间层301，以形成第三空隙层，之后在第三空隙层内形成第一电极层204。第一电极层204可以为整层结构，相应的，各第一电极层204可以通过外围电路电连接。
在上述实现方式中，在形成堆叠结构20的过程中，在第一中间层301上形成贯穿其的第二开口，在第二开口内填充源极板，同一器件层201中，源极板在基底10上的投影与电极板2022在基底10上的投影完全重合。如此设置，贯通孔205贯穿投影重合的源极板和电极板2022，栅极柱209与源极板和电极板2022构成存储晶体管。
可以理解的是，在形成第二隔离层206之后，通过第一工艺孔304去除源极板外的第一中间层301，以形成第三空隙层，之后在第三空隙层内形成导电材料，导电材料与源极板接触，以形成第一电极层204。
场景二
图28为图15中A-A向的剖视图，如图28所示，本场景与场景一的不同之处在于，在形成贯通孔205之后，并且形成栅极柱209之前包括：
图29为本申请实施例提供的存储阵列制作方法中形成栅极柱后的结构示意图，如图29所示，在贯通孔205的孔壁上形成介质层207，介质层207覆盖整个贯通孔205的孔壁；也就是说，介质层207在贯通孔205内呈管状，并且介质层207直接与贯通孔205的孔壁接触。之后在贯通孔205内形成栅极柱209，介质层207位于栅极柱209和贯通孔205孔壁之间，并且介质层207与栅极柱209接触。
在此之后，在堆叠结构20上形成连接孔2041，连接孔2041贯穿各器件层201，连接孔2041在基底10上的投影位于电极板2022在基底10上的投影之外。图30为本申请实施例提供的存储阵列制作方法中利用连接孔去除第一隔离层后的结构示意图，请参照图30，通过连接孔2041去除第一隔离层203，以形成第二空隙层308。图31为本申请实施例提供的存储阵列制作方法中形成第三隔离层后的结构示意图，请参照图31，在第二空隙层308的侧壁上形成沟道层208，沟道层208覆盖第二空隙层308对应的介质层207、电极板2022以及第一中间层301上。在形成沟道层208之后，可以通过连接孔2041在第二空隙层308内形成第三隔离层210，第三隔离层210充满第二空隙层308。
相应的，此时形成的沟道层208包括与介质层207接触的第一沟道层2081、与电极板2022接触的第二沟道层2082、以及与第一中间层301接触的第三沟道层2083，第一沟道层2081、第二沟道层2082以及第三沟道层2083为一体结构。如此设置，在形成第一电极层204后，可以增大沟道层208与电极板2022、以及沟道层208与第一电极层204之间的接触面积，进而降低沟道层208与电极板2022、以及沟道层208与第一电极层204之间的电阻。另外，沟道层208设置在第二空隙层308内，可以避免沟道层208占用贯通孔205的空间，增大了贯通孔205内的介质层207的面积，进而提高介质层207存储电子的能力。
图32为本申请实施例提供的存储阵列制作方法中形成第一电极层和导电体后的结构示意图，请参照图32，本场景中，连接孔2041在基底10上的投影位于电极板2022在基底10上的投影外，在形成第三隔离层210之后可以通过连接孔2041去除第一中间层301，以形成第三空隙层。之后在连接孔2041和第三空隙层内填充导电材料，以形成第一电极层204以及连接各第一电极层204的导电体2042。通过导电体2042即可实现相邻第一电极层204之间的电连接，结构简单，且便于制作。
可以理解的是，在形成第三隔离层210时，部分绝缘材料会填充在连接孔2041内，相应的在去除第一中间层301之前可以去除连接孔2041内的绝缘材料，以避免绝缘材料影响后续工艺进行。
在此之后，可以形成导电连接体以连接相邻的电极板2022(具体步骤可以参照场景一)，进而形成如图5所示的存储阵列。
场景三
图33为本申请实施例提供的存储阵列制作方法中利用贯通孔形成间隙后的结构示意图，请参照图33，本场景与场景一和场景二的不同之处在于，在贯通孔205内形成栅极柱209之前还包括：通过贯通孔205去除部分第一隔离层203，以形成在第一隔离层203内延伸的间隙2032。图34为本申请实施例提供的存储阵列制作方法中形成沟道层后的结构示意图，请参照图34，之后，在贯通孔205的孔壁上形成第一沟道层2081，在间隙2032的侧壁上形成第二沟道层2082，第一沟道层2081和第二沟道层2082接触，第一沟道层2081和第二沟道层2082构成沟道层208。
可以理解的是，第一沟道层2081和第二沟道层2082的材质可以相同，以使得第一沟道层2081和第二沟道层2082可以同时形成，进而简化了存储阵列的制作难度。另外，在形成第一沟道层2081和第二沟道层2082后，第一沟道层2081和第二沟道层2082接触以形成一体结构，可以降低第一沟道层2081和第二沟道层2082之间的电阻。
图35为本申请实施例提供的存储阵列制作方法中形成介质层后的结构示意图，请参照图35，在形成第一沟道层2081和第二沟道层2082之后，在第一沟道层2081上形成第一介质层2071，在第二沟道层2082上形成第二介质层2072，第一介质层2071和第二介质层2072层接触。也就是说第一介质层2071覆盖在第一沟道层2081上，第二介质层2072覆盖在第二沟道层2082上。第一介质层2071和第二介质层2072的材质可以相同，以使得第一介质层2071和第二介质层2072可以同时形成，并且形成第一介质层2071和第二介质层2072后，第一介质层2071和第二介质层2072接触以形成一体结构。
图36为本申请实施例提供的存储阵列制作方法中形成栅极柱后的结构示意图，如图36所示，在形成第一沟道层2081和第二沟道层2082之后，在贯通孔205和间隙2032内填充导电材料，以形成位于间隙2032内的延伸部2091以及位于贯通孔205内的栅极柱209，并且延伸部2091与栅极接触。可以理解的是，延伸部2091和栅极柱209的材质可以相同，相应的，延伸部2091和栅极柱209可以同时形成，并且延伸部2091与栅极柱209接触后形成一体结构，以降低延伸部2091和栅极柱209之间的电阻。
通过上述设置，在贯通孔205内的第一介质层2071和第一沟道层2081形成导电沟道的同时，间隙2032内的第二介质层2072和第二沟道层2082也形成导电沟道，如此可以增大导电沟道的面积，进而增大存储晶体管的开启电压，以提高存储阵列的性能。
在此之后，将第一中间层301替换成第一电极层204，并且形成导电连接体以连接相邻的电极板2022(具体步骤可以参照场景一和场景二)，进而形成如图7所示的存储阵列。
图37为本申请实施例提供的存储阵列的电路图，如图37所示，本申请实施例还提供一种存储阵列，包括存储串100，存储串100包括多个依次设置的存储晶体管101，各存储晶体管101的栅极电连接。示例性的，各存储晶体管101的栅极可以通过栅极线WL连接，当然本实施例并不以此为限，各存储晶体管101的栅极还可以通过其他的结构电连接。
本实施例中的存储阵列，还包括第一电极线2043以及多个第二电极线2021，第一电极线2043与存储串100中各存储晶体管101中的第一电极电连接。一个第二电极线2021与存储串100中的一个存储晶体管101的第二电极电连接，以通过第二电极线2021可以向对应的存储晶体管101内写入数据，或者由对应的存储晶体管101内读取数据。
示例性的，第一电极可以为各存储晶体管101的源极，相应的，第二电极为各存储晶体管101的漏极。或者，第一电极为各存储晶体管101的漏极，相应的，第二电极为各存储晶体管101的源极。
在上述实现方式中，存储串100可以为多个，多个存储串100可以提高存储阵列的数据存储能力。
本实施例提供的存储阵列，存储串100中各存储晶体管101的栅极电连接，第一电极线2043与存储串100中各存储晶体管101的第一电极电连接，每一第二电极线2021与存储串100中的一个存储晶体管101的第二电极电连接；在进行数据读取时，可以向第一电极线2043以及存储串100中的各存储晶体管101的栅极供电，以使得存储串100中各存储晶体管101均处于可读取数据的状态，进而通过第二电极线2021即可读取与该第二电极线2021对应的存储晶体管101内的数据，无需开启存储串100中的各存储晶体管101，提高了数据的读取速度。
本申请实施例还提供一种读写方法，用于存储阵列，其中，存储阵列包括存储串，存储串包括多个存储晶体管，每一存储晶体管均用于存储数据。可以理解的是，存储阵列还包括基底，存储串中的多个存储晶体管可以沿大致垂直于基底的方向间隔的设置。存储串可以为多个，以提高存储阵列的数据存储能力。
本实施例中的存储阵列可以为上述实施例中的存储阵列，当然该存储阵列也可以为其他的存储阵列，本实施例对此不作限制。
图38为本申请实施例提供的读写方法的流程图，请参照图38，本实施例提供的读写方法，读取存储晶体管内的数据包括：
S201:向存储串中各存储晶体管的栅极及各存储晶体管的第一电极施加第一电压。
示例性的，第一电极可以为存储晶体管的源极或者漏极，本实施例对此不作限制。
在此之后，本实施例中的读写方法还包括：
S202:获取存储晶体管的第二电极的电流。
在一些实现方式中，第一电极为存储晶体管的源极，相应的，第二电极为存储晶体管的漏极；在其他实现方式中，第一电极为存储晶体管的漏极，相应的，第二电极为存储晶体管的源极。
在此之后，本实施例中的读写方法还包括：
S203:通过电流获得存储晶体管内存储的数据。
可以理解的是，若电流大于预设值，则存储晶体管处于开启状态；通过分析电流，即可获得存储晶体管内的数据。
示例性的，若存储晶体管内存储的数据为“1”，存储晶体管的介质层内存储有电子，在第一电压和电子的作用下，存储晶体管处于开启状态，此时获的电流大于预设值。若存储晶体管内存储的数据为“0”，存储晶体管的介质层内未存储电子，在第一电压的作用下，存储晶体管不能开启，此时获得的电流小于预设值，通过分析电流即可获得存储晶体管内存储的数据。
或者，若存储晶体管内存储的数据可以为“0”存储晶体管的介质层内存储有电子，在第一电压和电子的作用下，存储晶体管处于开启状态，此时获的电流大于预设值。若存储晶体管内存储的数据为“1”存储晶体管的介质层内未存储电子，在第一电压的作用下，存储晶体管不能开启，此时获得的电流小于预设值。
本实施例提供的读写方法，在读取数据之前，向存储串中各存储晶体管的栅极及各存储晶体管的第一电极施加第一电压，存储串中各存储晶体管并联；此时，可以使存储串中各存储晶体管均处于可读取数据的状态，通过存储晶体管对应的第二电极，即可读取该存储晶体管内存储的数据，无需使存储串中的各存储晶体管均处于开启状态，提高了数据的读取速度。
本实施例中，向存储晶体管内写入数据包括：向存储串中各存储晶体管的栅极、以及待写入数据的存储晶体管的第二电极施加第二电压，使得待写入数据的存储晶体管处于开启状态，以向待写入数据的存储晶体管内写入第一数据；或者，向存储串中各存储晶体管的栅极、以及待写入数据的存储晶体管的第二电极施加第三电压，第三电压小于第二电压，以向待写入数据的存储晶体管内写入第二数据。
示例性的，写入数据时，可以向栅极和该存储晶体管的第二电极施加第二电压，使得该存储晶体管处于开启状态，在第二电压的作用下，电子被注入到存储晶体管的介质层内，并保持在介质层中，以向该存储晶体管内存储第一数据。若向栅极施加第二电压，向该存储晶体管的第二电极施加第三电压，第三电压低于第二电压，此时电子不会被注入到介质层内，以向该存储晶体管内存储第二数据。
可以理解的是，第一数据可以为“1”，相应的，第二数据为“0”；或者，第一数据可以为“0”，相应的，第二数据为“1”。
通过上述设置，在写入数据时，向存储串中各存储晶体管的栅极施加电压，存储串中各存储晶体管并联；此时，通过存储晶体管对应的第二电极，即可向该存储晶体管内写入数据，无需使存储串中的各存储晶体管均处于开启状态，提高了数据的写入速度。
需要说明的是，本申请实施例的描述中，除非另有明确的规定和限定，术语中“相连”、“连接”应做广义理解，例如，可以是固定连接，或一体地连接；也可以是机械连接，也可以是电连接；可以是直接的连接，也可以是通过中间媒介间接的连接，也可以是两个构件内部的连通。对于本领域技术人员而言，可以根据具体情况理解上述术语在本申请实施例中的具体含义。
最后应说明的是：以上各实施例仅用以说明本申请实施例的技术方案，而非对其进行限制；尽管参照前述各实施例对本申请进行了详细说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中的部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (23)

1.一种存储阵列，其特征在于，包括：
基底；
堆叠结构，所述堆叠结构设置在所述基底上，所述堆叠结构包括层叠设置的多个器件层；每一所述器件层包括层叠设置的第一电极层、第一隔离层以及第二电极层，所述第一隔离层位于所述第一电极层和所述第二电极层之间，各所述第一电极层电连接；
栅极柱，所述堆叠结构上设置有贯通孔，所述贯通孔贯穿所述堆叠结构，所述栅极柱穿设在所述贯通孔内；每一所述器件层中的所述第一电极层作为一个存储晶体管的第一电极，该所述器件层中的所述第二电极层作为对应存储晶体管的第二电极，所述栅极柱作为对应存储晶体管的栅极。
2.根据权利要求1所述的存储阵列，其特征在于，每一所述器件层还包括介质层和沟道层，所述贯通孔包括贯穿每一所述器件层的子通孔，所述介质层设置在所述子通孔的孔壁对应的所述栅极柱上，所述沟道层覆盖在所述子通孔的孔壁上，所述沟道层与所述介质层、所述第一电极层以及所述第二电极层均接触。
3.根据权利要求2所述的存储阵列，其特征在于，所述沟道层覆盖整个所述子通孔的孔壁。
4.根据权利要求1所述的存储阵列，其特征在于，每一所述器件层还包括介质层和沟道层，所述贯通孔包括贯穿每一所述器件层的子通孔，所述介质层设置在所述子通孔的孔壁对应的所述栅极柱上；
所述第一隔离层与所述子通孔的孔壁之间具有缝隙，所述缝隙与所述子通孔连通，所述沟道层包括设置在所述缝隙内第一沟道层，所述第一沟道层与所述介质层、所述第一电极层以及所述第二电极层均接触。
5.根据权利要求4所述的存储阵列，其特征在于，所述沟道层还包括第二沟道层，所述第二沟道层设置在所述第一隔离层朝向所述第二电极层的表面上，所述第二沟道层与所述第一沟道层接触。
6.根据权利要求4或5所述的存储阵列，其特征在于，所述沟道层还包括第三沟道层，所述第三沟道层设置在所述第一隔离层朝向所述第一电极层的表面上，所述第三沟道层与所述第一沟道层接触。
7.根据权利要求1所述的存储阵列，其特征在于，每一所述器件层还包括介质层和沟道层，所述贯通孔包括贯穿每一所述器件层的子通孔；
所述第一隔离层与所述子通孔的孔壁之间具有间隙，所述间隙与所述子通孔连通，所述栅极柱上设置有延伸部，所述延伸部设置在所述间隙内；
所述介质层包括：设置在所述子通孔的孔壁对应的所述栅极柱上的第一介质层、以及包裹在所述延伸部上的第二介质层，所述第一介质层和所述第二介质层接触；
所述沟道层包括：位于所述子通孔孔壁和所述第一介质层之间的第一沟道层、以及位于所述第二介质层和所述间隙侧壁之间的第二沟道层，所述第一沟道层和所述第二沟道层接触。
8.根据权利要求2-7任一项所述的存储阵列，其特征在于，相邻所述器件层中的所述介质层接触。
9.根据权利要求8所述的存储阵列，其特征在于，所述堆叠结构还包括第二隔离层，所述第二隔离层为多个，相邻所述器件层之间设置有一个所述第二隔离层；所述第二隔离层与所述介质层接触。
10.根据权利要求1-9任一项所述的存储阵列，其特征在于，所述第二电极层包括沿平行于所述基底的方向间隔设置的多个第二电极线；所述贯通孔贯穿一个所述第二电极线；
所述堆叠结构还包括贯穿各所述器件层的连接孔，所述连接孔在所述基底上的投影位于同一所述器件层中相邻两个所述第二电极线在所述基底上的投影之间；所述连接孔内填充有导电体，所述导电体与各所述第一电极层接触。
11.一种存储阵列，其特征在于，包括：
存储串，所述存储串包括多个存储晶体管，各所述存储晶体管的栅极电连接；
第一电极线，所述第一电极线与各所述存储晶体管的第一电极电连接；
多个第二电极线，一个所述第二电极线与一个所述存储晶体管的第二电极电连接。
12.一种存储器，其特征在于，包括：
权利要求1-11任一项所述的存储阵列；
控制器，所述控制器与所述存储阵列电连接。
13.一种电子设备，其特征在于，包括：
权利要求12所述的存储器；
电路板，所述存储器设置在所述电路板上。
14.一种读写方法，用于存储阵列，所述存储阵列包括存储串，所述存储串包括多个存储晶体管，其特征在于，读取所述存储晶体管内的数据包括：
向所述存储串中各所述存储晶体管的栅极及各所述存储晶体管的第一电极施加第一电压；
获取所述存储晶体管的第二电极的电流；
通过所述电流获得所述存储晶体管内存储的数据。
15.根据权利要求14所述的读写方法，其特征在于，向所述存储晶体管内写入数据包括：
向所述存储串中各所述存储晶体管的栅极、以及待写入数据的所述存储晶体管的第二电极施加第二电压，使得待写入数据的所述存储晶体管处于开启状态，以向待写入数据的所述存储晶体管内写入第一数据；
或者，向所述存储串中各所述存储晶体管的栅极、以及待写入数据的所述存储晶体管的第二电极施加第三电压，所述第三电压小于所述第二电压，以向待写入数据的所述存储晶体管内写入第二数据。
16.一种存储阵列制作方法，其特征在于，包括：
在基底上形成堆叠结构；所述堆叠结构包括层叠设置的多个器件层，每一所述器件层包括层叠设置的第一中间层、第一隔离层以及第二中间层，所述第一隔离层位于所述第一中间层和所述第二中间层之间；所述第二中间层上设置有贯穿其的第一开口，所述第一开口内填充有电极板；
在所述堆叠结构上形成贯通孔，所述贯通孔贯穿各所述堆叠结构，所述贯通孔在所述基底上的投影位于所述电极板在所述基底上的投影内；
在所述贯通孔内形成栅极柱；
将所述第一中间层替换成第一电极层，每一所述器件层中的所述第一电极层作为一个存储晶体管的第一电极，该所述器件层中的所述电极板作为对应存储晶体管的第二电极，所述栅极柱作为对应存储晶体管的栅极；各所述第一电极层电连接。
17.根据权利要求16所述的存储阵列制作方法，其特征在于，在所述贯通孔内形成栅极柱之前还包括：
在所述贯通孔的孔壁上依次形成沟道层和介质层；所述沟道层覆盖整个所述贯通孔的孔壁，所述介质层覆盖整个所述沟道层。
18.根据权利要求17所述的存储阵列制作方法，其特征在于，在所述基底上形成堆叠结构还包括：相邻的所述器件层之间形成有中间隔离层；
在形成所述栅极柱之后还包括：去除所述中间隔离层以及所述中间隔离层对应的所述沟道层，以形成第一空隙层，在所述第一空隙层内形成第二隔离层。
19.根据权利要求16所述的存储阵列制作方法，其特征在于，在所述贯通孔内形成栅极柱之前还包括：
在所述贯通孔的孔壁上形成介质层，所述介质层覆盖整个所述贯通孔的孔壁；
在所述贯通孔内形成栅极柱之后还包括：
在所述堆叠结构上形成连接孔，所述连接孔贯穿各所述器件层；并通过所述连接孔去除第一隔离层，以形成第二空隙层；
在所述第二空隙层的侧壁上形成沟道层，所述沟道层覆盖在所述第二空隙层对应的所述介质层、所述电极板以及所述第一中间层上；
在所述第二空隙层内形成第三隔离层。
20.根据权利要求16所述的存储阵列制作方法，其特征在于，在所述贯通孔内形成栅极柱之前还包括：
通过所述贯通孔去除部分所述第一隔离层，以形成间隙；
在所述贯通孔的孔壁上形成第一沟道层，在所述间隙的侧壁上形成第二沟道层，所述第二沟道层与所述第一沟道层接触；
在所述第一沟道层上形成第一介质层，在所述第二沟道层上形成第二介质层，所述第一介质层与所述第二介质层接触；
在所述贯通孔内形成栅极柱包括：在所述贯通孔和所述间隙中填充导电材料，以形成位于所述间隙内的延伸部以及位于所述贯通孔内的所述栅极柱，并且所述延伸部与所述栅极柱接触。
21.根据权利要求16所述的存储阵列制作方法，其特征在于，在所述基底上形成堆叠结构还包括：在所述第一中间层上形成贯穿其的第二开口，在所述第二开口内填充源极板，同一所述器件层中，所述源极板在所述基底上的投影与所述电极板在所述基底上的投影完全重合。
22.根据权利要求16-21任一项所述的存储阵列制作方法，其特征在于，将所述第一中间层替换成第一电极层，各所述第一电极层电连接包括：形成贯通所述堆叠结构的连接孔，通过所述连接孔去除第一中间层，以形成第三空隙层，在所述连接孔和所述第三空隙层内填充导电材料，以形成第一电极层以及连接各所述第一电极层的导电体。
23.根据权利要求16-22任一项所述的存储阵列制作方法，其特征在于，在所述贯通孔内形成所述栅极柱之后还包括：
在所述第二中间层中形成导电连接体，所述导电连接体与所述电极板接触，以形成第二电极线。
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