CN111370416A - 三维存储器及三维存储器制作方法 - Google Patents

三维存储器及三维存储器制作方法 Download PDF

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Abstract

本发明属于存储设备技术领域，具体涉及一种三维存储器及三维存储器制作方法。本发明旨在解决相关技术中公共源极上的导电侧壁与导电层之间容易形成电容，该电容会影响三维存储的性能的问题。本发明的三维存储器，阵列器件设置在第一半导体基底和第二半导体基底之间，堆叠结构内设置有存储串和栅极缝，存储串上具有半导体接触块；在堆叠结构的外侧设置有的贯穿接触柱，第一半导体基底和阵列器件之间设置有第一互联层，贯穿接触柱与第一互联层内的触点连接；导电通道与掺杂区和贯穿接触柱连接；通过导电通道以及贯穿接触柱代替相关技术中的公共源极，并且导电通道和贯穿接触与堆叠结构的导电层距离较远，难以形成电容，提高了三维存储器的性能。

Description

三维存储器及三维存储器制作方法
技术领域
本发明涉及存储设备技术领域，尤其涉及一种三维存储器及三维存储器制作方法。
背景技术
随着存储设备技术的逐渐发展，三维储存器以其较高的存储能力以及较快的读取和写入速度被广泛的应用。
相关技术中，三维存储器包括由多个绝缘层和多个导电层交替堆叠形成的堆叠结构。在堆叠结构上设置有向基底延伸的沟道孔和栅极缝，沟道孔和栅极缝均贯穿各导电层和绝缘层，沟道孔内设置有存储串，存储串与导电层之间构成存储单元；栅极缝内设置有公共源极，公共源极的表面具有导电侧壁，导电侧壁朝向基底的一端和存储串朝向基底的一端连接，并且导电侧壁背离基底的一端和存储串背离基底的一端均与外围器件连接。
然而，栅极缝贯穿各导电层，使得设置在栅极缝内的公共源极与导电层之间的距离较小，公共源极上的导电侧壁与导电层之间容易形成电容，该电容会影响三维存储的性能。
发明内容
有鉴于此，本发明实施例提供一种三维存储器及三维存储器制作方法，以解决公共源极上的导电侧壁与导电层之间容易形成电容，该电容会影响三维存储的性能的技术问题。
本发明实施例提供了一种三维存储器，包括：第一半导体基底,第一半导体基底上设置有外围器件以及与外围器件连接的第一互联层，第一互联层具有多个触点；阵列器件，设置在第一互联层背离第一半导体基底的一侧，包括：堆叠结构、以及位于堆叠结构内的栅极缝和多个存储串，存储串的半导体柱侧壁上具有半导体接触块；栅极缝内部填充绝缘体；设置在堆叠结构上的第二半导体基底，第二半导体基底与存储串的半导体接触块接触连接，在第二半导体基底朝向第一半导体基底的一侧形成有掺杂区；贯穿接触柱，位于堆叠结构外围，贯穿接触柱朝向第一半导体基底的一端与堆叠结构外围对应的触点接触；导电通道，包括延伸至掺杂区内的第一接触柱、以及将第一接触柱连接至贯穿接触柱朝向第二半导体基底的一端的导线。
本发明实施例提供的三维存储器，阵列器件设置在第一半导体基底和第二半导体基底之间，阵列器件包括由交替堆叠的多个导电层和绝缘层构成的堆叠结构，堆叠结构内设置有贯穿各导电层和绝缘层的存储串和栅极缝，栅极缝内填充有绝缘体，存储串的半导体柱侧壁上具有与第二半导体基底接触连接的半导体接触块；在堆叠结构的外侧设置有由第一半导体基底向第二半导体基底延伸的贯穿接触柱，第一半导体基底和阵列器件之间设置有外围器件以及与外围器件连接的第一互联层，贯穿接触柱朝向第一半导体基底的一端与第一互联层内的触点连接；第二半导体基底上设置有导电通道，导电通道中的第一接触柱与延伸中掺杂区内，导电通道中的导线与第一接触柱和贯穿接触柱连接；通过导电通道以及贯穿接触柱代替相关技术中的公共源极，并且导电通道和贯穿接触与堆叠结构的导电层距离较远，难以形成电容，提高了三维存储器的性能。
在可以包括上述实施例的一些实施例中，三维存储器还包括：第二互联层，形成于第二半导体基底背离第一半导体基底的一侧，导线形成于第二互联层中。
在可以包括上述实施例的一些实施例中，阵列器件还包括位于堆叠结构外的绝缘侧墙，贯穿接触柱垂直贯穿绝缘侧墙，第二半导体基底覆盖在堆叠结构和绝缘侧墙；第二接触柱贯穿第二半导体基底，第二接触柱的一端与贯穿接触柱朝向第二半导体基底的一端接触连接，第二接触柱的另一端与导线连接。
在可以包括上述实施例的一些实施例中，堆叠结构包括交替堆叠的多个导电层和多个绝缘层，堆叠结构的边缘呈阶梯状，由第一半导体基底向第二半导体基底的方向上各导电层在第一半导体基底上的投影面积逐渐增大；绝缘侧墙与阶梯状的堆叠结构嵌合。
在可以包括上述实施例的一些实施例中，绝缘侧墙具有与阶梯状的堆叠结构嵌合的嵌合区、以及位于嵌合区外侧的外围区；贯穿接触柱设置在外围区内，且贯穿接触柱朝向第一半导体基底的一端与外围区对应的触点接触。如此设置可以增大贯穿接触柱与堆叠结构之间的距离，以进一步避免形成电容，进一步提高三维存储器的性能。
在可以包括上述实施例的一些实施例中，掺杂区与绝缘体朝向第二半导体基底的一端接触。
在可以包括上述实施例的一些实施例中，掺杂区包与第一接触柱朝向第一半导体基底一端接触的增强区域、以及位于增强区域外的一般区域。如此设置，可以降低第一接触柱与掺杂区之间的电阻。
在可以包括上述实施例的一些实施例中，堆叠结构上设置有沟道孔，沟道孔包括位于靠近第二半导体基底的第一段、以及位于第一段背离第二半导体基底一侧的第二段，存储串设置在沟道孔内，存储串包括半导体柱，位于第一段的半导体柱的侧壁向外延伸形成半导体接触块。
在可以包括上述实施例的一些实施例中，导线与第一接触柱为一体结构。如此设置，第一接触柱与导线可通过一次加工形成，以便于三维存储器的制作。
在可以包括上述实施例的一些实施例中，导电通道包括形成在第二半导体基底背离第一半导体基底一侧的第一导体层，以及位于第一导体层和第二半导体基底之间的第二导体层，第一导体层和第二导体层的材质不同。
在可以包括上述实施例的一些实施例中，第一导体层为金属层，第二导体层为钛层或者氮化钛层。
本发明实施例还提供一种三维存储器制作方法，
提供第二半导体基底；
在第二半导体基底上形成阵列器件，阵列器件包括：堆叠结构、以及位于堆叠结构内的栅极缝和多个存储串，存储串的半导体柱侧壁上具有与第二半导体基底接触的半导体接触块；栅极缝内部填充有绝缘体；第二半导体基底上形成有与栅极缝对应的掺杂区；
在堆叠结构的外围形成贯穿接触柱；
在第二半导体基底上形成导电通道，导电通道包括延伸至掺杂区内的第一接触柱，以及将第一接触柱连接至贯穿接触柱朝向第二半导体基底的一端的导线；
在阵列器件背离第二半导体基底的一侧形成第一半导体基底，第一半导体基底上形成有外围器件以及与外围器件连接的第一互联层，第一互联层具有多个触点，贯穿接触柱背离第二半导体基底的一端与触点接触连接。
通过本发明实施例提供的三维存储器制作方法制作的三维存储器，通过导电通道以及贯穿接触柱代替相关技术中的公共源极，并且导电通道和贯穿接触与堆叠结构的导电层距离较远，难以形成电容，提高了三维存储器的性能。
在可以包括上述实施例的一些实施例中，在第二半导体基底上形成阵列器件包括：
在第二半导体基底上交替层叠的形成多个绝缘层和多个牺牲层，在多个绝缘层和多个牺牲层上形成沟道孔，在沟道孔内形成存储串；
在多个绝缘层和多个牺牲层上形成栅极缝，利用栅极缝将牺牲层替换成导电层。
在可以包括上述实施例的一些实施例中，利用栅极缝将牺牲层替换成导电层包括：
牺牲层包括靠近第二半导体基底的第一牺牲层，以及位于第一牺牲层外的各第二牺牲层，栅极缝延伸至第一牺牲层；利用栅极缝去除第一牺牲层。
在可以包括上述实施例的一些实施例中，在去除第一牺牲层之后，去除第一牺牲层对应存储串侧壁，以暴露出存储串内的半导体柱，在暴露出的半导体柱的侧壁上生长半导体接触块，半导体接触块与第二半导体基底接触。
在可以包括上述实施例的一些实施例中，在暴露出的半导体柱的侧壁上生长半导体接触块之后还包括：
利用栅极缝去除各第二牺牲层，并在第一牺牲层和第二牺牲层所在的位置内形成导电层。
在可以包括上述实施例的一些实施例中，第二半导体基底上形成有与栅极缝对应的掺杂区包括：
在去除各第二牺牲层后，在栅极缝对应的第二半导体基底上形成掺杂区。
在可以包括上述实施例的一些实施例中，在形成掺杂区后还包括：
在掺杂区朝向阵列器件的一侧形成增强区域，以使掺杂区被分割成增强区域和位于增强区域外的一般。
在可以包括上述实施例的一些实施例中，在掺杂区朝向阵列器件的一侧形成增强区域包括：
去除栅极缝对应的第二半导体基底上的绝缘层，在栅极缝对应的第二半导体基底上形成导电功能层，导电功能层与掺杂区接触以形成增强区域；
去除导电功能层。
在可以包括上述实施例的一些实施例中，在第二半导体基底上形成导电通道包括：
在第二半导体基底背离阵列器件的一侧形成第一盲孔和第二盲孔，第一盲孔的孔底延伸至掺杂区内，第二盲孔的孔底延伸至贯穿接触柱；
在第二半导体基底上形成导电材料，导电材料填充至第一盲孔内以形成第一接触柱，导电材料填充至第二盲孔内以形成第二接触柱，位于第一盲孔和第二盲孔之间的导电材料构成连接第一接触柱和第二接触柱的导线。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的三维存储器的结构示意图；
图2为本发明实施例提供的三维存储器的截面示意图；
图3为本发明实施例提供的三维存储器制作方法的流程图；
图4为本发明实施例提供的三维存储器制作方法中形成沟道孔后的示意图；
图5为本发明实施例提供的三维存储器制作方法中形成栅极缝的示意图；
图6为本发明实施例提供的三维存储器制作方法中在栅极缝内形成过渡层的示意图；
图7为本发明实施例提供的三维存储器制作方法中在过渡层上形成过度孔的示意图；
图8为本发明实施例提供的三维存储器制作方法中去除第一牺牲层后的示意图；
图9为本发明实施例提供的三维存储器制作方法中去除部分介质层以暴露存储串的半导体柱的示意图；
图10为本发明实施例提供的三维存储器制作方法中在半导体柱上生长半导体接触块后的示意图；
图11为本发明实施例提供的三维存储器制作方法中去除各第二牺牲层的示意图；
图12为本发明实施例提供的三维存储器制作方法中在第二半导体基底上形成掺杂区的示意图；
图13为本发明实施例提供的三维存储器制作方法中在牺牲层对应的位子形成导电层的示意图；
图14为本发明实施例提供的三维存储器制作方法中去除栅极缝对应的隔离绝缘层以形成开口的示意图；
图15为本发明实施例提供的三维存储器制作方法中在掺杂区内形成增强区域后的示意图；
图16为本发明实施例提供的三维存储器制作方法中去除栅极缝侧壁上的导电功能层后的示意图；
图17为本发明实施例提供的三维存储器制作方法中在栅极缝内形成绝缘体的示意图；
图18为本发明实施例提供的三维存储器制作方法中形成贯穿接触柱的示意图；
图19为本发明实施例提供的三维存储器制作方法中使贯穿接触柱与第一互联层上的触点接触连接的示意图；
图20为本发明实施例提供的三维存储器制作方法中将第二半导体基底减薄后的示意图；
图21为本发明实施例提供的三维存储器制作方法中在第二半导体基底上形成第一隔离层的示意图；
图22为本发明实施例提供的三维存储器制作方法中形成第一盲孔和第二盲孔后的示意图；
图23为本发明实施例提供的三维存储器制作方法中去除第一盲孔和第二盲孔之间的部分第一隔离层后的示意图；
图24为本发明实施例提供的三维存储器制作方法中形成第二隔离层后的示意图；
图25为本发明实施例提供的三维存储器制作方法中去除第一盲孔和第二盲孔孔底的第二隔离层后的示意图；
图26为本发明实施例提供的三维存储器制作方法中形成导电材料后的示意图；
图27为本发明实施例提供的三维存储器制作方法中去除位于第一盲孔和第二盲孔外的导电材料后的示意图；
图28为本发明实施例提供的三维存储器制作方法中形成保护层以及顶端引脚后的示意图。
附图标记说明：
10、第一半导体基底；
20、阵列器件；
30、第二半导体基底；
40、导电通道；
60、过渡层；
70、绝缘侧墙；
101、外围器件；
103、触点；
201、储存串；
202、绝缘体；
203、栅极缝；
204、堆叠结构；
2011、沟道孔；
2012、半导体接触块；
2041、导电层；
2042、绝缘层；
2043、开口；
2044、导电功能层；
301、掺杂区；
3011、增强区域；
3012、一般区域；
302、第一隔离层；
303、第一盲孔；
304、第二盲孔；
305、第二隔离层；
306、保护层；
307、顶端引脚；
401、导线；
402、第一接触柱；
403、第二接触柱；
404、第二导体层；
405、第一导体层；
501、第二牺牲层；
502、第一牺牲层；
601、第一过渡层；
602、第二过渡层；
603、第三过渡层；
604、过渡孔；
701、贯穿接触柱；
702、栅线；
703、外侧接触柱；
704、隔离绝缘层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
三维存储器以其具有较高的存储能力以及较快的读取和写入速度被广泛的应用。三维存储器包括基底、设置在基底上的堆叠结构、以及位于堆叠结构背离基底一侧的外围器件，堆叠结构包括交替堆叠的多个绝缘层和多个导电层；堆叠结构上设置有贯穿各导电层和绝缘层的沟道孔，在沟道孔内设置有存储串，存储串背离基底的一端与外围器件连接，存储串与各导电层之间构成存储单元，以实现数据在三维方向上的存储；在沟道孔之间还设置有栅极缝，栅极缝贯穿各导电层和绝缘层，栅极缝内设置有公共源极，公共源极成柱状，公共源极上具有导电侧壁，导电侧壁朝向基底的一端与存储串朝向基底的一端电连接，导电侧壁背离基底的一端与外围器件连接，使得存储串朝向基底的一端通过导电侧壁与外围器件电连接。
然而，相关技术中，公共源极与被栅极缝贯穿的导电层之间的距离较小，在三维存储器工作时(如数据的读取或者写入)，公共源极的导电侧壁容易与各导电层之间构成电容，该电容会影响三维存储器的性能；示例性的，由于公共源极与各导电层之间形成电容，还会导致公共源极与导电层之间发生漏电。
本发明实施例提供的三维存储器，在栅极缝内形成绝缘体，并且在基底背离堆叠结构的一侧形成导线，导线的一端与存储串朝向基底的一端电连接，导线的另一端通过位于堆叠结构外的贯穿接触柱与外围器件连接；用于连接存储串和外围器件的导线和贯穿接触柱与各导电层之间的距离较大，避免构成电容，提高了三维存储器的性能。
本实施例提供的三维存储器可以为NAND存储器(闪存)，当然本实施例并不以此为限，本实施例中的三维存储器还可以为其他的存储器。
请参照图1，本实施例中，三维存储器包括第一半导体基底10，以图1所示方位为例，第一半导体基底10位于三维存储器的底层，第一半导体基底10用于承载外围器件101以及与外围器件101连接的第一互联层。其中，外围器件101可以为形成在第一半导体基底10上的晶体管(如MOS管，金属氧化物半导体场效应晶体管)；第一互联层可以位于外围器件101背离第一半导体基底10的一侧，也就是说外围器件101位于第一半导体基底10和第一互联层之间；第一互联层包括多个触点103以及连接触点103和外围器件101的线路。示例性的，第一半导体基底10的材质可以包括单晶硅、硅锗或锗中的一种或者多种。
在一个可以实现的方式中，第一半导体基底10、外围器件101以及第一互联层可以单独加工。
本实施例中，三维存储器还包括位于第一互联层背离第一半导体基底10一侧的阵列器件20；阵列器件20包括堆叠结构204，堆叠结构204包括交替层叠的设置的多个导电层2041和多个绝缘层2042，绝缘层2042用于实现相邻导电层2041之间的绝缘；其中，导电层2041的材质可以包括钨、钴、铜和铝、金属硅化物中的一种或多种，绝缘层2042的材质可以包括氧化硅、氮化硅以及氮氧化硅中的一种或多种，可选的，绝缘层2042还可以包括位于内部的氧化硅、氮化硅或氮氧化硅以及位于氧化硅、氮化硅或氮氧化硅外部的氧化铝或者氧化锆等，氧化铝或者氧化锆可以与导电层2041接触；本实施例对导电层2041和绝缘层2042的材质不作限制。
阵列器件20还包括存储串201，存储串201贯穿各导电层2041和绝缘层2042，存储串201可以呈圆柱状或者棱柱状，当然存储串201还可以呈圆台状或者棱台状；其中，存储串201可以包括半导体柱以及位于半导体柱外侧的介质层，其中，半导体柱可以由非晶硅、多晶硅或单晶硅中的一种或者多种构成，介质层可以包括隧道层、存储单元层和阻隔层，隧道层可以由氧化硅和/或氮化硅构成，存储单元层可以由氮化硅、氮氧化硅或硅中的一种或者多种构成，阻隔层可以由氧化硅或氮化硅等绝缘材料构成；存储串201与各导电层2041之间形成存储单元，以存储数据。具体地，第一互联层上的触点103为多个，其中部分触点有与存储串201朝向第一半导体基底10一端连接，以实现存储串201朝向第一半导体基底10的一端与外围器件101之间的连接。
上述实现方式中，继续参照图1，存储串201可以为多个，多个存储串201呈阵列的设置；进一步地，堆叠结构204包括核心区以及位于核心区边缘的阶梯区，各存储串201呈阵列的设置在核心区内；阶梯区的导电层2041和绝缘层2042呈阶梯状，阶梯区内设置有沿垂直于第一半导体基底10方向延伸的多个栅线702，第一互联层上还具有与每一栅线702朝向第一半导体基底10的一端连接的触点，每一栅线702背离第一半导体基底10的一端与一个导电层2041连接，以通过各栅线702和第一互联层实现导电层2041与外围器件101之间的连接。在其他实现方式中，核心区也可以包围阶梯区。
示例性的，沿垂直于第一半导体基底10的反向各导电层2041在第一半导体基底10上的投影面积可以正逐渐增大或者逐渐减小。
堆叠结构204包括核心区以及位于核心区边缘的阶梯区，各存储串201设置在核心区内，并且在核心区内呈阵列的布置；阶梯区对应的堆叠结构204因具有阶梯结构，而呈凹槽状；为了填充阶梯区，可以在阶梯区设置有与阶梯状的导电层2041和绝缘层2042嵌合的绝缘侧墙70，绝缘侧墙70的设置可以提高阵列器件20的结构强度。当然，在核心区包围阶梯区的实现方式中，绝缘侧墙70被包围在堆叠结构204内。
示例性的，绝缘侧墙70的材质可以包括氧化硅、氮化硅以及氮氧化硅中的一种或多种。值得说明的是，绝缘侧墙70的材质可以与绝缘层2042的材质相同或者不同，本实施例对此不做限制。
本实施例中，绝缘侧墙70包括与阶梯区的导电层2041和绝缘层2042嵌合的嵌合区以及位于嵌合区外的外围区，在外围区内设置有沿垂直于第一半导体基底10延伸的贯穿接触柱701，贯穿接触柱701朝向第一半导体基底10的一端与第一互联层上的触点103接触连接。
本实施例中，在堆叠结构204内设置有栅极缝203，示例性的栅极缝203可以设置在堆叠结构204的核心区内，栅极缝203呈孔状，栅极缝203沿垂直于第一半导体基底10的方向贯穿各导电层2041和绝缘层2042；进一步地，栅极缝203可以设置在存储串201之间；栅极缝203内填充有绝缘体202。其中，绝缘体202的材质可以包括氧化硅、氮化硅、氮氧化硅以及多晶硅中的一种或多种，值得说明的是，绝缘体202的材质可以与绝缘层2042的材质相同，当然绝缘体202的材质可以与结缘层的材质不同，本实施例对此不做限制。
上述实现方式中，继续参照图2，栅极缝203设置在存储串201之间，在存储串201呈阵列设置布置的实现方式中，可以在相邻的两行或者两列存储串201之间设置栅极缝203，当然也可以在一定行数或者一定列数的存储串201之间设置栅极缝203。
本实施例中，三维存储器还包括设置在堆叠结构204背离第一半导体基底10一侧的第二半导体基底30，存储串201背离第一半导体基底10的一端与第二半导体基底30接触。其中，第二半导体基底30的材质可以包括单晶硅、硅锗或锗中的一种或者多种。
存储串201包括半导体柱以位于半导体柱外侧的介质层，靠近第二半导体基底30的导电层2041对应的介质层上设置有缺口，缺口延伸至半导体柱；缺口内设置有半导体接触块2012，半导体接触块2012与第二半导体基底30接触连接；也就是说，在对堆叠结构204上设置有沟道孔2011，沟道孔2011贯穿各导电层2041和绝缘层2042，沟道孔2011包括位于靠近第二半导体基底30第一段，并且第一段可以与靠近第二半导体基底30的导电层2041同层设置，沟道孔2011还包括位于第一段朝向第一半导体基底10一侧的第二段，存储串201设置在沟道孔2011内，并且位于第一段内的半导体柱上向外延伸形成半导体接触块2012，并且半导体接触块2012延伸至介质层的外部。上述实现方式中，半导体接触块2012的材质可以与半导体柱的材质相同。
进一步地，继续参照图1，第二半导体基底30与堆叠结构204接触的侧面上设置掺杂区301，示例性的，掺杂区301可以为在第二半导体基底30内进行离子注入后形成的。
在上述实现方式中，掺杂区301可以位于各存储串201在第二半导体基底30的投影之间；进一步地，掺杂区301可以正对栅极缝203设置，也就是说掺杂区301与绝缘体202朝向第二半导体基底30的一端接触，如此设置，可以通过栅极缝203进行离子注入，进而形成掺杂区301，方便了掺杂区301的形成。
本实施例中，继续参照图1，三维存储器还包括导电通道40，,导电通道40包括由第二半导体基底30背离第一半导体基底10的侧面向第一半导体基底10延伸的第一接触柱402，第一接触柱402延伸至掺杂区301内；也就是说，第一接触柱402朝向第一半导体基底10的一端位于掺杂区301内，以实现第一接触柱402与掺杂区301之间的连接；具体地，在第二半导体基底30背离第一半导体基底10的侧面上形成第一盲孔303，第一盲孔303的孔底延伸至掺杂区301内，第一接触柱402设置在第一盲孔303内以实现第一接触柱402与掺杂区301之间的连接。
进一步地，导电通道40还包括连接第一接触柱402和惯穿接触的导线401，也就是说通过导线401可以实现第一接触柱402和贯穿接触柱701之间的连接；此时，存储串201上的半导体接触块2012可以通过第二半导体基底30、掺杂区301、第一接触柱402、贯穿接触柱701以及第一互联层内的触点103实现与外围器件101之间的连接；在三维存储器工作时(如数据的读取或者写入)，电流可以由存储串201依次经过半导体接触块2012、第二半导体基底30、掺杂区301、第一接触柱402、贯穿接触柱701以及第一互联层内的触点103到达外围器件101。可以通过导电通道40以及贯穿接触柱701代替相关技术中的公共源极，并且导电通道40和贯穿接触柱701与堆叠结构204的导电层2041距离较远，难以形成电容，提高了三维存储器的性能。同时，还可以避免导电层2041漏电。
在上述实现方式中，三维存储器还包括第二互联层，第二互联层设置在第二半导体基底30背离第一半导体基底10的侧面上，导线401位于第二互联层内；如此设置可以增大导线401与导电层2041之间的距离，以进一步避免导线401与导电层2041之间形成电容，进一步提高三维存储器的性能。
值得说明的是。导线401和第一接触柱402均由导电材料构成，示例性的导线401的材质可以包括钛、铜、氮化钛中的一种或者多种，第一接触柱402的材质可以包括钛、铜、氮化钛中的一种或者多种；值得说明的是，第一接触柱402和导线401的材质可以相同或者不同，本实施例对此不作限制。
本实施例中，第二互联层还可以包括顶端引脚307，堆叠结构204外侧还可以设置有外侧接触柱703，外侧接触柱703朝向第一半导体基底10的一端与第一互联层内的触点连接，外侧接触柱703背离第一半导体基底10的一端与第二半导体基底30接触，部分顶端引脚307贯穿第二半导体基底30，并与外侧接触柱703的背离第一半导体基底10的一端连接；可以通过顶端引脚307、外侧接触柱703实现外部设备与外围器件101之间的连接。
进一步地，第二互联层还包括位于导线401背离第二半导体基底30一侧保护层306，保护层306覆盖第一接触柱402、第二接触柱403以及导线401，进而避免外界物体与第一接触柱402、第二接触柱403以及导线401接触。值得说明的，为了便于顶端引脚307与外部设备连接，保护层306上设置有正对顶端引脚307的孔洞。
本实施例提供的三维存储器，阵列器件20设置在第一半导体基底10和第二半导体基底30之间，阵列器件20包括由交替堆叠的多个导电层2041和多个绝缘层2042构成的堆叠结构204，堆叠结构204内设置有贯穿各导电层2041和绝缘层2042的存储串201和栅极缝203，栅极缝203内填充有绝缘体202，存储串201的半导体柱侧壁上具有与第二半导体基底30接触连接的半导体接触块2012；在堆叠结构204的外侧设置有由第一半导体基底10向第二半导体基底30延伸的贯穿接触柱701，第一半导体基底10和阵列器件20之间设置有外围器件101以及与外围器件101连接的第一互联层，贯穿接触柱701朝向第一半导体基底10的一端与第一互联层内的触点103连接；第二半导体基底30上设置有导电通道40，导电通道40中的第一接触柱402与延伸至掺杂区301内，导电通道40中的导线401与第一接触柱402和贯穿接触柱701连接；通过导电通道40以及贯穿接触柱701代替相关技术中的公共源极，并且导电通道40和贯穿接触柱701与堆叠结构204的导电层2041距离较远，难以形成电容，提高了三维存储器的性能。
本实施例中，导电通道40和贯穿接触柱701与堆叠结构204的导电层2041距离较远还可以避免导电层2041漏电。栅极缝203内填充有绝缘体202，由氧化物构成的绝缘体202还可以提高三维存储器的结构强度；另外，由于栅极缝203内填充绝缘体202无需在第一互联层内设置与栅极缝203对应的触点，同时，可以缩小栅极缝203的体积，进而提高核心区的空间，以便于设置更多的存储串201，进而提高了三维存储器的存储能力。
本实施例中，继续参照图1，导电通道40还包括第二接触柱403，第二接触柱403贯穿第二半导体基底30，并且第二接触柱403朝向第一半导体基底10的一端与贯穿接触柱701背离第一半导体基底10的一端连接，第二接触柱403背离第一半导体基底10的一端与导线401连接，导线401通过第二接触柱403与贯穿接触柱701连接；具体地，在第二半导体基底30上设置有第二盲孔304，第二盲孔304延伸至贯穿接触柱701，第二接触柱403设置第二盲孔304内。
本实施例中，在第二半导体基底30与导线401之间设置有第一隔离层302，在第二半导体基底30与第一接触柱402、第二接触柱403之间设置有第二隔离层305，第一隔离层302和第二隔离层305均由绝缘材质构成，以实现第二半导体基底30与导线401、第一接触柱402和第二接触柱403之间的电性绝缘。
进一步地，本实施例中，第一接触柱402、第二接触柱403以及导线401可以为一体结构，也就是说第一接触柱402、第二接触柱403以及导线401可通过一次加工形成，以便于三维存储器的制作。示例性的，可以先在第二半导体基底30上形成正对掺杂区301的第一盲孔303、以及正对贯穿接触柱701的第二盲孔304，在第二半导体基底30上形成导电材料，导电材料填充在第一盲孔303内以形成第一接触柱402，导电材料填充在第二盲孔304内以形成第二接触柱403，位于第一接触柱402和第二接触柱403之间的导电材料构成连接第一接触柱402和第二接触柱403的导线401。当然，在其他的实现方式中，第一接触柱402、第二接触柱403以及导线401可以为分体结构，本实施例对此不作限制。
在第一接触柱402、第二接触柱403以及导线401为一体结构的实现方式中，导电通道40可以包括第一导体层404、以及位于第一导体层404和第二半导体基底30之间的第二导体层405，第一导体层404和第二导体层405的材质不同。由于第二导体层405需要与贯穿接触柱701和掺杂区301接触，因此可以将第二导体层的导电性设置的较好，以减小第二导体层与贯穿接触柱701和掺杂区301之间的电阻。示例性的，第一导体层可以由铜、银、铝等金属材质构成，第二导体层可以由钛或者氮化钛等材质构成。
继续参照图1，本实施例中，掺杂区301包括与第一接触柱402朝向第一半导体基底10的一端接触的增强区域3011以及位于增强区域3011外的一般区域3012；增强区域3011可以为第一接触柱402与掺杂区301之间形成的欧姆接触层，以降低第一接触柱402与掺杂区301之间的电阻。
示例性的，在第二半导体基底30主要由单晶硅构成的实现方式中，导电通道40包括第一导体层404以及位于第一导体层404和第二半导体基底30之间的第二导体层405，第二导体层405由钛或者氮化钛构成，此时增强区域3011可以为第二导体层405与掺杂区301接触后形成的硅和钛的多晶化合物，进而降低了导电通道40与掺杂区301之间的电阻。
本发明实施例还提供一种三维存储器制作方法，该方法可以用于制造前述各实施例提供的三维存储器，采用这种方法制作出来的三维存储器通过导电通道以及贯穿接触柱代替相关技术中的公共源极，并且导电通道和贯穿接触柱与堆叠结构的导电层距离较远，难以形成电容，提高了三维存储器的性能。
如图3所述，本发明实施例提供的三维存储器制作方法包括：
S101、提供第二半导体基底。
其中，第二半导体基底可以由单晶硅、硅锗、锗等材质构成。
在形成第二半导体基底之后，还包括：
S102、在第二半导体基底上形成阵列器件，阵列器件包括：堆叠结构、以及位于堆叠结构内的栅极缝和多个存储串，存储串的半导体柱侧壁上具有与第二半导体基底接触的半导体接触块；栅极缝内部填充有绝缘体；第二半导体基底上形成有与栅极缝对应的掺杂区。
堆叠结构包括在第二半导体基底上交替堆叠的设置多个导电层和多个绝缘层；示例性的，可以在第二半导体基底上形成隔离绝缘层，之后在隔离绝缘层上交替的形成多个导电层和多个绝缘层；导电层和绝缘层可以通过学气相沉积法(CVD)、原子层沉积法(ALD)等方法形成。其中，隔离绝缘层可以由氧化硅、氮化硅或氮氧化硅构成，导电层可以主要由钨、钴、铜、铝等金属材质够成，当然导电层还可以由氮化钛等非金属导电材质构成，绝缘层的材质可以包括氧化硅、氮化硅以及氮氧化硅中的一种或多种，可选的，绝缘层还可以包括位于内部的氧化硅、氮化硅或氮氧化硅以及位于氧化硅、氮化硅或氮氧化硅外部的氧化铝或者氧化锆等，氧化铝或者氧化锆可以与导电层接触，并且绝缘层的材质可以与隔离绝缘层的材质可以相同，也可以不同。
如图4所示。本实施例中，在第二半导体基底30上形成阵列器件具体包括：在第二半导体基底30上交替层叠的形成多个绝缘层2042和多个牺牲层，在多个绝缘层2042和多个牺牲层上形成沟道孔2011，在沟道孔2011内形成存储串201。
其中，在形成各绝缘层2042和多个牺牲层之前可以在第二半导体基底30上先形成一层隔离绝缘层704。
其中可以通过光刻、干法蚀刻、湿法蚀刻等方式形成沟道孔2011，之后通过蒸镀或者沉积等方法形成存储串201；具体地，存储串201包括半导体柱以及位于半导体柱外侧的介质层，其中，半导体柱可以由非晶硅、多晶硅或单晶硅中的一种或者多种构成，介质层可以包括隧道层、存储单元层和阻隔层，隧道层可以由氧化硅或氮化硅构成，存储单元层可以由氮化硅、氮氧化硅或硅构成，阻隔层可以由氧化硅或氮化硅等绝缘材料构成；存储串201与各导电层2041之间形成存储单元，以存储数据。
本实施例中，在形成存储串201之后，在多个绝缘层2042和多个牺牲层上形成栅极缝203(如图5所示)，利用栅极缝203将牺牲层替换成导电层。具体地，可以先利用栅极缝203去除牺牲层，之后利用栅极缝203将在牺牲层所在的位置形成导电层。
其中，栅极缝203可以通过光刻、干法蚀刻、湿法蚀刻等方式形成，通过栅极缝203将过渡层60替换成导电层，无需设置其他的孔来替换过度层牺牲层，简化了三维存储器的制作难度。
本实施例中，继续参照图4和图5，利用栅极缝203将牺牲层替换成导电层具体包括：
牺牲层包括靠近第二半导体基底30的第一牺牲层502，以及位于第一牺牲外的各第二牺牲层501，栅极缝203延伸至第一牺牲层502；之后利用栅极缝203去除第一牺牲层502。
示例性的，第一牺牲层502的材质与第二牺牲层501的材质可以不同，示例性的第一牺牲层502的材质可以为多晶硅或者单晶硅，第二牺牲层501的材质可以氮化硅。当然在其他实现方式中，第一牺牲层502的材质与第二牺牲层501的材质也可以相同。
上述实现方式中，为了避免在利用栅极缝203去除第一牺牲层502时破坏被栅极缝203贯穿的各第二牺牲层501和各绝缘层2042；形成栅极缝203之后，栅极缝203的周侧壁和栅极缝203的底壁上形成过渡层60(如图6所示)，之后在位于栅极缝203底部的过渡层60上形成延伸至第一牺牲层502的过渡孔604(如图7所示)；之后通过过渡层60围成侧通道以及过渡孔604去除第一牺牲层502(如图8所示)。
其中，过渡层60的材质有多种，示例性的过渡层60的材质可以与各第二牺牲层501的材质相同。
本实施例中，过渡层60可以包括由栅极缝203的侧壁向栅极缝203内部依次设置的第一过渡层601、第二过渡层602以及第三过渡层603，其中，第一过渡层601的材质可以与第二牺牲层501的材质相同，第二过渡层602的材质可以与绝缘层2042的材质相同，第三过渡层603的材质可以与第一过渡层601的材质相同。
如图6所示，在栅极缝203的侧壁上形成过渡层60时，会在堆叠结构背离存储串201的侧面上也形成过渡层60；因此，如图7所示，在栅极缝203的底部形成过渡孔604的同时，可以去除位于堆叠结构204背离存储串201的侧面上的过渡层60。
本实施例中，如图9所示，在去除第一牺牲层502之后，去除第一牺牲层502对应的存储串201侧壁，以暴露出存储串201内的半导体柱。具体地，利用栅极缝203去除第一牺牲层502对应的存储串201上的介质层，以暴露出半导体柱。之后，如图10所示，在暴露出的半导体柱的侧壁上生长半导体接触块2012，半导体接触块2012与第二半导体基底30接触。其中可以通过外延生长的方式在半导体柱的侧壁上生长半导体接触块2012。
在一个可实现的方式中，第三过渡层603与存储单元层的材质相同，第二过渡层602的材质与阻隔层的材质相同，因此在去除第一牺牲层502对应的介质层时会将第二过渡层602和第三过渡层603去除掉，以形成如图9所示的结构。
本实施例中，如图11所示，在暴露出的半导体柱的侧壁上生长半导体接触块2012之后还包括：
利用栅极缝203去除各第二牺牲层501，并在第一牺牲层502和第二牺牲层501的位置内形成导电层。
其中，利用栅极缝203去除第二牺牲层501之后，还包括在栅极缝203对应的第二半导体基底30上形成掺杂区301，以形成如图12所示的结构。示例性的，可以通过离子注入的方式形成掺杂区301。
上述实现方式中，如图13所示，在形成掺杂区301之后，再利用栅极缝203在第一牺牲层502和各第二牺牲层501内形成导电层2041，以形成由多个导电层2041和多个绝缘层2042交替堆叠的堆叠结构204。
本实施中在形成掺杂区301之后，还包括在掺杂区301背离第二半导体基底30的一侧形成增强区域，此时掺杂区301被分隔成增强区域和一般区域。
具体地，如图14所示，可以在去除栅极缝203对应的第二半导体基底30上的隔离绝缘层704；之后在栅极缝203对应的第二半导体基底30上形成导电功能层2044，导电功能层2044与掺杂区301接触以形成增强区域3011(如图15所示)；之后去除导电功能层2044，以形成如图16所示的结构。其中导电功能层2044的材质可以为钛或者氮化钛等，只要能够在导电功能层2044与掺杂区301接触后在掺杂区301内形成增强区域3011即可。示例性的，在第二半导体基底30由单晶硅构成的实现方式中，增强区域3011可以为硅和钛的多晶化合物。
示例性的，去除栅极缝203对应的第二半导体基底30上隔离绝缘层704以形成开口2043，之后在开口2043内、栅极缝203侧壁均形成导电功能层2044；在形成增强区域3011后需去除位于栅极缝203侧壁上的导电功能层2044。
在上述实现方式中，如图17所示，在掺杂区301内形成增强区域3011后在栅极缝203内形成绝缘体202，以填充栅极缝203。其中绝缘体202的材质可以包括氧化硅、氮化硅、氮氧化硅以及多晶硅中的一种或多种，值得说明的是，绝缘体202的材质可以与绝缘层2042的材质相同，当然绝缘体202的材质可以与结缘层的材质不同，本实施例对此不做限制；并且可以通过沉积或者蒸镀等方式形成绝缘体202。
继续参照图3，本实施例提供三维存储器制作方法，在形成绝缘体,之后还包括：
S103、在堆叠结构的外围形成贯穿接触柱。
示例性的，线形成交替堆叠的绝缘层2042以及牺牲层后，在堆叠结构204的边缘形成阶梯区，之后在阶梯区内填充绝缘侧墙70；绝缘侧墙70的材质可以与绝缘层2042的材质相同。绝缘侧墙70包括与阶梯区嵌合的嵌合区以及位于嵌合区外的外围区，如图18所示，在将牺牲层替换层导电层2041后，在嵌合区内形成多个栅线702，每一栅线702朝向第二半导体基底30的一端与一个导电层2041接触连接；并且在外围区内形成贯穿外围区的贯穿接触柱701和外侧接触柱703，之后在阵列器件背离第二半导体基底30的一侧形成与贯穿接触柱701、外侧接触柱703以及各栅线702连接的接触点。
本实施例中在形成贯穿接触柱之后还包括：
S104、在阵列器件背离第二半导体基底的一侧形成第一半导体基底，第一半导体基底上形成有外围器件以及与外围器件连接的第一互联层，第一互联层具有多个触点，贯穿接触柱背离第二半导体基底的一端与触点接触连接。
如图19所示，在一个可实现的方式中，外围器件101以及第一互联层可以预先形成在第一半导体基底10上，外围器件101位于第一互联层和第一半导体基底10之间；将带有外围器件101和第一互联层的第一半导体基底10通过贴片的方式安装在阵列器件20背离第二半导体基底30的一侧，并且第一互联层与阵列器件20接触，以使第一互联层的上的触点与贯穿接触柱701、外侧接触柱703以及栅线702对应的接触点连接。
本实施例中，在阵列器件20背离第二半导体基底30的一侧形成第一半导体基底10之后还包括：
S105、在第二半导体基底上形成导电通道，导电通道包括延伸至掺杂区内的第一接触柱，以及将第一接触柱连接至贯穿接触柱朝向第二半导体基底的一端的导线。
上述实现方式中，如图20所示，在形成导电通道40之前还包括：对第二半导体接基底进行减薄处理，也就是说，去除部分第二半导体基底30，以使其厚度减小。如图21所示，之后在第二半导体体基底30上形成第一隔离层302，第一隔离层302由绝缘材质构成，示例性的第一隔离层302的材质可以与绝缘层2042的材质相同。
如图22所示，在形成第一隔离层302之后，在第一隔离层302上形成延伸至第二半导体基底30的第一盲孔303和第二盲孔304，第一盲孔303贯穿第一隔离层302后延伸至掺杂区301内，并且第一盲孔303的孔底与掺杂区301的增强区域3011接触；第二盲孔304贯穿第一隔离层302后与贯穿接触柱701背离第二半导体基底30的一端接触。
如图23所示，在形成第一盲孔303和第二盲孔304之后，可以将第一盲孔303和第二盲孔304之间的第一隔离层302减薄，之后在第一隔离层302、第一盲孔303层侧壁以及第二盲孔304侧壁上形成第二隔离层305(如图24所示)，其中第二隔离层305由绝缘材质构成，第二隔离层305的材质可以与第一隔离层302的材质相同，也可以不同。
如图25所示，在形成第二隔离层305之后，可以通过光刻、干法蚀刻、湿法蚀刻等方式去除位于第一隔离层302上以及位于第一盲孔303孔底和第二盲孔304孔底处的第二隔离层305；也就是说仅保留位于第一盲孔303和第二盲孔304周侧壁的第二隔离层305被保留。
如图26所示，在第二半导体基底30上形成导电材料，导电材料填充至第一盲孔303内以形成第一接触柱402，导电材料填充至第二盲孔304内以形成第二接触柱403，位于第一盲孔303和第二盲孔304之间的导电材料构成连接第一接触柱402和第二接触柱403的导线401。
本实施例中，位于第一盲孔303和第二盲孔304周侧壁的第二隔离层305可以实现第一接触柱402和第二接触柱403与第二半导体基底30之间的绝缘；另外，由于盲孔延伸至掺杂区301的内的增强区域3011内，因此，增强区域3011可以为连接第一接触柱402和掺杂区301的欧姆接触层，进而降低了第一接触柱402和掺杂区301之间的电阻。
如图27所示，进一步地，导电通道40可以包括第一导体层405以及位于第一导体层405和第二半导体基底30间的第二导体层404，第二导体层404可以由钛或者氮化钛构成，第一导体层405可以由铜、银等金属材质构成；在增强区域3011由硅和钛的多晶化合物构成的实现方式中，第二导体层404可以进一步减小第一接触柱402与增强区域3011之间的电阻。
如图27所示，本实施例中，在第二半导体基底30上形成导电材料之后，可以去除位于第一盲孔303和第二盲孔304外的导电材料；并在导电材料上形成保护层306，示例性的保护层306可以有由绝缘材质构成，进而可以实现对导电材料的保护。
如图28所示，在上述实现方式中，还可以在第二半导体基底30上形成顶端引脚307，顶端引脚307与外侧接触柱703朝向第二半导体基底30的一端连接，通过顶端引脚307和外侧接触柱703可以实现外围器件101与外部设备之间的连接；此时，顶端引脚307、第一接触柱402、导线401以及第二接触柱403构成位于第二半导体基底30上的第二互联层。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种三维存储器，其特征在于，包括：
第一半导体基底,
所述第一半导体基底上设置有外围器件以及与所述外围器件连接的第一互联层，所述第一互联层具有多个触点；
阵列器件，设置在所述第一互联层背离所述第一半导体基底的一侧，包括：堆叠结构、以及位于所述堆叠结构内的栅极缝和多个存储串，所述存储串的半导体柱侧壁上具有半导体接触块；所述栅极缝内部填充绝缘体；
设置在所述堆叠结构上的第二半导体基底，所述第二半导体基底与所述存储串的所述半导体接触块接触连接，在所述第二半导体基底朝向所述第一半导体基底的一侧形成有掺杂区；
贯穿接触柱，位于所述堆叠结构外围，所述贯穿接触柱朝向所述第一半导体基底的一端与所述堆叠结构外围对应的所述触点接触；
导电通道，包括延伸至所述掺杂区内的第一接触柱、以及将所述第一接触柱连接至所述贯穿接触柱朝向所述第二半导体基底的一端的导线。
2.根据权利要求1所述的三维存储器，其特征在于，
所述三维存储器还包括：
第二互联层，形成于所述第二半导体基底背离所述第一半导体基底的一侧，所述导线形成于所述第二互联层中。
3.根据权利要求1所述的三维存储器，其特征在于，
所述阵列器件还包括位于所述堆叠结构外的绝缘侧墙，所述贯穿接触柱垂直贯穿所述绝缘侧墙，所述第二半导体基底覆盖在所述堆叠结构和所述绝缘侧墙；
第二接触柱贯穿所述第二半导体基底，所述第二接触柱的一端与所述贯穿接触柱朝向所述第二半导体基底的一端接触连接，所述第二接触柱的另一端与所述导线连接。
4.根据权利要求3所述的三维存储器，其特征在于，
所述堆叠结构包括交替堆叠的多个导电层和多个绝缘层，所述堆叠结构的边缘呈阶梯状，由所述第一半导体基底向所述第二半导体基底的方向上各所述导电层在所述第一半导体基底上的投影面积逐渐增大；
所述绝缘侧墙与所述阶梯状的所述堆叠结构嵌合。
5.根据权利要求4所述的三维存储器，其特征在于，
所述绝缘侧墙具有与所述阶梯状的所述堆叠结构嵌合的嵌合区、以及位于所述嵌合区外侧的外围区；
所述贯穿接触柱设置在所述外围区内，且所述贯穿接触柱朝向所述第一半导体基底的一端与所述外围区对应的所述触点接触。
6.根据权利要求1所述的三维存储器，其特征在于，
所述掺杂区与所述绝缘体朝向所述第二半导体基底的一端接触。
7.根据权利要求1所述的三维存储器，其特征在于，
所述掺杂区包与所述第一接触柱朝向所述第一半导体基底一端接触的增强区域、以及位于所述增强区域外的一般区域。
8.根据权利要求1所述的三维存储器，其特征在于，
所述堆叠结构上设置有沟道孔，所述沟道孔包括位于靠近所述第二半导体基底的第一段、以及位于所述第一段背离所述第二半导体基底一侧的第二段，所述存储串设置在所述沟道孔内，所述存储串包括半导体柱，位于所述第一段的所述半导体柱的侧壁向外延伸形成所述半导体接触块。
9.根据权利要求1所述的三维存储器，其特征在于，
所述导线与所述第一接触柱为一体结构。
10.根据权利要求9所述的三维存储器，其特征在于，
所述导电通道包括形成在所述第二半导体基底背离所述第一半导体基底一侧的第一导体层，以及位于所述第一导体层和第二半导体基底之间的第二导体层，所述第一导体层和所述第二导体层的材质不同。
11.根据权利要求10所述的三维存储器，其特征在于，
所述第一导体层为金属层，所述第二导体层为钛层或者氮化钛层。
12.一种三维存储器制作方法，其特征在于，
提供第二半导体基底；
在所述第二半导体基底上形成阵列器件，阵列器件包括：堆叠结构、以及位于所述堆叠结构内的栅极缝和多个存储串，所述存储串的半导体柱侧壁上具有与所述第二半导体基底接触的半导体接触块；所述栅极缝内部填充有绝缘体；所述第二半导体基底上形成有与所述栅极缝对应的掺杂区；
在所述堆叠结构的外围形成贯穿接触柱；
在所述第二半导体基底上形成导电通道，所述导电通道包括延伸至所述掺杂区内的第一接触柱，以及将所述第一接触柱连接至所述贯穿接触柱朝向所述第二半导体基底的一端的导线；
在所述阵列器件背离所述第二半导体基底的一侧形成第一半导体基底，所述第一半导体基底上形成有外围器件以及与所述外围器件连接的第一互联层，所述第一互联层具有多个触点，所述贯穿接触柱背离所述第二半导体基底的一端与所述触点接触连接。
13.根据权利要求12所述的三维存储器制作方法，其特征在于，
在第二半导体基底上形成阵列器件包括：
在所述第二半导体基底上交替层叠的形成多个绝缘层和多个牺牲层，在多个所述绝缘层和多个所述牺牲层上形成沟道孔，在所述沟道孔内形成存储串；
在多个所述绝缘层和多个所述牺牲层上形成栅极缝，利用所述栅极缝将所述牺牲层替换成导电层。
14.根据权利要求13所述的三维存储器制作方法，其特征在于，
利用所述栅极缝将所述牺牲层替换成导电层包括：
所述牺牲层包括靠近所述第二半导体基底的第一牺牲层，以及位于所述第一牺牲层外的各第二牺牲层，所述栅极缝延伸至所述第一牺牲层；利用所述栅极缝去除所述第一牺牲层。
15.根据权利要求14所述的三维存储器制作方法，其特征在于，
在去除所述第一牺牲层之后，去除所述第一牺牲层对应所述存储串侧壁，以暴露出所述存储串内的半导体柱，在暴露出的所述半导体柱的侧壁上生长所述半导体接触块，所述半导体接触块与所述第二半导体基底接触。
16.根据权利要求15所述的三维存储器制作方法，其特征在于，
在暴露出的所述半导体柱的侧壁上生长所述半导体接触块之后还包括：
利用所述栅极缝去除各所述第二牺牲层，并在所述第一牺牲层和所述第二牺牲层所在的位置内形成导电层。
17.根据权利要求16所述的三维存储器制作方法，其特征在于，
所述第二半导体基底上形成有与所述栅极缝对应的掺杂区包括：
在去除各所述第二牺牲层后，在所述栅极缝对应的所述第二半导体基底上形成所述掺杂区。
18.根据权利要求17所述的三维存储器制作方法，其特征在于，
在形成所述掺杂区后还包括：
在所述掺杂区朝向所述阵列器件的一侧形成增强区域，以使所述掺杂区被分割成所述增强区域和位于所述增强区域外的一般。
19.根据权利要求18所述的三维存储器制作方法，其特征在于，
在所述掺杂区朝向所述阵列器件的一侧形成增强区域包括：
去除所述栅极缝对应的所述第二半导体基底上的所述绝缘层，在所述栅极缝对应的所述第二半导体基底上形成导电功能层，所述导电功能层与所述掺杂区接触以形成增强区域；
去除所述导电功能层。
20.根据权利要求12-19任一项所述的三维存储器制作方法，其特征在于，
在所述第二半导体基底上形成导电通道包括：
在所述第二半导体基底背离所述阵列器件的一侧形成第一盲孔和第二盲孔，所述第一盲孔的孔底延伸至所述掺杂区内，所述第二盲孔的孔底延伸至所述贯穿接触柱；
在所述第二半导体基底上形成导电材料，所述导电材料填充至所述第一盲孔内以形成所述第一接触柱，所述导电材料填充至所述第二盲孔内以形成第二接触柱，位于所述第一盲孔和所述第二盲孔之间的所述导电材料构成连接所述第一接触柱和所述第二接触柱的所述导线。
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