CN107946193A - 三维存储结构制作方法、存储结构、存储器及电子设备 - Google Patents
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Abstract
本发明提供一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备。其中，所述三维存储结构制作方法，包括：在衬底上确定核心器件区和外围电路区；在所述核心器件区形成三维存储器件；全面形成第一隔离层；对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；在所述外围电路区形成外围电路。本发明提供的三维存储结构制作方法，可以避免三维存储器件制程中的热处理过程对外围电路的不良影响，从而可以有效提高外围电路器件电性能及产品良率，同时可以避免三维存储器件的制造过程中引入的等离子体气体扩散进入外围电路，从而提高产品的可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备。
背景技术
随着对集成度和存储容量需求的不断发展，存储器技术不断进步，随着二维平面存储器的尺寸缩小到了十几纳米级别(16nm、15nm甚至14nm)，每个存储单元也变得非常小，使得每个单元中仅有少数几个电子，材料对电子控制能力随之变弱，随之引起的串扰问题使得进一步缩小存储单元的尺寸变得非常困难而且不够经济。因此，三维存储器应运而生，其是一种基于平面存储器的新型产品，通过存储单元的立体堆叠实现存储容量的扩展。
三维存储器的核心部件主要由在衬底上形成的存储器件和外围电路组成，请参考图1，其示出了一种三维存储结构的示意图，如图所示，由于存储器件与外围电路位于同一个衬底上，但二者结构并不相同，因此需要分别制作，现有技术中，是在衬底上先形成外围电路，再形成存储器件，这样存在诸多弊端：一方面，由于存储器件在形成过程中需要大量的热处理过程，这些热处理过程会影响外围电路器件的电性能，降低产品的良率；另一方面，存储器件与外围电路混合设置在同一衬底上，其彼此间会因制程和结构的不同产生高度差，三维存储芯片中该现象更显著，这将造成插塞接触孔深宽比越来越大，增加连线制程难度；再一方面，存储器件在制造过程中会引入氢或者其他等离子体气体，这些物质经过传递扩散会进入到外围电路，影响器件的可靠性。
鉴于上述问题，目前需要提供一种有效提高外围电路器件电性能及产品良率的三维存储结构制作方法。
发明内容
针对现有技术中的缺陷，本发明提供一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备，以提高外围电路器件电性能及产品良率、降低连线制程难度。
第一方面，本发明提供的一种三维存储结构制作方法，包括：
在衬底上确定核心器件区和外围电路区；
在所述核心器件区形成三维存储器件；
全面形成第一隔离层；
对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；
在所述外围电路区形成外围电路。
在本发明的另一个实施方式中，所述在所述外围电路区形成外围电路，包括：
在所述外围电路区形成绝缘体上硅；
在所述绝缘体上硅之上形成外围电路。
在本发明的又一个实施方式中，所述第一隔离层为绝缘体层，所述在所述外围电路区形成绝缘体上硅，包括：
在所述外围电路区对应的所述第一隔离层中刻蚀出凹陷区；
在所述凹陷区中填充多晶硅，形成绝缘体上硅。
在本发明的又一个实施方式中，在所述核心器件区形成三维存储器件之前，还包括：
在所述衬底上全面形成场氧化层；
去除所述核心器件区的场氧化层。
在本发明的又一个实施方式中，在所述绝缘体上硅之上形成外围电路之后，还包括：
全面形成第二隔离层；
对所述第二隔离层进行全面平坦化；
基于所述第二隔离层，形成所述外围电路与所述三维存储器件之间的金属连线。
第二方面，本发明提供的一种三维存储结构，包括：衬底、三维存储器件、第一隔离层和外围电路；
所述衬底上设有核心器件区和外围电路区；
所述三维存储器件设于所述衬底的核心器件区；
所述第一隔离层设于所述三维存储器件及所述衬底的外围电路区之上；
所述外围电路设于所述外围电路区对应的第一隔离层上。
在本发明的又一个实施方式中，所述外围电路区对应的第一隔离层上设有绝缘体上硅，所述外围电路设于所述绝缘体上硅之上。
在本发明的又一个实施方式中，所述第一隔离层为绝缘体层，所述外围电路区对应的所述第一隔离层上设有凹陷区，所述凹陷区中填充有多晶硅，所述多晶硅构成绝缘体上硅。
在本发明的又一个实施方式中，所述三维存储结构，还包括：第二隔离层和金属连线；
所述第二隔离层设于所述三维存储器件和所述外围电路之上；
所述金属连线设于所述第二隔离层之上，并穿过所述第二隔离层连接所述外围电路和所述三维存储器件。
第三方面，本发明提供的一种三维存储器，所述三维存储器中设置有本发明提供的三维存储结构。
第四方面，本发明提供的一种电子设备，所述电子设备中设置有本发明提供的三维存储器。
由上述技术方案可知，本发明第一方面提供的一种三维存储结构制作方法，通过优先制作三维存储器件，在三维存储器件形成后再制作外围电路，可以避免三维存储器件制程中的热处理过程对外围电路的不良影响，从而可以有效提高外围电路器件电性能及产品良率，同时可以避免三维存储器件的制造过程中引入的等离子体气体扩散进入外围电路，从而提高产品的可靠性；另外，通过全面形成第一隔离层并进行全面平坦化，然后再形成外围电路，可以有效减小三维存储器件与外围电路的高度差，从而不需要增大插塞接触孔深宽比，降低连线制程难度。
本发明第二方面提供的一种三维存储结构，是根据上述三维存储结构制作方法制作而成的，与上述三维存储结构制作方法出于相同的发明构思，相较于现有技术，具有较好的电性能和较高的良率和可靠性，且更容易制作连线。
本发明第三方面提供的一种三维存储器，设置了本发明提供的三维存储结构，具有与所述三维存储结构相同的有益效果。
本发明第四方面提供的一种电子设备，设置了本发明提供的三维存储器，具有与所述三维存储器相同的有益效果。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1示出了现有技术所提供的一种三维存储结构的示意图；
图2示出了本发明实施例所提供的一种三维存储结构制作方法的流程图；
图3至图10示出了本发明实施例所提供的一种三维存储结构制作方法的关键步骤的剖视示意图；
图11示出了本发明实施例所提供的一种三维存储结构的结构示意图。
具体实施方式
下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的技术方案，因此只是作为示例，而不能以此来限制本发明的保护范围。
需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。
另外，术语“第一”和“第二”是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施方式提供一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备，下面结合附图对本发明的实施例进行说明。
请参考图2，其示出了本发明实施例所提供的一种三维存储结构制作方法的流程图。如图2所示，所述三维存储结构制作方法，包括以下步骤：
步骤S101：在衬底上确定核心器件区和外围电路区。
本发明实施例中，首先提供一衬底，所述衬底的材质可以包括体硅(bulk Si)、体锗(bulkGe)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，在本发明提供的一个实施例中，采用含硅材质的衬底，例如Si、SOI、SiGe或SiC等。
本步骤S101中，通过预先的版图设计划分出核心器件区和外围电路区，所述核心器件区用于制作三维存储器件，所述外围电路区用于制作外围电路。
步骤S102：在所述核心器件区形成三维存储器件。
本步骤中，形成三维存储器件的方法可以采用现有技术中提供的任意一种三维存储器件的制作方法，例如3D NAND闪存存储器的制作方法(如BiCS、TCAT等制作工艺)、3DNOR闪存存储器的制作方法、DRAM存储器的制作方法、3D Xpoint闪存存储器的制作方法等，以制作对应形式的三维存储器件，本发明实施例不做具体限定。
在本发明实施例的一个变更实施方式中，形成三维存储器件的主要工艺可以包括：
在所述衬底上形成底层选择门(英文简称：BSG；英文全称：Below Select Gate；中文全称：底层选择门)氧化层；
形成氮化硅和氧化硅的交替堆叠阶梯结构；
在所述交替堆叠阶梯结构中形成垂直通道孔；
在所述垂直通道孔中沉积氧化硅、氮化硅、氧化硅和多晶硅，形成三维存储器件。
其中，为了更加精准地控制底层选择门氧化层的形成，可以采用DPN(英文简称：DPN；英文全称：Dip Pen Nanolithography；中文全称：蘸笔纳米光刻术)工艺形成底层选择门氧化层。
所述交替堆叠阶梯结构可以采用通过交替沉积氧化硅和氮化硅，然后利用光刻技术刻蚀成台阶状得到，交替堆叠阶梯结构的层数可以是32、64等。在形成垂直通道孔后，可以先生长一层TEOS膜，以便于在后道工序中利用该TEOS膜形成氧化硅膜。
考虑到随着半导体器件尺寸的减小，半导体器件的隔离要求越来越高。因此，在本发明实施例的一个变更实施方式中，在步骤S102之前，还包括：在所述衬底上全面形成场氧化层；去除所述核心器件区的场氧化层。从而在外围电路区形成场氧化层，所述场氧化层可以有效地隔绝表面漏电流，从而提高所述三维存储结构的隔离性能。其中，去除所述核心器件区的场氧化层可以采用化学回蚀(英文简称：CEB；英文全称：Chemical Etch back；中文全称：化学回蚀)工艺实现。
步骤S104：全面形成第一隔离层。
在形成三维存储器件后，即可开始制作外围电路，为了避免三维存储器件与外围电路之间产生干扰，可以在形成外围电路之前，在三维存储器件形成以后，全面形成第一隔离层，所述第一隔离层可以通过沉积氧化物(如氧化硅)或氮化物(如氮化硅)等形成，需要说明的是，本发明实施例中所提到的“全面”可以理解为包括核心器件区和外围电路区在内的整个界面。
步骤S104：对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平。
由于步骤S103后核心器件区和外围电路区有较大的高度差，若直接制作外围电路区，无疑会造成插塞接触孔深宽比越来越大，增加连线制程难度，因此，在步骤S103后，还需要对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平。其中，平坦化可以采用化学机械研磨工艺实现。
步骤S105：在所述外围电路区形成外围电路。
本步骤，形成外围电路的方法可以采用现有技术中提供的任意一种外围电路的制作方法，此处不再一一赘述，例如，在本发明实施例的一个变更实施方式中，形成外围电路的主要工艺可以包括：依次形成高压区P阱和N阱、高压区栅氧化层、浅沟槽隔离层、低压区P阱和N阱、低压区栅氧化层、多晶硅栅、硅化钨、漏源区和氧化硅保护层。
本发明上述实施例提供的三维存储结构制作方法，通过优先制作三维存储器件，在三维存储器件形成后再制作外围电路，可以避免三维存储器件制程中的热处理过程对外围电路的不良影响，从而可以有效提高外围电路器件电性能及产品良率，同时可以避免三维存储器件的制造过程中引入的等离子体气体扩散进入外围电路，从而提高产品的可靠性；另外，通过全面形成第一隔离层并进行全面平坦化，然后再形成外围电路，使得三维存储器件和外围电路不在同一个层面上形成，可以有效减小三维存储器件与外围电路的高度差，从而不需要增大插塞接触孔深宽比，降低连线制程难度。此外，鉴于三维存储器件和外围电路距离变远，所以一些等离子体或者气体难以扩散进外围电路影响其性能，且外围电路放在后面做可以免受三维存储器件制程中多层膜沉积所带来的压力影响。
为了实现更好的介质隔离，在本发明实施例的一个变更实施方式中，所述步骤S105具体包括：
在所述外围电路区形成绝缘体上硅；
在所述绝缘体上硅之上形成外围电路。
由于绝缘体上硅(英文简称：SOI；英文全称：Silicon On Insulator；中文全称：绝缘体上硅)可以有效提升时脉并减少电流漏电，因此，采用上述变更实施方式可以有效提高三维存储结构中外围电路的介质隔离效果，从而提高产品性能。
在本发明实施例的一个变更实施方式中，所述第一隔离层为绝缘体层(如氧化硅、氮化硅等)，所述在所述外围电路区形成绝缘体上硅，包括：
在所述外围电路区对应的所述第一隔离层中刻蚀出凹陷区；
在所述凹陷区中填充多晶硅，形成绝缘体上硅。
其中，所述刻蚀出凹陷区，具体可以包括采用干法刻蚀工艺或湿法刻蚀工艺刻蚀出凹陷区。
由于氮化硅相较于氧化硅具有更高的热导率、以及在氢氟酸溶液中的腐蚀速率低、结构性能良好等特点，采用氮化硅作为SOI的绝缘层可以显著提高所述三维存储结构在高温、大功耗等情形下的性能，因此，所述第一隔离层可以采用氮化硅，以获得更好的性能。而由于氧化硅更容易形成，因此，所述第一隔离层也可以采用氧化硅，在刻蚀出所述凹陷区后，利用炉管工艺在所述凹陷区中生长一层氮化硅膜，然后再填充多晶硅，同样可以获得更好的产品性能。
容易理解的是，为了尽量减小三维存储器件与外围电路之间的高度差，降低插塞接触孔深宽比及连线制程难度，所述多晶硅的顶面可以高于或持平于所述核心器件区的顶面。
在形成外围电路后，还需要将所述外围电路与三维存储器件进行连线，因此，在本发明实施例的一个变更实施方式中，在步骤S105之后，还包括：全面形成第二隔离层；对所述第二隔离层进行全面平坦化；基于所述第二隔离层，形成所述外围电路与所述三维存储器件之间的金属连线。其中，其中，所述第二隔离层可以通过沉积氧化物(如氧化硅)或氮化物(如氮化硅)等形成，全面平坦化可以采用化学机械研磨工艺实现。
在本发明实施例提供的一个具体实施方式中，请参考图3至图10，其示出了本发明实施例所提供的一种三维存储结构制作方法的关键步骤的剖视示意图，图3示出了在衬底上形成场氧化层后的剖视示意图，图4示出了在核心器件区形成底层选择门氧化层后的剖视示意图，图5示出了形成三维存储器件并沉积第一隔离层后的剖视示意图，图6示出了全面平坦化后的剖视示意图，图7示出了形成凹陷区后的剖视示意图；图8示出了在凹陷区填充多晶硅后的剖视示意图；图9示出了形成外围电路后的剖视示意图；图10示出了沉积第二隔离层、全面平坦化并形成金属连线后的剖视示意图。
在上述实施例中，提供了一种三维存储结构的制作方法，相应的，本发明还提供了一种根据上述三维存储结构制作方法制作而成的三维存储结构，下面结合附图对本发明实施例提供的三维存储结构进行说明，由于所述三维存储结构是根据前述三维存储结构制作方法制作而成的，两者属于相同的发明构思，因此，部分内容不再赘述，请参考上述三维存储结构制作方法的实施例进行理解。
请参考图11，其示出了本发明实施例提供的一种三维存储结构的结构示意图，如图所示，所述三维存储结构包括：衬底11、三维存储器件12、第一隔离层13和外围电路14；
所述衬底11上设有核心器件区和外围电路14区；
所述三维存储器件12设于所述衬底11的核心器件区；
所述第一隔离层13设于所述三维存储器件12及所述衬底11的外围电路14区之上；
所述外围电路14设于所述外围电路14区对应的第一隔离层13上。
在本发明实施例的一个实施方式中，所述外围电路14区对应的第一隔离层13上设有绝缘体上硅，所述外围电路14设于所述绝缘体上硅之上。
在本发明实施例的另一个实施方式中，所述第一隔离层13为绝缘体层，所述外围电路14区对应的所述第一隔离层13上设有凹陷区，所述凹陷区中填充有多晶硅15，所述多晶硅15构成绝缘体上硅。
在本发明实施例的又一个实施方式中，所述三维存储结构，还包括：第二隔离层16和金属连线17；
所述第二隔离层16设于所述三维存储器件12和所述外围电路14之上；
所述金属连线17设于所述第二隔离层16之上，并穿过所述第二隔离层16连接所述外围电路14和所述三维存储器件12。
本发明实施例提供的三维存储结构，与本发明提供的三维存储结构制作方法具有相同的有益效果，相较于现有技术，具有较好的电性能和较高的良率和可靠性，且更容易制作连线。
本发明还提供了一种三维存储器，所述三维存储器中设置有本发明提供的三维存储结构，并根据所述三维存储结构封装而成，所述三维存储器还可以设有数据接口如SATA、M.2、PCI-E、mSATA等，以便于与外部电子器件进行通信。本发明实施例提供的一种三维存储器，由于设置了本发明提供的三维存储结构，具有相同的有益效果，相较于现有技术具有较好的电性能和较高的良率和可靠性，且更容易制作连线。
本发明还提供一种电子设备，所述电子设备中设有本发明提供的上述三维存储器，所述电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器等任意可以存储数据的设备。本发明实施例提供的一种电子设备，由于设置了本发明提供的三维存储器，具有与所述三维存储器相同的有益效果。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“一个变更实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。
Claims (10)
1.一种三维存储结构制作方法，其特征在于，包括：
在衬底上确定核心器件区和外围电路区；
在所述核心器件区形成三维存储器件；
全面形成第一隔离层；
对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；
在所述外围电路区形成外围电路。
2.根据权利要求1所述的三维存储结构制作方法，其特征在于，所述在所述外围电路区形成外围电路，包括：
在所述外围电路区形成绝缘体上硅；
在所述绝缘体上硅之上形成外围电路。
3.根据权利要求2所述的三维存储结构制作方法，其特征在于，所述第一隔离层为绝缘体层，所述在所述外围电路区形成绝缘体上硅，包括：
在所述外围电路区对应的所述第一隔离层中刻蚀出凹陷区；
在所述凹陷区中填充多晶硅，形成绝缘体上硅。
4.根据权利要求1所述的三维存储结构制作方法，其特征在于，在所述核心器件区形成三维存储器件之前，还包括：
在所述衬底上全面形成场氧化层；
去除所述核心器件区的场氧化层。
5.根据权利要求1所述的三维存储结构制作方法，其特征在于，在所述外围电路区形成外围电路之后，还包括：
全面形成第二隔离层；
对所述第二隔离层进行全面平坦化；
基于所述第二隔离层，形成所述外围电路与所述三维存储器件之间的金属连线。
6.一种三维存储结构，其特征在于，包括：衬底、三维存储器件、第一隔离层和外围电路；
所述衬底上设有核心器件区和外围电路区；
所述三维存储器件设于所述衬底的核心器件区；
所述第一隔离层设于所述三维存储器件及所述衬底的外围电路区之上；
所述外围电路设于所述外围电路区对应的第一隔离层上。
7.根据权利要求6所述的三维存储结构，其特征在于，所述外围电路区对应的第一隔离层上设有绝缘体上硅，所述外围电路设于所述绝缘体上硅之上。
8.根据根据权利要求7所述的三维存储结构，其特征在于，所述第一隔离层为绝缘体层，所述外围电路区对应的所述第一隔离层上设有凹陷区，所述凹陷区中填充有多晶硅，所述多晶硅构成绝缘体上硅。
9.一种三维存储器，其特征在于，所述三维存储器中设置有权利要求5至8任一项所述的三维存储结构。
10.一种电子设备，其特征在于，所述电子设备中设置有权利要求9所述的三维存储器。
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