CN105810637A - 一种3d nand外围器件的集成方法 - Google Patents
一种3d nand外围器件的集成方法 Download PDFInfo
- Publication number
- CN105810637A CN105810637A CN201410854263.9A CN201410854263A CN105810637A CN 105810637 A CN105810637 A CN 105810637A CN 201410854263 A CN201410854263 A CN 201410854263A CN 105810637 A CN105810637 A CN 105810637A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- pmd
- oxynitride dielectric
- transitional region
- memory area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 38
- 230000010354 integration Effects 0.000 title abstract 4
- 238000005530 etching Methods 0.000 claims abstract description 52
- 230000015654 memory Effects 0.000 claims abstract description 52
- 238000001259 photo etching Methods 0.000 claims abstract description 52
- 238000003860 storage Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 230000007547 defect Effects 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 abstract description 5
- 230000007704 transition Effects 0.000 abstract description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract 5
- 229910052757 nitrogen Inorganic materials 0.000 abstract 5
- 239000001301 oxygen Substances 0.000 abstract 5
- 229910052760 oxygen Inorganic materials 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种3D NAND外围器件的集成方法，该方法包括：提供衬底，衬底包括存储区域、过渡区域和外围器件区域，且外围器件区域上形成有外围器件；在外围器件上形成第一PMD，并在存储区域、过渡区域和第一PMD上形成底部氧氮介质层和多个存储氧氮介质层；对过渡区域上的多个存储氧氮介质层依次进行光刻及刻蚀处理，形成楼梯形沟槽；对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，形成第一凹槽；形成第二PMD，以填充所述楼梯形沟槽和所述第一凹槽。该方法在外围器件的集成过程中减少了一次光刻和刻蚀工艺，不仅降低了闪存器件的生产成本，还减少了集成过程引入的缺陷，提高了闪存器件的产品良率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种3DNAND外围器件的集成方法。
背景技术
随着闪存存储器的快速发展，三维(3D)闪存存储器结构得到了迅速发展，3DNAND闪存已经广泛应用于半导体器件中。在制作3DNAND闪存时经常需要集成外围器件。
目前3DNAND闪存(memory)工艺和外围器件工艺的集成方法中，至少需要经过两次额外的光刻和刻蚀工艺才能集成外围器件。光刻是集成电路(IntegratedCircuit，IC)制造业中最为重要的一道工序，通常可以用光刻次数及所需掩膜(Mask)的个数来表示IC制作工艺的难易程度。至少需要额外的两次光刻和刻蚀工艺才能集成外围器件，外围器件的集成成本较高，从而使闪存器件的生产成本较高。另外，在集成工艺中增加的这两次光刻和刻蚀工艺，还不可避免的引入生产缺陷，导致闪存器件的产品良率较低。
发明内容
有鉴于此，本发明实施例提供一种3DNAND外围器件的集成方法，以简化外围器件的集成工艺，降低闪存器件的生产成本，并提高闪存器件的产品良率。
本发明实施例提供了一种3DNAND外围器件的集成方法，包括：
提供衬底，所述衬底包括存储区域、过渡区域和外围器件区域，且所述外围器件区域上形成有外围器件；
在所述外围器件上形成第一金属沉积前的介电质保护膜PMD，并在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层；
对过渡区域上的多个存储氧氮介质层依次进行光刻及刻蚀处理，形成楼梯形沟槽；
对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，形成第一凹槽；
形成第二金属沉积前的介电质保护膜PMD，以填充所述楼梯形沟槽和所述第一凹槽。
进一步地，对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，形成第一凹槽，包括：
对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，且刻蚀停留在所述第一PMD上。
进一步地，在所述外围器件上形成第一金属沉积前的介电质保护膜PMD，并在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层，包括：
在所述外围器件，所述存储区域和所述过渡区域上形成所述第一PMD；
采用光刻和刻蚀工艺去除在存储区域上形成的第一PMD；
采用化学气相沉积工艺在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层。
进一步地，所述底部氧氮介质层包括栅极氧化层和形成于所述栅极氧化层上的源极选择管氮化硅层。
进一步地，所述多个存储氧氮介质层包括多个堆叠的氧化介质层和牺牲介质层，其中所述牺牲介质层形成于相邻的氧化介质层之间。
进一步地，形成第二金属沉积前的介电质保护膜PMD，以填充所述楼梯形沟槽和所述第一凹槽之后，还包括：
在所述存储区域和所述过渡区域形成多个阵列串单元，所述阵列串单元之间设有暴露出所述衬底的源极沟槽，所述阵列串单元包括多晶硅、多晶硅隔离介质层及多个存储氧氮介质层，其中，所述多晶硅隔离介质层形成于所述多晶硅的内部，所述多个存储氧氮介质层位于所述多晶硅的两侧；
对源极沟槽中暴露出的衬底进行离子注入，形成公共源极；
在所述存储区域形成存储单元的栅极，并在所述过渡区域形成源极选择管的栅极。
进一步地，所述第一PMD包括高密度等离子体氧化层或正硅酸乙酯氧化层。
进一步地，第一PMD的厚度为
本发明实施例提供的3DNAND外围器件的集成方法，在所述外围器件上形成第一PMD，并在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层，对过渡区域上的多个存储氧氮介质层依次进行光刻及刻蚀处理，形成楼梯形沟槽，且仅通过一次光刻和刻蚀工艺同时去除过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层，即，该方法无需通过增加额外的光刻和刻蚀工艺就能够去除第一PMD上的氧氮介质层。综上，该方法在外围器件的集成过程中减少了一次光刻和刻蚀工艺，不仅降低了闪存器件的生产成本，还减少了集成过程引入的缺陷，提高了闪存器件的产品良率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1a-图1g是现有技术中的3DNAND外围器件的集成方法的示意图；
图2为本发明实施例中提供的3DNAND外围器件的集成方法的流程示意图；
图3a-图3f是本发明实施例一中提供的一种3DNAND外围器件的集成方法的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
图1a-图1g是现有技术中的3DNAND外围器件的集成方法的示意图。
如图1a所示，现有的3DNAND外围器件的集成方法，提供衬底100，所述衬底100包括存储区域101、过渡区域102和外围器件区域103，且所述外围器件区域103上形成有外围器件120。
如图1b所示，在所述外围器件120上形成第一金属沉积前介电质保护膜(Pre-MetalDielectric，PMD)130，以用所述第一PMD130保护外围器件120。该步骤在存储区域101和过渡区域102上也形成有第一PMD130。
如图1c所示，采用光刻和刻蚀工艺去除存储区域101和过渡区域102上的第一PMD130，以露出存储区域101和过渡区域102的表面，便于后续在所述存储区域101和所述过渡区域102上形成O-N(氧化硅-氮化硅)介质层。需要注意的是，该步骤是现有的3DNAND外围器件集成方法中额外增加的第一次光刻和刻蚀工艺。
如图1d所示，采用化学气相沉积(ChemicalvaporDeposition，CVD)工艺形成存储区域101和过渡区域102的底部氧氮介质层和多个存储氧氮介质层。底部氧氮介质层和多个存储氧氮介质层可以被统称为氧氮介质层140。该步骤在所述第一PMD130上也形成有底部氧氮介质层和多个存储氧氮介质层，即在所述第一PMD130上形成有氧氮介质层140。
需要说明的是，本发明中对存储氧氮介质层的层数不作具体限定，可以根据对存储单元容量的需要设计成2、4、8、16、24层等，本实施例中以4层为例。
如图1e所示，采用光刻和刻蚀工艺去除所述第一PMD130上的氧氮介质层140，刻蚀停在所述第一PMD130上。需要注意的是，该步骤是现有的3DNAND外围器件集成方法中增加的第二次光刻和刻蚀工艺。
如图1f所示，采用光刻和刻蚀工艺依次去除过渡区域102上的各存储氧氮介质层和底部氧氮介质层。由于上述步骤中形成了4层存储氧氮介质层和1层底部氧氮介质层，该步骤中共需5次光刻和刻蚀。需要注意的是，最后一次光刻和刻蚀时，即在去除底部氧氮介质层时，光刻以及刻蚀的区域E1仅在过渡区域102的内部，并不包括外圈器件区域103。
需要说明的是，对于包括4层氧氮介质层的3DNAND闪存器，这5次光刻和刻蚀工艺均属于3DNAND闪存结构的必备制作工艺，并不属于3DNAND外围器件的集成方法增加的额外光刻和刻蚀工艺。
如图1g所示，形成第二金属沉积前的介电质保护膜PMD150。
因此，现有的3DNAND外围器件的集成方法中，需要通过第一次额外的光刻和刻蚀工艺去除存储区域上的第一PMD，还需要通过第二次额外的光刻和刻蚀工艺去除第一PMD上的底部氧氮介质层和多个存储氧氮介质层，即现有的3DNAND外围器件的集成方法中需要两次额外的光刻和刻蚀工艺，使外围器件的集成成本较高，导致闪存器件的生产成本较高。另外，这两次额外的光刻和刻蚀工艺，还不可避免的引入生产缺陷，导致闪存器件的产品良率较低。
针对上述问题，本发明提供了一种3DNAND外围器件的集成方法，该方法只需一次额外的光刻和刻蚀工艺就能够集成3DNAND闪存与外围器件，相比于现有的3DNAND外围器件的集成方法减少了一次光刻和刻蚀工艺，不仅降低了闪存器件的生产成本，还减少了集成过程引入的缺陷，提高了闪存器件的产品良率。
实施例一
基于以上描述，本发明实施例一提供了如下的解决方案。
图2为本发明实施例中提供的3DNAND外围器件的集成方法的流程示意图，如图2所示，该方法可以包括以下步骤：
步骤21、提供衬底，所述衬底包括存储区域、过渡区域和外围器件区域，且所述外围器件区域上形成有外围器件；
步骤22、在所述外围器件上形成第一金属沉积前的介电质保护膜PMD，并在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层；
步骤23、对过渡区域上的多个存储氧氮介质层依次进行光刻及刻蚀处理，形成楼梯形沟槽；
步骤24、对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，形成第一凹槽；
步骤25、形成第二金属沉积前的介电质保护膜PMD，以填充所述楼梯形沟槽和所述第一凹槽。
本实施例通过步骤24中的一次光刻和刻蚀工艺就能够同时去除过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层，即，该方法只需一次额外的光刻和刻蚀工艺就能够集成3DNAND闪存与外围器件，不仅降低了闪存器件的生产成本，还减少了集成过程引入的缺陷，提高了闪存器件的产品良率
以下具体介绍本发明中提供的3DNAND外围器件的集成方法。
参考图3a所示，提供衬底300，所述衬底300包括存储区域301、过渡区域302和外围器件区域303，且所述外围器件区域303上形成有外围器件320。其中，所述外围器件320可以包括电源芯片、电阻、电容、晶振和二极管等。
参考图3b所示，在所述外围器件320上形成第一PMD330，以用所述第一PMD330保护外围器件320。该步骤在存储区域301和过渡区域302上也形成有第一PMD330。具体的，所述第一PMD330可以包括高密度等离子体(HighDensityPlasma，HDP)氧化层或正硅酸乙酯TEOS氧化层等其它类型的氧化层的组合。第一PMD330的厚度可以为
参考图3c所示，采用光刻和刻蚀工艺去除存储区域301和过渡区域302上的第一PMD330，以露出存储区域301和过渡区域302的表面，便于后续在所述存储区域301和过渡区域302上形成O-N(氧化硅-氮化硅)介质层。需要注意的是，该步骤是本发明提供的3DNAND外围器件集成方法在集成外围器件和3DNAND的过程中额外增加的第一次光刻和刻蚀工艺，也是额外增加的唯一一次光刻和刻蚀工艺。
参考图3d所示，采用CVD工艺形成存储区域301和过渡区域302的底部氧氮介质层341和多个存储氧氮介质层342。该步骤在第一PMD330上也形成有底部氧氮介质层341和多个存储氧氮介质层342。
其中，所述底部氧氮介质层341可以包括栅极氧化层和形成于所述栅极氧化层上的源极选择管氮化硅层。所述多个存储氧氮介质层342可以包括多个堆叠的氧化介质层和牺牲介质层，其中所述牺牲介质层形成于相邻的氧化介质层之间。
需要说明的是，本发明中对存储氧氮介质层的层数不作具体限定，可以根据对存储单元容量的需要设计成2、4、8、16、24层等，本实施例中以4层为例。
参考图3e所示，对过渡区域302上的多个存储氧氮介质层342依次进行光刻及刻蚀处理，形成楼梯形沟槽350；还对过渡区域302上的底部氧氮介质层341和第一PMD330上的氧氮介质层进行光刻和刻蚀处理，形成第一凹槽360。需要注意的是，在对底部氧氮介质层341和第一PMD330上的氧氮介质层进行光刻和刻蚀处理时，光刻以及刻蚀的区域E2不仅包括部分过渡区域302，还包括外圈器件区域303，使得无需通过增加额外的光刻和刻蚀工艺就能够去除第一PMD330上的氧氮介质层。
参考图3f所示，形成第二金属沉积前的介电质保护膜PMD370，以填充所述楼梯形沟槽350和所述第一凹槽360。具体的，可以采用CVD形成第二PMD370，通过所述第二PMD370填满楼梯形沟槽350和第一凹槽360，还采用化学机械研磨(ChemicalMechanicalPolishing，CMP)工艺使所述第二PMD370具有平坦表面。
另外，在形成第二金属沉积前的介电质保护膜PMD，以填充所述楼梯形沟槽和所述第一凹槽之后，还可以包括：在所述存储区域和所述过渡区域形成多个阵列串单元，所述阵列串单元之间设有暴露出所述衬底的源极沟槽，所述阵列串单元包括多晶硅、多晶硅隔离介质层及多个存储氧氮介质层，其中，所述多晶硅隔离介质层形成于所述多晶硅的内部，所述多个存储氧氮介质层位于所述多晶硅的两侧；对源极沟槽中暴露出的衬底进行离子注入，形成公共源极；在所述存储区域形成存储单元的栅极，并在所述过渡区域形成源极选择管的栅极。
综上，该方法在所述外围器件上形成第一PMD，并在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层，对过渡区域上的多个存储氧氮介质层依次进行光刻及刻蚀处理，形成楼梯形沟槽，且仅通过一次光刻和刻蚀工艺同时去除过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层，即，该方法无需通过增加额外的光刻和刻蚀工艺就能够去除第一PMD上的氧氮介质层。综上，该方法在3DNAND外围器件的集成过程中减少了一次光刻和刻蚀工艺，不仅降低了闪存器件的生产成本，还减少了集成过程引入的缺陷，提高了闪存器件的产品良率。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (8)
1.一种3DNAND外围器件的集成方法，其特征在于，包括：
提供衬底，所述衬底包括存储区域、过渡区域和外围器件区域，且所述外围器件区域上形成有外围器件；
在所述外围器件上形成第一金属沉积前的介电质保护膜PMD，并在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层；
对过渡区域上的多个存储氧氮介质层依次进行光刻及刻蚀处理，形成楼梯形沟槽；
对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，形成第一凹槽；
形成第二金属沉积前的介电质保护膜PMD，以填充所述楼梯形沟槽和所述第一凹槽。
2.根据权利要求1所述的方法，其特征在于，对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，形成第一凹槽，包括：
对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，且刻蚀停留在所述第一PMD上。
3.根据权利要求1所述的方法，其特征在于，在所述外围器件上形成第一金属沉积前的介电质保护膜PMD，并在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层，包括：
在所述外围器件，所述存储区域和所述过渡区域上形成所述第一PMD；
采用光刻和刻蚀工艺去除在存储区域上形成的第一PMD；
采用化学气相沉积工艺在所述存储区域、所述过渡区域和所述第一PMD上形成底部氧氮介质层和多个存储氧氮介质层。
4.根据权利要求1所述的方法，其特征在于，所述底部氧氮介质层包括栅极氧化层和形成于所述栅极氧化层上的源极选择管氮化硅层。
5.根据权利要求1所述的方法，其特征在于，所述多个存储氧氮介质层包括多个堆叠的氧化介质层和牺牲介质层，其中所述牺牲介质层形成于相邻的氧化介质层之间。
6.根据权利要求1所述的方法，其特征在于，形成第二金属沉积前的介电质保护膜PMD，以填充所述楼梯形沟槽和所述第一凹槽之后，还包括：
在所述存储区域和所述过渡区域形成多个阵列串单元，所述阵列串单元之间设有暴露出所述衬底的源极沟槽，所述阵列串单元包括多晶硅、多晶硅隔离介质层及多个存储氧氮介质层，其中，所述多晶硅隔离介质层形成于所述多晶硅的内部，所述多个存储氧氮介质层位于所述多晶硅的两侧；
对源极沟槽中暴露出的衬底进行离子注入，形成公共源极；
在所述存储区域形成存储单元的栅极，并在所述过渡区域形成源极选择管的栅极。
7.根据权利要求1所述的方法，其特征在于，所述第一PMD包括高密度等离子体氧化层或正硅酸乙酯氧化层。
8.根据权利要求1所述的方法，其特征在于，第一PMD的厚度为
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410854263.9A CN105810637B (zh) | 2014-12-31 | 2014-12-31 | 一种3d nand外围器件的集成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410854263.9A CN105810637B (zh) | 2014-12-31 | 2014-12-31 | 一种3d nand外围器件的集成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105810637A true CN105810637A (zh) | 2016-07-27 |
| CN105810637B CN105810637B (zh) | 2019-01-08 |
Family
ID=56464873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410854263.9A Active CN105810637B (zh) | 2014-12-31 | 2014-12-31 | 一种3d nand外围器件的集成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105810637B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106098694A (zh) * | 2016-08-22 | 2016-11-09 | 上海华力微电子有限公司 | 一种非易失存储器结构及其制作方法 |
| WO2021127980A1 (en) * | 2019-12-24 | 2021-07-01 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional nand memory device and method of forming the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1841747A (zh) * | 2005-03-31 | 2006-10-04 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN101393895A (zh) * | 2007-09-14 | 2009-03-25 | 奇梦达股份公司 | 包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法 |
| US20100255647A1 (en) * | 2009-04-02 | 2010-10-07 | Renesas Technology Corp. | Method for manufacturing a semiconductor device |
| CN101981689A (zh) * | 2008-03-26 | 2011-02-23 | 株式会社东芝 | 半导体存储器及其制造方法 |
| US20120061744A1 (en) * | 2010-09-10 | 2012-03-15 | Sung-Min Hwang | Three dimensional semiconductor memory devices |
| US20140284684A1 (en) * | 2013-03-20 | 2014-09-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
2014
- 2014-12-31 CN CN201410854263.9A patent/CN105810637B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1841747A (zh) * | 2005-03-31 | 2006-10-04 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN101393895A (zh) * | 2007-09-14 | 2009-03-25 | 奇梦达股份公司 | 包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法 |
| CN101981689A (zh) * | 2008-03-26 | 2011-02-23 | 株式会社东芝 | 半导体存储器及其制造方法 |
| US20100255647A1 (en) * | 2009-04-02 | 2010-10-07 | Renesas Technology Corp. | Method for manufacturing a semiconductor device |
| US20120061744A1 (en) * | 2010-09-10 | 2012-03-15 | Sung-Min Hwang | Three dimensional semiconductor memory devices |
| US20140284684A1 (en) * | 2013-03-20 | 2014-09-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106098694A (zh) * | 2016-08-22 | 2016-11-09 | 上海华力微电子有限公司 | 一种非易失存储器结构及其制作方法 |
| CN106098694B (zh) * | 2016-08-22 | 2019-01-18 | 上海华力微电子有限公司 | 一种非易失存储器结构及其制作方法 |
| WO2021127980A1 (en) * | 2019-12-24 | 2021-07-01 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional nand memory device and method of forming the same |
| US11587945B2 (en) | 2019-12-24 | 2023-02-21 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional NAND memory device with reduced RC delay |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105810637B (zh) | 2019-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104009036B (zh) | 制造多栅极器件的方法 | |
| CN107946193B (zh) | 三维存储结构制作方法、存储结构、存储器及电子设备 | |
| US8404534B2 (en) | End-to-end gap fill using dielectric film | |
| CN107845578A (zh) | 形成垂直晶体管装置的方法 | |
| US9543319B1 (en) | Vertical channel structure | |
| TWI697105B (zh) | 一種三維有接面半導體記憶體元件及其製造方法 | |
| CN101930941A (zh) | 浅沟槽隔离结构的制造方法 | |
| CN101673701A (zh) | 形成浅沟槽隔离结构的方法及浅沟槽隔离结构 | |
| CN105810640A (zh) | 一种3d nand源极选择管及其制作方法 | |
| CN105161450A (zh) | 一种双浅沟槽隔离形成方法 | |
| CN101140930B (zh) | 半导体元件及其制造方法 | |
| CN107731834A (zh) | 一种用于3d nand的核心区层间绝缘氧化层cmp方法 | |
| CN105810637A (zh) | 一种3d nand外围器件的集成方法 | |
| CN102593040B (zh) | Locos多层氧化层的集成制作方法 | |
| CN105633021A (zh) | 半导体元件的制造方法 | |
| CN102130036B (zh) | 浅沟槽隔离结构制作方法 | |
| TWI566337B (zh) | 半導體元件及其製造方法 | |
| CN102956535A (zh) | 半导体器件及其制造方法 | |
| JP2011187562A (ja) | フラッシュメモリの製造方法 | |
| US9601505B2 (en) | Semiconductor device | |
| TWI580086B (zh) | 記憶體裝置及其製造方法 | |
| CN105161463B (zh) | 减少存储单元临界电压偏移的方法 | |
| CN105097702B (zh) | 闪存制造方法 | |
| US10354918B2 (en) | Contact element structure of a semiconductor device | |
| US9123579B2 (en) | 3D memory process and structures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 502 / 15, building 1, 498 GuoShouJing Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203 Patentee after: SHANGHAI GEYI ELECTRONIC Co.,Ltd. Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd. Address before: 502 / 15, building 1, 498 GuoShouJing Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203 Patentee before: SHANGHAI GEYI ELECTRONIC Co.,Ltd. Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. |