CN101673701A - 形成浅沟槽隔离结构的方法及浅沟槽隔离结构 - Google Patents

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Abstract

本发明公开了一种形成浅沟槽隔离结构的方法及浅沟槽隔离结构，在形成浅沟槽隔离结构中采用两层硬掩膜，在原有氮化物如氮化硅膜之上，增加氧化物如氧化硅膜，由于刻蚀对氧化硅的选择比高于氮化硅，因此氮化硅膜的表面不会在刻蚀中受到损伤，使得氮化硅膜的表面在刻蚀后仍是光滑均匀的，保证了在CMP之后，同一Wafer平面上活性区域及附近场氧化物区域产生的高度差是一致的，从而确保了生长的多晶硅的轮廓均匀，保证了集成电路的性能。

Description

形成浅沟槽隔离结构的方法及浅沟槽隔离结构
技术领域
本发明涉及半导体制造技术领域，尤指一种形成浅沟槽隔离结构的方法及浅沟槽隔离结构。
背景技术
随着半导体制造技术的飞速发展，集成电路制造工艺已经进入深亚微米时代，半导体器件的尺寸和隔离半导体器件的隔离结构亦随之缩小。在0.13us以下工艺节点，如65nm乃至45nm节点工艺，半导体器件的有源区(AA，Active area)的元件之间的隔离层多采用浅沟槽隔离(STI，Shallowtrench isolation)工艺形成。
目前，在形成浅沟槽隔离结构中采用一层硬掩膜如氮化硅(SiN)膜。图1a～图1e是现有技术浅沟槽隔离结构简化剖面示意图，现有技术中形成浅沟槽隔离结构的方法大致包括：
首先，如图1a，在衬底10表面依次形成垫氧化层(pad oxide)21和氮化硅层30。
然后，如图1b，刻蚀氮化硅层30和垫氧化层20，以露出衬底10表面材料以形成沟槽90。在刻蚀过程中，作为硬掩膜的SiN会被部分消耗掉，而剩余的硬掩膜表面变得粗糙，使得表面高度不均匀。在65nm乃至45nm节点工艺，随着特征尺寸(CD)逐渐变小，硬掩膜不均匀的表面会变得更加明显。
接着，如图1c，在沟槽90侧壁和底部形成衬层氧化层(liner oxide)21，再利用高密度等离子体化学气相沉积(HDP-CVD)在沟槽中填充绝缘介质40，如氧化硅(SiO)等。
最后，如图1d～图1e，用化学机械研磨(CMP)的方法使沟槽表面平坦化，CMP之后，硬掩膜也会被去掉，会在基体区域及附近沟槽填充氧化物区域产生高度差(step height)，如图1e中的高度差80。由于硬掩膜表面高度不均匀，会导致在同一晶圆(Wafer)表面高度差的不均匀。在接下来的工艺步骤中，在沟槽两侧的AA表面形成栅极氧化层和多晶硅(poly)层。由于在STI结构形成中存在的变化的高度差，多晶硅轮廓会变得不均匀，在之后对多晶硅的刻蚀后会有多晶硅残留物，而这些多晶硅残留物会产生损害STI隔离功能的短路或泄漏电流路径，使得集成电路的性能降低，从而导致可靠性问题和器件失效。
发明内容
有鉴于此，本发明的主要目的在于提供一种形成浅沟槽隔离结构的方法，能够使得高度差在同一Wafer平面上高度均匀，保证集成电路的性能。
本发明的另一目的在于提供一种浅沟槽隔离结构，能够使得高度差在同一Wafer平面上高度均匀，保证集成电路的性能。
为达到上述目的，本发明的技术方案具体是这样实现的：
一种形成浅沟槽隔离结构的方法，包括：
提供一半导体衬底；
在所述半导体衬底表面形成第一垫氧化层；
在所述第一垫氧化层层表面形成氮化硅或氮氧化硅；
在所述氮化硅或氮氧化硅表面形成第二垫氧化层；
刻蚀所述第二垫氧化层、氮化硅或氮氧化硅、第一垫氧化层和半导体衬底以在半导体衬底中形成沟槽；
在所述沟槽侧壁和底部形成衬层氧化层；
在所述沟槽中沉积绝缘介质；
平坦化所述绝缘介质以形成浅沟槽隔离结构。
所述氮化硅或氮氧化硅的厚度为700～1500埃。
所述第二垫氧化层采用等离子增强化学气相淀积，或高密度等离子体减压化学气相淀积生成。
所述垫氧化层厚度为300～600埃。
一种浅沟槽隔离结构，包括：
一半导体衬底；
在所述半导体衬底表面形成的氧化硅；
在所述氧化硅表面形成的氮化硅；
在所述氮化硅表面形成的氧化硅；
通过依次刻蚀所述氧化硅、氮化硅、氧化硅和半导体衬底，得到在半导体衬底中形成的沟槽；
在所述沟槽侧壁和底部形成的衬层氧化层；
通过在所述沟槽中沉积形成的氧化硅绝缘物；
通过平坦化所述氧化硅绝缘物以形成的浅沟槽隔离结构。
所述氮化硅之上的氧化硅采用等离子增强化学气相淀积，或高密度等离子体减压化学气相淀积生成。
所述半导体衬底表面之上的氧化硅厚度为110埃；所述氮化硅的厚度为700埃；所述氮化硅之上的氧化硅的厚度为300埃；所述氧化硅绝缘物的厚度为5700埃。
由上述技术方案可见，本发明在形成浅沟槽隔离结构中采用两层硬掩膜，在原有氮化物如氮化硅(SiN)膜之上，增加氧化物如PE氧化硅膜，由于刻蚀对氧化硅的选择比高于氮化硅，因此氮化硅膜的表面不会在刻蚀中受到损伤，使得氮化硅膜的便面在刻蚀后仍是光滑均匀的，保证了在CMP之后，同一Wafer平面上活性区域及附近场氧化物区域产生高度差是一致的，从而确保了生长的多晶硅的轮廓均匀，保证了集成电路的性能。
附图说明
图1a～图1e是现有技术浅沟槽隔离结构简化剖面示意图；
图2a～图2e是本发明浅沟槽隔离结构简化剖面示意图。
具体实施方式
尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明在形成浅沟槽隔离结构中采用两层硬掩膜，在原有氮化物如氮化硅(SiN)膜之上，增加氧化物如氧化硅膜，由于刻蚀对氧化硅的选择比高于氮化硅，因此氮化硅膜的表面不会在刻蚀中受到损伤，使得氮化硅膜的表面在刻蚀后仍是光滑均匀的，保证了在CMP之后，同一Wafer平面上活性区域及附近场氧化物区域产生高度差是一致的，从而确保了生长的多晶硅的轮廓均匀，保证了集成电路的性能。
图2a～图2e是本发明浅沟槽隔离结构简化剖面示意图，本发明形成浅沟槽隔离结构的方法包括：
如图2a，首先，提供半导体衬底10，半导体衬底10可以为P型、N型或外延硅衬底；接着，利用化学气相沉积(CVD)或热氧化法在半导体衬底10表面形成第一介质层：垫氧化层(pad oxide)21如氧化硅(SiO2)，厚度均为50～200埃，如110埃。垫氧化层21作为后续形成的氮化硅层和半导体衬底之间的过渡和缓冲层。然后，利用低压化学气相淀积工艺(LPCVD)、等离子增强化学气相淀积(PECVD)或原子层化学气相淀积(ALCVD)工艺，在垫氧化层21表面淀积第二介质层：氮化硅层30，厚度700～1500埃，如700埃，第二介质层还可以是氮氧化硅。随后，再利用高密度等离子体减压(HDPCVD)或PECVD在氮化硅层30表面形成第三介质层：垫氧化层22如氧化硅(SiO2)，厚度均为300～600埃，如300埃。
需要说明的是，垫氧化层22的厚度只要能够保证在刻蚀过程中不刻蚀到氮化硅层30即可，具体厚度可以在实践中通过试验经验获得。
随后，在垫氧化层22表面涂布光刻胶层并进行曝光、显影等光刻工艺以形成定义沟槽位置，具有开口的光刻胶图形，这步工艺完全采用现有方法且与本发明没有关系，因此在图中未示出，这里也不再详述。
如图2b，利用反应离子刻蚀(RIE)或等离子刻蚀工艺经光刻胶图形的开口刻蚀垫氧化层22、氮化硅层30和垫氧化层20，以露出半导体衬底10表面材料，然后利用含氟刻蚀气体，以垫氧化层22和氮化硅层30为掩膜对半导体衬底10进行刻蚀，从而在半导体衬底10中形成沟槽90。
在刻蚀过程中，因为新增了垫氧化层22作为其中一层硬掩膜，作为硬掩膜的SiN不会被消耗掉，使得剩余的氮化硅硬掩膜表面是均匀的。
如图2c，在沟槽90侧壁和底部形成第四介质层：衬层氧化层(lineroxide)21，再利用高密度等离子体化学气相沉积(HDP-CVD)在浅沟槽中填充绝缘介质40，如氧化硅(SiO)等，其厚度如5700埃。
最后，如图2d～图2e，用CMP的方法使沟槽表面平坦化，CMP之后在活性区域及附近场氧化物区域产生高度差，如图2e中的高度差80。由于硬掩膜表面高度均匀，这种高度差在同一Wafer表面的高度差是一致的，也就是说在同一平面上存在均匀的高度差。
以上述垫氧化层21厚度为110埃，氮化硅层30厚度为700埃，垫氧化层22厚度为300埃，填充的绝缘介质层40厚度为5700埃为例，产生的高度差在同一平面的变化范围为50～20埃，在65nm乃至45nm节点工艺，这个高度差之间的变化是微小的，不足以对后续工艺造成不良影响。
由于在浅沟道隔离结构形成中存在的高度差是一致的，因此，在接下来的工艺步骤中形成的多晶硅轮廓是均匀的，在之后对多晶硅的刻蚀后几乎不会有多晶硅残留物，从而保证了集成电路的性能降低。
在图2a～图2e中，没有全部示出浅沟道隔离结构形成中的所有工艺，因为没有示出的工艺是本领域技术人员公知的，且与本发明所要解决的问题不相关的工艺。但是，这并不意味着限定本发明浅沟道隔离结构形成的方法，这里只是一个简单图示而已。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种形成浅沟槽隔离结构的方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底表面形成第一垫氧化层；
在所述第一垫氧化层层表面形成氮化硅或氮氧化硅；
在所述氮化硅或氮氧化硅表面形成第二垫氧化层；
刻蚀所述第二垫氧化层、氮化硅或氮氧化硅、第一垫氧化层和半导体衬底以在半导体衬底中形成沟槽；
在所述沟槽侧壁和底部形成衬层氧化层；
在所述沟槽中沉积绝缘介质；
平坦化所述绝缘介质以形成浅沟槽隔离结构。
2.根据权利要求1所述的方法，其特征在于，所述氮化硅或氮氧化硅的厚度为700～1500埃。
3.根据权利要求1所述的方法，其特征在于，所述第二垫氧化层采用等离子增强化学气相淀积，或高密度等离子体减压化学气相淀积生成。
4.根据权利要求3所述的方法，其特征在于，所述垫氧化层厚度为300～600埃。
5.一种浅沟槽隔离结构，其特征在于，包括：
一半导体衬底；
在所述半导体衬底表面形成的氧化硅；
在所述氧化硅表面形成的氮化硅；
在所述氮化硅表面形成的氧化硅；
通过依次刻蚀所述氧化硅、氮化硅、氧化硅和半导体衬底，得到在半导体衬底中形成的沟槽；
在所述沟槽侧壁和底部形成的衬层氧化层；
通过在所述沟槽中沉积形成的氧化硅绝缘物；
通过平坦化所述氧化硅绝缘物以形成的浅沟槽隔离结构。
6.根据权利要求5所述的浅沟槽隔离结构，其特征在于，所述氮化硅之上的氧化硅采用等离子增强化学气相淀积，或高密度等离子体减压化学气相淀积生成。
7.根据权利要求5所述的浅沟槽隔离结构，其特征在于，所述半导体衬底表面之上的氧化硅厚度为110埃；所述氮化硅的厚度为700埃；所述氮化硅之上的氧化硅的厚度为300埃；所述氧化硅绝缘物的厚度为5700埃。
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