CN110120364A - 浅沟槽隔离结构的制备方法 - Google Patents

浅沟槽隔离结构的制备方法 Download PDF

Info

Publication number
CN110120364A
CN110120364A CN201810122972.6A CN201810122972A CN110120364A CN 110120364 A CN110120364 A CN 110120364A CN 201810122972 A CN201810122972 A CN 201810122972A CN 110120364 A CN110120364 A CN 110120364A
Authority
CN
China
Prior art keywords
dielectric layer
plough groove
fleet plough
isolation structure
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810122972.6A
Other languages
English (en)
Other versions
CN110120364B (zh
Inventor
孙晓峰
秦仁刚
盛拓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Corp
Original Assignee
CSMC Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Corp filed Critical CSMC Technologies Corp
Priority to CN201810122972.6A priority Critical patent/CN110120364B/zh
Publication of CN110120364A publication Critical patent/CN110120364A/zh
Application granted granted Critical
Publication of CN110120364B publication Critical patent/CN110120364B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明涉及一种浅沟槽隔离结构的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成第二介质层；刻蚀所述第二介质层和所述半导体衬底，以形成隔离槽；在所述隔离槽底部和侧壁形成第三介质层；在所述第二介质层表面和所述第三介质层表面形成第四介质层；在所述隔离槽中沉积绝缘介质，以形成浅沟槽隔离结构。上述浅沟槽隔离结构的制备工艺中，在隔离槽底部和侧壁生长第三介质层后，又在第三介质层和第二介质层的表面生长了相对致密的第四介质层。该第四介质层可有效阻挡在隔离槽中沉积绝缘介质时产生的等离子体对第三介质层表面的损坏，起到阻隔作用，进而防止引发漏电。

Description

浅沟槽隔离结构的制备方法
技术领域
本发明涉及半导体领域，特别是涉及浅沟槽隔离结构的制备方法。
背景技术
随着集成电路的发展，集成电路的制造已经进入深亚微米时代，传统的本征氧化隔离技术已被浅沟槽隔离技术所取代。
浅沟槽隔离(Shallow Trench Isolation，STI)技术是在衬底上制作晶体管有源区之间的隔离区的一种工艺，能有效保证N型和P型掺杂区域彻底隔断。通常，先对硅片进行热氧化形成缓冲层，再沉积氮化硅层，用光刻和刻蚀挖出隔离槽，并对隔离槽表面氧化。再用化学气相淀积的方法沉积氧化物，并进行平坦化处理。然后去掉缓冲层和氮化硅层，形成浅沟槽隔离结构。
在实现传统技术的过程中，发明人发现：
在利用高密度等离子体化学气相淀积(HDP CVD)的方法沉积氧化物时，沉积过程中产生的等离子体会损坏隔离槽的表面氧化层或硅衬底，进而引发漏电。
发明内容
基于此，有必要针对沉积过程中产生的等离子体损坏隔离槽的表面氧化层，进而引发漏电的问题，提供一种浅沟槽隔离结构的制备方法。
一种浅沟槽隔离结构的制备方法，包括：
提供半导体衬底；
在所述半导体衬底上形成第二介质层；
刻蚀所述第二介质层和所述半导体衬底，以形成隔离槽；
在所述隔离槽底部和侧壁形成第三介质层；
在所述第二介质层表面和所述第三介质层表面形成第四介质层；
在所述隔离槽中沉积绝缘介质，以形成浅沟槽隔离结构。
上述浅沟槽隔离结构的制备工艺中，在隔离槽底部和侧壁生长第三介质层后，又在第三介质层和第二介质层的表面生长了相对致密的第四介质层。该第四介质层可有效阻挡在隔离槽中沉积绝缘介质时产生的等离子体对第三介质层表面的损坏，起到阻隔作用，进而防止引发漏电。
在其中一个实施例中，在所述第二介质层表面和所述第三介质层表面形成第四介质层具体包括：
利用炉管淀积或化学气相淀积的方法在所述第二介质层表面和所述第三介质层表面生成第四介质层。
在其中一个实施例中，在所述隔离槽底部和侧壁生成第三介质层之前，还包括步骤：
对所述第二介质层进行刻蚀，以露出所述半导体衬底的有源区拐角。
在其中一个实施例中，在所述半导体衬底上形成第二介质层的步骤包括：
在所述半导体衬底上形成第一介质层；
在所述第一介质层上形成所述第二介质层。
在其中一个实施例中，所述形成浅沟槽隔离结构的步骤之后，还包括去除所述第一介质层和所述第二介质层，然后在所述半导体衬底上形成氧化硅牺牲层的步骤，所述氧化硅牺牲层作为阱区注入的保护层。
在其中一个实施例中，所述第四介质层包括氮化硅膜或氮氧化硅膜。
在其中一个实施例中，所述第二介质层厚度在之间。
在其中一个实施例中，所述第四介质层厚度在之间。
在其中一个实施例中，对所述第二介质层进行刻蚀，刻蚀宽度在之间。
在其中一个实施例中，在所述隔离槽中沉积绝缘介质的步骤是采用等离子体化学气相淀积工艺，所述绝缘介质为氧化硅。
附图说明
图1为本申请的一个实施例提供的浅沟槽隔离结构制备方法流程图；
图2A～图2F为图1所示方法制备的浅沟槽隔离结构的剖面示意图；
图3为不同工艺下分片间的良率分布图；
图4为不同工艺下分片间的漏电分布图。
其中：
100 半导体衬底
110 第一介质层
120 第二介质层
130 隔离槽
131 第三介质层
132 第四介质层
133 绝缘介质
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
请参见图1，本申请的一个实施例提供一种浅沟槽隔离结构的制备方法，包括以下步骤：
S100：提供半导体衬底。
半导体衬底是为制作晶体管和集成电路提供机械支撑和电气性能的半导体材料。在制备浅沟槽隔离结构前，将半导体衬底放入清洗槽中进行初始清洗，利用化学或物理方法去除表面杂质，防止杂质对后续工艺造成影响，使得器件无法工作。
S200：在半导体衬底上形成第二介质层。
第二介质层可用来定义有源区。在本实施例中，可以通过炉管淀积的方法在半导体衬底上沉积第二介质层。
S300：刻蚀第二介质层和半导体衬底，以形成隔离槽。
隔离槽可用于隔断N型掺杂区域和P型掺杂区域，防止漏电。
在第二介质层表面涂覆光刻胶，对光刻胶进行曝光、显影，定义隔离槽的位置。然后对第二介质层和半导体衬底进行刻蚀，形成隔离槽。
S400：在隔离槽底部和侧壁形成第三介质层。
用氧化法在隔离槽底部和侧壁形成第三介质层。第三介质层可增加在隔离槽中沉积绝缘介质时与隔离槽沟壑的附着性，并保护半导体衬底。
S500：在第二介质层表面和第三介质层表面形成第四介质层。
利用炉管淀积或化学气相淀积的方法，在第二介质层和第三介质层表面形成第四介质层。该第四介质层可防止后续工艺对半导体衬底的影响。
S600：在隔离槽中沉积绝缘介质，以形成浅沟槽隔离结构。
利用化学气相淀积在隔离槽中沉积绝缘介质，从而形成浅沟槽隔离结构。绝缘介质可保证N型掺杂区和P型掺杂区彻底隔断。
上述浅沟槽隔离结构的制备工艺中，在隔离槽底部和侧壁生长第三介质层后，又在第三介质层和第二介质层的表面生长了相对致密的第四介质层。该第四介质层可有效阻挡在隔离槽中沉积绝缘介质时产生的等离子体对第三介质层或硅衬底的损坏，起到阻隔作用，进而防止引发漏电。
请参见图2A，在其中一个实施例中，在半导体衬底100上形成第二介质层120具体包括：在半导体衬底100上形成第一介质层110；在第一介质层110上形成第二介质层120。
第一介质层110为半导体表面的缓冲层，可用于减小生成第二介质层120时产生的应力，该应力会影响半导体衬底100表面结构。具体的，第一介质层110可以是垫氧化层。在本实施例中，可用热氧化法例如炉管氧化在半导体衬底100上生成第一介质层110。也可以使用化学气相淀积在半导体衬底100上生成第一介质层110。
在半导体衬底100表面生成第一介质层110后，接着在第一介质层110表面生成第二介质层120。该第二介质层120可用来定义有源区。具体的，第二介质层120可以是氮化硅层，厚度在之间。在本实施例中，氮化硅层厚度为可采用炉管淀积的方法在第一介质层110表面生成第二介质层120。第一介质层110和第二介质层120可以用来作为填充绝缘介质后进行表面平坦化的研磨停止层。
请参见图2B，在接下来的工艺步骤中，在第二介质层120表面涂覆光刻胶，并进行曝光、显影等工艺，以形成定义隔离槽130位置的光刻胶图形。然后用等离子刻蚀工艺或反应离子刻蚀工艺刻蚀光刻胶开口区域的第一介质层110、第二介质层120，以露出半导体衬底100的表面。然后利用干法刻蚀工艺，例如利用含氟气体刻蚀半导体衬底100，以形成隔离槽130。隔离槽130的深度约为0.3～0.5μm，角度在80°～88°之间，以保证隔离效果和防止角度太倾斜对后续填充绝缘介质时的填充能力带来不良影响。刻蚀完成后，用剥离液去除光刻胶。
请参见图2C，在其中一个实施例中，在形成隔离槽130后，对第二介质层120进行刻蚀，以露出半导体衬底100的有源区拐角。
具体的，在隔离槽130的开口处，利用湿法刻蚀工艺，例如热磷酸刻蚀隔离槽130开口处的第二介质层120和第二介质层120的上表面。隔离槽130开口处的第二介质层刻蚀的宽度可在之间，第二介质层120的上表面刻蚀厚度也可在之间。在隔离槽130开口处刻蚀第二介质层120，露出有源区拐角，避免在后续工艺的酸洗过程中，腐蚀液对浅沟槽隔离结构表面边缘的腐蚀而出现凹槽。且露出有源区拐角后，在后续生成第四介质层时，第四介质层不仅可覆盖浅沟槽的底部和侧壁，也可覆盖有源区拐角，避免在生成氧化硅牺牲层时氧气通过有源区拐角位置和浅沟槽隔离结构的侧壁发生反应，能更好的保护浅沟槽隔离结构的侧壁硅晶的完整性。
请参见图2D，接下来，在隔离槽130的底部和侧壁形成第三介质层131。具体的，第三介质层131可以是衬底氧化层。通过热氧化法，例如将晶片放入炉管中，在隔离槽130的底部和侧壁生成第三介质层131，厚度约为左右。通过高温氧化工艺生成衬底氧化层，可修复隔离槽130表面因干法刻蚀带来的晶格损伤。
请参见图2E，在其中一个实施例中，生成第三介质层131后，在第二介质层120和第三介质层131表面形成第四介质层132。具体的，可通过炉管淀积或化学气相淀积的方法在第二介质层120和第三介质层131表面形成第四介质层132，第四介质层132的厚度约为左右。在其中一个实施例中，第四介质层132可以是氮化硅膜，也可以是氮氧化硅膜。氮化硅膜或氮氧化硅膜相较衬底氧化层致密性更高，防止HDP CVD生长绝缘介质时产生的等离子体轰击能力更强。优选的，本实施例第四介质层132为氮化硅膜。具体的，在本实施例中，采用炉管淀积的方法在第二介质层120和第三介质层131表面形成氮化硅膜，且氮化硅膜的厚度可以是利用炉管淀积的方法生长的氮化硅膜更为均匀、致密。若衬底氧化层不足以阻挡HDP CVD生长绝缘介质时产生的等离子体的轰击，通过在衬底氧化层表面生成氮化硅膜可有效阻挡等离子体对衬底半导体的影响。同时，氮化硅膜可以有效阻挡后续生成氧化硅牺牲层时，氧气通过STI侧壁和半导体衬底100发生反应，从而降低了半导体衬底100中硅发生的晶格损伤的几率，大大降低了器件发生漏电的风险。且在隔离槽130开口处刻蚀第二介质层120，露出有源区拐角后，在有源区拐角也生成氮化硅膜，防止氧气通过有源区拐角的位置和STI侧壁发生反应，加强保护效果。
请参见图2F，在接下来的工艺步骤中，在隔离槽130中沉积绝缘介质133，以形成浅沟槽隔离结构。具体的，可以采用高密度等离子体化学气相淀积(HDP CVD)的方法在隔离槽130中沉积绝缘介质133。在其中一个实施例中，绝缘介质133可以是氧化硅。在隔离槽130中填充绝缘介质后，采用化学机械研磨(Chemical Mechanical Polish，CMP)将绝缘介质133表面磨平。第二介质层120即为研磨的终止层。即绝缘介质133与第二介质层120处于同一平面。
在其中一个实施例中，在形成浅沟槽隔离结构之后，还包括去除第一介质层110和第二介质层120的步骤。具体的，可通过湿法刻蚀去除第一介质层110和第二介质层120。例如，使用热磷酸刻蚀第二介质层120，使用氢氟酸刻蚀第一介质层110。去除第一介质层110和第二介质层120后，还包括在半导体衬底100上形成氧化硅牺牲层的步骤，该氧化硅牺牲层可以作为阱区注入的保护层。由于在隔离槽130开口处刻蚀第二介质层120，露出了有源区拐角，且刻蚀宽度较宽，在之间。后续在有源区拐角的上壁生成的第四介质层132宽度也在之间。本步骤中，使用热磷酸刻蚀第二介质层120时，由于第四介质层132包裹有源区拐角上壁的宽度较宽，且第四介质层132上具有绝缘物质起到保护作用，故热磷酸只可腐蚀小部分第四介质层132，但第四介质层132仍包裹有源区拐角。故第四介质层132可有效阻挡生成氧化硅牺牲层时氧气通过有源区拐角与STI侧壁的衬底发生反应，避免由于反应产生的晶格损伤导致器件发生漏电失效。
请参见图3，为一个具体实施例中不同工艺下分片间的良率分布图。由图可见，当采用标准工艺时，即在隔离槽底部和侧壁只形成衬底氧化层时，晶圆分片的良率为0。当采用优化工艺时，即在隔离槽底部和侧壁形成衬底氧化层后，再在衬底氧化层表面形成厚度约为氮化硅膜，氮化硅膜的致密性更高，可有效阻挡HDP CVD产生的等离子体的轰击，保护半导体衬底，防止产生漏电流，晶圆分片良率为100％。当采用优化改进工艺时，即刻蚀隔离槽开口处的氮化硅层以露出有源区拐角，刻蚀厚度约为然后在衬底氧化层表面和有源区拐角生成厚度约为氮化硅膜，氮化硅膜可防止后续生成氧化硅牺牲层时氧气在有源区拐角处与半导体衬底反应，从而避免产生漏电流，保护效果更佳，晶圆分片的良率为100％。
请参见图4，为一个具体实施例中不同工艺下分片间的漏电分布。漏电规范Isb为100μA以下。由图可见，当采用标准工艺时，即在隔离槽底部和侧壁只形成衬底氧化层时，分片间的漏电远大于漏电规范，且漏电曲线离散，不同分片间漏电流差异较大，晶圆分片良率低。当采用优化工艺时，即在隔离槽底部和侧壁形成衬底氧化层后，再在衬底氧化层表面形成厚度为氮化硅膜，分片间的漏电小于漏电规范，且漏电曲线收敛，不同分片间漏电大小相似，良率较高。当采用优化改进工艺时，即刻蚀隔离槽开口处的氮化硅层以露出有源区拐角，刻蚀厚度约为然后在衬底氧化层表面和有源区拐角生成厚度约为 氮化硅膜，分片间的漏电流小于漏电规范，且比优化工艺的漏电更小，漏电曲线更收敛，良率更高。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种浅沟槽隔离结构的制备方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成第二介质层；
刻蚀所述第二介质层和所述半导体衬底，以形成隔离槽；
在所述隔离槽底部和侧壁形成第三介质层；
在所述第二介质层表面和所述第三介质层表面形成第四介质层；
在所述隔离槽中沉积绝缘介质，以形成浅沟槽隔离结构。
2.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，在所述第二介质层表面和所述第三介质层表面形成第四介质层具体包括：
利用炉管淀积或化学气相淀积的方法在所述第二介质层表面和所述第三介质层表面生成第四介质层。
3.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，在所述隔离槽底部和侧壁生成第三介质层之前，还包括步骤：
对所述第二介质层进行刻蚀，以露出所述半导体衬底的有源区拐角。
4.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，在所述半导体衬底上形成第二介质层的步骤包括：
在所述半导体衬底上形成第一介质层；
在所述第一介质层上形成所述第二介质层。
5.根据权利要求4所述的浅沟槽隔离结构的制备方法，其特征在于，所述形成浅沟槽隔离结构的步骤之后，还包括去除所述第一介质层和所述第二介质层，然后在所述半导体衬底上形成氧化硅牺牲层的步骤，所述氧化硅牺牲层作为阱区注入的保护层。
6.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，所述第四介质层包括氮化硅膜或氮氧化硅膜。
7.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，所述第二介质层厚度在之间。
8.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，所述第四介质层厚度在之间。
9.根据权利要求3所述的浅沟槽隔离结构的制备方法，其特征在于，对所述第二介质层进行刻蚀，刻蚀宽度在之间。
10.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，在所述隔离槽中沉积绝缘介质的步骤是采用等离子体化学气相淀积工艺，所述绝缘介质为氧化硅。
CN201810122972.6A 2018-02-07 2018-02-07 浅沟槽隔离结构的制备方法 Active CN110120364B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810122972.6A CN110120364B (zh) 2018-02-07 2018-02-07 浅沟槽隔离结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810122972.6A CN110120364B (zh) 2018-02-07 2018-02-07 浅沟槽隔离结构的制备方法

Publications (2)

Publication Number Publication Date
CN110120364A true CN110120364A (zh) 2019-08-13
CN110120364B CN110120364B (zh) 2021-10-15

Family

ID=67519557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810122972.6A Active CN110120364B (zh) 2018-02-07 2018-02-07 浅沟槽隔离结构的制备方法

Country Status (1)

Country Link
CN (1) CN110120364B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128854A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 浅沟槽隔离结构及其形成方法
CN116314005A (zh) * 2023-05-16 2023-06-23 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101330036A (zh) * 2007-06-21 2008-12-24 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构及其制造方法
CN101826484A (zh) * 2009-03-02 2010-09-08 中芯国际集成电路制造(上海)有限公司 浅沟道隔离结构的制造方法
CN101930941A (zh) * 2010-07-30 2010-12-29 上海宏力半导体制造有限公司 浅沟槽隔离结构的制造方法
CN102376621A (zh) * 2010-08-09 2012-03-14 中芯国际集成电路制造(上海)有限公司 浅槽隔离结构的制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101330036A (zh) * 2007-06-21 2008-12-24 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构及其制造方法
CN101826484A (zh) * 2009-03-02 2010-09-08 中芯国际集成电路制造(上海)有限公司 浅沟道隔离结构的制造方法
CN101930941A (zh) * 2010-07-30 2010-12-29 上海宏力半导体制造有限公司 浅沟槽隔离结构的制造方法
CN102376621A (zh) * 2010-08-09 2012-03-14 中芯国际集成电路制造(上海)有限公司 浅槽隔离结构的制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128854A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 浅沟槽隔离结构及其形成方法
CN116314005A (zh) * 2023-05-16 2023-06-23 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法
CN116314005B (zh) * 2023-05-16 2023-09-12 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Also Published As

Publication number Publication date
CN110120364B (zh) 2021-10-15

Similar Documents

Publication Publication Date Title
US7700455B2 (en) Method for forming isolation structure in semiconductor device
US7037785B2 (en) Method of manufacturing flash memory device
CN104282616A (zh) 形成浅沟槽隔离结构的方法
KR100746223B1 (ko) 반도체소자의 트렌치 소자분리 방법
US7825004B2 (en) Method of producing semiconductor device
CN101673701A (zh) 形成浅沟槽隔离结构的方法及浅沟槽隔离结构
CN101459108B (zh) 形成浅沟槽隔离结构的方法和形成浅沟槽的刻蚀方法
CN110120364A (zh) 浅沟槽隔离结构的制备方法
US20070259499A1 (en) Method for manufacturing semiconductor device having recess gate
US7018905B1 (en) Method of forming isolation film in semiconductor device
CN102956535B (zh) 半导体器件及其制造方法
US6180492B1 (en) Method of forming a liner for shallow trench isolation
CN102201360A (zh) 沟槽隔离结构及其形成方法
KR20080088951A (ko) 반도체 소자의 트렌치 형성방법
KR100865853B1 (ko) 소자 분리막을 포함하는 반도체 소자 및 그것의 형성 방법
KR100674903B1 (ko) 반도체 소자의 트렌치 소자분리막 형성방법
CN110364475A (zh) 一种半导体器件的制造方法
KR101025730B1 (ko) 반도체 소자의 소자분리 방법
JP2012134288A (ja) 半導体装置の製造方法
US7067390B2 (en) Method for forming isolation layer of semiconductor device
KR100919803B1 (ko) 반도체소자의 트렌치 소자분리막 형성방법
CN117238838A (zh) 沟槽隔离结构的形成方法
KR20120042045A (ko) 반도체 소자의 제조 방법
KR101046376B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100619395B1 (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant