CN104282616A - 形成浅沟槽隔离结构的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 73
- 238000002955 isolation Methods 0.000 title claims abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 153
- 239000000758 substrate Substances 0.000 claims abstract description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 54
- 239000010703 silicon Substances 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 25
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 69
- 238000000137 annealing Methods 0.000 claims description 32
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 16
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 230000009969 flowable effect Effects 0.000 abstract description 3
- 238000007711 solidification Methods 0.000 description 20
- 230000008023 solidification Effects 0.000 description 20
- 238000000151 deposition Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 239000003989 dielectric material Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- -1 ammonium peroxide Chemical class 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 2
- 239000010813 municipal solid waste Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000012686 silicon precursor Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- MKTJTLRLXTUJCM-UHFFFAOYSA-N azanium;hydrogen peroxide;hydroxide Chemical compound [NH4+].[OH-].OO MKTJTLRLXTUJCM-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229960002163 hydrogen peroxide Drugs 0.000 description 1
- CABDFQZZWFMZOD-UHFFFAOYSA-N hydrogen peroxide;hydrochloride Chemical compound Cl.OO CABDFQZZWFMZOD-UHFFFAOYSA-N 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
本发明的实施例包括一种浅沟槽隔离(STI)结构及其形成方法。在衬底中形成沟槽。在沟槽的侧壁和底面上形成氧化硅和硅衬垫层。在沟槽中填充可流动氧化硅材料,对可流动氧化硅材料进行固化,然后部分地去除固化的可流动氧化硅材料。在沟槽中沉积另一种氧化硅以填充沟槽。制造的器件中的STI结构包括底部和顶部,其中,底部具有氧化硅并且顶部在侧壁上额外地具有氧化硅衬垫和硅衬垫。
Description
技术领域
本发明总体涉及制造半导体器件的方法,更具体地,涉及制造浅沟槽隔离结构的方法。
背景技术
通常,浅沟槽隔离(STI)用于将半导体晶圆上的有源区彼此分离和隔离。以往通过以下步骤形成这些STI:蚀刻出沟槽(有时称为间隙),用诸如氧化物的电介质过填充沟槽,以及然后用诸如化学机械抛光(CMP)或蚀刻的工艺去除任何过量的电介质以去除位于沟槽外部的电介质。该电介质有助于使有源区彼此电隔离。
然而,随着电路密度不断增大,这些间隙的宽度减小,从而增大了间隙的高宽比,高宽比通常定义为间隙高度除以间隙宽度。因此,用填充间隙的介电材料完全填充这些窄而深的间隙非常困难。不完全的填充导致填充间隙的介电材料中的不期望的空隙和不连续性以及不期望材料的夹杂物。这些空隙和夹杂物导致有源区之间的隔离不充分。不充分隔离的器件的电性能较差并且降低了器件产量。
发明内容
为了解决现有技术中的问题,本发明提供了一种浅沟槽隔离(STI)结构,包括:底部,具有通过硅衬底外围包围的第一氧化硅;以及顶部,具有通过所述硅衬底外围包围的氧化硅衬垫、通过所述氧化硅衬垫外围包围的硅衬垫和通过所述硅衬垫外围包围的第二氧化硅;其中,所述第一氧化硅的顶面面积大于所述第二氧化硅的底面面积。
在上述STI结构中,其中,所述顶部的高度与所述底部的高度的比率小于约4。
在上述STI结构中,其中,所述第二氧化硅是高密度等离子体(HDP)氧化物。
在上述STI结构中,其中,所述底部包括微量的肼或硅。
在上述STI结构中,其中,所述顶部的高宽比为约5以下。
根据本发明的另一个方面,提供了一种形成浅沟槽隔离结构的方法,包括:在衬底中形成沟槽,其中,所述沟槽具有侧壁和底面;在所述侧壁和所述底面上形成氧化硅衬垫;在所述氧化硅衬垫上方沉积硅衬垫层;在所述沟槽中填充第一氧化硅,所述第一氧化硅是可流动氧化硅;对所述第一氧化硅进行固化和局部退火;去除所述沟槽中的所述第一氧化硅的一部分;在所述沟槽中沉积第二氧化硅,所述第二氧化硅不是可流动氧化硅;以及平坦化所述衬底。
在上述方法中,还包括:对所述衬底进行完全地退火以使所述可流动氧化硅密度增大并且同时将所述硅衬垫层转化成氧化硅层。
在上述方法中,还包括:对所述衬底进行完全地退火以使所述可流动氧化硅密度增大并且同时将所述硅衬垫层转化成氧化硅层;在约1000℃至约1200℃的温度范围内实施所述完全地退火。
在上述方法中,其中,所述局部退火是在大于约200摄氏度的温度下,在水存在下加热所述衬底10小时以上。
在上述方法中,其中,所述硅衬垫层是非晶硅层。
在上述方法中,其中,所述硅衬垫层的厚度在约至约的范围内。
在上述方法中,其中,在含有Si2H6、Si3H8、SiH4、SiCl2H2、或SiCl3H的气体环境中形成所述硅衬垫层。
在上述方法中,其中,在约200℃至约600℃的温度范围内形成所述硅衬垫层。
在上述方法中,其中,所述沟槽具有:大于约8范围内的高宽比。
在上述方法中,其中,填充所述第一氧化硅包括在含有SiH9N和NH3的气体环境中沉积可流动氧化硅。
根据本发明的又一个方面,提供了一种形成半导体器件的方法,包括:提供包括顶面的衬底;形成从所述顶面延伸至所述衬底内的多个第一沟槽,其中,所述沟槽具有侧壁和底面,所述多个第一沟槽的至少一部分具有大于约8的高宽比;在所述侧壁和所述底面上形成氧化硅衬垫;在所述氧化硅衬垫上形成非晶硅衬垫层;在所述沟槽中填充可流动氧化物材料;在含水的气体环境中对所述可流动氧化物材料进行固化和局部退火;去除所述可流动氧化物材料的一部分,从而形成具有所述非晶硅衬垫侧壁的多个第二沟槽,所述多个第二沟槽具有小于约5的高宽比;用氧化硅填充所述多个第二沟槽,其中,所述氧化硅是沉积形成的;平坦化所述衬底;以及在所述多个第一沟槽之间形成晶体管栅极结构、源极区和漏极区。
在上述方法中,其中,去除所述可流动氧化物材料的一部分包括使用过氧化硫混合物、过氧化铵混合物或过氧化氢混合物进行湿清洁。
在上述方法中,其中,去除所述可流动氧化物材料的一部分包括使用稀氢氟酸进行湿清洁。
在上述方法中,其中,形成所述晶体管栅极结构、所述源极区和所述漏极区包括:退火以活化掺杂剂并使所述可流动氧化物材料的密度增大,并且同时将邻近所述可流动氧化物材料的硅衬垫层转化成氧化硅层。
在上述方法中,其中,填充所述多个第二沟槽包括:使用高密度等离子体(HDP)化学汽相沉积(CVD)工艺沉积所述氧化硅。
附图说明
将参考如附图中所示的本发明的实施例来描述本发明。应当理解,附图用于说明的目的并且因此不必按比例绘制。
图1是根据本发明的实施例的浅沟槽隔离结构的截面图。
图2是用于制造浅沟槽隔离结构的方法的流程图。
图3至图10是根据本发明的各个实施例的浅沟槽隔离结构在各个制造阶段的截面图。
具体实施方式
下文中详细地讨论了示例性实施例的制造和使用。然而,应当理解,本发明提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式,而不用于限制本发明的范围。
随着晶体管尺寸减小,每个部件的尺寸均减小。一种这样的部件是在有源区之间使用以将一个半导体器件与另一个半导体器件隔离的浅槽隔离(STI)。如前文所讨论的,因为开口较小,而STI的深度未变小,所以部件尺寸减小导致高宽比增大。用于填充高宽比在5以下的STI的技术不能用于充分地填充先进技术中的高宽比在8以上的STI。在多个化学汽相沉积(CVD)工艺中,将等离子体与含硅前体和含氧气体一起使用以在衬底的表面上直接形成氧化硅。这些等离子体基的CVD工艺形成沉积的氧化硅;然而,对于高高宽比的间隙而言,它们的填充性较差。
用于改进填充的一种可选方法涉及使用可流动介电材料代替传统的沉积的氧化硅。如它们的名字所示,可流动介电材料可以流动以填充间隙中的空隙。通常,将各种化学物质添加至含硅前体以实现沉积的膜的流动。在一些实例中,引入肼粘合剂。可流动电介质前体的实例,特别是可流动氧化硅前体包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)或全氢聚硅氮烷(PSZ)。在多步骤工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后,对膜进行固化,然后进行退火以去除添加的化学物质,从而形成氧化硅。当去除添加的化学物质时,可流动膜的密度增大并收缩。固化和退火可能会导致沟槽壁的氧化。这种氧化增大了STI尺寸并且减小了半导体器件使用的有源区,并且可能对器件性能产生不利影响。在高达1200摄氏度的高温下对可流动膜进行固化和退火并持续较长的时间,持续时间共30小时以上。固化和退火显著降低了剩余的半导体制造工艺容许的热预算。
本发明的各个方面涉及在较小地降低热预算和消除硅沟槽壁的不期望的氧化的条件下用与可流动氧化硅相关的无空隙填充制造STI的结构和方法。图1是根据本发明的各个实施例的部分地制造半导体器件100的截面示意图。STI结构101包括两部分:顶部103和底部105。顶部103具有高度H1并且包括至少三层。从硅衬底111(即,从沟槽侧壁)向着STI的中心开始,第一层是氧化硅衬垫107,第二层是硅衬垫109,以及第三部分为氧化硅113。底部105具有高度H2并且仅包括硅衬底壁之间的氧化硅115;然而,可以在底部中存在微量的元素硅和/或肼。
高度H1和高度H2的比率可以在约0.1至约4之间,或在约0.1至约1之间。根据局部密度和STI尺寸,H1和H2的比率在整个半导体晶圆上可以不同。相同的工艺可以导致在相同的晶圆上在具有较高的高宽比STI的相对密集的区域中H1/H2比率为约0.5,而在具有较低的高宽比STI的低密集的区域中H1/H2比率为约4。
STI结构101从底部105至顶部103具有平滑的轮廓。底部不包括氧化硅衬垫和硅衬垫。如图1所示,填充在底部中的氧化硅的顶面面积大于填充在顶部中的氧化硅的底面面积。虽然在图1中示出的STI结构的截面平行于晶体管的栅极121,但是在其他截面图中,由于STI外围地环绕晶体管,所以STI结构垂直于栅极结构。如图10所示,在一些截面中,一部分栅极与STI结构重叠。
图2是根据本发明的各个实施例的用于制造STI结构的方法200的流程图。图3至图10是STI结构在各个制造阶段的截面图。
参考图2和图3,在操作201中,在衬底302中形成沟槽304。沟槽的形成包括图案化衬底和蚀刻衬底的多个操作。衬底302可以是掺杂或未掺杂的块状硅,或绝缘体上硅(SOI)衬底的有源层。通常,SOI衬底包括半导体材料的有源层,半导体材料诸如硅、锗、硅锗、绝缘体上锗硅(SGOI)或它们的组合。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
图案化衬底包括:在衬底302的顶面306上形成掩模层308,并且围绕顶面306上有源区310图案化掩模层308以暴露开口。有源区310是邻近衬底302的顶面306的衬底302的导电区。有源区310用于之后将形成的有源器件(诸如晶体管、电阻器等)的部件。优选地,通过向结晶硅衬底内注入合适的材料来形成有源区310。取决于所选择的材料,有源区310可以包括由设计需求确定的n阱或p阱。
掩蔽层308可以是通过诸如化学汽相沉积(CVD)的工艺形成的包括氮化硅的硬掩模,也可以可选地利用诸如氧化物、氮氧化物、碳化硅和它们的组合的其他材料。可以可选地利用其他沉积工艺,诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或氧化硅形成后氮化。一旦形成,通过合适的光刻和蚀刻工艺来图案化掩蔽层308,以形成开口并暴露衬底302的那些部分。
通过诸如反应离子蚀刻(RIE)的合适的工艺去除衬底302的通过开口暴露的部分以在衬底302中形成沟槽304。沟槽304将衬底302的顶面306上的有源区310分隔开。沟槽304包括侧壁312和底面314。在一些实施例中,沟槽314具有不超过42nm的宽度W1。一些沟槽304的高宽比(沟槽深度(在本文中有时称为沟槽高度)除以沟槽宽度W1)大于约8或大于10。
参考图2和图4,在操作203中,在沟槽中的侧壁312和底面314上形成氧化硅衬垫401。可以通过一个或两个操作形成氧化硅衬垫401。在一些实施例中,氧化硅衬垫401是在沟槽304的硅壁上热生长的一层。衬底暴露于高温下的含氧环境中,并且暴露于氧气的表面转化为氧化硅。在特定实施例中,含氧环境包括蒸汽。氧化硅衬垫可以包括位于热生长的氧化硅上方的额外的一层或多层。在一个实例中,可以使用等离子体增强原子层沉积(PEALD)来沉积额外的氧化硅层。根据各个实施例,形成氧化硅衬垫以保护位于氧化硅衬垫401下面的硅衬底302不受随后的氧化的影响。致密的氧化硅膜(诸如热氧化物膜)用于屏蔽下面的硅衬底302以防止在随后的处理过程中发生化学氧化。氧化硅衬垫401相对较薄(在数十至一百埃的数量级),以使将要填充的已经是高高宽比沟槽的高宽比的增加最小化。在一些实施例中,氧化硅衬垫小于约30埃。
参考图2和图5,在操作205中,在氧化硅衬垫401上方沉积硅衬垫层501。在各个实施例中,硅衬垫层501是非晶硅或多晶硅。硅衬垫层501的厚度在约至约之间。在一些实施例中,硅衬垫层501为约可以通过在含有Si2H6、SiH4、Si3H8、SiCl2H2或SiCl3H的气体环境中使用熔炉系统来形成硅衬垫层501。在一个实施例中,Si2H6的流速应该在约10标准立方厘米每分钟(sccm)至约1000sccm的范围内。用于形成硅衬垫层501的温度在约200℃至约600℃的范围内。用于形成硅衬垫层501的压力在从约10mTorr至约10Torr的范围内。可选地,可以通过使用能够形成共形硅层的沉积技术形成硅衬垫层501,沉积技术诸如在含有Si3H8、SiH4、SiCl2H2或SiCl3H的气体环境中的低温化学沉积工艺。气体环境也包括诸如H2的载气。载气有助于更好地控制处理的均匀性。在一个实施例中,Si3H8和H2的流速应当分别在约10标准立方厘米每分钟(sccm)至约1000sccm的范围内和在约5标准升每分钟(slm)至约50slm的范围内。用于在化学沉积工艺中形成硅衬垫层501的温度在约250℃至550℃的范围内。
参考图2和图6,在操作207中,可流动介电材料601过填充沟槽304和掩蔽层308以形成可流动介电膜。可流动介电膜601可以包括可流动氧化硅或氮化硅介电材料。通过使用旋涂式介电材料(SOD)形成可流动介电膜601,旋涂式介电材料诸如硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)或全氢聚硅氮烷(PSZ)。可选地,可以在温度低于约100℃且压力介于约100mTorr至约10Torr的范围内的条件下,通过使用低温等离子体化学汽相沉积形成可流动介电膜601。反应源使用含有Si3H9N和NH3的气体环境。在一个实施例中,Si3H9N和NH3的流速应当分别在约100标准立方厘米每分钟(sccm)至约1000sccm的范围内和在约100sccm至约2000sccm的范围内。可以通过系统(由加利福尼亚州圣克拉拉的应用材料公司提供)形成这种特定的介电膜。可流动介电膜601能够填充窄而深的间隙并且防止STI结构中的空隙和不连续性。
参考图7,在操作209中,对沟槽304中的可流动介电材料601实施固化和局部退火工艺。在一个实施例中,固化工艺的操作条件如下:O3或蒸汽的流速分别在约100标准立方厘米每分钟(sccm)至约5000sccm的范围内和在约100sccm至约5000sccm的范围内。用于固化工艺的温度在约10℃至约500℃的范围内。用于固化工艺的压力在从约1Torr至约760Torr的范围内。固化的可流动介电膜包括肼粘合剂并且其比沉积的氧化硅膜密度小。局部退火工艺涉及在包括蒸汽或臭氧的氧环境中在介于200摄氏度和1100摄氏度之间的温度条件下加热可流动氧化物十小时以上。在一些实施例中,局部退火工艺的持续时间为约15小时。局部退火工艺转变Si-O键网格并增大介电材料的密度以使能够对半导体衬底进行进一步工艺。实施进一步退火以将固化的可流动介电膜完全地转化为氧化硅。根据各个实施例,在固化之后,至少一部分的硅衬垫501和氧化硅衬垫401保留在沟槽内。根据各个实施例,在一个处理工具中进行可流动氧化物的固化和局部退火并且可流动氧化物的固化和局部退火可以被认为是一个操作。在操作209之后,可流动氧化物被称为固化的可流动氧化物。
参考图2和图7,在操作211中,去除沟槽中的固化的可流动氧化物的一部分。可以使用湿清洁工艺来去除这部分。湿清洁工艺包括将其上具有固化的可流动氧化物的半导体衬底暴露于蚀刻溶液中。蚀刻溶液可以是盐酸-过氧化氢混合物(HPM)、硫酸-过氧化氢混合物(SPM)或氢氧化铵-过氧化氢混合物(APM)。在特定实施例中,蚀刻溶液是稀氢氟酸溶液。由暴露的持续时间和蚀刻剂来控制固化的可流动氧化物的去除量。例如,对于密集区中的STI结构而言,期望去除50%,然后调整湿清洁工艺从而使蚀刻剂和持续时间的组合可以产生期望的去除量。在衬底的其他区域中,相同的工艺可以去除或多或少的固化的可流动氧化物。例如,在沟槽具有较高的高宽比的密集区中50%的去除量会导致在沟槽具有较低的高宽比的不太密集的区域中的80%的去除量。根据各个实施例,固化的可流动介电膜的去除部分产生具有高宽比的新沟槽701,可以使用沉积的氧化硅容易地填充新沟槽701。不去除硅衬垫501和氧化硅衬垫401。
参考图2和图8,在操作213中,使用沉积的氧化硅801填充由去除一部分的可流动介电膜而形成沟槽701。根据各个实施例,这些沟槽701具有约5以下的高宽比。在一些实施例中,高密度等离子体(HDP)CVD工艺用于填充这些沟槽701。HDP CVD工艺沉积不需要转化的氧化硅801。沉积的氧化硅801比下面的固化的可流动介电膜601更硬。HDP CVD工艺可以包括沉积、蚀刻和沉积的多个步骤,直到完全填充沟槽701。在其他实施例中,可以使用其他类型的氧化硅沉积技术。其他技术包括单独的高高宽比工艺(HARP)以及与一些HDP CVD和其他CVD技术一起使用的高高宽比工艺(HARP)。为了降低总的热预算,使用完全填充间隙的技术沉积氧化硅,而无需通过热退火来转化为氧化硅。
参考图2和图9,在操作215中,平坦化衬底。通过诸如化学机械抛光(CMP)、蚀刻或这些的组合去除位于沟槽和掩蔽层外部的过量的HDP氧化物。去除工艺优选地去除任何材料,包括同样位于掩蔽层上方的硅衬垫和氧化硅衬垫,从而使掩蔽层的去除将暴露有源区310以用于进一步的操作。
在随后的半导体制造期间,对固化的可流动介电膜完全地退火以使固化的可流动介电膜的密度增大并去除肼粘合剂。在图2的操作209中实施局部退火。在任何掺杂剂活化退火期间进行剩余的退火工艺,诸如在形成接触件区、源极区和漏极区(包括轻掺杂的源极区和漏极区时以及硅化时)时进行。从而不使用作为STI结构形成工艺的一部分的额外的退火。随后的退火将固化的可流动介电膜周围的硅衬垫层转化成氧化硅层,从而不会由于固化的可流动介电膜的密度增大而在STI结构的底部中形成空隙或低密度区。在一个实施例中,在含有流速为约1slm至约10slm的蒸汽的环境中实施随后的退火工艺。退火工艺的温度在从约1000℃至约1200℃的范围内。退火工艺开始于200℃,并且逐渐增加温度到约1000℃至约1200℃的预定温度。因此,本发明的一个特征涉及由于完全退火可流动氧化物的第二退火与对衬底实施的其他退火同时进行,因而减少用于可流动氧化物的退火的热处理。
图10是在随后的退火之后的完成的STI结构的截面图,其中通过退火消耗掉了硅衬垫并且氧化硅衬垫集成到产生的结构内。用于图10截面的切割线垂直于图1截面的切割线,图10示出了来自邻近的晶体管的与STI结构1003部分重叠的两个栅极1001。如前文所讨论的,STI结构外围地环绕有源区,有源区可以包括多个半导体器件。在邻近的平面晶体管的情况中,栅极堆叠件的一部分将在STI区内重叠。根据各个实施例,HDP氧化物在重叠部分的表面处改进了有源区之间的隔离和栅极结构的粘附性。
本发明的一个方面涉及一种浅沟槽隔离(STI)结构。该STI结构包括:底部和顶部,其中,底部具有通过硅衬底外围包围的第一氧化硅,并且顶部具有通过硅衬底外围包围的氧化硅衬垫、通过氧化硅衬垫外围包围的硅衬垫和通过硅衬垫外围包围的第二氧化硅。第一氧化硅的顶面面积大于第二氧化硅的底面面积。顶部的高度与底部的高度的比率可以小于约4。顶部的高宽比可以为约5以下。第二氧化硅可以是高密度等离子体(HDP)氧化物。底部可以包括微量的肼或硅。
本发明的另一个方面涉及形成STI结构的方法。该方法包括:在衬底中形成沟槽,在沟槽的侧壁和底面上形成氧化硅衬垫,在氧化硅衬垫上方沉积硅衬垫层,在沟槽中填充可流动氧化硅,对可流动氧化硅进行固化和局部退火,去除沟槽中的固化的可流动氧化硅的一部分,在沟槽中沉积第二氧化硅,第二氧化硅不是可流动氧化硅,以及平坦化衬底。
本发明的又一个方面涉及形成STI结构的方法。该方法包括:提供包括顶面的衬底以及形成从顶面延伸至衬底内的多个第一沟槽。沟槽具有侧壁和底面并且多个沟槽的至少一部分具有大于约8的高宽比。该方法也包括在侧壁和底面上形成氧化硅衬垫,在氧化硅衬垫上形成非晶硅衬垫层,在沟槽中填充可流动氧化物材料,在含水的气体环境中对可流动氧化物材料进行固化和局部退火,以及去除固化的可流动氧化物材料的一部分以形成具有非晶硅衬垫侧壁的第二沟槽。第二沟槽具有小于约5的高宽比。该方法还包括用沉积形成的氧化硅填充第二沟槽,平坦化衬底,以及在有源区中形成晶体管栅极结构、源极区和漏极区。晶体管栅极结构、源极区和漏极区的形成也对固化的可流动氧化物材料进行了退火。
尽管已经详细地描述了本实施例及其优势,但应该理解,可以在不背离所附权利要求限定的本发明的精神和范围的情况下,进行各种改变、替换和更改。而且,本申请的范围并不旨在限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员将容易地从本发明的公开内容理解,根据本发明,可以利用现有的或今后开发的用于实施与在此所述相应实施例基本相同的功能或者获得基本相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此,所附权利要求旨在将这些工艺、机器、制造、材料组分、装置、方法或步骤包括在它们的范围内。
Claims (10)
1.一种浅沟槽隔离(STI)结构,包括:
底部,具有通过硅衬底外围包围的第一氧化硅;以及
顶部,具有通过所述硅衬底外围包围的氧化硅衬垫、通过所述氧化硅衬垫外围包围的硅衬垫和通过所述硅衬垫外围包围的第二氧化硅;
其中,所述第一氧化硅的顶面面积大于所述第二氧化硅的底面面积。
2.根据权利要求1所述的STI结构,其中,所述顶部的高度与所述底部的高度的比率小于约4。
3.根据权利要求1所述的STI结构,其中,所述第二氧化硅是高密度等离子体(HDP)氧化物。
4.根据权利要求1所述的STI结构,其中,所述底部包括微量的肼或硅。
5.根据权利要求1所述的STI结构,其中,所述顶部的高宽比为约5以下。
6.一种形成浅沟槽隔离结构的方法,包括:
在衬底中形成沟槽,其中,所述沟槽具有侧壁和底面;
在所述侧壁和所述底面上形成氧化硅衬垫;
在所述氧化硅衬垫上方沉积硅衬垫层;
在所述沟槽中填充第一氧化硅,所述第一氧化硅是可流动氧化硅;
对所述第一氧化硅进行固化和局部退火;
去除所述沟槽中的所述第一氧化硅的一部分;
在所述沟槽中沉积第二氧化硅,所述第二氧化硅不是可流动氧化硅;以及
平坦化所述衬底。
7.根据权利要求6所述的方法,还包括:对所述衬底进行完全地退火以使所述可流动氧化硅密度增大并且同时将所述硅衬垫层转化成氧化硅层。
8.根据权利要求7所述的方法,其中,在约1000℃至约1200℃的温度范围内实施所述完全地退火。
9.根据权利要求6所述的方法,其中,所述局部退火是在大于约200摄氏度的温度下,在水存在下加热所述衬底10小时以上。
10.一种形成半导体器件的方法,包括:
提供包括顶面的衬底;
形成从所述顶面延伸至所述衬底内的多个第一沟槽,其中,所述沟槽具有侧壁和底面,所述多个第一沟槽的至少一部分具有大于约8的高宽比;
在所述侧壁和所述底面上形成氧化硅衬垫;
在所述氧化硅衬垫上形成非晶硅衬垫层;
在所述沟槽中填充可流动氧化物材料;
在含水的气体环境中对所述可流动氧化物材料进行固化和局部退火;
去除所述可流动氧化物材料的一部分,从而形成具有所述非晶硅衬垫侧壁的多个第二沟槽,所述多个第二沟槽具有小于约5的高宽比;
用氧化硅填充所述多个第二沟槽,其中,所述氧化硅是沉积形成的;
平坦化所述衬底;以及
在所述多个第一沟槽之间形成晶体管栅极结构、源极区和漏极区。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/938,948 | 2013-07-10 | ||
US13/938,948 US8975155B2 (en) | 2013-07-10 | 2013-07-10 | Method of forming a shallow trench isolation structure |
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---|---|
CN104282616A true CN104282616A (zh) | 2015-01-14 |
CN104282616B CN104282616B (zh) | 2017-05-10 |
Family
ID=52257383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410313596.0A Active CN104282616B (zh) | 2013-07-10 | 2014-07-02 | 形成浅沟槽隔离结构的方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8975155B2 (zh) |
KR (1) | KR101615814B1 (zh) |
CN (1) | CN104282616B (zh) |
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---|---|
KR101615814B1 (ko) | 2016-04-26 |
CN104282616B (zh) | 2017-05-10 |
US20150155352A1 (en) | 2015-06-04 |
KR20150007216A (ko) | 2015-01-20 |
US8975155B2 (en) | 2015-03-10 |
US20150014807A1 (en) | 2015-01-15 |
US9209243B2 (en) | 2015-12-08 |
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