KR20150007216A - 얕은 트렌치 격리 구조물의 형성 방법 - Google Patents

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Abstract

본 개시의 실시예는 얕은 트렌치 격리(STI) 구조 및 이의 형성 방법을 포함한다. 트렌치가 기판에 형성된다. 실리콘 산화물 및 실리콘 라이너 층이 트렌치의 측벽 및 하부 표면 상에 형성된다. 유동성 실리콘 산화물 재료가 트렌치에 채워지고, 경화되며, 그 다음 부분적으로 제거된다. 또다른 실리콘 산화물이 트렌치에 증착되어 트렌치를 채운다. 제조된 디바이스에서의 STI 구조는 실리콘 산화물을 갖는 하부 부분 및 측벽 상에 실리콘 산화물 라이너 및 실리콘 라이너를 추가로 갖는 상부 부분을 포함한다.

Description

얕은 트렌치 격리 구조물의 형성 방법{METHOD OF FORMING A SHALLOW TRENCH ISOLATION STRUCTURE}
본 발명은 일반적으로 반도체 디바이스를 제조하는 방법에 관한 것으로, 보다 상세하게는 얕은 트렌치 격리(STI; shallow trench isolation) 구조물의 제조 방법에 관한 것이다.
일반적으로, 얕은 트렌치 격리(STI)는 반도체 웨이퍼 상의 활성 영역들을 서로 분리하고 격리하는데 사용된다. 이들 STI는 보편적으로, 때때로 갭(gap)이라 불리는 트렌치를 에칭하고, 산화물과 같은 유전체로 트렌치를 과충전(overfilling)한 다음, 트렌치 밖의 유전체를 제거하기 위해 화학 기계적 연마(CMP; chemical mechanical polishing) 또는 에칭과 같은 프로세스로 임의의 과도한 유전체를 제거함으로써 형성되었다. 이 유전체는 활성 영역들을 서로 전기적으로 절연시키는 것을 돕는다.
그러나, 회로 밀도가 계속해서 증가함에 따라, 이들 갭들의 폭이 감소하고, 그에 의해 통상적으로 갭 높이를 갭 폭으로 나눈 값으로 정의되는 갭 종횡비(aspect ratio)를 증가시킨다. 그 결과, 갭 충전 유전체 재료로 이 좁고 깊은 갭을 완전히 채우는(fill) 것이 매우 어렵다. 불완전한 충전은, 원치않는 보이드 및 갭 충전 유전체 재료의 불연속 뿐만 아니라, 원치않는 재료의 혼입을 초래한다. 이들 보이드 및 혼입은 활성 영역들 간의 불충분한 격리를 초래한다. 불충분한 격리를 갖는 디바이스의 전기적 성능은 열악하며 디바이스 수율이 감소된다.
본 개시의 실시예는 얕은 트렌치 격리(STI) 구조 및 이의 형성 방법을 포함한다. 트렌치가 기판에 형성된다. 실리콘 산화물 및 실리콘 라이너 층이 트렌치의 측벽 및 하부 표면 상에 형성된다. 유동성 실리콘 산화물 재료가 트렌치에 채워지고, 경화되며, 그 다음 부분적으로 제거된다. 또다른 실리콘 산화물이 트렌치에 증착되어 트렌치를 채운다. 제조된 디바이스에서의 STI 구조는 실리콘 산화물을 갖는 하부 부분 및 측벽 상에 실리콘 산화물 라이너 및 실리콘 라이너를 추가로 갖는 상부 부분을 포함한다.
본 개시는 첨부 도면에 예시된 바와 같은 이의 실시예를 참조하여 기재될 것이다. 도면은 설명을 위한 목적인 것이므로 축척대로 도시된 것은 아님을 이해하여야 한다.
도 1은 본 개시의 실시예에 따른 얕은 트렌치 격리 구조물의 단면도이다.
도 2는 얕은 트렌치 격리 구조물을 제조하는 방법의 흐름도이다.
도 3 내지 도 10은 본 개시의 다양한 실시예에 따른 다양한 제조 단계에서 얕은 트렌치 격리 구조물의 단면도들이다.
예시적인 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 본 발명을 형성하고 사용하기 위한 특정 방식을 예시한 것이며, 본 발명의 범위를 한정하지 않는다.
트랜지스터 크기가 감소함에 따라, 각각의 특징부(feature)의 크기가 감소한다. 하나의 이러한 특징부는, 하나의 반도체 디바이스를 다른 반도체 디바이스로부터 격리하도록 활성 영역들 사이에 사용되는 얕은 트렌치 격리(STI; shallow trench isolation)이다. 설명한 바와 같이, 특징부 크기 감소는 증가된 종횡비를 초래하는데, STI의 개구가 더 작지만 깊이는 그렇지 않기 때문이다. 5 이하의 종횡비를 갖는 STI를 채우는데 사용된 기술은 8 이상의 종횡비를 갖는 진보된 기술의 STI를 충분히 채우는데 사용될 수 없다. 많은 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스에서, 기판의 표면 상에 직접 실리콘 산화물을 형성하도록 실리콘 함유 전구체 및 산소 함유 기체를 이용한 플라즈마가 사용된다. 이 플라즈마 기반의 CVD 프로세스는 증착되는 것으로 실리콘 산화물을 형성하지만, 이는 높은 종횡비 갭의 경우 저조하게 채운다.
충전을 개선하기 위한 하나의 대안은 증착되는 종래의 실리콘 산화물 대신에 유동성(flowable) 유전체 재료를 사용하는 것과 관련된다. 유동성 유전체 재료는, 그 이름이 제안하는 대로, 갭 내의 보이드를 채우도록 유동할 수 있다. 보통, 증착된 막이 유동할 수 있도록 실리콘 함유 전구체에 다양한 화학물질이 첨가된다. 일부 예에서, 수소화 질소(nitrogen hydride) 결합이 첨가된다. 유동성 전구체, 특히 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, MSQ(methyl SilsesQuioxane), HSQ(hydrogen SisesQuioxane), MSQ/HSQ, TCPS(perhydrosilazane) 또는 PSZ(perhydro-polysilazane)을 포함한다. 이들 유동성 실리콘 산화물 재료는 복수 단계의 프로세스로 형성된다. 유동성 막이 증착된 후에, 경화되고 그 다음 어닐링되어, 실리콘 산화물을 형성하도록 첨가된 화학물질을 제거한다. 첨가된 화학물질이 제거될 때, 유동성 막은 치밀화되고 축소한다. 경화 및 어닐링은 트렌치 벽의 산화를 일으킬 수 있다. 이러한 산화는 STI 크기를 증가시키고 반도체 디바이스에 의해 사용되는 활성 영역을 감소시키며, 디바이스 성능에 악영향을 미칠 수 있다. 유동성 막은 최대 1200 ℃의 높은 온도에서 총 30 시간 이상인 긴 시간 동안 경화 및 어닐링된다. 경화 및 어닐링은 나머지 반도체 제조 프로세스에 대하여 허용되는 열 버짓(thermal budget)을 상당히 감소시킨다.
본 개시의 다양한 양상은, 열 버짓의 더 적은 감소로써 유동성 실리콘 산화물과 연관된 보이드없는 충전으로 STI를 형성하고 실리콘 트렌치 벽에서의 원치않는 산화를 없애는 방법 및 구조물에 관한 것이다. 도 1은 본 개시의 다양한 실시예에 따라 부분적으로 제조된 반도체 디바이스(100)의 개략 단면도이다. STI 구조물(101)은 두 부분, 즉 상부 부분(103) 및 하부 부분(105)을 포함한다. 상부 부분(103)은 높이 H1을 가지며 적어도 3개 층을 포함한다. 실리콘 기판(111)으로부터(즉, 트렌치 측벽으로부터) STI의 중심을 향해 진행하면, 제1 층은 실리콘 산화물 라이너(107)이고, 제2 층은 실리콘 라이너(109)이고, 제3 부분은 실리콘 산화물(113)이다. 하부 부분(105)은 높이 H2를 가지며 실리콘 기판 벽들 사이에 실리콘 산화물(115)만 포함하지만, 미량의 원소 실리콘 및/또는 수소화 질소가 하부 부분에 존재할 수 있다.
높이 H1 및 H2의 비는 약 0.1과 약 4 사이, 또는 약 0.1과 약 1 사이일 수 있다. H1 및 H2의 비는 로컬 밀도 및 STI 크기에 따라 반도체 웨이퍼에 걸쳐 다양하다. 동일한 프로세스로, 동일 웨이퍼 상에서 비교적 밀집된 영역에서는 높은 종횡비 STI로 약 0.5의 H1/H2 비가 되고 덜 밀집된 영역에서는 낮은 종횡비 STI로 약 4의 H1/H2 비가 될 수 있다.
STI 구조물(101)은 하부 부분(105)으로부터 상부 부분(103)으로 평탄한 프로파일을 갖는다. 하부 부분은 실리콘 산화물 라이너 및 실리콘 라이너를 포함하지 않는다. 도 1에 도시된 바와 같이, 하부 부분에 채워진 실리콘 산화물은 상부 부분에 채워진 실리콘 산화물의 하부 표면적보다 더 크다. 도 1의 STI 구조물의 단면은 트랜지스터의 게이트(121)에 평행한 것으로 도시되어 있지만, 다른 단면에서, STI가 주변에서 트랜지스터를 둘러싸는 것으로서 STI 구조물은 게이트 구조물에 수직이다. 도 10에 도시된 바와 같이 게이트의 일부는 일부 단면에서 STI 구조물과 중첩된다.
도 2는 본 개시의 다양한 실시예에 따라 STI 구조물을 제조하는 방법(200)의 흐름도이다. 도 3 내지 도 10은 다양한 제조 단계에서 STI 구조물의 단면도들이다.
도 2와 도 3을 참조하면, 동작 201에서, 트렌치(304)가 기판(302)에 형성된다. 트렌치 형성은 기판을 패터닝하고 기판을 에칭하는 복수의 동작들을 포함한다. 기판(302)은 벌크 실리콘, 도핑 또는 미도핑, 또는 SOI(silicon on insulator) 기판의 활성 층일 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료의 활성 층을 포함한다. 사용될 수 있는 다른 기판으로는 다층 기판, 구배 기판, 또는 하이브리드 배향 기판을 포함한다.
기판을 패터닝하는 것은, 기판(302)의 상부 표면(306) 상에 마스크 층(308)을 형성하고, 상부 표면(306) 상에 활성 영역(310) 주변에 개구를 노출시키도록 마스크 층(308)을 패터닝하는 것을 포함한다. 활성 영역(310)은 기판(302)의 상부 표면(306)에 인접한 기판(302)의 전기 전도성 영역이다. 활성 영역(310)은 나중에 형성될 (트랜지스터, 저항 등과 같은)능동 디바이스의 컴포넌트에 대하여 사용된다. 활성 영역(310)은 바람직하게 결정 실리콘 기판으로 적합한 재료의 주입에 의해 형성된다. 선택된 재료에 따라, 활성 영역(310)은 설계 요건에 의해 결정되는 대로 n 웰 또는 p 웰을 포함할 수 있다.
마스킹 층(308)은 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성된 실리콘 질화물을 포함하는 하드마스크일 수 있지만, 산화물, 산질화물, 실리콘 카바이드, 및 이들의 조합과 같은 다른 재료가 대안으로서 이용될 수 있다. PECVD(plasma enhanced chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), 또는 실리콘 산화물 형성 다음의 질화(nitridation)와 같은 다른 증착 프로세스가 대안으로서 이용될 수 있다. 일단 형성되면, 마스킹 층(308)은, 개구를 형성하여 기판(302)의 이 부분을 노출시키도록, 적합한 포토리소그래피 및 에칭 프로세스를 통해 패터닝된다.
개구를 통해 기판(302)의 노출된 부분은 기판(302)에 트렌치(304)를 형성하기 위해 RIE(reactive ion etching)와 같은 적합한 프로세스에 의해 제거된다. 트렌치(304)는 기판(302)의 상부 표면(306) 상의 활성 영역들(310)을 분리한다. 트렌치(304)는 측벽(312) 및 하부 표면(314)을 포함한다. 일부 실시예에서, 트렌치는 42 nm 이하인 폭 W1을 갖는다. 트렌치(304) 중 일부의 종횡비, 즉 트렌치 깊이(종종 여기에서 트렌치 높이라 지칭됨)를 트렌치 폭 W1으로 나눈 값은 약 8보다 크거나 또는 10보다 크다.
도 2와 도 4를 참조하면, 동작 203에서, 실리콘 산화물 라이너(401)가 측벽(312) 및 하부 표면(314) 상의 트렌치에 형성된다. 실리콘 산화물 라이너(401)는 하나 또는 두 동작으로 형성될 수 있다. 일부 실시예에서, 실리콘 산화물 라이너(401)는 트렌치(304)의 실리콘 벽 상에 열 성장되는 하나의 층이다. 기판은 높은 온도에서 산소 함유 환경에 노출되고, 산소에 노출된 표면은 실리콘 산화물로 변환된다. 특정 실시예에서, 산소 함유 환경은 스팀(steam)을 포함한다. 실리콘 산화물 라이너는 열 성장된 실리콘 산화물 위의 추가 층 또는 층들을 포함할 수 있다. 하나의 예에서, 추가의 실리콘 산화물 층은 PEALD(plasma enhanced atomic layer deposition)을 사용하여 증착될 수 있다. 다양한 실시예에 따르면, 실리콘 산화물 라이너는 후속 산화물로부터 실리콘 산화물 라이너(401) 아래의 실리콘 기판(302)을 보호하도록 형성된다. 열 산화물 막과 같은 조밀한 실리콘 산화물 막은 후속 프로세싱에서 산화 화학으로부터 아래의 실리콘 기판(302)을 차폐하는데 사용된다. 채워질 이미 높은 종횡비의 트렌치의 종횡비 증가를 최소화하기 위해, 실리콘 산화물 라이너(401)는 수십 내지 백 옹스트롬 정도로 비교적 얇다. 일부 실시예에서, 실리콘 산화물 라이너는 약 30 옹스트롬보다 더 작다.
도 2와 도 5를 참조하면, 동작 205에서, 실리콘 라이너 층(501)이 실리콘 산화물 라이너(401) 위에 증착된다. 다양한 실시예에서, 실리콘 라이너 층(501)은 비정질 실리콘 또는 폴리실리콘이다. 실리콘 라이너 층(501)의 두께는 약 10 Å와 약 40 Å 사이이다. 일부 실시예에서, 실리콘 라이너 층(501)은 약 25 Å이다. 실리콘 라이너 층(501)은 Si2H6, SiH4, Si3H8, SiCl2H2, 또는 SiCl3H를 함유하는 기체상 환경에서 노(furnace) 시스템을 사용하여 형성될 수 있다. 하나의 실시예에서, Si2H6의 유량은 약 10 sccm(standard cubic centimeters per minute) 내지 약 1000 sccm의 범위이어야 한다. 실리콘 라이너 층(501)의 형성을 위한 온도는 약 200 ℃ 내지 약 600 ℃의 범위이다. 실리콘 라이너 층(501)의 형성에 대한 압력 범위는 약 10 mTorr 내지 약 10 Torr이다. 대안으로서, 실리콘 라이너 층(501)은 Si3H8, SiH4, SiCl2H2, 또는 SiCl3H를 함유하는 기체상 환경에서 저온 화학적 증착 프로세스와 같이 등각의(conformal) 실리콘 층을 형성할 수 있는 증착 기술을 사용함으로써 형성될 수 있다. 기체 환경은 또한 H2와 같은 캐리어 기체를 포함한다. 캐리어 기체는 보다 나은 제어 처리 균일성을 돕는다. 하나의 실시예에서, Si3H8 및 H2의 유량은 각각 약 10 sccm 내지 약 1000 sccm 그리고 약 5 slm(standard liters per minute) 내지 약 50 slm의 범위이어야 한다. 화학적 증착 프로세스에서 실리콘 라이너 층(501)의 형성을 위한 온도는 약 250 ℃ 내지 약 550 ℃의 범위이다.
도 2와 도 6을 참조하면. 동작 207에서, 유동성 유전체 막을 형성하도록 유동성 유전체 재료(601)가 트렌치(304) 및 마스킹 층(308)을 과충전한다. 유동성 유전체 막(601)은 유동성 실리콘 산화물 또는 실리콘 질화뮬 유전체 재료를 포함할 수 있다. 유동성 유전체 막(601)은 실리케이트, 실록산, MSQ, HSQ, MSQ/HSQ, TCPS 또는 PSZ와 같은 SOD(spin on dielectric)을 사용함으로써 형성된다. 대안으로서, 유동성 유전체 막(601)은 약 100 mTorr 내지 약 10 Torr 범위의 압력 하에 약 100 ℃보다 낮은 은도에서 저온 플라즈마 화학적 기상 증착을 사용함으로써 형성될 수 있다. 반응 소스는 Si3H9N 및 NH3을 함유하는 기체상 환경을 사용한다. 하나의 실시예에서, Si3H9N 및 NH3의 유량은 각각 약 100 sccm 내지 약 1000 sccm 그리고 약 100 sccm 내지 약 2000 sccm의 범위이어야 한다. 이 특정 유전체 막은 Applied Materials(Santa Clara, California)에 의해 제공되는 Alectrona® 시스템에 의해 형성될 수 있다. 유동성 유전체 막(601)은 좁고 깊은 갭을 채울 수 있으며, STI 구조물에서의 보이드 및 불연속을 막는다.
도 7을 참조하면, 동작 209에서, 경화 및 부분 어닐링 프로세스가 트렌치(304) 내의 유동성 유전체 재료(601)에 대해 수행된다. 하나의 실시예에서, 경화 프로세스는 각각 약 100 sccm 내지 약 5000 sccm 그리고 약 100 sccm 내지 약 5000 sccm의 범위인 O3 또는 스팀의 유량으로 동작된다. 경화 프로세스에 대한 온도는 약 10 ℃ 내지 약 500 ℃ 의 범위이다. 경화 프로세스에 대한 압력 범위는 약 1 Torr 내지 약 760 Torr이다. 경화된 유동성 유전체 막은 수소화 질소 결합을 포함하고, 증착된 실리콘 산화물 막보다는 덜 치밀하다. 부분 어닐링 프로세스는 스팀 또는 오존을 포함하는 산소 환경에서 10시간보다 많은 시간 동안 200 ℃와 약 1100 ℃ 사이의 온도에서 유동성 산화물을 가열하는 것을 수반한다. 일부 실시예에서, 부분 어닐링 프로세스는 약 15 시간의 지속기간을 갖는다. 부분 어닐링 프로세스는 Si-O 결합 망을 변형시키며 유전체 재료를 치밀화하여 반도체 기판 상의 부가의 프로세스를 가능하게 한다. 경화된 유동성 유전체 막을 실리콘 산화물로 완전히 변환하도록 부가의 어닐링이 수행될 것이다. 다양한 실시예에 따르면, 경화 후에, 실리콘 라이너(501) 및 실리콘 산화물(401) 라이너의 적어도 일부가 트렌치 내에 남는다. 다양한 실시예에 따라, 유동성 산화물의 경화 및 부분 어닐링은 하나의 프로세싱 툴에서 발생하고, 하나의 동작으로 간주될 수 있다. 동작 209 후에, 유동성 산화물은 경화된 유동성 산화물로 지칭된다.
도 2와 도 7을 참조하면, 동작 211에서, 트렌치 내의 경화된 유동성 산화물의 일부가 제거된다. 일부를 제거하는데 습식 세척 프로세스가 사용될 수 있다. 습식 세척은 그 위에 경화된 유동성 산화물을 갖는 반도체 기판을 에칭 용액에 노출시키는 것을 수반한다. 에칭 용액은 HPM(hydrochloric acid-hydrogen peroxide mixture), SPM(sulfuric acid-hydrogen peroxide mixture), 또는 APM(ammonium hydroxide-hydrogen peroxide mixture)일 수 있다. 특정 실시예에서, 에칭 용액은 희석 불산 용액이다. 제거되는 경화된 유동성 산화물의 양은 노출 지속시간 및 에천트에 의해 제어된다. 예를 들어, 밀집 영역 내의 STI 구조물에 대해 50% 제거를 원하는 경우, 습식 세척 프로세스는 에천트 및 지속기간의 조합이 원하는 제거를 일으키도록 조정된다. 동일 프로세스는 기판의 다른 영역에서 더 많거나 더 적은 경화된 유동성 산화물을 제거할 수 있다. 예를 들어, 트렌치가 높은 종횡비를 갖는 밀집 영역에서의 50% 제거가, 트렌치가 낮은 종횡비를 갖는 덜 밀집된 영역에서는 80% 제거가 될 수 있다. 다양한 실시예에 따라, 경화된 유동성 유전체 막의 제거된 부분은 증착되는 실리콘 산화물로 용이하게 채워질 수 있는 종횡비를 갖는 새로운 트렌치(701)가 된다. 실리콘 라이너(501) 및 실리콘 산화물 라이너(401)는 제거되지 않는다.
도 2와 도 8을 참조하면, 동작 213에서, 증착되는 실리콘 산화물(801)은 유동성 유전체 막의 일부를 제거함으로써 형성된 트렌치(701)를 채운다. 다양한 실시예에 따라, 이들 트렌치(701)는 약 5 이하의 종횡비를 갖는다. 일부 실시예에서, 고밀도 플라즈마(HDP; high density plasma) CVD 프로세스가 이들 트렌치(701)를 채우는데 사용된다. HDP CVD 프로세스는 변환될 필요가 없는 실리콘 산화물(801)을 증착한다. 증착된 실리콘 산화물(801)은 아래의 경화된 유동성 유전체 막(601)보다 더 단단하다. HDP CVD 프로세스는 트렌치(701)가 완전히 채워질 때까지 증착, 에칭 및 증착의 복수 단계들을 포함할 수 있다. 다른 실시예에서, 다른 유형의 실리콘 산화물 증착 기술이 사용될 수 있다. 다른 기술은 HARP(high aspect ratio process) 단독에서 일부 HDP CVD 및 기타 CVD 기술과 함께도 포함한다. 총 열 버짓을 감소시키기 위하여, 실리콘 산화물은 열 어닐링에 의해 실리콘 산화물로 변환되어야 할 필요 없이 갭을 완전히 채우는 기술을 사용하여 증착된다.
도 2와 도 9를 참조하면, 동작 214에서, 기판이 평탄화된다. 트렌치 및 마스킹 층 밖의 과도한 HDP 산화물은 화학 기계적 연마(CMP), 에칭 또는 이들의 조합과 같은 프로세스를 통해 제거된다. 제거 프로세스는 바람직하게, 마스킹 층 위에 위치된 실리콘 산화물 라이너 및 실리콘 라이너를 포함한 임의의 재료도 제거하며, 그리하여 마스킹 층의 제거는 부가의 동작에 활성 영역(310)을 노출시킬 것이다.
후속 반도체 제조 동안, 경화된 유동성 유전체 막은 치밀화되어 수소화 질소 결합을 제거하도록 완전히 어닐링된다. 부분 어닐링은 도 2의 동작 209에서 수행되었다. 나머지 어닐링 프로세스는, 저농도 도핑된 소스 및 드레인 영역 및 실리사이데이션을 포함한, 컨택 영역, 소스 영역 및 드레인 영역을 형성하는 것으로 일어나는 것과 같은 임의의 도펀트 활성화 어닐링 동안 일어난다. 따라서, STI 구조물 형성 프로세스의 일부로서의 추가의 어닐링은 사용되지 않는다. 후속 어닐링은 경화된 유동성 유전체 막 주변의 실리콘 라이너 층을 실리콘 산화물 층으로 변환하며, 그리하여 경화된 유동성 유전체 막 치밀화의 결과로서 STI 구조물의 하부 부분에 어떠한 보이드 또는 저밀도 영역도 형성되지 않는다. 하나의 실시예에서, 후속 어닐링 프로세스는 약 1 slm 내지 약 10 slm의 유량으로 스팀을 함유하는 환경에서 수행된다. 어닐링 프로세스는 약 1000 ℃ 내지 약 1200 ℃의 범위의 온도에서 이루어진다. 어닐링은 약 200 ℃에서 시작하여 약 1000 ℃ 내지 약 1200 ℃의 미리 결정된 온도로 점차적으로 온도를 상승시킨다. 따라서, 본 개시의 하나의 특징은 유동성 산화물의 어닐링에 대하여 감소된 열 처리와 관련되는데, 유동성 산화물이 완전히 어닐링되는 제2 어닐링은 기판에 대해 수행되는 다른 어닐링과 동시에 일어나기 때문이다.
도 10은 실리콘 라이너가 어닐링에 의해 소모되고 실리콘 산화물 라이너가 결과의 구조물로 통합한, 후속 어닐링 후의 완성된 STI 구조물의 단면도이다. 도 10의 단면에 대한 절단선은 도 1의 절단선과 수직이며, STI 구조물(1003)과 부분적으로 중첩하는 인접한 트랜지스터로부터의 2개의 게이트(1001)를 도시한다. 설명된 바와 같이, STI 구조물은 다양한 반도체 디바이스를 포함할 수 있는 활성 영역을 주변에서 둘러싼다. 인접한 평면 트랜지스터의 경우, 게이트 스택의 일부가 STI 영역으로 중첩될 것이다. 다양한 실시예에 따라, 중첩 표면에 HDP 산화물을 갖는 것은 게이트 구조의 부착과 활성 영역 사이의 격리를 개선한다.
본 개시의 하나의 양상은 얕은 트렌치 격리(STI) 구조물에 관련된다. STI 구조물은 실리콘 기판으로 주변이 둘러싸인 제1 실리콘 산화물을 갖는 하부 부분 그리고 실리콘 기판으로 주변이 둘러싸인 실리콘 산화물 라이너, 실리콘 산화물 라이너로 주변이 둘러싸인 실리콘 라이너, 및 실리콘 라이너로 주변이 둘러싸인 제2 실리콘 산화물을 갖는 상부 부분을 포함한다. 제1 실리콘 산화물의 상부 표면적은 제2 실리콘 산화물의 하부 표면보다 더 크다. 하부 부분의 높이에 대한 상부 부분의 높이의 비는 약 4보다 작을 수 있다. 상부 부분의 종횡비는 약 5 이하일 수 있다 . 제2 실리콘 산호물은 고밀도 플라즈마(HDP) 산화물일 수 있다. 하부 부분은 미량의 수소화 질소 또는 실리콘을 포함할 수 있다.
본 개시의 다른 양상은 STI 구조물을 형성하는 방법에 관련된다. 방법은, 기판에 트렌치를 형성하는 단계, 트렌치의 측벽 및 하부 표면 상에 실리콘 산화물 라이너를 형성하는 단계, 실리콘 산화물 라이너 위에 실리콘 라이너 층을 증착하는 단계, 트렌치에 유동성 실리콘 산화물을 채우는 단계, 유동성 실리콘 산화물을 경화 및 부분적으로 어닐링하는 단계, 트렌치에서 경화된 유동성 실리콘 산화물의 일부를 제거하는 단계, 트렌치에 유동성 실리콘 산화물이 아닌 제2 실리콘 산화물을 증착하는 단계, 및 기판을 평탄화하는 단계를 포함한다.
본 개시의 또 다른 양상은 STI 구조물을 형성하는 방법에 관련된다. 방법은 상부 표면을 포함하는 기판을 제공하는 단계, 및 상부 표면으로부터 기판 안으로 연장하는 복수의 제1 트렌치를 형성하는 단계를 포함한다. 트렌치는 측벽 및 하부 표면을 가지며, 복수의 트렌치의 적어도 일부는 8보다 더 큰 종횡비를 갖는다. 방법은 또한, 측벽 및 하부 표면 상에 실리콘 산화물 라이너를 형성하는 단계, 실리콘 산화물 라이너 상에 비정질 실리콘 라이너 층을 형성하는 단계, 트렌치에 유동성 산화물 재료를 채우는 단계, 수분을 함유하는 기체상 환경에서 유동성 산화물 재료를 경화 및 부분적으로 어닐링하는 단계, 및 경화된 유동성 산화물 재료의 일부를 제거하여 비정질 실리콘 라이너의 측벽을 갖는 제2 트렌치를 형성하는 단계를 포함한다. 제2 트렌치는 약 5보다 더 작은 종횡비를 갖는다. 방법은 증착된 것으로 형성되는 실리콘 산화물로 제2 트렌치를 채우는 단계, 기판을 평탄화하는 단계, 및 활성 영역에 트랜지스터 게이트 구조, 소스 영역, 및 드레인 영역을 형성하는 단계를 더 포함한다. 게이트 구조, 소스 영역 및 드레인 영역의 형성은 또한 경화된 유동성 산화물 재료를 어닐링한다.
본 실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 대해 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성, 수단, 방법 및 단계의 특정 실시예에 한정되도록 의도되지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자에게 본 발명의 개시로부터 용이하게 명백하듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될, 프로세스, 기계, 제조, 물질 조성, 수단, 방법 또는 단계가 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성, 수단, 방법, 또는 단계를 본 발명의 범위 내에 포함하도록 의도된다.

Claims (10)

  1. 얕은 트렌치 격리(STI; shallow trench isolation) 구조물에 있어서,
    실리콘 기판으로 주변이 둘러싸인 제1 실리콘 산화물을 갖는 하부 부분; 및
    상기 실리콘 기판으로 주변이 둘러싸인 실리콘 산화물 라이너, 상기 실리콘 산화물 라이너로 주변이 둘러싸인 실리콘 라이너, 및 상기 실리콘 라이너로 주변이 둘러싸인 제2 실리콘 산화물을 갖는 상부 부분을 포함하고,
    상기 제1 실리콘 산화물의 상부 표면적은 상기 제2 실리콘 산화물의 하부 표면보다 더 큰 것인, 얕은 트렌치 격리 구조물.
  2. 청구항 1에 있어서, 상기 하부 부분의 높이에 대한 상기 상부 부분의 높이의 비는 4보다 작은 것인, 얕은 트렌치 격리 구조물.
  3. 청구항 1에 있어서, 상기 제2 실리콘 산화물은 고밀도 플라즈마(HDP; high density plasma) 산화물인 것인, 얕은 트렌치 격리 구조물.
  4. 청구항 1에 있어서, 상기 하부 부분은 미량의 수소화 질소 또는 실리콘을 포함하는 것인, 얕은 트렌치 격리 구조물.
  5. 청구항 1에 있어서, 상기 상부 부분의 종횡비는 5 이하인 것인, 얕은 트렌치 격리 구조물.
  6. 얕은 트렌치 격리 구조물을 형성하는 방법에 있어서,
    기판에 측벽 및 하부 표면을 갖는 트렌치를 형성하는 단계;
    상기 측벽 및 상기 하부 표면 상에 실리콘 산화물 라이너를 형성하는 단계;
    상기 실리콘 산화물 라이너 위에 실리콘 라이너 층을 증착하는 단계;
    상기 트렌치에 유동성(flowable) 실리콘 산화물인 제1 실리콘 산화물을 채우는 단계;
    상기 제1 실리콘 산화물을 경화 및 부분적으로 어닐링하는 단계;
    상기 트렌치에서 상기 제1 실리콘 산화물의 일부를 제거하는 단계;
    상기 트렌치에 유동성 실리콘 산화물이 아닌 제2 실리콘 산화물을 증착하는 단계; 및
    상기 기판을 평탄화하는 단계를 포함하는, 얕은 트렌치 격리 구조물의 형성 방법.
  7. 청구항 6에 있어서, 상기 유동성 실리콘 산화물을 치밀화하고 동시에 상기 실리콘 라이너 층을 실리콘 산화물 층으로 변환하도록, 상기 기판을 완전히 어닐링하는 단계를 더 포함하는, 얕은 트렌치 격리 구조물의 형성 방법.
  8. 청구항 6에 있어서, 상기 부분적으로 어닐링하는 단계는, 200 ℃보다 더 큰 온도에서 10 시간 이상 동안 수분이 있는 곳에서 상기 기판을 가열하는 것인, 얕은 트렌치 격리 구조물의 형성 방법.
  9. 청구항 6에 있어서, 상기 실리콘 라이너 층은 비정질 실리콘 층인 것인, 얕은 트렌치 격리 구조물의 형성 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    상부 표면을 포함하는 기판을 제공하는 단계;
    상기 상부 표면으로부터 상기 기판 안으로 연장하는 복수의 제1 트렌치 - 상기 트렌치는 측벽 및 하부 표면을 가지며, 상기 복수의 트렌치의 적어도 일부는 8보다 더 큰 종횡비를 가짐 - 를 형성하는 단계;
    상기 측벽 및 상기 하부 표면 상에 실리콘 산화물 라이너를 형성하는 단계;
    상기 실리콘 산화물 라이너 상에 비정질 실리콘 라이너 층을 형성하는 단계;
    상기 트렌치에 유동성 산화물 재료를 채우는 단계;
    수분을 함유하는 기체상 환경에서 상기 유동성 산화물 재료를 경화 및 부분적으로 어닐링하는 단계;
    상기 유동성 산화물 재료의 일부를 제거하며 상기 비정질 실리콘 라이너의 측벽을 갖는 복수의 제2 트렌치 - 상기 복수의 제2 트렌치는 5보다 더 작은 종횡비를 가짐 - 를 형성하는 단계;
    실리콘 산화물 - 상기 실리콘 산화물은 증착된 것으로 형성됨 - 로 상기 복수의 제2 트렌치를 채우는 단계;
    상기 기판을 평탄화하는 단계; 및
    상기 복수의 제1 트렌치들 사이에 트랜지스터 게이트 구조, 소스 영역, 및 드레인 영역을 형성하는 단계를 포함하는 반도체 디바이스의 형성 방법.
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