KR20190056999A - 반도체 구조 및 그 제조 방법 - Google Patents

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Abstract

반도체 구조가 개시된다. 반도체 구조는, 전면과, 전면과 반대편에 있는 후면을 갖는 반도체 기판과, 반도체 기판을 관통하지 않고서 전면으로부터 반도체 기판으로 연장되는 충전 재료로서, 상기 충전 재료는 상측부 및 하측부를 포함하고, 상기 상측부는 상기 반도체 기판과 접촉하는 것인 상기 충전 재료와, 충전 재료의 하측부와 반도체 기판 사이에 라이닝된 에피택셜층을 포함한다. 연관된 제조 방법도 개시된다.

Description

반도체 구조 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
<관련 출원과의 상호 참조>
본 출원은 2017년 11월 17일에 출원한 미국 가출원 일련번호 제62/587,888호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
전면 조명(FSI, Front-Side Illumination) 이미지 센서 칩과 후면 조명(BSI, Back-Side Illumination) 이미지 센서 칩을 포함하는 이미지 센서 칩은 카메라 등의 애플리케이션에 폭넓게 사용되고 있다. 이미지 센서 칩의 형성에 있어서, 이미지 센서(포토 다이오드 등)와 로직 회로가 웨이퍼의 실리콘 기판 상에 형성된 다음에, 웨이퍼의 전면 상에 인터커넥트 구조가 형성된다. FSI 이미지 센서 칩의 경우, 컬러 필터와 마이크로렌즈가 인터커넥트 구조 위에 형성된다. BSI 이미지 센서 칩의 형성에서는, 인터커넥트 구조의 형성 후에, 웨이퍼가 박막화되고, 컬러 필터 및 마이크로렌즈 등의 후면 구조가 웨이퍼의 후면 상에 형성된다. 동작에 있어서, 광이 이미지 센서 상에 투사되어 전기 신호로 변환된다.
이미지 센서 칩은 대개 어레이로 배열된 다수의 이미지 센서를 채택한다. 이미지 센서 칩에 있어서, 이미지 센서들을 서로 분리시키기 위해 실리콘 기판에 딥 트렌치(deep trench)가 형성된다. 딥 트렌치는 아웃하는 디바이스들을 서로 격리시키기 위해 산화물을 포함할 수 있는 유전체 재료로 충전된다.
이미지 센서 칩 내의 이미지 센서는 광자의 자극에 응답하여 전기 신호를 생성한다. 그런데, 하나의 마이크로렌즈 및 하부의 컬러 필터에 의해 수광되는 광은 경사진 것일 수 있다. 경사 광은 이미지 센서를 분리시키는데 사용되는 딥 트렌치를 관통할 수 있다. 그 결과, 이웃하는 픽셀들로부터 바람직하게 않게 수광되는 광의 간섭으로 인해 크로스토크가 발생한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 17은 본 개시내용의 다양한 실시형태에 따른 DTI 구조의 형성에 있어서 중간 스테이지의 단면도를 나타낸다.
도 18은 본 개시내용의 다양한 실시형태에 따른 FSI 이미지 센서 칩의 단면도를 나타낸다.
이하의 설명에서는 본 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 개시내용의 넓은 범위를 설명하는 수치 범위 및 파라미터가 근사치임에도 불구하고, 특정 실시형태에 기재하는 수치 값은 가능한 한 정확하게 작성되었다. 그러나 모든 수치는 본질적으로 각각의 테스트 측정치에서 발견되는 표준 편차로 인해 필연적으로 발생하는 특정 오차를 포함한다. 또한, 여기에 사용하는 "약"이라는 용어는 일반적으로 주어진 값 또는 범위의 10%, 5%, 1% 또는 0.5% 이내를 의미한다. 한편, "약"이라는 용어는 당업자가 고려할 때 평균의 허용 가능한 표준 오차 이내를 의미한다. 동작/작업 예 이외에, 또는 달리 명시하지 않는 한, 재료의 양, 시간의 지속 기간, 온도, 동작 조건, 양의 비율, 및 여기에 개시하는 것의 동류 등의 모든 수치 범위, 양, 값 및 백분율은 모든 경우에 "약"이라는 용어로 변형된 것으로서 이해되어야 한다. 따라서, 반대로 지시하지 않는 한, 본 개시내용 및 첨부하는 청구범위에 기재하는 수치 파라미터는 원하는 바에 따라 변할 수 있는 근사치이다. 최소한 각 수치 파라미터는 적어도, 작성된 유효 자릿수의 수를 고려하여 그리고 일반적인 반올림법을 적용하여 해석되어야 한다. 본 명세서에서 범위는 한 종점에서 다른 종점까지 또는 두 종점 사이로 표현될 수 있다. 본 명세서에 개시하는 모든 범위는 달리 특정되지 않는다면 종점을 포함한다.
DTI(Deep Trench Isolation) 구조 및 그 형성 방법이 다양한 예시적인 실시형태에 따라 제공된다. DTI 구조를 형성하는 중간 스테이지가 예시된다. 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다.
도 1 내지 도 8은 본 개시내용의 제1 실시형태에 따른 DTI 구조의 형성에 있어서 중간 스테이지의 단면도를 나타낸다. DTI 구조는 이미지 센서 칩, 예컨대 전면 조명(FSI) 이미지 센서 칩에 사용될 수 있다. 도 1을 참조하면, 반도체 기판(20)이 제공된다. 반도체 기판(20)은 전면(20a)과, 전면(20a)과 반대편인 후면(20b)을 포함한다. 반도체 기판(20)은 예컨대 도핑되거나 도핑되지 않은 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 실리콘 등의 반도체 재료로 된 층을 포함한다. 절연체층은 예컨대 매립 산화물(buried oxide, BOX)층 또는 실리콘 산화물층일 수 있다. 절연체층은 실리콘이나 유리 기판 등의 기판 상에 제공된다. 대안으로, 반도체 기판(20)은 게르마늄 등의 다른 원소 반도체, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 이들의 조합 등을 포함할 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다.
일부 실시형태에 따르면, 패드층(22)과 마스크층(24)이 반도체 기판(20) 상에 형성될 수 있다. 패드층(22)은 예컨대 열산화 공정 또는 화학적 기상 증착(CVD)을 사용하여 형성된 실리콘 산화물로 구성된 박막일 수 있다. 패드층(22)의 두께는 약 10 옹스트롬 내지 약 100 옹스트롬일 수 있다. 그러나, 명세서 전반에서 언급하는 값은 예일뿐이며, 다른 값으로 변할 수 있음이 이해되어야 한다. 패드층(22)은 마스크층(24)을 에칭하기 위한 에칭 정지층으로서 기능할 수 있다. 일부 실시형태에 따르면, 마스크층(24)은 예컨대 저압 화학적 기상 증착(LPCVD)을 사용하여 실리콘 질화물로 형성될 수 있다. 다른 실시형태에 따르면, 마스크층(24)은 실리콘의 열질화(thermal nitridation), 플라즈마 강화 화학적 기상 증착(PECVD) 등을 사용하여 형성될 수도 있다. 마스크층(24)의 두께는 약 100 옹스트롬 내지 약 1,000 옹스트롬일 수 있다. 마스크층(35)은 후속 포토리소그래피 공정 중에 하드 마스크로서 사용될 수 있다. 일부 실시형태에서, 마스크층(24)은 바닥 반사방지 코팅으로서 기능할 수도 있다. 패드층(22)과 마스크층(24)이 형성된 후에, 마스크층(24) 상에 포토레지스트(26)가 형성된 다음, 원하는 DTI 패턴에 따라 규정되어 DTI 구조를 형성한다.
다음으로, 도 2를 참조하면, 포토레지스트(26)는 하부 마스크층(24)을 에칭하기 위한 에칭 마스크로서 사용되고, 마스크층(24)은 하부층을 에칭하기 위한 에칭 마스크로서 사용된다. 따라서, 딥 트렌치(28)가 하드 마스크층(24), 패드층(22)을 관통하고 더 나아가 반도체 기판(20)으로 연장되어 형성된다. 딥 트렌치(28)는 전면(20a)으로부터 반도체 기판(20)으로 연장된다. 딥 트렌치(28)의 바닥은 반도체 기판(20)의 전면(20a)과 후면(20b) 사이에 있다. 일부 실시형태에서, 딥 트렌치(28)의 바닥은 반도체 기판(20)의 전면(20a)과 후면(20b) 사이의 중간 높이에 있다.
일부 실시형태에서는 비등방성 에칭을 통해 에칭 공정이 행해져서 딥 트렌치(28)의 측벽(28c)이 실질적으로 직선 및 수직일 수 있다. 다시 말해, 측벽(28c)은 전면(20a)과 후면(20b)에 실질적으로 수직이다. 그러나, 이것은 본 개시내용의 한정이 아니다. 다수의 경우에, 딥 트렌치(28)가 약간 테이퍼지게 하여, 딥 트렌치(28)의 측벽(28c)이 전면(20a)과 후면(20b)에 완전히 수직하지 않게 하는 공정 변동이 있을 수 있다. 예를 들어, 작은 경사각이 존재하여, 딥 트렌치(28)의 측벽(28c)과 전면(20a) 사이의 각도(α)를 도 2에 도시하는 바와 같이 약 90도보다 크게 할 수도 있다.
일부 예시적인 실시형태에 따르면, 에칭 공정은 유도 결합 플라즈마(ICP), 변압기 결합 플라즈마(TCP), 전자 사이클로트론 공명(ECR), 반응성 이온 에칭(RIE) 등을 포함한 건식 에칭 방법을 통해 이루어진다. 공정 가스는 예컨대, 불소 함유 가스(예컨대, SF6, CF4, CHF3, NF3), 염소 함유 가스(예컨대 Cl2), Br2, HBr, BCl3 및/또는 등등을 포함한다. 딥 트렌치(28)의 형성 후에, 포토레지스트(26)(남아 있는 경우), 하드 마스크층(24), 및 패드층(26)은 도 3에 도시하는 바와 같이 제거될 수 있다.
일부 예시적인 실시형태에 따르면, 딥 트렌치(28)의 종횡비(D1/W1)는 약 10 이상일 수 있고, 여기서 D1는 딥 트렌치(28)의 깊이이며, W1는 딥 트렌치(28)의 개구(28a)의 폭이다. 일부 실시형태에 있어서, 딥 트렌치(28)의 종횡비(D1/W1)는 약 20 내지 약 100의 범위에 있을 수 있다. 일부 실시형태에 있어서, 딥 트렌치(28)의 깊이(D1)는 약 6 ㎛ 내지 약 10 ㎛의 범위에 있을 수 있다. 일부 실시형태에 있어서, 딥 트렌치(28)의 개구(28a)의 폭(W1)은 약 0.1 ㎛ 내지 약 0.3 ㎛의 범위에 있을 수 있다. 일부 실시형태에서는, 공정 변동이 존재할 수 있고, 그래서 딥 트렌치(28)의 바닥면(28b)이 라운드형이 되어 단면도에서 U자형일 수 있다. 라운드형 부분은 딥 트렌치(28)의 측벽(28c)으로부터 딥 트렌치(28)의 반대편 측벽(28c)까지 전체적으로 완만하게 만곡될 수 있다.
세정 공정이 에칭 공정 후에 수행될 수 있다. 세정은 예컨대 ST250(ATM1 Incorporated의 등록상표) 용제를 사용한 습식 세정일 수 있다. 세정에 의해, 딥 트렌치(28)에 노출된 반도체 기판(20)의 얇은 표면층이 제거될 수도 제거되지 않을 수도 있다. 일부 실시형태에서, 딥 트렌치(28)의 바닥면(28b)은 세정 공정 후에 라운드형 및 만곡이 유지될 수도 있다.
일부 실시형태에서는, 딥 트렌치(28)의 형성에서 건식 에칭 공정의 충격 효과(bombardment effect)로, 반도체 기판(20)의 표면층이 손상된다. 손상 부분은 딥 트렌치(28)에서 노출되는 표면층일 수 있고, 손상된 표면층의 적어도 일부는 세정 공정 후에 남아 있을 수 있다. 손상은 공정 가스(딥 트렌치(28)의 형성에 사용됨) 중의 원자(탄소 원자 등)가 표면층에 침투함으로써 더 야기될 수도 있다. 손상은 원자 변위, 공격자점(vacancy), 및/또는 등등을 포함할 수 있다. 손상된 표면층은 최종 DTI 구조에 결함을 생성하여, 이미지 센서 픽셀의 암전류를 증가시킬 수도 있다. 손상된 표면층은 또한 광에 노출되지 않을 때 전류를 생성하는 픽셀인 화이트 픽셀의 증가를 유발할 수도 있다. 따라서, 손상된 표면층을 제거(또는 적어도 감소)시키기 위해 손상부 제거 공정이 수행될 수 있다. 손상부 제거 공정 후에, 변위, 공격자점 등등의 적어도 대부분(및 가능하다면 전부)이 제거될 수 있다.
손상부 제거 공정은 알칼리 함유(염기 함유) 용액을 사용하여 수행될 수 있는 습식 에칭을 포함할 수 있다. 일부 실시형태에서는, 테트라메틸 수산화암모늄(TMAH)이 손상부 제거 공정에 사용된다. 다른 실시형태에 따르면, 손상된 표면층을 제거하기 위해 NH4OH, 수산화칼륨(KOH) 용액, 수산화나트륨(NaOH) 등의 용액이 사용된다. 제거된 표면층의 두께는 약 50 nm보다 클 수 있고, 약 50 nm 내지 약 135 nm의 범위에 있을 수 있다.
도 4는 산화물층(38)의 형성을 도시한다. 본 개시내용의 일부 실시형태에 따르면, 산화물층(38)은 실리콘 산화물(SiO2)로 구성될 수 있고, 산화물층(38)은 플라즈마 강화 화학적 기상 증착(PECVD) 등의 저(low) 퇴적률 공정을 통해 퇴적될 수 있다. 산화물층(38)은 반도체 기판(20)의 전면(20a)을 덮도록 퇴적되며, 또한 ? 트렌치(28)의 측벽(28c)의 적어도 일부를 덮도록 딥 트렌치(28)으로 연장될 수 있다. 산화물층(38)은 비등각성일 수 있고, 딥 트렌치(28)의 개구(28a) 둘레에 오버행 형상(overhang shape)을 형성할 수 있다. 반도체 기판(20)의 전면(20a) 위의 산화물층(38)의 수평 부분에서 측정된 산화물층(38)의 두께(T1)는 약 200 옹스트롬 내지 약 800 옹스트롬의 범위에 있을 수 있다. 예시적인 실시형태에 따르면, 반도체 기판(20)의 전면(20a) 위의 산화물층(38)의 수평 부분에서 측정된 산화물층(38)의 두께(T1)는 약 500 옹스트롬일 수도 있다. 딥 트렌치(28)의 측벽(28c)을 덮는 산화물층(38)의 두께는 도 4에 도시하는 바와 같이, 딥 트렌치(28)의 개구(28a)로부터 딥 트렌치(28)의 바닥면(28b)을 향해 서서히 감소할 수 있다. 일부 실시형태에서, 산화물층(38)은 반도체 기판(20)의 전면(20a)으로부터 깊이(D2)로 연장된다. 깊이(D2)는 약 3000 옹스트롬 내지 약 6000 옹스트롬의 범위에 있을 수 있다.
다음으로, 도 5에 도시하는 바와 같이, 제조 공정 중에 딥 트렌치(28)의 측벽(28c) 상에 형성된 자연 산화물 물질을 제거하기 위해 에칭 공정이 수행될 수 있다. 자연 산화물 물질은 후속 공정에서 에피택셜 실리콘층이 딥 트렌치(28)의 측벽(28c) 상에 직접 형성되는 것을 방해할 수도 있는데, 자연 산화물 물질 상에서와 비교해 실리콘 표면 상에 에피택셜 실리콘층을 퇴적하는 것이 더 쉽기 때문이다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 건식 및 습식 에칭 공정의 조합을 포함한다. 예를 들어, 습식 에칭 공정은 약 10초의 침지 시간의 묽은 HF 용액 및/또는 다른 적절한 에칭액을 통한 HF 침지를 포함할 수 있다. 측벽(28c) 상의 자연 산화물 물질 외에도, 에칭 공정은 또한 산화물층(38)의 일부를 제거할 뿐만 아니라 산화물층(38)을, 산화물층(38)보다 작은 크기의 산화물층(38')으로 축소시킨다. 일부 실시형태에서, 반도체 기판(20)의 전면(20a) 위의 산화물층(38')의 수평 부분에서 측정된 산화물층(38')의 두께(T1')는 산화물층(38)의 약 40% 내지 약 60%일 수 있다. 또한, 반도체 기판(20)의 전면(20a)으로부터 산화물층(38')의 최하단부까지의 산화물층(38')의 깊이(D2')는 깊이(D2)의 약 40% 내지 약 60%일 수 있다. 다수의 경우에, 깊이(D2')는 약 1500 옹스트롬 내지 약 3000 nm의 범위에 있을 수 있다. 비(D1/D2')는 약 10 내지 약 70의 범위에 있을 수 있다.
전술한 바와 같이, 자연 산화물 물질이 제거된 후에 딥 드렌치(28)의 측벽(28c) 상에 에피택셜 실리콘층이 형성된다. 구체적으로, 도 6에 도시하는 바와 같이, 에칭 공정 후에 딥 트렌치(28)의 노출 측벽(28c) 상에 붕소 도핑된 에피택셜층(58)이 형성된다. 붕소 도핑된 에피택셜층(58)이 산화물층(38') 상에 직접 퇴적되기 쉽지 않기 때문에, 붕소 도핑된 에피택셜층(58)은 산화물층(38')에 의해 덮이지 않은 측벽(28c)의 일부와 바닥면(28b) 상에 직접 형성될 수 있다. 다시 말해, 붕소 도핑된 에피택셜층(58)은 산화물층(38')의 최하단부에 바로 인접할 수 있고, 산화물층(38')과는 겹치지 않을 수 있다. 붕소 도핑된 에피택셜층(58)은 도 6의 단면도에 나타내는 바와 같이 등각으로 퇴적될 수 있다. 일부 실시형태에 있어서, 붕소 도핑된 에피택셜층(58)의 두께는 약 100 옹스트롬 내지 약 200 옹스트롬의 범위에 있을 수 있다. 그러나, 이것은 본 개시내용의 한정이 아니다.
붕소 도핑된 에피택셜층(58)이 형성된 후에, 앞서 행해진 에칭 공정과 실질적으로 동일하거나 유사한 에칭 공정을 통해 산화물층(38')이 제거됨으로써, 딥 트렌치(28)의 측벽(28c) 상의 자연 산화물 물질을 제거할 수 있다. 일부 실시형태에서는, 에칭 공정이 묽은 HF 용액 및/또는 다른 적절한 에칭액을 통한 HF 침지를 포함할 수 있다. 반도체 기판(20)의 전면(20a) 및 딥 트렌치(28)의 측벽(28c)의 일부로부터 산화물층(38')이 제거된 후에, 원래 산화물층(38')이 덮인 이들 부분은 도 7에 도시하는 바와 같이 노출될 수 있다.
도 8에서, 딥 트렌치(28)는 반도체 기판(20) 내에 형성된 인접한 감광 영역들(예컨대, 도 18의 감광 영역들(110)) 사이에 DTI 구조를 형성하기 위하여 충전 재료(86)로 충전된다. 충전 재료(86)는 입사 방사선에 대해 불투명할 수 있으며, 광학 크로스토크를 완화시키기 위해 입사 방사선을 흡광 또는 반사시킬 수 있다. 충전 재료(86)는 암전류를 저감시키는 절연을 제공하기 위해 비전도성일 수 있다. 다수의 경우, 충전 재료(86)는 실리콘 산화물(SiO2) 등의 산화물을 포함할 수 있다. 산화물(86)의 상측 부분은 딥 트렌치(28)의 측벽(28c)의 상측 부분과 접촉할 수 있고, 산화물(86)의 하측 부분은 붕소 도핑된 에피택셜층(58)과 접촉할 수 있다. 산화물 충전 공정 시에, 붕소 도핑된 에피택셜층(58)의 붕소는 붕소 도핑된 에피택셜층(58)으로부터 반도체 기판(20)의 이웃하는 영역(88)으로 점진적으로 확산될 수 있다. 이러한 방식으로, 도핑된 붕소의 구배 변화(graded transition)가 형성된다. 특히, 붕소 도핑 농도는 붕소 도핑된 에피택셜층(58)으로부터 이웃 영역(88)으로 점진적으로 감소되고, 붕소 도핑 농도는 이웃 영역(88)의 최외측에서 0에 가깝다. 충전 공정 후에, 반도체 기판(20)의 전면(20a)은 과량의 충전 재료(86)를 제거하기 위해 평탄화 공정(CMP 등)을 받게 되고, 이에, 제1 실시형태의 DTI 구조(800)가 형성된다.
대안으로, 도 8의 공정은 본 개시내용의 제2 실시형태에 따른 도 9 내지 도 10의 공정으로 대체될 수도 있다. 도 9에서, 딥 트렌치(28)는 도 8의 충전 재료(86)와는 상이한 충전 재료(96)로 충전된다. 예시적인 실시형태에서, 충전 재료(96)는 폴리실리콘 재료를 포함할 수 있다. 도 9에 도시하는 바와 같이, 폴리실리콘(96)은 붕소 도핑된 에피택셜층(58)의 상측 단부 주위의 높이로 에치백될 수 있다. 즉, 에칭 공정의 깊이는 약 D2'일 수 있다. 이에, 얕은 트렌치(shallow tranch)(28')가 생성된다. 일부 예시적인 실시형태에 따르면, 에칭 공정은 유도 결합 플라즈마(ICP), 변압기 결합 플라즈마(TCP), 전자 사이클로트론 공명(ECR), 반응성 이온 에칭(RIE) 등을 포함하나 이에 한정되지 않은 건식 에칭 방법을 통해 수행될 수 있다. 공정 가스는 예컨대, 불소 함유 가스(예컨대, SF6, CF4, CHF3, NF3), 염소 함유 가스(예컨대 Cl2), Br2, HBr, BCl3 및/또는 등등을 포함한다. 폴리실리콘 충전 공정 시에, 붕소 도핑된 에피택셜층(58)의 붕소는 도 8과 실질적으로 동일하거나 유사한 방식으로 붕소 도핑된 에피택셜층(58)으로부터 반도체 기판(20)의 이웃하는 영역(88)으로 점진적으로 확산될 수 있다.
도 10에서, 얕은 트렌치(28')는 폴리실리콘(96)과는 상이한 충전 재료(98)로 충전된다. 다수의 경우에, 충전 재료(98)는 충전 재료(86)와 실질적으로 동일하거나 유사할 수도 있다(즉, 충전 재료(98)는 산화물을 포함할 수도 있다). 산화물(98)은 딥 트렌치(28)의 측벽(28c)의 상측 부분과 접촉할 수 있고, 폴리실리콘(96)은 붕소 도핑된 에피택셜층(58)과 접촉할 수 있다. 충전 공정 후에, 반도체 기판(20)의 전면(20a)은 과량의 충전 재료(98)를 제거하기 위해 평탄화 공정(CMP 등)을 받게 되고, 이에, 제1 실시형태의 DTI 구조(1000)가 형성된다.
대안으로, 도 4 내지 도 10의 공정은 본 개시내용의 제3 실시형태에 따른 도 11 내지 도 15의 공정으로 대체될 수도 있다. 도 11은 질화물층(68)의 형성을 도시한다. 본 개시내용의 일부 실시형태에 따르면, 질화물층(68)은 실리콘 질화물(SiN)로 구성될 수 있고, 질화물층(68)은 플라즈마 강화 화학적 기상 증착(PECVD) 등의 저 퇴적률 공정을 통해 퇴적될 수 있다. 질화물층(68)은 반도체 기판(20)의 전면(20a)을 덮도록 퇴적되며, 또한 ? 트렌치(28)의 측벽(28c)의 적어도 일부를 덮도록 딥 트렌치(28)로 연장될 수 있다. 질화물층(68)은 비등각성일 수 있고, 딥 트렌치(28)의 개구(28a) 둘레에 오버행 형상을 형성할 수 있다. 반도체 기판(20)의 전면(20a) 위의 질화물층(68)의 수평 부분에서 측정된 질화물층(68)의 두께(T2)는 약 80 옹스트롬 내지 약 500 옹스트롬의 범위에 있을 수 있다. 딥 트렌치(28)의 측벽(28c)을 덮는 질화물층(68)의 두께는 도 11에 도시하는 바와 같이, 딥 트렌치(28)의 개구(28a)로부터 딥 트렌치(28)의 바닥면(28b)을 향해 서서히 감소할 수 있다. 일부 실시형태에서, 질화물층(68)은 반도체 기판(20)의 전면(20a)으로부터 깊이(D3)로 연장된다. 깊이(D3)는 약 1500 옹스트롬 내지 약 3000 옹스트롬의 범위에 있을 수 있다.
다음으로, 반도체 기판(20)에 대해 붕소 도핑된 플라즈마 강화 원자층 퇴적(B:PEALD)이 수행되어 도 12에 도시하는 바와 같이, 질화물층(68), 딥 트렌치(28)의 측벽(28c), 및 바닥면(28b) 상에 붕소 도핑층(78)을 등각으로 형성할 수 있다. 일부 실시형태에서는, B:PEALD이 주입 공정 또는 플라즈마 도핑 공정으로 대체될 수도 있다. 그런 다음, 드라이브 인 공정(drive-in process)이 수행되고, 그에 따라 도 13에 도시하는 바와 같이 따라 붕소 도핑층(78) 내의 붕소가 열활성에 의해 반도체 기판(20)의 이웃하는 영역(80)으로 확산된다. 이러한 방식으로, 도핑된 붕소의 구배 변화(graded transition)가 형성된다. 특히, 붕소 도핑 농도는 붕소 도핑층(78)으로부터 이웃 영역(80)으로 점진적으로 감소되고, 붕소 도핑 농도는 이웃 영역(80)의 최외측에서 0에 가깝다. 붕소가 질화물층(68)을 침투하지 않기 때문에, 이웃 영역(80)의 상측은 반도체 기판(20)의 전면(20a)보다 깊이(D3)만큼 실질적으로 낮다.
드라이브 인 공정 후에, 딥 트렌치(28)의 측벽(28c) 상의 자연 산화물 물질을 제거하기 위해 앞서 행해진 에칭 공정과 실질적으로 동일하거나 유사한 에칭 공정을 통해 붕소 도핑층(78)과 질화물층(68)이 제거될 수 있다. 일부 실시형태에서는, 에칭 공정이 묽은 HF/H3PO4 용액 및/또는 다른 적절한 에칭액을 통한 HF/H3PO4 침지를 포함할 수 있다. 반도체 기판(20)의 전면(20a) 및 딥 트렌치(28)의 측벽(28c)으로부터 붕소 도핑층(78)과 질화물층(68)이 제거된 후에, 원래 붕소 도핑층(78)과 질화물층(68)이 덮여진 이들 부분은 도 14에 도시하는 바와 같이 노출될 수 있다.
도 15에서, 딥 트렌치(28)는 반도체 기판(20) 내에 형성된 인접한 감광 영역들(예컨대, 도 18의 감광 영역들(110)) 사이에 경계선을 형성하기 위하여 충전 재료(74)로 충전된다. 다수의 경우, 충전 재료(74)는 실리콘 산화물(SiO2) 등의 산화물을 포함할 수 있다. 충전 공정 후에, 반도체 기판(20)의 전면(20a)은 과량의 충전 재료(74)를 제거하기 위해 평탄화 공정(CMP 등)을 받게 되고, 이에, 제3 실시형태의 DTI 구조(1500)가 형성된다.
대안으로, 도 15의 공정은 본 개시내용의 제4 실시형태에 따른 도 16 내지 도 17의 공정으로 대체될 수도 있다. 도 16에서, 딥 트렌치(28)는 도 15의 충전 재료(74)와는 상이한 충전 재료(72)로 충전된다. 예시적인 실시형태에서, 충전 재료(72)는 폴리실리콘 재료를 포함할 수 있다. 도 16에 도시하는 바와 같이, 폴리실리콘(72)은 이웃 영역(80)의 상측 단부 주위의 높이로 에치백될 수 있다. 즉, 에칭 공정의 깊이는 약 D3일 수 있다. 이에, 얕은 트렌치(28')가 생성된다. 일부 예시적인 실시형태에 따르면, 에칭 공정은 건식 에칭 방식을 통해 행해진다.
도 17에서, 얕은 트렌치(28')는 폴리실리콘(72)과는 상이한 충전 재료(70)로 충전된다. 다수의 경우에, 충전 재료(70)는 충전 재료(74)와 실질적으로 동일하거나 유사할 수도 있다(즉, 충전 재료(70)는 산화물을 포함할 수도 있다). 산화물(70)은 딥 트렌치(28)의 측벽(28c)의 상측 부분과 접촉할 수 있고, 폴리실리콘(72)은 이웃 영역(80)과 접촉할 수 있다. 충전 공정 후에, 반도체 기판(20)의 전면(20a)은 과량의 충전 재료(70)를 제거하기 위해 평탄화 공정(CMP 등)을 받게 되고, 이에, 제4 실시형태의 DTI 구조(1700)가 형성된다.
도 18은 본 개시내용의 다양한 실시형태에 따른 FSI 이미지 센서 칩(1800)의 단면도를 도시한다. 도 18을 참조하면, FSI 이미지 센서 칩(1800)은 감광 영역(110)을 포함한다. 인접한 감광 영역(110)은 DTI 구조(104)에 의해 분리된다. DTI 구조(104)는 반도체 기판(20)의 전면(20a)으로부터 반도체 기판(20)으로 연장된다. FSI 이미지 센서 칩(1800)의 경우, 인터커넥트 구조(124)가 감광 영역(110)과 DTI 구조(104) 위에 형성될 수 있고, 복수의 금속 라인과 복수의 유전체층 내의 비아를 포함한다. 컬러 필터(217)와 마이크로렌즈(218)가 인터커넥트 구조(124) 위에 형성될 수 있고 감광 영역(110)과 각각 정렬된다. FSI 이미지 센서 칩(1800)에서, 광(115)이 전면(20a)으로부터 감광 영역(110)에 투사된다. DTI 구조(104)는 본 개시내용의 다양한 실시형태에 따른 DTI 구조(800, 1000, 1500 또는 1700)를 포함할 수 있다.
본 개시내용의 일부 실시형태는 반도체 구조를 제공한다. 반도체 구조는, 전면(front surface)과, 전면과 반대편에 있는 후면(back surface)을 갖는 반도체 기판과, 반도체 기판을 관통하지 않고서 전면으로부터 반도체 기판으로 연장되는 충전 재료로서, 상기 충전 재료는 상측부 및 하측부를 포함하고, 상기 상측부는 상기 반도체 기판과 접촉하는 것인 상기 충전 재료와, 충전 재료의 하측부와 반도체 기판 사이에 라이닝된 에피택셜층을 포함한다.
본 개시내용의 일부 실시형태는 반도체 구조를 제공한다. 반도체 구조는, 전면과, 전면과 반대편에 있는 후면을 갖는 반도체 기판과, 반도체 기판을 관통하지 않고서 전면으로부터 반도체 기판으로 연장되는 격리 구조로서, 상기 격리 구조는 상측부와 하측부를 포함하고, 상기 상측부와 하측부는 반도체 기판과 접촉하는 것인 상기 격리 구조와, 격리 구조의 하측부에는 인접하지만 격리 구조의 상측부에는 인접하지 않는 반도체 기판 내에 도핑 농도의 구배 변화를 갖는 영역을 포함한다.
본 개시내용의 일부 실시형태는 반도체 구조를 제조하는 방법을 제공한다. 상기 방법은, 반도체 기판을 에칭하여 상기 반도체 기판의 전면으로부터 상기 반도체 기판으로 연장되는 트렌치를 형성하는 단계와, 상기 반도체 기판 상에 산화물층을 퇴적하여 상기 전면과 상기 트렌치의 측벽의 일부를 덮는 단계와, 상기 트렌치의 노출된 측벽 상에 에피택셜층을 퇴적하는 단계와, 상기 산화물층을 제거하는 단계와, 상기 트렌치 내에 충전 재료를 충전하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 구조에 있어서,
전면(front surface)과, 상기 전면과 반대편에 있는 후면(back surface)을 갖는 반도체 기판과,
상기 반도체 기판을 관통하지 않고서 상기 전면으로부터 상기 반도체 기판으로 연장되는 충전 재료로서, 상기 충전 재료는 상측부와 하측부를 포함하고, 상기 상측부는 상기 반도체 기판과 접촉하는 것인 상기 충전 재료와,
상기 충전 재료의 하측부와 상기 반도체 기판 사이에 라이닝되는 에피택셜층을 포함하는 반도체 구조.
2. 제1항에 있어서, 상기 에피택셜층은 붕소를 포함하고, 상기 반도체 구조는 상기 에피택셜층에 인접한 상기 반도체 기판 내에 붕소 도핑 농도의 구배 변화(graded transition)를 갖는 영역을 더 포함하는 것인 반도체 구조.
3. 제1항에 있어서, 상기 충전 재료의 단면도의 종횡비가 약 20 내지 약 100의 범위에 있는 것인 반도체 구조.
4. 제1항에 있어서, 상기 충전 재료의 깊이 대 상기 충전 재료의 상측부의 깊이의 비가 약 10 내지 약 70의 범위에 있는 것인 반도체 구조.
5. 제1항에 있어서, 상기 충전 재료의 상측부는 제1 충전 재료를 포함하고, 상기 충전 재료의 하측부는 상기 제1 충전 재료와는 상이한 제2 충전 재료를 포함하는 것인 반도체 구조.
6. 제5항에 있어서, 상기 제1 충전 재료는 산화물을 포함하고, 상기 제2 충전 재료는 폴리실리콘을 포함하는 것인 반도체 구조.
7. 제1항에 있어서, 상기 충전 재료의 상측부는 제1 충전 재료를 포함하고, 상기 충전 재료의 하측부는 상기 제1 충전 재료와 실질적으로 동일한 제2 충전 재료를 포함하는 것인 반도체 구조.
8. 제7항에 있어서, 상기 제1 충전 재료와 상기 제2 충전 재료는 산화물을 포함하는 것인 반도체 구조.
9. 제1항에 있어서, 상기 반도체 구조는,
상기 전면에 인접한 상기 반도체 기판 내에 형성되는 제1 감광 영역 및 제2 감광 영역과,
상기 전면 위의 마이크로렌즈와,
상기 마이크로렌즈와 상기 전면 사이에서 상기 전면 위에 있는 인터커넥트 구조를 더 포함하고,
상기 충전 재료는 상기 제1 감광 영역과 상기 제2 감광 영역 사이에 있는 것인 반도체 구조.
10. 반도체 구조에 있어서,
제1 표면과, 상기 제1 표면과 반대편에 있는 제2 표면을 갖는 반도체 기판과,
상기 반도체 기판을 관통하지 않고서 상기 제1 표면으로부터 상기 반도체 기판으로 연장되는 격리 구조로서, 상기 격리 구조는 상측부와 하측부를 포함하고, 상기 상측부와 하측부는 상기 반도체 기판과 접촉하는 것인 상기 격리 구조와,
상기 격리 구조의 하측부에는 인접하지만 상기 격리 구조의 상측부에는 인접하지 않는 상기 반도체 기판 내에 도핑 농도의 구배 변화를 갖는 영역을 포함하는 반도체 구조.
11. 제10항에 있어서, 상기 영역은 붕소 도핑 농도의 구배 변화를 갖는 것인 반도체 구조.
12. 제10항에 있어서, 상기 격리 구조의 단면도의 종횡비가 약 20 내지 약 100의 범위에 있는 것인 반도체 구조.
13. 제10항에 있어서, 상기 격리 구조의 바닥의 깊이 대 상기 격리 구조의 상측부의 바닥의 깊이의 비가 약 10 내지 약 70의 범위에 있는 것인 반도체 구조.
14. 제10항에 있어서, 상기 격리 구조의 상측부는 제1 재료를 포함하고, 상기 격리 재료의 하측부는 상기 제1 재료와는 상이한 제2 재료를 포함하는 것인 반도체 구조.
15. 제14항에 있어서, 상기 제1 재료는 산화물을 포함하고, 상기 제2 재료는 폴리실리콘을 포함하는 것인 반도체 구조.
16. 제10항에 있어서, 상기 격리 구조의 상측부는 제1 재료를 포함하고, 상기 격리 재료의 하측부는 상기 제1 재료와는 실질적으로 동일한 제2 재료를 포함하는 것인 반도체 구조.
17. 제16항에 있어서, 상기 제1 재료와 상기 제2 재료는 산화물을 포함하는 것인 반도체 구조.
18. 반도체 구조를 제조하는 방법에 있어서,
반도체 기판을 에칭하여 상기 반도체 기판의 전면으로부터 상기 반도체 기판으로 연장되는 트렌치를 형성하는 단계와,
상기 반도체 기판 상에 산화물층을 퇴적하여 상기 전면과 상기 트렌치의 측벽의 일부를 덮는 단계와,
상기 트렌치의 노출된 측벽 상에 에피택셜층을 퇴적하는 단계와,
상기 산화물층을 제거하는 단계와,
상기 트렌치 내에 충전 재료를 충전하는 단계를 포함하는 반도체 구조 제조 방법.
19. 제18항에 있어서, 상기 트렌치 내에 충전 재료를 충전하는 단계는,
상기 트렌치 내에 산화물을 충전하는 단계와,
상기 반도체 기판의 전면에 대해 평탄화 공정을 수행하는 단계를 포함하는 반도체 구조 제조 방법.
20. 제18항에 있어서, 상기 트렌치 내에 충전 재료를 충전하는 단계는,
상기 트렌치를 폴리실리콘 재료로 충전하는 단계와,
상기 폴리실리콘의 일부를 제거하여 얕은 트렌치(shallow trench)를 형성하는 단계와,
상기 얕은 트렌치를 산화물 재료로 충전하는 단계와,
상기 반도체 기판의 전면에 대해 평탄화 공정을 수행하는 단계를 포함하는 반도체 구조 제조 방법.

Claims (10)

  1. 반도체 구조에 있어서,
    전면(front surface)과, 상기 전면과 반대편에 있는 후면(back surface)을 갖는 반도체 기판과,
    상기 반도체 기판을 관통하지 않고서 상기 전면으로부터 상기 반도체 기판으로 연장되는 충전 재료로서, 상기 충전 재료는 상측부와 하측부를 포함하고, 상기 상측부는 상기 반도체 기판과 접촉하는 것인 상기 충전 재료와,
    상기 충전 재료의 하측부와 상기 반도체 기판 사이에 라이닝되는 에피택셜층
    을 포함하는 반도체 구조.
  2. 제1항에 있어서, 상기 에피택셜층은 붕소를 포함하고, 상기 반도체 구조는 상기 에피택셜층에 인접한 상기 반도체 기판 내에 붕소 도핑 농도의 구배 변화(graded transition)를 갖는 영역을 더 포함하는 것인 반도체 구조.
  3. 제1항에 있어서, 상기 충전 재료의 단면도의 종횡비가 20 내지 100의 범위에 있는 것인 반도체 구조.
  4. 제1항에 있어서, 상기 충전 재료의 깊이 대 상기 충전 재료의 상측부의 깊이의 비가 10 내지 70의 범위에 있는 것인 반도체 구조.
  5. 제1항에 있어서, 상기 충전 재료의 상측부는 제1 충전 재료를 포함하고, 상기 충전 재료의 하측부는 상기 제1 충전 재료와는 상이한 제2 충전 재료를 포함하는 것인 반도체 구조.
  6. 제5항에 있어서, 상기 제1 충전 재료는 산화물을 포함하고, 상기 제2 충전 재료는 폴리실리콘을 포함하는 것인 반도체 구조.
  7. 제1항에 있어서, 상기 충전 재료의 상측부는 제1 충전 재료를 포함하고, 상기 충전 재료의 하측부는 상기 제1 충전 재료와 동일한 제2 충전 재료를 포함하는 것인 반도체 구조.
  8. 제1항에 있어서, 상기 반도체 구조는,
    상기 전면에 인접한 상기 반도체 기판 내에 형성되는 제1 감광 영역 및 제2 감광 영역과,
    상기 전면 위의 마이크로렌즈와,
    상기 마이크로렌즈와 상기 전면 사이에서 상기 전면 위에 있는 인터커넥트 구조를 더 포함하고,
    상기 충전 재료는 상기 제1 감광 영역과 상기 제2 감광 영역 사이에 있는 것인 반도체 구조.
  9. 반도체 구조에 있어서,
    제1 표면과, 상기 제1 표면과 반대편에 있는 제2 표면을 갖는 반도체 기판과,
    상기 반도체 기판을 관통하지 않고서 상기 제1 표면으로부터 상기 반도체 기판으로 연장되는 격리 구조로서, 상기 격리 구조는 상측부와 하측부를 포함하고, 상기 상측부와 하측부는 상기 반도체 기판과 접촉하는 것인 상기 격리 구조와,
    상기 격리 구조의 하측부에는 인접하지만 상기 격리 구조의 상측부에는 인접하지 않는 상기 반도체 기판 내에 도핑 농도의 구배 변화를 갖는 영역
    을 포함하는 반도체 구조.
  10. 반도체 구조를 제조하는 방법에 있어서,
    반도체 기판을 에칭하여 상기 반도체 기판의 전면으로부터 상기 반도체 기판으로 연장되는 트렌치를 형성하는 단계와,
    상기 반도체 기판 상에 산화물층을 퇴적하여 상기 전면과 상기 트렌치의 측벽의 일부를 덮는 단계와,
    상기 트렌치의 노출된 측벽 상에 에피택셜층을 퇴적하는 단계와,
    상기 산화물층을 제거하는 단계와,
    상기 트렌치 내에 충전 재료를 충전하는 단계
    를 포함하는 반도체 구조의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12015042B2 (en) 2020-02-21 2024-06-18 Applied Materials, Inc. Structure and material engineering methods for optoelectronic devices signal to noise ratio enhancement

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018181910A (ja) * 2017-04-04 2018-11-15 浜松ホトニクス株式会社 光半導体装置の製造方法
US10672934B2 (en) * 2017-10-31 2020-06-02 Taiwan Semiconductor Manufacturing Company Ltd. SPAD image sensor and associated fabricating method
CN107946335B (zh) * 2017-12-22 2020-10-27 成都先锋材料有限公司 一种cmos影像传感封装结构及其制作方法
CN108155198B (zh) * 2017-12-22 2021-04-02 成都先锋材料有限公司 一种cmos影像传感封装结构及其制作方法
US10658410B2 (en) 2018-08-27 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor having improved full well capacity and related method of formation
CN110518030A (zh) * 2019-09-24 2019-11-29 德淮半导体有限公司 半导体装置及其制造方法
US11101342B1 (en) * 2020-02-10 2021-08-24 Texas Instruments Incorporated Deep trench intersections
US11817469B2 (en) * 2021-05-13 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Light absorbing layer to enhance P-type diffusion for DTI in image sensors
WO2023140838A1 (en) * 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for forming deep trench isolation structures
WO2023140839A1 (en) * 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for forming trench structures in substrates

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801053B1 (ko) * 2006-10-27 2008-02-04 삼성전자주식회사 소자 분리 방법 및 이를 이용한 이미지 소자의 형성 방법
KR20130135087A (ko) * 2012-05-31 2013-12-10 에이에스엠 아이피 홀딩 비.브이. 에피택셜 트렌치 필의 도펀트 프로파일 제어를 위한 방법 및 구조체
KR20150007216A (ko) * 2013-07-10 2015-01-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 얕은 트렌치 격리 구조물의 형성 방법
US20170207270A1 (en) * 2016-01-15 2017-07-20 Semiconductor Manufacturing International (Shanghai) Corporation Method of manufacturing a cmos image sensor

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1228849C (zh) * 1999-07-14 2005-11-23 国际商业机器公司 提高半导体集成电路器件中深沟槽电容的集成方案
KR100406179B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법
KR20040002137A (ko) 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법
TW562269U (en) * 2003-03-12 2003-11-11 Hon Hai Prec Ind Co Ltd Cable end connector assembly
KR100660338B1 (ko) * 2005-12-28 2006-12-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그의 제조방법
JP2012028459A (ja) * 2010-07-21 2012-02-09 Sony Corp 半導体装置、固体撮像装置、半導体装置の製造方法、固体撮像装置の製造方法、電子機器
TWI462295B (zh) * 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法
US9673244B2 (en) * 2012-03-08 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor isolation region and method of forming the same
US9230861B2 (en) * 2012-10-09 2016-01-05 TELEFUNKEN Semiconductors AMERICA LLC Method of forming a backside contact structure having selective side-wall isolation
CN103855002A (zh) * 2012-11-28 2014-06-11 上海华虹宏力半导体制造有限公司 一种超级结深沟槽填充工艺方法
US9406710B2 (en) 2013-11-11 2016-08-02 United Microelectronics Corp. Semiconductor device and manufacturing method of the same
US9673084B2 (en) * 2014-12-04 2017-06-06 Globalfoundries Singapore Pte. Ltd. Isolation scheme for high voltage device
US9559134B2 (en) * 2014-12-09 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench spacing isolation for complementary metal-oxide-semiconductor (CMOS) image sensors
KR102368573B1 (ko) * 2015-01-14 2022-03-02 삼성전자주식회사 이미지 센서
US9515116B1 (en) * 2015-05-22 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transfer gate structure for a back-side illumination (BSI) complementary metal-oxide-semiconductor (CMOS) image sensor using global shutter capture
US9659989B1 (en) * 2016-04-19 2017-05-23 Omnivision Technologies, Inc. Image sensor with semiconductor trench isolation
CN105895514A (zh) * 2016-04-21 2016-08-24 格科微电子（上海）有限公司 图像传感器芯片的形成方法
US10103190B2 (en) * 2016-05-13 2018-10-16 Semiconductor Components Industries, Llc Imaging sensor having floating region of imaging device on one substrate electrically coupled to another floating region formed on a second substrate
US10355072B2 (en) * 2017-02-24 2019-07-16 Globalfoundries Singapore Pte. Ltd. Power trench capacitor compatible with deep trench isolation process
US10872918B2 (en) * 2017-03-28 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Optical isolation structure for reducing crosstalk between pixels and fabrication method thereof
US10825853B2 (en) * 2017-11-09 2020-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor image sensor device with deep trench isolations and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801053B1 (ko) * 2006-10-27 2008-02-04 삼성전자주식회사 소자 분리 방법 및 이를 이용한 이미지 소자의 형성 방법
KR20130135087A (ko) * 2012-05-31 2013-12-10 에이에스엠 아이피 홀딩 비.브이. 에피택셜 트렌치 필의 도펀트 프로파일 제어를 위한 방법 및 구조체
KR20150007216A (ko) * 2013-07-10 2015-01-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 얕은 트렌치 격리 구조물의 형성 방법
US20170207270A1 (en) * 2016-01-15 2017-07-20 Semiconductor Manufacturing International (Shanghai) Corporation Method of manufacturing a cmos image sensor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12015042B2 (en) 2020-02-21 2024-06-18 Applied Materials, Inc. Structure and material engineering methods for optoelectronic devices signal to noise ratio enhancement

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Publication number Publication date
TWI681567B (zh) 2020-01-01
KR102193513B1 (ko) 2020-12-22
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US11374046B2 (en) 2022-06-28
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