CN1228849C - 提高半导体集成电路器件中深沟槽电容的集成方案 - Google Patents

Abstract

一种适用于半导体集成电路器件的沟槽电容器结构和用来制作此结构的工艺流程。借助于含有由织构的半球形晶粒硅组成的电容器平板，沟槽电容器提供了增大了的电容。为了减轻电容器储存电荷的消耗，沟槽电容器还包括掩埋平板。

Description

提高半导体集成电路器件中深沟槽电容的集成方案

技术领域

本发明一般涉及到半导体集成电路，更具体地说是涉及到制作在集成电路器件中的深沟槽(DT)电容器。本发明还涉及到制造这种半导体集成电路中的深沟槽电容器的方法。

背景技术

半导体集成电路存储器以储存在电容器上的电荷的形式来储存记忆。近年来集成电路所达到的集成密度的提高已受到给定表面面积内的电容器中所能够储存的电荷量的限制。为了满足提高集成度的需要，必须提高储存在半导体集成电路器件给定表面面积内的电荷的数量。

为了提高存储单元中给定表面面积内的电容器所存储的电荷量，有下列几种选择：(1)减小介质厚度，(2)借助于改变成不同的介质材料而增大介电常数，或(3)增大电容器的表面面积。第一种选择，即减小介质层厚度，会导致漏电流增大，这会降低存储器保存性能并对器件的可靠性有不利影响。改变成不同的介质材料需要重大的工艺开发、新的集成方案和新的技术，对生产成本有重大影响。于是，增大电容器表面面积这一第三种选择就成了在给定表面面积内提高存储的电荷量的最可取的方法。

近年来，沟槽电容器已获得推广；沟槽电容器提供的结构极大地提高了储存在单位半导体衬底表面面积内的电荷的数量。随着沟槽深度的增大，储存在给定表面面积内的电荷量也增大。然而，借助于制作更深的沟槽而增大沟槽电容器的电容器面积的方法，受到与深沟槽制作涉及的硅腐蚀工艺相关的制造成本的限制。

一旦制作了沟槽，此方法还受到可用来在深沟槽中制作电容器的加工工艺的限制。随着沟槽电容器高宽比的增大(沟槽深度相对于宽度增大)，越来越难以在沟槽中制作电容器。沟槽中电容器的制作通常要求在沟槽中制造平板、在沟槽中加入介质、然后在沟槽中加入另一个平板。随着临界尺度的缩小，更加无法控制在沟槽中产生这种结构所要求的工艺。此外，这种工艺还使利用更深的沟槽来提高电容复杂化。

现有技术提供了制作深沟槽电容器的方法。用来提高储存在给定尺寸的沟槽中的以及存储器储存的电荷的数量的一种吸引人的方法，涉及到使用含有织构表面的电容器平板。织构表面增大了给定截面面积内的暴露的有效电荷储存面积。于是，制造沟槽深度被最大化且其上淀积介质的电容器平板的织构也被最大化的电容器是可取的。如上所述，制造这种沟槽电容器的可能性受到可获得的加工工艺的限制。

当储存的电荷由于其储存于其中的电容器的物理结构而被耗尽时，储存电荷的能力受到损害。由于集成的工艺复杂性增大了对在给定表面面积内组合更大电荷储存能力的需求，使电荷在储存于电容器中所耗尽的数量最少就变得越来越重要。

随着在器件集成中的器件尺寸和临界尺度的缩小和提高，也必须相关地提高加工工艺。在半导体工业中，器件集成的提高受到可获得的用来制造这些器件的加工工艺的限制。因此，本发明的目的是提供能够生产提高了的集成所要求的新设计的结构的相关制造工艺。此目的适用于所用的单个工艺和工艺流程。现有技术受到可获得的用来生产提高了的集成方案中所要求的器件的加工工艺的限制。

发明内容

为了达到此目的和其它的目的，并考虑到其目的，本发明提供了对现有技术中存在的现存深沟槽电容器工艺的改进。此改进包括增大给定沟槽尺寸的有效电容器平板面积以及组合掩埋平板以最大限度减小电荷耗尽。本发明还提供了生产这种深沟槽电容器的可靠且可重复的工艺流程。

本发明涉及到制造深沟槽电容器器件，其中一个电容器平板由半球形晶粒硅制成。半球形晶粒硅由淀积在衬底上和沟槽中的非晶硅膜制成。电容器的一个电极平板由部分半球形晶粒硅膜与“掩埋平板”一起制成。掩埋平板是用对形成沟槽壁的半导体材料进行掺杂的方法制作的。与掩埋平板相接触的部分半球形晶粒硅膜用与掩埋平板相同的杂质类型掺杂。半球形晶粒硅的掺杂部分与掩埋平板一起组合形成电容器的一个平板。

本发明还包括沟槽中的介电节点材料。介质材料覆盖至少一部分半球形晶粒硅和掩埋平板。导电材料填充沟槽以形成电容器的第二平板，致使介质材料位于电容器的第一平板和电容器的第二平板之间。

具体地说，本发明提供一种确定半导体衬底中沟槽的沟槽结构，所述沟槽结构包含沟槽侧壁、所述沟槽侧壁周围的所述半导体衬底中的由导电物质掺杂的硅构成的掩埋平板、以及沿部分所述沟槽侧壁的织构硅结构，至少部分所述织构硅结构与所述掩埋平板接触。

根据上述沟槽结构的一个实施例，其中所述织构硅包含半球形晶粒硅。

根据上述沟槽结构的一个实施例，其中所述织构硅和所述掩埋平板组合形成电容器平板。

根据上述沟槽结构的一个实施例，其中织构硅结构用与所述导电物质相同电荷类型的物质掺杂。

此外，本发明提供一种位于半导体衬底中的沟槽电容器，所述沟槽电容器包含：确定沟槽的沟槽侧壁；所述沟槽侧壁周围的所述半导体衬底中的由掺杂的硅组成的掩埋平板；沿至少部分所述沟槽侧壁的半球形晶粒硅结构，至少部分所述半球形晶粒硅结构与所述掩埋平板接触以形成所述沟槽电容器的第一平板；所述沟槽中的介电节点材料，所述节点材料至少覆盖部分所述半球形晶粒硅结构；以及至少填充部分所述沟槽的导电材料，所述导电材料形成所述沟槽电容器的第二平板；其中所述介电节点材料淀积在所述第一平板和所述第二平板之间。

根据上述沟槽电容器的一个实施例，其中所述至少填充部分所述沟槽的导电材料包含掺砷的多晶硅。

根据上述沟槽电容器的一个实施例，还包含制作在所述沟槽侧壁周围的电隔离所述第一平板的颈圈氧化物。

此外，本发明提供一种制作半导体衬底中的沟槽电容器的工艺，所述工艺包含：提供其中具有沟槽的半导体衬底，所述沟槽具有沟槽侧壁；用导电物质对所述沟槽侧壁周围的部分所述半导体衬底进行掺以形成掩埋平板；在所述沟槽中至少部分所述沟槽侧壁上淀积非晶硅层；对所述非晶硅进行加热，从而至少部分所述非晶硅结晶成所述沟槽侧壁上的半球形晶粒硅，至少部分所述半球形晶粒硅与至少部分所述掩埋平板接触以形成所述电容器的第一平板；至少在部分所述掺杂的半球形晶粒硅上制作共形介电节点层；以及用导电材料覆盖所述介电节点层以形成所述电容器的第二平板。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，还包含清洗和腐蚀所述半球形晶粒硅的步骤。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中清洗和腐蚀所述半球形晶粒硅的所述步骤增大了所述半球形晶粒硅的晶粒间距。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，还包含用与所述掩埋平板中的所述导电物质的电荷类型相同的导电物质，对所述半球形晶粒硅进行掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中对所述半球形晶粒硅进行掺杂的所述步骤，包含对所述衬底进行加热，使所述掩埋平板中的部分所述导电物质从所述掩埋平板扩散进入所述半球形晶粒硅中。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中对所述半球形晶粒硅进行掺杂的所述步骤，包含无氢气相掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中对所述半球形晶粒硅进行掺杂的所述步骤，包含浸入在AsH₃中。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，还包含对所述衬底进行加热以驱使所述AsH₃中的砷进入所述半球形晶粒硅中。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，还包含在加热所述非晶硅以形成半球形晶粒硅的所述步骤之前，用与所述掩埋平板中的所述导电物质的电荷类型相同的导电物质杂质，对所述非晶硅膜进行掺杂，从而在制作时对所述半球形晶粒硅进行掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中对所述非晶硅膜进行掺杂的所述步骤，包含等离子体掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中对所述非晶硅膜进行掺杂的所述步骤，包含气相掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中所述淀积非晶硅层的步骤，包含淀积所述非晶硅膜的第一部分；对所述非晶硅膜的所述第一部分进行掺杂；以及淀积所述非晶硅膜的第二部分，从而在制作时对所述半球形晶粒硅进行掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中覆盖所述介电节点层的所述步骤，包含用所述导电材料填充所述沟槽。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，还包含清除不接触所述掩埋平板的所述半球形晶粒硅部分的步骤。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中对部分所述半导体衬底进行掺杂的所述步骤，包含沿所述沟槽侧壁淀积包括砷的膜；从所述沟槽侧壁选择性地清除所述膜区；以及对衬底进行加热以促使所述砷从所述膜扩散进入所述半导体衬底的所述部分。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，还包含选择性地氧化所述沟槽侧壁上的部分所述半球形晶粒硅以形成氧化物膜的步骤，所述氧化物膜对所述电容器的所述第一平板进行电隔离。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中选择性地氧化部分所述半球形晶粒硅的步骤包含：用氮化硅膜覆盖所述半球形晶粒硅；从所述沟槽侧壁选择性地清除部分所述氮化硅膜，以产生所述沟槽侧壁上的半球形晶粒硅的暴露部分；对所述衬底进行加热，以氧化所述沟槽侧壁上的所述半球形晶粒硅的所述暴露部分；以及从沟槽侧壁清除其余的氮化硅膜。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中所述导电材料是掺砷的多晶硅。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中覆盖所述介电节点层的所述步骤，包含交替地淀积本征多晶硅膜和对所述膜进行掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中所述淀积本征多晶硅膜的步骤，包含低压化学汽相淀积。

此外，本发明提供一种制作半导体衬底中的沟槽电容器的工艺，所述工艺包含：提供其中具有沟槽的半导体衬底，所述沟槽具有沟槽侧壁；在所述沟槽中至少部分所述沟槽侧壁上淀积非晶硅层；对所述非晶硅进行加热，从而至少部分所述非晶硅结晶成所述沟槽侧壁上的半球形晶粒硅；用导电物质对所述沟槽侧壁周围的部分所述半导体衬底以及与所述部分接触的所述半球形晶粒硅的相应区域进行掺杂，以形成所述沟槽侧壁和所述半球形晶粒硅的掺杂区中的掩埋平板；所述掩埋平板和所述掺杂区形成所述沟槽电容器的第一平板；至少在所述半球形晶粒硅的部分所述掺杂区上制作共形介电节点层；以及用导电材料覆盖所述介电节点层，以形成所述沟槽电容器的第二平板。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，还包含在所述沟槽中淀积非晶硅层的所述步骤之前，在部分所述沟槽侧壁周围制作颈圈氧化物膜。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中所述导电材料包含掺砷的多晶硅。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中所述掺杂步骤包含等离子体掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中所述掺杂步骤包含等离子体浸入。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中所述掺杂步骤包含无氢气相掺杂。

根据上述制作半导体衬底中沟槽电容器的工艺的一个实施例，其中所述沟槽由深度和宽度确定，所述深度超过所述宽度25倍或更多。

附图说明

结合附图，从下面的详细描述中，可最好地理解本发明。需要强调的是，根据通常的做法，图中各个部件不按比例。相反，为了清楚起见，各个部件的尺度被任意地放大或缩小了。这些附图包括：

图1是用作根据本发明的工艺的起点的制作在半导体衬底中的深沟槽的剖面图；

图2是在根据本发明的工艺流程的下一步骤之后的图1的深沟槽的剖面图；

图3是在根据本发明的工艺流程的下一步骤之后的图2的深沟槽的剖面图；

图4是在根据本发明的工艺流程的下一步骤之后的图3的深沟槽的剖面图；

图5是在根据本发明的工艺流程的下一步骤之后的图4的深沟槽的剖面图；

图6是在根据本发明的工艺流程的下一步骤之后的图5的深沟槽的剖面图；

图7是在根据本发明的工艺流程的下一步骤之后的图6的深沟槽的剖面图；

图8是在根据本发明的工艺流程的下一步骤之后的图7的深沟槽的剖面图；

图9是在根据本发明的工艺流程的下一步骤之后的图8的深沟槽的剖面图；

图10是在根据本发明的工艺流程的下一步骤之后的图9的深沟槽的剖面图；

图11是在根据本发明的工艺流程的下一步骤之后的图10的深沟槽的剖面图；

图12是在根据本发明的工艺流程的下一步骤之后的图11的深沟槽的剖面图；

图13是在根据本发明的工艺流程的下一步骤之后的图12的深沟槽的剖面图；

图14是在根据本发明的工艺流程的下一步骤之后的图13的深沟槽的剖面图；

图15是在根据本发明的工艺流程的下一步骤之后的图14的深沟槽的剖面图；

图16是在根据本发明的工艺流程的下一步骤之后的图15的深沟槽的剖面图；

图17是在根据本发明的工艺流程的最终步骤之后的图16的深沟槽的剖面图；

图18是用作根据本发明的工艺的变通实施例的起点的制作在半导体衬底中的深沟槽的剖面图；

图19是在根据本发明的变通实施例的工艺流程的下一步骤之后的图18的深沟槽的剖面图；

图20是在根据本发明的变通实施例的工艺流程的下一步骤之后的图19的深沟槽的剖面图；

图21是在根据本发明的变通实施例的工艺流程的下一步骤之后的图20的深沟槽的剖面图；

图22是在根据本发明的变通实施例的工艺流程的下一步骤之后的图21的深沟槽的剖面图；

图23是在根据本发明的变通实施例的工艺流程的下一步骤之后的图22的深沟槽的剖面图；

图24是在根据本发明的变通实施例的工艺流程的下一步骤之后的图23的深沟槽的剖面图；

图25是在根据本发明的变通实施例的工艺流程的下一步骤之后的图24的深沟槽的剖面图；

图26是在根据本发明的变通实施例的工艺流程的下一步骤之后的图25的深沟槽的剖面图；

图27是在根据本发明的变通实施例的工艺流程的下一步骤之后的图26的深沟槽的剖面图；

图28是在根据本发明的变通实施例的工艺流程的最终步骤之后的图27的深沟槽的剖面图。

具体实施方式

现参照附图，其中相同的参考号表示相同的元件。图1示出了制作在包括具有顶表面4的半导体衬底100的结构中的深沟槽1的剖面图。在顶表面4上淀积了衬垫氧化物膜5和衬垫氮化物膜6(通常是氮化硅)。在最佳实施例中，半导体衬底100可以是硅衬底。深沟槽1切开膜4和5并进入半导体衬底100中。

深沟槽1包括侧壁2和沟槽底部3。沟槽1还被沟槽深度8和宽度9确定，沟槽深度8是从半导体衬底100的顶表面4到沟槽底部3的距离。在最佳实施例中，深度8可以超过宽度至少25倍。而且，在最佳实施例中，深度8可以约为6微米，而宽度可以约为0.175微米。

在现被衬垫氮化物膜6的顶表面13确定的结构的顶部，以及在深沟槽1的侧壁2上，制作砷硅玻璃(ASG)膜7。用TEOS(原硅酸四乙酯)和三乙基砷酸盐制作ASG膜7。ASG膜7是掺砷(As)的氧化物。在最佳实施例中，制作ASG膜7的工艺条件可以确定为LPCVD(低压化学汽相淀积)分批炉中的温度为650℃，压力为1乇。ASG膜7的厚度最好在500-1000埃之间。此ASG膜7稍后将起导电物(砷)源的作用，用来对沟槽侧壁2进行掺杂以形成掩埋平板。

图2剖面图示出了工艺流程的下一个步骤。光刻胶膜11被涂敷到半导体衬底100并凹下到沟槽底部3上方深度10。正如可以使用任何适当的方法来将光刻胶膜涂敷到半导体衬底100那样，可以使用半导体工业中通用的任何适当的光刻胶膜。用来对沟槽1中的光刻胶膜11开槽的方法可以是最佳实施例中的CDE(化学下游腐蚀)，但也可以用本技术领域中通用的任何适当的方法。在光刻胶膜11就位的情况下，可以用腐蚀工艺来选择性地清除部分ASG膜7。在最佳实施例中，可以用40∶1的BHF(40份水对1份氢氟酸溶液中的缓冲氢氟酸)来清除ASG膜7的暴露部分。

图3示出了只保留一部分原始ASG膜7之后的结构；其它部分已被腐蚀过程清除。图3还示出了光刻胶膜11(图2所示)被清除之后的结构。工业中通用的任何光刻胶清除方法都可以用来清除光刻胶膜11。等离子体剥离工艺可用于最佳实施例中。

图4示出了工艺流程的下一步骤。在结构上淀积TEOS(原硅酸四乙酯)膜12。TEOS膜覆盖结构的顶部(在工艺流程的这一时刻是衬垫氮化物膜6的顶表面13)，并覆盖沟槽1的侧壁。可以用LPCVD或PECVD(等离子体增强化学汽相淀积)工艺来淀积TEOS。这一氧化物膜用作帽层以防止后续工序中砷从ASG膜7外扩散。在最佳实施例中，TEOS膜12的厚度可以在400-800埃之间。

图5示出了由从其一部分被选择性地清除之后留下的ASG膜7部分的砷扩散形成的掩埋平板14。n+掺杂的掩埋平板14形成在沟槽底部3下方和沟槽1的侧壁2的部分周围。在一个实施例中，产生掩埋平板14的条件可以确定为在惰性气氛中2-30分钟，温度为1050℃。在最佳实施例中，制作掩埋平板的工艺条件可以包括二步工艺，从而第一步骤是在诸如氩的惰性气氛中炉内处理2分钟，炉温度为1050℃，随之以在干氧气氛中于950℃下热处理10分钟。

在图6中，示出了制作在现包括形成在沟槽1周围的掩埋平板14的半导体衬底100中的具有侧壁2和沟槽底部3的深沟槽1。如图6所示，借助于从衬底清除ASG膜7和TEOS膜12而产生沟槽1。在最佳实施例中，用40∶1的BHF溶液中的腐蚀，同时清除两种膜。

图7示出了具有制作在结构上的非晶硅(α-Si)膜16的结构。在深沟槽1的侧壁2上、沟槽底部3上以及此结构的顶表面上，制作非晶硅膜16。在最佳实施例中，非晶硅膜16的厚度可以在100-200埃之间。在LPCVD分批反应器中于半导体衬底100上制作非晶硅膜16的条件可以是500℃和200毫乇。非晶硅膜16在淀积时可以掺杂或不掺杂；可以在淀积之后掺杂。可以使用诸如汽相掺杂、无氢汽相掺杂(其中使用氢之外的载气)或等离子体掺杂之类的本技术领域通用的任何适当的掺杂方法。在示范性实施例中，汽相掺杂可以包括砷、磷或乙硼烷。在变通实施例中，开始可以在表面上制作部分非晶硅膜16，然后用恰当的掺杂方法进行掺杂，再加上膜的其余部分以形成非晶硅膜16。

图8示出了非晶硅膜16已经被转换成半球形晶粒硅(HSG)膜18之后的结构。由非晶硅膜16制作HSG膜18的最佳工艺可以是用硅烷(SiH₄)对非晶硅膜16进行引晶，然后退火。在最佳实施例中，工艺流程可以包括借助于用LPCVD工艺淀积硅烷而形成成核位置。为了在非晶硅膜16上形成成核位置，可在550-560℃下引入含有用氦冲稀的硅烷的蒸汽。然后对成核位置进行退火，以便使非晶硅膜16结晶成HSG膜18。退火过程在超高真空中进行。

在形成HSG膜18之后，可以用清洗和腐蚀工艺来增大晶粒之间的间距。此时工艺流程的另一选择是借助于等离子体掺杂、汽相掺杂、无氢汽相掺杂，对HSG膜18进行掺杂，或简单地将HSG膜18浸入砷烷(AsH3)中，随之以热处理，以便将砷从砷烷源驱赶到HSG膜18中。在最佳实施例中，可以在620℃下进行热处理。若在非晶硅被转换成HSG之前，膜被掺杂成非晶硅，则在此工艺时刻，可以不需要对膜进行掺杂。

图9示出了淀积在顶表面13上和沟槽1中的HSG膜18上的氮化硅膜20。氮化硅膜20将被用作后续工艺中的掩模以确定沟槽1中氧化物生长的位置。淀积氮化硅膜20的最佳工艺可以是770℃和200毫乇下的LPCVD工艺。

图10示出了具有淀积和凹下在沟槽1中深度24处的光刻胶膜22的结构。如先前所述，可以使用本技术领域通用的任何光刻胶膜和任何适当的涂膜方法。在最佳实施例中，可以用CDE工艺将光刻胶膜22开槽至深度24。

图11示出了光刻胶膜22已经被用作氮化硅膜20腐蚀过程中的光刻掩模之后的结构。在腐蚀之后，只保留了部分的氮化硅膜20。在最佳实施例中，腐蚀氮化硅膜20的方法可以包括在160-165℃下使用磷酸，但也可以采用清除氮化硅的任何适当的方法。在氮化硅膜20被腐蚀到只在沟槽1中留下部分氮化硅膜20之后，从沟槽1清除光刻胶膜22。可以使用诸如最佳实施例中的等离子体剥离之类的任何适当的清除光刻胶的方法。

图12示出了已经从未被氮化硅膜20保护的暴露的HSG形成氧化物膜26和28之后的结构。在沟槽1中，从暴露的HSG膜和来自沟槽1的侧壁2的半导体材料，形成颈圈氧化物26。从HSG膜18的其他暴露区域还形成薄的氧化物28。在最佳实施例中，工艺条件可以是氧气氛中的1050℃，而颈圈氧化物26的厚度可以是300埃。在此工艺过程中，可能发生砷从掩埋平板14到HSG膜18的反扩散。若HSG膜18先前未被掺杂，则这种反扩散可能是必须的。

图13示出了已经清除了氮化硅膜20之后的结构。可以使用任何适当的选择性地清除氮化硅膜20的方法。在最佳实施例中，可以用160-165℃的热磷酸来清除氮化硅膜20。

图14示出了已经从结构的顶表面13和沟槽1中没有产生颈圈氧化物26的部分清除了薄的氧化物膜28之后的结构。在最佳实施例中，可采用缓冲HF(氢氟酸)即冲稀的HF溶液来清除氧化物，但也可以采用半导体工业通用的任何清除氧化物的方法。

图15示出了在结构上和深沟槽1中已经形成了节点氮化硅膜30的结构。可以用LPCVD工艺来制作节点氮化硅膜30。若HSG膜18还未被掺杂，则淀积节点氮化硅膜30的工艺条件可以选择为引起砷从掩埋平板14扩散进入HSG膜18。作为变通，可以用LPCVD工艺在770℃和200毫乇下淀积节点氮化硅膜30，并随之以热处理以便使砷从掩埋平板14扩散进入HSG膜18。此节点氮化硅膜30将起深沟槽电容器的介质的作用，对电容器的二个平板进行隔离。

图16示出了为填充沟槽1并产生电容器的其他电极而已经加入掺砷的多晶硅膜32之后的结构。在最佳实施例中，可以用交替地淀积和掺杂的步骤来完成掺砷的多晶硅膜32的制作。在最佳实施例中，淀积步骤包括在550℃下采用硅烷的LPCVD工艺，以便在结构上淀积本征多晶硅膜。这一淀积工艺之后，将结构浸入砷烷中。然后重复此工艺流程，直至达到所需的掺杂水平。然后用本征多晶硅填充沟槽1，以产生掺砷的多晶硅膜32。后续淀积步骤中提供的热使砷遍布整个膜。在最佳实施例中，膜的总膜厚度可以是2500埃。

图17示出了完成了的本发明的深沟槽电容器34。此结构包括由可以用相同的材料掺杂的掩埋平板14和HSG膜18组成的第一平板。介电节点材料30将第一平板隔离于由掺砷的多晶硅32组成的第二平板。图17示出了已经抛光到硅衬底100的原来顶表面4之后的结构。可以使用诸如化学机械抛光(CMP)之类的任何适当的抛光半导体衬底的方法。在最佳实施例中，抛光工艺可以包括选择性腐蚀工艺以清除延伸于原来半导体顶表面4上的部分结构，随之以化学机械抛光以产生具有与原来半导体顶表面4基本上共平面的上表面35的器件。

图18-26剖面图示出了在变通实施例中用来制作本发明的深沟槽电容器的工艺。此变通实施例的特点包括，在制作掩埋平板之前制作颈圈氧化物。在这一制造顺序中，掩埋平板被稍后制作在沟槽中没有被颈圈氧化物保护的区域中。此外，在制作掩埋平板的同时，对HSG膜进行掺杂：掺杂剂物质对HSG进行掺杂并同时穿透它对沟槽侧壁进行掺杂。

图18示出了半导体衬底101中的深沟槽40。深沟槽40包括沟槽底部44、侧壁42、深度43和宽度45。深沟槽40制作在包括具有制作在其顶部的衬垫氧化物膜46和制作在衬垫氧化物膜46顶部的衬垫氮化硅膜48的半导体衬底101的结构中。半导体衬底101具有顶表面50。沟槽尺度和高宽比可以与先前实施例所述的相同。

图19示出了在结构上和在沟槽40中制作了氮化硅膜52之后的结构。氮化硅膜52将被用作后续工艺中的掩模以确定氧化物在沟槽40中的生长位置。制作氮化硅膜52的最佳工艺可以是770℃和200毫乇下的LPCVD工艺。

图20示出了已经涂敷光刻胶膜54并在沟槽40中开槽到深度56之后的结构。光刻胶膜54将被用来对氮化硅膜52进行光掩蔽，在暴露区域的氮化硅膜52随后被腐蚀。可以使用本技术领域通用的任何适当的光刻胶膜和涂膜方法。在最佳实施例中，可使用CDE工艺来将沟槽40中的光刻胶膜54开槽到深度56。

图21示出了已经选择性地清除了未被光刻胶膜54保护的区域中的氮化硅膜52之后的结构。在腐蚀之后，只保留了部分原来的氮化硅膜52。清除氮化硅的最佳方法可以是160-165℃的热磷酸，但也可以使用任何适当的选择性地清除氮化硅的方法。在选择性清除之后，只有部分氮化硅膜52将沟槽40填充到深度56。沟槽40的侧壁42的其他区域被暴露出来。光刻胶膜54(如图20所示)已经被清除。可以采用适合于本技术领域的任何方法来从沟槽40中清除光刻胶膜54。在最佳实施例中，可采用等离子体剥离方法。

图22示出了已经制作了颈圈氧化物58之后的结构。借助于对图21的结构进行氧化而制作颈圈氧化物58。在被氮化硅膜52(图21所示)保护的沟槽40的区域中，不形成氧化物。沿侧壁42暴露的部分半导体衬底101被消耗来产生颈圈氧化物58。制作颈圈氧化物58的典型工艺可以是在氧气氛中将半导体衬底加热到1050℃，但也可以用任何适当的氧化方法。在制作颈圈氧化物58之后，清除氮化硅膜52。在最佳实施例中，可以用160-165℃的热磷酸来清除氮化硅膜52，但也可以使用任何适当的方法。

转到图23，此结构现在包括淀积在结构顶部上和沟槽40中的非晶硅膜60。非晶硅膜60的典型厚度可以是100-200埃，且在最佳实施例中，可以在LPCVD分批反应器中于500℃的温度和200毫乇的压力下进行膜的淀积。

图24示出了非晶硅膜60已经转换成半球形晶粒硅(HSG)膜62之后的结构。从非晶硅膜60制作HSG膜62的工艺相似于先前实施例的图8所述的工艺。

图25示出了加入掩埋平板64之后的结构。借助于对结构进行掺杂而制作掩埋平板64。典型的掺杂工艺包括等离子体掺杂、等离子体浸渍或无氢汽相掺杂。此掺杂过程将对HSG膜62和未被颈圈氧化物58保护的沟槽40部分二者进行掺杂。在此实施例中，用相同的物质对掩埋平板64和与掩埋平板64相接触的HSG膜62同时掺杂。它们一起形成沟槽电容器的一个电极。

图26示出了其上已经形成了共形节点氮化硅介质膜66之后的结构。通常用LPCVD工艺来淀积节点氮化硅介质膜66。节点氮化硅介质膜66将被用作电容器中的介质。如所示，图26中的器件包括由掩埋平板64和与掩埋平板64相接触的HSG膜62组成的第一平板。电容器介质作为节点氮化硅介质膜66。

图27示出了为填充沟槽40并产生电容器的其他电极而已经加入掺砷的多晶硅膜68之后的结构。在最佳实施例中，可以用交替地淀积和掺杂的步骤来完成掺砷的多晶硅膜68的制作。在最佳实施例中，淀积步骤包括在550℃下采用硅烷的LPCVD工艺，以便在结构上制作本征多晶硅膜。这一淀积工艺之后，将结构浸入砷烷中。然后重复此工艺流程，直至达到所需的掺杂水平。然后用本征多晶硅填充沟槽40，以产生掺砷的多晶硅膜68。在最佳实施例中，膜的总厚度可以是2500埃。

图28示出了完成了的深沟槽电容器70。此结构包括由掩埋平板64和HSG膜62组成的第一平板。节点氮化硅介质膜66将第一平板隔离于由掺砷的多晶硅膜68组成的第二平板。图28示出了已经抛光到原来衬底顶表面50之后的结构。参照先前实施例的图17描述了抛光方法。完成的结构包括与原来的半导体顶表面50基本上共平面的上表面73。

为了说明本发明的要点，已经对本发明的最佳实施例进行了上述描述。但本发明不局限于这些实施例。例如，变通实施例可以包括与上面详细描述的条件不同的工艺条件，并可包括厚度在上面详细描述的范围之外的膜。

本发明建设性地采用掩埋平板和半球形晶粒硅结构来形成深沟槽电容器的第一平板。本发明使给定沟槽中的电容器平板表面面积最大化，并使通常出现的电容器耗尽的电荷量最小化。为了描述本发明的二个实施例而提出了上述描述。但本技术领域的熟练人员理解，本发明能够在所附权利要求的构思与范围内加以修正而实施。

Claims (34)

1.一种确定半导体衬底中沟槽的沟槽结构，所述沟槽结构包含沟槽侧壁、所述沟槽侧壁周围的所述半导体衬底中的由导电物质掺杂的硅构成的掩埋平板、以及沿部分所述沟槽侧壁的织构硅结构，至少部分所述织构硅结构与所述掩埋平板接触。

2.权利要求1的沟槽结构，其中所述织构硅包含半球形晶粒硅。

3.权利要求1的沟槽结构，其中所述织构硅和所述掩埋平板组合形成电容器平板。

4.权利要求3的沟槽结构，其中织构硅结构用与所述导电物质相同电荷类型的物质掺杂。

5.一种位于半导体衬底中的沟槽电容器，所述沟槽电容器包含：

确定沟槽的沟槽侧壁；

所述沟槽侧壁周围的所述半导体衬底中的由掺杂的硅组成的掩埋平板；

沿至少部分所述沟槽侧壁的半球形晶粒硅结构，至少部分所述半球形晶粒硅结构与所述掩埋平板接触以形成所述沟槽电容器的第一平板；

所述沟槽中的介电节点材料，所述节点材料至少覆盖部分所述半球形晶粒硅结构；以及

至少填充部分所述沟槽的导电材料，所述导电材料形成所述沟槽电容器的第二平板；

其中所述介电节点材料淀积在所述第一平板和所述第二平板之间。

6.权利要求5的沟槽电容器，其中所述至少填充部分所述沟槽的导电材料包含掺砷的多晶硅。

7.权利要求5的沟槽电容器，还包含制作在所述沟槽侧壁周围的电隔离所述第一平板的颈圈氧化物。

8.一种制作半导体衬底中的沟槽电容器的工艺，所述工艺包含：

提供其中具有沟槽的半导体衬底，所述沟槽具有沟槽侧壁；

用导电物质对所述沟槽侧壁周围的部分所述半导体衬底进行掺杂以形成掩埋平板；

在所述沟槽中至少部分所述沟槽侧壁上淀积非晶硅层；

对所述非晶硅进行加热，从而至少部分所述非晶硅结晶成所述沟槽侧壁上的半球形晶粒硅，至少部分所述半球形晶粒硅与至少部分所述掩埋平板接触以形成所述电容器的第一平板；

至少在部分所述掺杂的半球形晶粒硅上制作共形介电节点层；以及

用导电材料覆盖所述介电节点层以形成所述电容器的第二平板。

9.权利要求8的工艺，还包含清洗和腐蚀所述半球形晶粒硅的步骤。

10.权利要求9的工艺，其中清洗和腐蚀所述半球形晶粒硅的所述步骤增大了所述半球形晶粒硅的晶粒间距。

11.权利要求8的工艺，还包含用与所述掩埋平板中的所述导电物质的电荷类型相同的导电物质，对所述半球形晶粒硅进行掺杂。

12.权利要求11的工艺，其中对所述半球形晶粒硅进行掺杂的所述步骤，包含对所述衬底进行加热，使所述掩埋平板中的部分所述导电物质从所述掩埋平板扩散进入所述半球形晶粒硅中。

13.权利要求11的工艺，其中对所述半球形晶粒硅进行掺杂的所述步骤，包含无氢气相掺杂。

14.权利要求11的工艺，其中对所述半球形晶粒硅进行掺杂的所述步骤，包含浸入在AsH₃中。

15.权利要求14的工艺，还包含对所述衬底进行加热以驱使所述AsH₃中的砷进入所述半球形晶粒硅中。

16.权利要求8的工艺，还包含在加热所述非晶硅以形成半球形晶粒硅的所述步骤之前，用与所述掩埋平板中的所述导电物质的电荷类型相同的导电物质杂质，对所述非晶硅膜进行掺杂，从而在制作时对所述半球形晶粒硅进行掺杂。

17.权利要求16的工艺，其中对所述非晶硅膜进行掺杂的所述步骤，包含等离子体掺杂。

18.权利要求16的工艺，其中对所述非晶硅膜进行掺杂的所述步骤，包含气相掺杂。

19.权利要求8的工艺，其中所述淀积非晶硅层的步骤，包含淀积所述非晶硅膜的第一部分；对所述非晶硅膜的所述第一部分进行掺杂；以及淀积所述非晶硅膜的第二部分，从而在制作时对所述半球形晶粒硅进行掺杂。

20.权利要求8的工艺，其中覆盖所述介电节点层的所述步骤，包含用所述导电材料填充所述沟槽。

21.权利要求8的工艺，还包含清除不接触所述掩埋平板的所述半球形晶粒硅部分的步骤。

22.权利要求8的工艺，其中对部分所述半导体衬底进行掺杂的所述步骤，包含沿所述沟槽侧壁淀积包括砷的膜；从所述沟槽侧壁选择性地清除所述膜区；以及对衬底进行加热以促使所述砷从所述膜扩散进入所述半导体衬底的所述部分。

23.权利要求8的工艺，还包含选择性地氧化所述沟槽侧壁上的部分所述半球形晶粒硅以形成氧化物膜的步骤，所述氧化物膜对所述电容器的所述第一平板进行电隔离。

24.权利要求23的工艺，其中选择性地氧化部分所述半球形晶粒硅的步骤包含：

用氮化硅膜覆盖所述半球形晶粒硅；

从所述沟槽侧壁选择性地清除部分所述氮化硅膜，以产生所述沟槽侧壁上的半球形晶粒硅的暴露部分；

对所述衬底进行加热，以氧化所述沟槽侧壁上的所述半球形晶粒硅的所述暴露部分；以及

从沟槽侧壁清除其余的氮化硅膜。

25.权利要求8的工艺，其中所述导电材料是掺砷的多晶硅。

26.权利要求25的工艺，其中覆盖所述介电节点层的所述步骤，包含交替地淀积本征多晶硅膜和对所述膜进行掺杂。

27.权利要求26的工艺，其中所述淀积本征多晶硅膜的步骤，包含低压化学汽相淀积。

28.一种制作半导体衬底中的沟槽电容器的工艺，所述工艺包含：

提供其中具有沟槽的半导体衬底，所述沟槽具有沟槽侧壁；

在所述沟槽中至少部分所述沟槽侧壁上淀积非晶硅层；

对所述非晶硅进行加热，从而至少部分所述非晶硅结晶成所述沟槽侧壁上的半球形晶粒硅；

用导电物质对所述沟槽侧壁周围的部分所述半导体衬底以及与所述部分接触的所述半球形晶粒硅的相应区域进行掺杂，以形成所述沟槽侧壁和所述半球形晶粒硅的掺杂区中的掩埋平板；所述掩埋平板和所述掺杂区形成所述沟槽电容器的第一平板；

至少在所述半球形晶粒硅的部分所述掺杂区上制作共形介电节点层；以及

用导电材料覆盖所述介电节点层，以形成所述沟槽电容器的第二平板。

29.权利要求28的工艺，还包含在所述沟槽中淀积非晶硅层的所述步骤之前，在部分所述沟槽侧壁周围制作颈圈氧化物膜。

30.权利要求29的工艺，其中所述导电材料包含掺砷的多晶硅。

31.权利要求28的工艺，其中所述掺杂步骤包含等离子体掺杂。

32.权利要求28的工艺，其中所述掺杂步骤包含等离子体浸入。

33.权利要求28的工艺，其中所述掺杂步骤包含无氢气相掺杂。

34.权利要求5的沟槽电容器结构，其中所述沟槽由深度和宽度确定，所述深度超过所述宽度25倍或更多。

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