CN1210813C - 半导体器件和其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，其在半导体基底中具有一对掺杂区域。硅层形成在掺杂区域上；栅极绝缘膜形成在所述各掺杂区域之间；栅极形成在栅极绝缘膜上；第一氮化硅膜形成在所述栅极上；氧化硅膜形成在栅极侧表面上；第二氮化硅膜部分地形成在硅层上，并形成在氧化硅膜的侧表面上；导电层形成在硅层上。

Description

半导体器件和其制造方法
技术领域
本发明涉及半导体器件和其制造方法，特别是涉及使用硅选择性生长技术和基于自对准的触点(contact)形成技术高密度排列的晶体管和制造方法。
背景技术
为了在半导体器件中实现高密度，近来的倾向是向器件的微型化发展。为了实现具有较大规模的高密度，减小了在触点和在底层(underlayer)布线图案之间的掩模对准余量(margin)。
作为一种减小这样的掩模对准余量的方法，使用自对准形成触点的技术是其一个例子。
在这项技术中，用氮化硅膜覆盖底层布线图案，通过蚀刻打开触点，在作为夹层绝缘膜的氧化硅膜和保护底层布线图案的氮化硅膜之间，所述蚀刻具有高蚀刻选择比。例如，在日本未审查专利公报(JP-A)No.Hei.9-213949中公开了这样的常规现有技术。
参见图1A-1E，下面说明此现有技术。
首先，如图1A所示，栅极氧化膜2淀积在半导体基底1上。然后，多晶硅膜3和氮化硅膜24顺序淀积其上，并且使用光刻技术和各向异性干燥蚀刻除去不需要的部分。从而，多晶硅膜3制造的栅极形成，使得氮化硅膜24叠层或堆叠其上。接下来，用离子注入法在半导体基底1上形成低浓度的掺杂区域10。
接着，如图1B所示，在整个表面上淀积氮化硅膜5。
然后，用各向异性干蚀刻，部分地深蚀刻(etch-backed)氮化硅膜5，使得如图1C所示，仅在栅极的侧壁部分上留下侧壁膜6。然后，通过离子注入形成高浓度掺杂区域11。
接着，在其上完全地淀积作为氧化硅膜的夹层绝缘膜7，通过使用光刻和各向异性干蚀刻，如图1D所示，除去不需要的部分打开接触孔8。
在这样的各向异性的干蚀刻中，氮化硅膜的蚀刻速度比氧化硅膜的低，使得蚀刻选择比变大。
其结果，即使在接触孔8上开口的尺寸比相邻的栅极的侧壁膜6之间的空间大，氮化硅膜24和侧壁膜6也保护栅极，以致栅极不与后来形成的布线层9短路。
接下来，在整个表面上淀积导电膜，通过除了各向异性干蚀刻外还进行光刻，除去不需要的部分形成布线层9，如图1E所示。
但是，在上述的现有技术中，使用了容易捕获热电子的氮化硅膜作为栅极的侧壁膜6。结果，晶体管的特性容易降低。上述的公报也公开了解决这个问题的方法，下面参照图2A-2G说明这个方法。
首先，如图2A所示。在半导体基底1上淀积栅极氧化物膜2。然后，在其上顺序淀积多晶硅膜3和氮化硅膜4，通过光刻和各向异性干蚀刻除去不需要的部分。因此，形成作为多晶硅膜3的栅极，在其上叠层了氮化硅膜4。
接下来，通过离子注入在半导体基底1中形成低浓度掺杂的区域10。
随后，如图2B所示，在整个表面淀积氧化硅膜12。
接着，用各向异性干蚀刻部分地深蚀刻氧化硅膜12，如图2C所示，使得仅在作为栅极的多晶硅膜3的侧壁部分上留下第一侧壁膜13。
在这样的各向异性干蚀刻中，在氧化硅膜和氮化硅膜之间的蚀刻选择比变高。其结果，虽然通过调节蚀刻时间，第一侧壁膜13的高度基本与多晶硅膜3相同，但是在多晶硅膜3上的氮化硅膜4的厚度没有很大减少。然后，用离子注入形成高浓度掺杂区域11。
随后，如图2D所示，以与侧壁膜13大体相同的厚度在整个表面上淀积氮化硅膜15。
接下来，用各向异性干蚀刻部分深蚀刻氮化硅膜15，如图2E所示，使得仅在栅极上的氮化硅膜4和作为栅极的多晶硅膜3的侧壁部分上留下第二侧壁膜16。其中，调节蚀刻时间，使得在第一侧壁膜13的侧表面上不留下氮化硅膜15。
接着，在整个表面上淀积作为氧化硅膜的夹层绝缘膜7，如图2F所示，通过使用光刻和干蚀刻除去不需要的部分打开接触孔8。
在这样的各向异性干蚀刻中，选择在氧化硅膜和氮化硅膜之间的蚀刻选择比为一个高值。从而，即使接触孔8的上开口的尺寸比相邻栅极的侧壁膜6之间的空间的尺寸大，栅极也被氮化硅膜4、第一侧壁膜13和第二侧壁膜16保护。结果，栅极不与后来形成的布线膜短路。
接下来，在整个表面淀积导电膜，如图2G所示，通过使用光刻和各向异性干蚀刻除去不需要的部分形成布线层9。
使用上述技术，在作为栅极的多晶硅膜3和布线层9之间设置第一侧壁膜13和第二侧壁膜16。结果，即使当接触孔8的上开口的尺寸比相邻栅极的侧壁膜之间的空间大时，栅极也不与布线层9短路。
而且，栅极的侧壁膜的下部是由氧化硅膜形成的，从而，与氮化硅膜的情况比，热载流子不能那样容易地被捕获。因此，晶体管的特性不容易降低。
在第二侧壁膜16形成时，必须进行深蚀刻，使得完全除去在第一侧壁膜13的侧表面上形成的氮化硅膜15。
但是，因为氮化硅膜15的膜厚度的变化和深蚀刻时各向异性干蚀刻率的变化，在实际使用中，在第一侧壁膜13的侧表面上会部分地留下氮化硅膜15。
在这样的情况下，接触孔8的底部的尺寸变得比预定的值小，以致接触电阻不可避免地增加。
在深蚀刻氮化硅膜15时，高浓度掺杂区域11的表面在长时间处在深蚀刻的气氛下，造成蚀刻损伤。结果，晶体管特性退化。
另外，第一侧壁膜13是由氧化硅膜形成的。因此，在形成布线层前，用于除去触点底部上的天然氧化物膜的氢氟酸化学溶液处理的步骤中，也蚀刻了第一侧壁膜13。结果，多晶硅膜3可能与布线层6短路。
取决于产品的种类，仅使用低浓度掺杂区域10作为晶体管的源/漏区域，而不形成高浓度掺杂的区域。
例如，在很多情况下，动态随机存储器(DRAM)采用这样的结构是为了在作为源/漏区域的N型低掺杂浓度区域10和P-阱区域之间的PN结上减小反向的泄漏电流。
用这个结构，对于布线层9使用金属材料是困难的。其原因如下，即，在作为金属和硅化合物的硅化物层形成在布线层9和低浓度掺杂区域10之间的情况，在PN结上的耗尽层向N侧广泛延伸，以致硅化物被耗尽层侧诱捕。
硅化物层能够起产生复合中心的作用，即GR中心，因此，反向的泄漏电流增加。常用多晶硅制造布线层9，以致在布线层9和低浓度掺杂区域10之间不形成硅化物层。此时，与用金属布线层相比，接触电阻增加。
发明内容
因此，本发明的目的是提供一种半导体器件和其制造方法，所述器件具有通过自对准形成的具有低电阻的触点，并且其中，不容易降低晶体管的特性。
在下面的说明中将明了本发明的其他目的。
根据本发明的第一方面，提供一种半导体器件，它在半导体基底中具有一对掺杂区域，包括：
硅层，它形成在掺杂区域上；
栅极绝缘膜，它形成在所述掺杂区域之间；
栅极，它形成在栅极绝缘膜上；
第一氮化硅膜，它形成在所述栅极上；
氧化硅膜，它形成在栅极侧表面上；
第二氮化硅膜，它部分地形成在硅层上，并形成在氧化硅膜的侧表面上；和
导电层，它形成在硅层上。
优选地，栅极由多晶硅层和金属层构成，或是由多晶硅层和金属硅化物层形成。
优选地，氧化硅膜和第二氮化硅膜构成双侧壁间隔物。
优选地，仅由氧化硅膜将硅层与栅极绝缘，第二氮化物膜的下边与硅层的上表面接触。
优选地，由第一氮化硅膜和双侧壁间隔物将导电层与栅极绝缘。
优选地，在导电层和硅层之间设置硅化钛层。
优选地，在接近掺杂区域附近形成耗尽层，硅层的作用是防止耗尽层到达硅化钛层。
根据本发明第二方面，提供一种制造半导体器件的方法，它包括步骤：
在半导体基底上形成栅极绝缘膜；
在栅极绝缘膜上形成栅极；
在栅极上形成第一氮化硅膜；
在栅极的侧表面上形成氧化硅膜；
在半导体基底上栅极的两侧形成各掺杂区域；
在掺杂区域上形成硅层；
在氧化硅膜的侧表面上的硅层上部分形成第二氮化硅膜；和
在硅层上形成导电层。
优选地，栅极由多晶硅膜层和金属层构成、或是由多晶硅层和金属硅化物层形成。
优选地，通过选择性外延生长在掺杂区域上选择性生长硅层。
所述方法还包括以下步骤：
在硅层上形成钛/氮化钛叠层膜；和
通过热处理在硅层上形成硅化钛层。
优选地，在掺杂区域附近形成耗尽层，硅层的作用是防止耗尽层到达硅化钛层。
优选地，氧化硅膜和第二氮化硅膜构成双侧壁间隔物。
优选地，在掺杂区域的边缘处产生热载流子，并且选择掺杂区域的边缘和第二氮化硅膜之间的距离，使得热载流子不被第二氮化硅膜捕获。
根据本发明第三方面，提供一种制造半导体器件的方法，它包括步骤：
在半导体基底上形成栅极绝缘膜；
在半导体基底上顺序形成多晶硅膜和金属膜或金属硅化物膜、以及第一氮化硅膜；
通过光刻和各向异性干蚀刻除去不需要部分形成栅极；
在氧化气氛中氧化多晶硅膜的至少侧表面；
通过各向异性干蚀刻深蚀刻氧化物膜，露出硅基底表面；
通过离子注入形成源/漏区域；
通过硅选择性生长在源/漏区域上生长硅层；
完全地生长第二氮化硅膜；
通过各向异性干蚀刻，深蚀刻第二氮化硅膜，露出硅层；
形成由氧化硅膜构成的夹层绝缘膜；和
通过光刻和干蚀刻打开接触孔。
根据本发明，在漏区域的边缘和侧壁间隔物之间的距离变大。在此，在侧壁间隔物是由氮化硅膜形成的情况下，在漏区边上容易产生热载流子。在这样的情况下，因为没有热载流子被侧壁间隔物捕获，所以，晶体管特性不降低。
另外，在PN结上形成的耗尽层很大程度地向N型掺杂区域延伸。但是，因为在掺杂区域上形成的硅是包含有1E20/立方厘米的磷的N+型区域，所以防止了耗尽层延伸，不能够到达硅化钛层。其结果，硅化物层不延续到耗尽层中，使得反向泄漏电不增加。
附图说明
图1A-1E是解释现有技术通过自对准形成触点的截面图；
图2A-2G是显示制造现有技术半导体器件的的方法截面图；
图3是本发明半导体器件的截面图；
图4是本发明半导体器件的平面图；
图5A-5F是本发明第一实施例制造半导体器件的方法截面图；
图6A-6F是本发明第一实施例制造半导体器件的方法平面图；
图7A-7G是本发明第二实施例制造半导体器件的方法的截面图；和
图8A-8G是本发明第二实施例制造半导体器件的平面图。
具体实施方式
参见图3和4，下面说明根据本发明的诸如场效应晶体管(FET)的半导体器件。
半导体器件(场效应晶体管)包括：栅极，它是在半导体基底101上通过栅极绝缘膜102设置多晶硅103和硅化钨104形成的；掺杂区域107；和仅在掺杂区域107上选择性生长的硅层108。
用这样的结构，由氧化硅膜106和第二氮化硅膜109组成的双侧壁间隔物完全或部分地排列在晶体管的栅极的侧表面上。在作为侧壁间隔物的第二氮化硅膜109的下边缘与氮化硅膜108的上表面接触的同时，仅通过作为侧壁间隔物的氧化硅膜106将生长的硅层108与栅极绝缘。
在栅极和侧壁间隔物上的第一氮化硅膜105将填充接触孔111的导电层(例如钨层)与栅极绝缘。
在第一氮化硅膜105上设置氧化硅膜110，并且用钛/氮化叠层膜112覆盖导电层114。硅化钛113位于导电层114和硅层108之间。
参见图5A-5F和图6A-6F，现在说明本发明第一实施例的半导体器件制造方法。
如图5A和6A所示，半导体基底101的表面被热氧化到厚度5纳米(nm)，从而形成栅极氧化物膜102。然后，通过CVD(化学汽相淀积)含有磷的多晶硅膜生长到100纳米厚度，接着使用CVD或溅镀方法使得硅化钨104生长。
随后，通过CVD将第一氮化硅膜105淀积到100纳米厚度。除去第一氮化硅膜105、硅化钨104和多晶硅膜103的不需要的部分，从而形成栅极。
接下来，在其侧表面上氧化，通过热氧化构图的多晶硅膜103和构图后的硅化钨被氧化，从而如图5B和6B所示，将氧化硅膜106形成到约10纳米厚。
接着，通过各向异性蚀刻方法，将在各栅极之间的硅基底上形成的栅极氧化膜102深蚀刻，从而露出硅基底101的表面。然后，在30千电子伏特(keV)的能量下，以1E13/平方厘米的浓度注入磷离子，从而形成作为漏区的掺杂区域。
随后，如图5C和6C所示，用选择性外延硅生长方法，在掺杂区域107上，使得在含有1E20/立方厘米磷的硅层108生长到50纳米厚度。
接着，如图5D和6D所示，通过CVD方法，在整个表面上淀积第二氮化硅膜膜109。优选地调节第二氮化硅膜109的厚度，使得第二氮化硅膜109不在各栅极之间掩埋。例如，如果在各栅极之间的空间等于150纳米，则第二氮化硅膜109的厚度就约为50纳米。接下来，用各向异性蚀刻对在硅108上选择性生长的第二氮化硅膜109进行深蚀刻，从而露出硅层108的表面。
然后，通过CVD法在其上将氧化硅膜110淀积到500纳米厚，并且如图5E和6E所示，用CMP(化学机械抛光)将其表面平整化。接下来，通过光刻和各向异性干蚀刻除去氧化硅膜110的不需要部分，打开接触孔111。
在该各向异性蚀刻中，氧化硅膜具有比氮化硅膜缓慢的蚀刻速度。从而，如图5E和6E，即使接触孔111的上部的尺寸比各栅极之间的空间大，栅极也不在接触孔111内部分露出，因为栅极被第一氮化硅膜105和第二氮化硅膜109覆盖。
随后，通过CVD或溅镀方法，使得钛和氮化钛分别生长到10纳米，并且如图5F和6F所示，从而形成钛/氮化钛叠层膜112。然后，在700℃进行30秒的热处理，结果，钛与硅反应，形成硅化钛层113。接下来，通过CVD法，将由钨构成的导电层114淀积到300纳米，接着，通过CMP法除去导电层114和钛/氮化钛叠层膜112的不需要部分。
见图7A-7G和8A-8G，现在说明本发明第二实施例制造半导体器件的方法。
将半导体基底101的表面热氧化到5纳米厚，如图7A和8A所示，形成栅极氧化物膜102。然后，通过CVD法使得含磷的多晶硅膜生长到100纳米厚，接着，通过CVD法或溅镀，生长硅化钨104。
随后，通过CVD法，将第一氮化硅膜105淀积到100纳米厚。除去第一氮化硅膜105、硅化钨104和多晶硅膜103的不需要部分，从而形成栅极。
接下来，在其侧表面上氧化，通过热氧化构图的多晶硅膜103和构图后的硅化钨104被氧化，从而如图7B和8B所示，将氧化硅膜106形成到约10纳米厚。
接着，通过各向异性蚀刻将在各栅极之间的硅基底101上形成的栅极氧化物膜102深蚀刻，从而露出硅基底101的表面。然后，在30千电子伏特能量下以1E13/平方厘米浓度的注入磷离子，从而形成作为源/漏区域的各掺杂区域。
随后，通过使用选择性外延硅生长，如图7C和8C所示，含1E20/立方厘米磷的硅层108在掺杂区域107生长到约50纳米厚。
接着，通过CVD法，如图7D和8D所示，在整个表面上淀积第二氮化硅膜109。优选地选择第二氮化硅膜109的膜厚度，使得第二氮化硅膜109不在各栅极之间掩埋。例如，如果各栅极之间的空间等于150纳米，则第二氮化硅膜109的厚度为50纳米。接下来，通过CVD法淀积氧化硅膜110的厚度到500纳米，并通过CMP法使得表面平整化。
接下来，通过光刻和各向异性干蚀刻，如图7E和8E所示，除去氧化硅膜110的不需要部分。
在该各向异性蚀刻中，氧化硅膜110具有比氮化硅膜缓慢的蚀刻速度。从而，如图7E和8E所示，即使接触孔111的上部尺寸大于各栅极之间的空间尺寸，栅极也不会部分露出，因为栅极被第一氮化硅膜105和第二氮化硅膜109覆盖。
接着，通过各向异性干蚀刻在硅层108上选择性生长的第二氮化硅膜109被深蚀刻，从而，如图7F和8F所示露出硅层108的表面。
随后，通过CVD法或溅镀，使得钛和氮化钛分别生长到10纳米厚，从而如图7G和8G所示，形成钛/氮化钛叠层膜112。然后，在700℃进行30秒钟热处理，结果钛与硅反应，形成硅化钛层113。接下来，通过CVD法将由钨构成的导电层114淀积到300纳米厚，接着，通过CMP法将导电层114和钛/氮化钛叠层膜112的不需要部分除去。
虽然参照几个实施例说明了本发明，但是业内人士能够很容易地以各种不同方式实施本发明。
例如，根据上述实施例，栅极是由多晶硅103和硅化钨104制造的。但是，本发明不限于此结构，只要是使用多晶硅层和金属层或金属硅化物层，也可以用其他材料制造栅极。例如，可以用钨作为金属层，同时硅化钛可以用作另一硅化物层。

Claims (14)

1.一种半导体器件，它在半导体基底中具有一对掺杂区域，包括：
硅层，它形成在掺杂区域上；
栅极绝缘膜，它形成在所述掺杂区域之间；
栅极，它形成在栅极绝缘膜上；
第一氮化硅膜，它形成在所述栅极上；
氧化硅膜，它形成在栅极的侧表面上；
第二氮化硅膜，它部分地形成在硅层上，并形成在氧化硅膜的侧表面上；和
导电层，它形成在硅层上。
2.根据权利要求1的器件，其特征在于：栅极由多晶硅层和金属层构成、或是由多晶硅层和金属硅化物层构成。
3.根据权利要求1的器件，其特征在于：氧化硅膜和第二氮化硅膜构成双侧壁间隔物。
4.根据权利要求1的器件，其特征在于：仅由氧化硅膜将硅层与栅极绝缘；和
第二氮化物膜的下边缘与硅层的上表面接触。
5.根据权利要求3的器件，其特征在于：第一氮化硅膜和双侧壁间隔物将导电层与栅极绝缘。
6.根据权利要求1的器件，其特征在于：在导电层和硅层之间设置硅化钛层。
7.根据权利要求6的器件，其特征在于：
在掺杂区域附近形成耗尽层；和
硅层的作用是防止耗尽层到达硅化钛层。
8.一种制造半导体器件的方法，包括步骤：
在半导体基底上形成栅极绝缘膜；
在栅极绝缘膜上形成栅极；
在栅极上形成第一氮化硅膜；
在栅极的侧表面上形成氧化硅膜；
在半导体基底上栅极的两侧形成各掺杂区域；
在掺杂区域上形成硅层；
在氧化硅膜的侧表面的硅层上部分地形成第二氮化硅膜；和
在硅层上形成导电层。
9.根据权利要求8的方法，其特征在于：
栅极由多晶硅膜层和金属层构成、或是由多晶硅层和金属硅化物层构成。
10.根据权利要求8的方法，其特征在于：
通过选择性外延生长在掺杂区域选择性地生长硅层。
11.根据权利要求8的方法，其特征在于：还包括以下步骤：
在硅层上形成钛/氮化钛叠层膜；和
通过热处理在硅层上形成硅化钛层。
12.根据权利要求11的方法，其特征在于：
在掺杂区域附近形成耗尽层，硅层的作用是防止耗尽层到达硅化钛层。
13.根据权利要求8的方法，其特征在于：
氧化硅膜和第二氮化硅膜构成双侧壁间隔物。
14.根据权利要求13的方法，其特征在于：
在掺杂区域的边缘上产生热载流子，并且选择掺杂区域的边缘和第二氮化硅膜之间的距离，使得热载流子不被第二氮化硅膜捕获。
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