JP2002170941A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
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- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
Abstract
(57)【要約】 （修正有）
【課題】ゲート電極端部にオフセット領域が形成される
ことなく、コンタクトプラグとゲート電極端部との間の
距離を大きくし、高アスペクト比の電極構造を有する半
導体装置及びその製造方法の提供。 【解決手段】ポリシリコン層６ａとシリサイド層６ｂと
からなるゲート電極６と、その上層にマスク酸化膜７
と、その側壁に形成された高温側面酸化膜９及びサイド
ウォール窒化膜８と、ゲート電極６及び高温側面酸化膜
９をマスクとして注入されたＮ-型ソース／ドレイン領
域３と、ゲート電極６及びサイドウォール窒化膜８とを
マスクとして注入されたＮ+型ソース／ドレイン領域４
を備えた半導体装置において、ポリシリコン層６ａを逆
テーパ状に加工し、高温側面酸化膜９をポリシリコン層
６ａ側面よりもシリサイド層６ｂ側面が厚くなるように
形成することにより、ゲート端部の強電界によるリーク
電流を防止し、トランジスタのホールド特性の向上を図
る。
ことなく、コンタクトプラグとゲート電極端部との間の
距離を大きくし、高アスペクト比の電極構造を有する半
導体装置及びその製造方法の提供。 【解決手段】ポリシリコン層６ａとシリサイド層６ｂと
からなるゲート電極６と、その上層にマスク酸化膜７
と、その側壁に形成された高温側面酸化膜９及びサイド
ウォール窒化膜８と、ゲート電極６及び高温側面酸化膜
９をマスクとして注入されたＮ-型ソース／ドレイン領
域３と、ゲート電極６及びサイドウォール窒化膜８とを
マスクとして注入されたＮ+型ソース／ドレイン領域４
を備えた半導体装置において、ポリシリコン層６ａを逆
テーパ状に加工し、高温側面酸化膜９をポリシリコン層
６ａ側面よりもシリサイド層６ｂ側面が厚くなるように
形成することにより、ゲート端部の強電界によるリーク
電流を防止し、トランジスタのホールド特性の向上を図
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、高アスペクトのゲート電極が
狭ピッチで形成されるＤＲＡＭに用いて好適な半導体装
置及びその製造方法に関する。
の製造方法に関し、特に、高アスペクトのゲート電極が
狭ピッチで形成されるＤＲＡＭに用いて好適な半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の微細化に伴ってＭＯ
Ｓトランジスタのゲート長が短くなり、ホットキャリア
の注入やショートチャネル効果によりトランジスタの信
頼性が低下するという問題が生じている。そこで、ドレ
イン近傍の高電界領域におけるデバイスの信頼性の低下
を防止するために、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造が広く用いられている。このＬＤ
Ｄ構造は、ゲート電極とソース／ドレイン領域間の基板
表面に不純物濃度の低い領域を設けるものであり、この
低濃度不純物領域により不純物濃度の分布が緩やかとな
り、パンチスルー電圧やホットキャリア耐圧を高めるこ
とができる。
Ｓトランジスタのゲート長が短くなり、ホットキャリア
の注入やショートチャネル効果によりトランジスタの信
頼性が低下するという問題が生じている。そこで、ドレ
イン近傍の高電界領域におけるデバイスの信頼性の低下
を防止するために、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造が広く用いられている。このＬＤ
Ｄ構造は、ゲート電極とソース／ドレイン領域間の基板
表面に不純物濃度の低い領域を設けるものであり、この
低濃度不純物領域により不純物濃度の分布が緩やかとな
り、パンチスルー電圧やホットキャリア耐圧を高めるこ
とができる。
【０００３】上記ＬＤＤ構造の中で、ゲート電極側壁に
シリコン酸化膜、シリコン窒化膜又はＲＮＯ（Ｒｅｐｘ
ｉｄｉｚｅｄＮｉｔｒｉｄｅｄ Ｏｘｉｄｅ）膜を形成
する構造が、特開平７−２２６４９９号公報、特開平９
−７４１９６号公報、特開平１１−４５９９５号公報等
に記載されている。例えば、特開平７−２２６４９９号
公報では、損傷されたゲート酸化膜を元の状態に回復さ
せて全体的に生産収率を向上させるためにゲート電極を
覆う酸化膜を形成している。
シリコン酸化膜、シリコン窒化膜又はＲＮＯ（Ｒｅｐｘ
ｉｄｉｚｅｄＮｉｔｒｉｄｅｄ Ｏｘｉｄｅ）膜を形成
する構造が、特開平７−２２６４９９号公報、特開平９
−７４１９６号公報、特開平１１−４５９９５号公報等
に記載されている。例えば、特開平７−２２６４９９号
公報では、損傷されたゲート酸化膜を元の状態に回復さ
せて全体的に生産収率を向上させるためにゲート電極を
覆う酸化膜を形成している。
【０００４】ここで、特開平７−２２６４９９号公報に
記載された従来の半導体装置の製造方法について、図６
を参照して説明する。まず、図６（ａ）に示すように、
ｐ型のシリコン等の半導体基板１上に素子分離酸化膜
（図示せず）を形成し、この素子分離酸化膜で挟まれた
フィールド領域に、熱酸化法によりシリコン酸化膜から
なるゲート酸化膜５を形成した後、減圧ＣＶＤ法等を用
いてポリシリコンを成長させ、公知のフォトリソグラフ
ィー技術及びドライエッチング技術を用いてゲート電極
６を形成する。
記載された従来の半導体装置の製造方法について、図６
を参照して説明する。まず、図６（ａ）に示すように、
ｐ型のシリコン等の半導体基板１上に素子分離酸化膜
（図示せず）を形成し、この素子分離酸化膜で挟まれた
フィールド領域に、熱酸化法によりシリコン酸化膜から
なるゲート酸化膜５を形成した後、減圧ＣＶＤ法等を用
いてポリシリコンを成長させ、公知のフォトリソグラフ
ィー技術及びドライエッチング技術を用いてゲート電極
６を形成する。
【０００５】次に、図６（ｂ）に示すように、酸素雰囲
気下で熱処理を施してゲート電極６を覆う酸化膜１３を
形成する。この酸化膜１３は、前述したように損傷を受
けたゲート酸化膜５の修復を目的として形成するもので
ある。その後、図６（ｃ）に示すように、ゲート電極６
をマスクとしてイオン注入法により基板全面に低濃度の
イオンを注入し、所定の条件でアニールを行うことによ
りＮ-型ソース／ドレイン領域３を形成する。
気下で熱処理を施してゲート電極６を覆う酸化膜１３を
形成する。この酸化膜１３は、前述したように損傷を受
けたゲート酸化膜５の修復を目的として形成するもので
ある。その後、図６（ｃ）に示すように、ゲート電極６
をマスクとしてイオン注入法により基板全面に低濃度の
イオンを注入し、所定の条件でアニールを行うことによ
りＮ-型ソース／ドレイン領域３を形成する。
【０００６】次に、図６（ｄ）に示すように、減圧ＣＶ
Ｄ法等により基板全面にシリコン酸化膜等を堆積し、異
方性ドライエッチングによりエッチバックすることによ
り、ゲート電極６の側壁にサイドウォール酸化膜１４を
形成する。そして、ゲート電極６及びサイドウォール酸
化膜１４をマスクとして高濃度のイオン注入を行い、Ｎ
+型ソース／ドレイン領域４を形成する。すると、サイ
ドウォール酸化膜１４直下ではオフセットゲート層とな
る低濃度注入領域が、その外側には高濃度注入領域が自
己整合的に形成される。
Ｄ法等により基板全面にシリコン酸化膜等を堆積し、異
方性ドライエッチングによりエッチバックすることによ
り、ゲート電極６の側壁にサイドウォール酸化膜１４を
形成する。そして、ゲート電極６及びサイドウォール酸
化膜１４をマスクとして高濃度のイオン注入を行い、Ｎ
+型ソース／ドレイン領域４を形成する。すると、サイ
ドウォール酸化膜１４直下ではオフセットゲート層とな
る低濃度注入領域が、その外側には高濃度注入領域が自
己整合的に形成される。
【０００７】
【発明が解決しようとする課題】上述したＬＤＤ構造を
形成するに際し、ゲート電極６端部近傍の領域は不純物
イオンが注入されにくく、特に、ゲート電極６側壁に酸
化膜、窒化膜等の側壁膜を有する構造では、側壁膜直下
の基板領域に不純物イオンが有効に注入されず、ゲート
電極６端部にオフセット領域が形成されてしまう。そし
て、このオフセット領域によりソース／ドレイン領域が
高抵抗となり、ＭＯＳトランジスタの高速化の妨げにな
るという問題がある。
形成するに際し、ゲート電極６端部近傍の領域は不純物
イオンが注入されにくく、特に、ゲート電極６側壁に酸
化膜、窒化膜等の側壁膜を有する構造では、側壁膜直下
の基板領域に不純物イオンが有効に注入されず、ゲート
電極６端部にオフセット領域が形成されてしまう。そし
て、このオフセット領域によりソース／ドレイン領域が
高抵抗となり、ＭＯＳトランジスタの高速化の妨げにな
るという問題がある。
【０００８】このオフセット領域の問題に対しては、Ｎ
-型ソース／ドレイン領域を形成するための低濃度不純
物注入を基板の法線方向に対して斜め方向から行う方法
があり、特開平９−７４１９６号公報、特開平１０−１
２７４７号公報等にその方法が記載されている。この斜
めイオン注入法によりオフセット領域の生成を抑制する
ことができるが、近年の半導体装置の更なる微細化及び
高密度化に伴い、ゲート電極６が狭ピッチで形成される
ために、イオン注入もゲート電極６の構造に合わせて適
した角度で注入する必要がある。
-型ソース／ドレイン領域を形成するための低濃度不純
物注入を基板の法線方向に対して斜め方向から行う方法
があり、特開平９−７４１９６号公報、特開平１０−１
２７４７号公報等にその方法が記載されている。この斜
めイオン注入法によりオフセット領域の生成を抑制する
ことができるが、近年の半導体装置の更なる微細化及び
高密度化に伴い、ゲート電極６が狭ピッチで形成される
ために、イオン注入もゲート電極６の構造に合わせて適
した角度で注入する必要がある。
【０００９】また、ゲート電極６の狭ピッチ化に伴い、
ゲート電極６側面に形成されるサイドウォール酸化膜１
４の幅も狭くなり、サイドウォール酸化膜１４外側のＮ
+型ソース／ドレイン領域４と接続されるコンタクトプ
ラグとゲート電極６との間隔が小さくなり、ゲート端部
の強電界によりリーク電流が生じ、トランジスタのホー
ルド特性が劣化してしまうという問題が生じている。
ゲート電極６側面に形成されるサイドウォール酸化膜１
４の幅も狭くなり、サイドウォール酸化膜１４外側のＮ
+型ソース／ドレイン領域４と接続されるコンタクトプ
ラグとゲート電極６との間隔が小さくなり、ゲート端部
の強電界によりリーク電流が生じ、トランジスタのホー
ルド特性が劣化してしまうという問題が生じている。
【００１０】更に、ゲート電極６としてポリシリコン層
とシリサイド層を積層した構造を採用した場合には、ゲ
ート電極６のアスペクト比（高さ／幅）が大きくなり、
上記問題が一層顕著に現れる。ここで、上記問題を明確
にするために、高アスペクト比のゲート電極構造に斜め
イオン注入法を適用した従来の半導体装置の製造方法に
ついて、図７及び図８を参照して説明する。図７及び図
８は、従来の半導体装置の製造方法を工程順に示す断面
図である。
とシリサイド層を積層した構造を採用した場合には、ゲ
ート電極６のアスペクト比（高さ／幅）が大きくなり、
上記問題が一層顕著に現れる。ここで、上記問題を明確
にするために、高アスペクト比のゲート電極構造に斜め
イオン注入法を適用した従来の半導体装置の製造方法に
ついて、図７及び図８を参照して説明する。図７及び図
８は、従来の半導体装置の製造方法を工程順に示す断面
図である。
【００１１】まず、図７（ａ）に示すように、ｐ型シリ
コン等の半導体基板１上に素子分離酸化膜２を形成し、
この素子分離酸化膜２で挟まれたフィールド領域に、熱
酸化法によりシリコン酸化膜からなるゲート絶縁膜５を
形成した後、ＰＣＶＤ法等を用いてポリシリコン６ａと
シリサイド膜６ｂとを順に積層し、この上に更にサイド
ウォール酸化膜１４をエッチバックする際のエッチング
ストッパとなるマスク窒化膜１５を堆積した後、公知の
フォトリソグラフィー技術及びドライエッチング技術を
用いて一括してパターンニングしてゲート電極６を形成
する。
コン等の半導体基板１上に素子分離酸化膜２を形成し、
この素子分離酸化膜２で挟まれたフィールド領域に、熱
酸化法によりシリコン酸化膜からなるゲート絶縁膜５を
形成した後、ＰＣＶＤ法等を用いてポリシリコン６ａと
シリサイド膜６ｂとを順に積層し、この上に更にサイド
ウォール酸化膜１４をエッチバックする際のエッチング
ストッパとなるマスク窒化膜１５を堆積した後、公知の
フォトリソグラフィー技術及びドライエッチング技術を
用いて一括してパターンニングしてゲート電極６を形成
する。
【００１２】なお、このエッチングストッパは自己整合
コンタクト構造においては不可欠の部材であり、しかも
コンタクトホールがゲート電極６に重複するように形成
される構造の場合には絶縁耐圧を確保する観点からある
程度の厚さをもって形成されるため、積層構造のゲート
電極６とマスク窒化膜１５とを合わせた膜厚は大きくな
り、アスペクト比は大きくなる。
コンタクト構造においては不可欠の部材であり、しかも
コンタクトホールがゲート電極６に重複するように形成
される構造の場合には絶縁耐圧を確保する観点からある
程度の厚さをもって形成されるため、積層構造のゲート
電極６とマスク窒化膜１５とを合わせた膜厚は大きくな
り、アスペクト比は大きくなる。
【００１３】次に、図７（ｂ）に示すように、ゲート電
極６及びマスク窒化膜１５をマスクとしてイオン注入法
により基板全面に低濃度の不純物イオンを注入し、所定
の条件でアニールを行う。ここで、不純物イオンを基板
の法線方向に対して斜めから注入することにより、ゲー
ト電極６端部近傍の領域にも不純物イオンが確実に注入
され、オフセット領域の生成を防止することができる。
極６及びマスク窒化膜１５をマスクとしてイオン注入法
により基板全面に低濃度の不純物イオンを注入し、所定
の条件でアニールを行う。ここで、不純物イオンを基板
の法線方向に対して斜めから注入することにより、ゲー
ト電極６端部近傍の領域にも不純物イオンが確実に注入
され、オフセット領域の生成を防止することができる。
【００１４】次に、図７（ｃ）に示すように、減圧ＣＶ
Ｄ法等により半導体基板１全面にシリコン酸化膜等を堆
積し、窒化膜１５をエッチングストッパとした異方性ド
ライエッチングによりシリコン酸化膜をエッチバックし
て、ゲート電極６及び窒化膜１５の側壁にサイドウォー
ル酸化膜１４を形成する。そして、図８（ｄ）に示すよ
うに、ゲート電極６及びサイドウォール酸化膜１４をマ
スクとして高濃度のイオン注入を行い、Ｎ+型ソース／
ドレイン領域４を形成する。
Ｄ法等により半導体基板１全面にシリコン酸化膜等を堆
積し、窒化膜１５をエッチングストッパとした異方性ド
ライエッチングによりシリコン酸化膜をエッチバックし
て、ゲート電極６及び窒化膜１５の側壁にサイドウォー
ル酸化膜１４を形成する。そして、図８（ｄ）に示すよ
うに、ゲート電極６及びサイドウォール酸化膜１４をマ
スクとして高濃度のイオン注入を行い、Ｎ+型ソース／
ドレイン領域４を形成する。
【００１５】その後、図８（ｅ）に示すように、サイド
ウォール酸化膜１４で挟まれた領域にコンタクトプラグ
１０を埋設し、その上層に堆積したＢＰＳＧ膜１１等の
層間絶縁膜に設けたコンタクトホールに導電体を埋め込
み、ビットコンタクト１２ａと容量コンタクト１２ｂを
形成して、半導体装置の一部が形成される。
ウォール酸化膜１４で挟まれた領域にコンタクトプラグ
１０を埋設し、その上層に堆積したＢＰＳＧ膜１１等の
層間絶縁膜に設けたコンタクトホールに導電体を埋め込
み、ビットコンタクト１２ａと容量コンタクト１２ｂを
形成して、半導体装置の一部が形成される。
【００１６】このように、低濃度不純物注入を斜め方向
から行うことにより、ゲート電極６端部近傍まで十分に
不純物が注入された低濃度不純物領域が形成されるが、
ゲート電極６の高アスペクト化、狭ピッチ化に伴い、Ｎ
+型ソース／ドレイン領域４とコンタクトプラグ１０と
の接続面積を確保するためにサイドウォール酸化膜１４
の幅は狭くなり、その結果、図８（ｅ）に示すように、
コンタクトプラグ１０とゲート電極６端部との間の距離
は短くなってしまい、リーク電流によるトランジスタの
ホールド特性が劣化してしまう。
から行うことにより、ゲート電極６端部近傍まで十分に
不純物が注入された低濃度不純物領域が形成されるが、
ゲート電極６の高アスペクト化、狭ピッチ化に伴い、Ｎ
+型ソース／ドレイン領域４とコンタクトプラグ１０と
の接続面積を確保するためにサイドウォール酸化膜１４
の幅は狭くなり、その結果、図８（ｅ）に示すように、
コンタクトプラグ１０とゲート電極６端部との間の距離
は短くなってしまい、リーク電流によるトランジスタの
ホールド特性が劣化してしまう。
【００１７】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、ゲート電極端部にオフ
セット領域が形成されることなく、コンタクトプラグと
ゲート電極端部との間の距離を大きくし、リーク電流に
よるトランジスタのホールド特性の劣化を防止すること
ができる半導体装置及びその製造方法を提供することに
ある。
のであって、その主たる目的は、ゲート電極端部にオフ
セット領域が形成されることなく、コンタクトプラグと
ゲート電極端部との間の距離を大きくし、リーク電流に
よるトランジスタのホールド特性の劣化を防止すること
ができる半導体装置及びその製造方法を提供することに
ある。
【００１８】
【問題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも、半導体基板上に、ポリシリ
コン層とシリサイド層とが積層されたゲート電極を有
し、前記ゲート電極の上層にマスク絶縁膜と、前記ゲー
ト電極の側壁に高温熱処理によって形成された側面酸化
膜と、前記マスク絶縁膜及び前記ゲート電極側面にサイ
ドウォール絶縁膜とを備え、前記半導体基板に、前記ゲ
ート電極及び前記側面酸化膜をマスクとして注入された
低濃度不純物領域と、前記ゲート電極及び前記サイドウ
ォール絶縁膜をマスクとして注入された高濃度不純物領
域とが形成され、所定のピッチで配設される前記ゲート
電極の前記サイドウォール絶縁膜で挟まれた領域に前記
高濃度不純物領域と接続されるコンタクトプラグを有す
る半導体装置であって、前記ゲート電極の端部と前記コ
ンタクトプラグとの距離が大となるように、前記ゲート
電極を構成する前記ポリシリコン層が逆テーパ状に加工
されているものである。
め、本発明は、少なくとも、半導体基板上に、ポリシリ
コン層とシリサイド層とが積層されたゲート電極を有
し、前記ゲート電極の上層にマスク絶縁膜と、前記ゲー
ト電極の側壁に高温熱処理によって形成された側面酸化
膜と、前記マスク絶縁膜及び前記ゲート電極側面にサイ
ドウォール絶縁膜とを備え、前記半導体基板に、前記ゲ
ート電極及び前記側面酸化膜をマスクとして注入された
低濃度不純物領域と、前記ゲート電極及び前記サイドウ
ォール絶縁膜をマスクとして注入された高濃度不純物領
域とが形成され、所定のピッチで配設される前記ゲート
電極の前記サイドウォール絶縁膜で挟まれた領域に前記
高濃度不純物領域と接続されるコンタクトプラグを有す
る半導体装置であって、前記ゲート電極の端部と前記コ
ンタクトプラグとの距離が大となるように、前記ゲート
電極を構成する前記ポリシリコン層が逆テーパ状に加工
されているものである。
【００１９】また、本発明は、少なくとも、半導体基板
上に、ポリシリコン層とシリサイド層とが積層されたゲ
ート電極を有し、前記ゲート電極の上層にマスク絶縁膜
と、前記ゲート電極の側壁に高温熱処理によって形成さ
れた側面酸化膜と、前記マスク絶縁膜及び前記ゲート電
極側面にサイドウォール絶縁膜とを備え、前記半導体基
板に、前記ゲート電極及び前記側面酸化膜をマスクとし
て注入された低濃度不純物領域と、前記ゲート電極及び
前記サイドウォール絶縁膜をマスクとして注入された高
濃度不純物領域とが形成され、所定のピッチで配設され
る前記ゲート電極の前記サイドウォール絶縁膜で挟まれ
た領域に前記高濃度不純物領域と接続されるコンタクト
プラグを有する半導体装置であって、前記ゲート電極の
端部と前記コンタクトプラグとの距離が大となるよう
に、前記ゲート電極を形成する前記ポリシリコン層が逆
テーパ状に加工され、前記ゲート電極側壁に形成される
前記側面酸化膜が、前記ポリシリコン層側面よりも前記
シリサイド層側面が厚く形成されているものである。
上に、ポリシリコン層とシリサイド層とが積層されたゲ
ート電極を有し、前記ゲート電極の上層にマスク絶縁膜
と、前記ゲート電極の側壁に高温熱処理によって形成さ
れた側面酸化膜と、前記マスク絶縁膜及び前記ゲート電
極側面にサイドウォール絶縁膜とを備え、前記半導体基
板に、前記ゲート電極及び前記側面酸化膜をマスクとし
て注入された低濃度不純物領域と、前記ゲート電極及び
前記サイドウォール絶縁膜をマスクとして注入された高
濃度不純物領域とが形成され、所定のピッチで配設され
る前記ゲート電極の前記サイドウォール絶縁膜で挟まれ
た領域に前記高濃度不純物領域と接続されるコンタクト
プラグを有する半導体装置であって、前記ゲート電極の
端部と前記コンタクトプラグとの距離が大となるよう
に、前記ゲート電極を形成する前記ポリシリコン層が逆
テーパ状に加工され、前記ゲート電極側壁に形成される
前記側面酸化膜が、前記ポリシリコン層側面よりも前記
シリサイド層側面が厚く形成されているものである。
【００２０】本発明においては、前記基板の断面方向か
ら見て、前記シリサイド層と前記側面酸化膜とを合わせ
た幅が最も大きい部分の該側面酸化膜の外縁と、前記ポ
リシリコン層底部側面の前記側面酸化膜の外縁とを結ぶ
線が、前記基板の法線方向に対して略１５°以内の範
囲、好ましくは、略７°傾斜している構成とすることが
できる。
ら見て、前記シリサイド層と前記側面酸化膜とを合わせ
た幅が最も大きい部分の該側面酸化膜の外縁と、前記ポ
リシリコン層底部側面の前記側面酸化膜の外縁とを結ぶ
線が、前記基板の法線方向に対して略１５°以内の範
囲、好ましくは、略７°傾斜している構成とすることが
できる。
【００２１】また、本発明においては、前記側面酸化膜
が、略１０００〜１１００°の温度範囲の酸素雰囲気中
で形成された膜であることが好ましい。
が、略１０００〜１１００°の温度範囲の酸素雰囲気中
で形成された膜であることが好ましい。
【００２２】本発明の半導体装置の製造方法は、半導体
基板上に、ポリシリコン層とシリサイド層とマスク絶縁
膜とからなる積層構造のゲート電極とマスク絶縁膜とを
形成する工程と、前記ゲート電極の側壁に高温熱処理に
よって側面酸化膜を形成する工程と、前記ゲート電極及
び前記側面酸化膜をマスクとして不純物を注入して低濃
度不純物領域を形成する工程と、前記マスク絶縁膜及び
前記ゲート電極側面にサイドウォール絶縁膜を形成する
工程と、前記ゲート電極及び前記サイドウォール絶縁膜
をマスクとして不純物を注入して高濃度不純物領域を形
成する工程と、所定のピッチで配設される前記ゲート電
極の前記サイドウォール絶縁膜で挟まれた領域に前記高
濃度不純物領域と接続されるコンタクトプラグを形成す
る工程とを少なくとも有する半導体装置の製造方法であ
って、前記ゲート電極を形成するに際し、前記ゲート電
極の端部と前記コンタクトプラグとの距離が大となるよ
うに、前記ゲート電極を構成する前記ポリシリコンを逆
テーパ状に加工するものである。
基板上に、ポリシリコン層とシリサイド層とマスク絶縁
膜とからなる積層構造のゲート電極とマスク絶縁膜とを
形成する工程と、前記ゲート電極の側壁に高温熱処理に
よって側面酸化膜を形成する工程と、前記ゲート電極及
び前記側面酸化膜をマスクとして不純物を注入して低濃
度不純物領域を形成する工程と、前記マスク絶縁膜及び
前記ゲート電極側面にサイドウォール絶縁膜を形成する
工程と、前記ゲート電極及び前記サイドウォール絶縁膜
をマスクとして不純物を注入して高濃度不純物領域を形
成する工程と、所定のピッチで配設される前記ゲート電
極の前記サイドウォール絶縁膜で挟まれた領域に前記高
濃度不純物領域と接続されるコンタクトプラグを形成す
る工程とを少なくとも有する半導体装置の製造方法であ
って、前記ゲート電極を形成するに際し、前記ゲート電
極の端部と前記コンタクトプラグとの距離が大となるよ
うに、前記ゲート電極を構成する前記ポリシリコンを逆
テーパ状に加工するものである。
【００２３】本発明においては、前記側面酸化膜を形成
するに際し、前記ポリシリコン層側面より前記シリサイ
ド層側面の膜厚が大となる条件で、前記側面酸化膜を形
成することが好ましい。
するに際し、前記ポリシリコン層側面より前記シリサイ
ド層側面の膜厚が大となる条件で、前記側面酸化膜を形
成することが好ましい。
【００２４】このように、本発明は、ゲート電極をポリ
シリコン層とシリサイド層の積層構造とし、ポリシリコ
ン層を逆テーパ状に形成すると共に、シリサイド層とポ
リシリコン層側面に形成する側面酸化膜の膜厚を、シリ
サイド層で厚く、ポリシリコン層側で薄くすることによ
り、高アスペクト、狭ピッチのゲート電極を有する半導
体装置においても、ゲート端電界により発生するリーク
電流を低減することができ、トランジスタのホールド特
性を向上させることができる。
シリコン層とシリサイド層の積層構造とし、ポリシリコ
ン層を逆テーパ状に形成すると共に、シリサイド層とポ
リシリコン層側面に形成する側面酸化膜の膜厚を、シリ
サイド層で厚く、ポリシリコン層側で薄くすることによ
り、高アスペクト、狭ピッチのゲート電極を有する半導
体装置においても、ゲート端電界により発生するリーク
電流を低減することができ、トランジスタのホールド特
性を向上させることができる。
【００２５】
【発明の実施の形態】本発明に係る半導体装置は、その
好ましい一実施の形態において、半導体基板１上に、ポ
リシリコン層６ａとシリサイド層６ｂとからなるゲート
電極６と、その上層にマスク酸化膜７と、その側壁に高
温熱処理によって形成された高温側面酸化膜９及びサイ
ドウォール窒化膜８と、ゲート電極６及び高温側面酸化
膜９をマスクとして注入されたＮ-型ソース／ドレイン
領域３と、ゲート電極６及びサイドウォール窒化膜８と
をマスクとして注入されたＮ+型ソース／ドレイン領域
４と、サイドウォール窒化膜８で挟まれた領域にコンタ
クトプラグ１０とを備えた半導体装置において、ポリシ
リコン層６ａを逆テーパ状に加工し、高温側面酸化膜９
をポリシリコン層６ａ側面よりもシリサイド層６ｂ側面
が厚くなるように形成することにより、ゲート電極６の
端部とコンタクトプラグ１０との距離を大きくし、ゲー
ト端部の強電界によるリーク電流を防止し、トランジス
タのホールド特性の向上を図る。
好ましい一実施の形態において、半導体基板１上に、ポ
リシリコン層６ａとシリサイド層６ｂとからなるゲート
電極６と、その上層にマスク酸化膜７と、その側壁に高
温熱処理によって形成された高温側面酸化膜９及びサイ
ドウォール窒化膜８と、ゲート電極６及び高温側面酸化
膜９をマスクとして注入されたＮ-型ソース／ドレイン
領域３と、ゲート電極６及びサイドウォール窒化膜８と
をマスクとして注入されたＮ+型ソース／ドレイン領域
４と、サイドウォール窒化膜８で挟まれた領域にコンタ
クトプラグ１０とを備えた半導体装置において、ポリシ
リコン層６ａを逆テーパ状に加工し、高温側面酸化膜９
をポリシリコン層６ａ側面よりもシリサイド層６ｂ側面
が厚くなるように形成することにより、ゲート電極６の
端部とコンタクトプラグ１０との距離を大きくし、ゲー
ト端部の強電界によるリーク電流を防止し、トランジス
タのホールド特性の向上を図る。
【００２６】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の一実施例について図１乃至
図５を参照して説明する。図１は、本発明の一実施例に
係る半導体装置の構造を模式的に示す断面図であり、図
２及び図３はその製造方法を示す工程断面図である。ま
た、図４は、本発明の特徴部分の一つである高温側面酸
化膜の製造条件と膜厚との関係を示す図であり、図５
は、低濃度不純物を角度を変えて注入した場合のホール
ド特性の良品率を示す図である。
詳細に説明すべく、本発明の一実施例について図１乃至
図５を参照して説明する。図１は、本発明の一実施例に
係る半導体装置の構造を模式的に示す断面図であり、図
２及び図３はその製造方法を示す工程断面図である。ま
た、図４は、本発明の特徴部分の一つである高温側面酸
化膜の製造条件と膜厚との関係を示す図であり、図５
は、低濃度不純物を角度を変えて注入した場合のホール
ド特性の良品率を示す図である。
【００２７】まず、本実施例の半導体装置の構造につい
て、図１を参照して説明する。本実施例の半導体装置
は、ゲート電極６がポリシリコン層６ａとタングステン
シリサイド（ＷＳｉ）等のシリサイド層６ｂとの積層構
造をなし、下層のポリシリコン層６ａは底部の径が上部
に比べて小さくなる逆テーパ形状に加工されている（第
１の特徴）。そして、ゲート電極６上部にはシリコン酸
化膜からなるマスク酸化膜７が形成され（第２の特
徴）、ゲート電極６側壁には、所定の温度条件の高温熱
酸化によって形成された高温側面酸化膜９が形成され、
この高温側面酸化膜９の膜厚がシリサイド層６ｂ側では
厚く、ポリシリコン層６ａ側では薄くなるように形成さ
れている（第３の特徴）。
て、図１を参照して説明する。本実施例の半導体装置
は、ゲート電極６がポリシリコン層６ａとタングステン
シリサイド（ＷＳｉ）等のシリサイド層６ｂとの積層構
造をなし、下層のポリシリコン層６ａは底部の径が上部
に比べて小さくなる逆テーパ形状に加工されている（第
１の特徴）。そして、ゲート電極６上部にはシリコン酸
化膜からなるマスク酸化膜７が形成され（第２の特
徴）、ゲート電極６側壁には、所定の温度条件の高温熱
酸化によって形成された高温側面酸化膜９が形成され、
この高温側面酸化膜９の膜厚がシリサイド層６ｂ側では
厚く、ポリシリコン層６ａ側では薄くなるように形成さ
れている（第３の特徴）。
【００２８】そして、半導体基板１上のゲート電極６で
挟まれた領域に低濃度不純物が斜め方向から注入されて
（第４の特徴）Ｎ-型ソース／ドレイン領域３が形成さ
れ、ゲート電極６、高温側面酸化膜９及びマスク酸化膜
７の側面に形成されたシリコン窒化膜からなるサイドウ
ォール窒化膜８で挟まれた領域には高濃度不純物が注入
されてＮ+型ソース／ドレイン領域４が形成されてい
る。そして、その上層に自己整合的にポリシリコン等か
らなるコンタクトプラグ１０が埋設され、ＢＰＳＧ膜１
１に設けたコンタクトホールにそれぞれビットコンタク
ト１２ａ、容量コンタクト１２ｂが形成されている。
挟まれた領域に低濃度不純物が斜め方向から注入されて
（第４の特徴）Ｎ-型ソース／ドレイン領域３が形成さ
れ、ゲート電極６、高温側面酸化膜９及びマスク酸化膜
７の側面に形成されたシリコン窒化膜からなるサイドウ
ォール窒化膜８で挟まれた領域には高濃度不純物が注入
されてＮ+型ソース／ドレイン領域４が形成されてい
る。そして、その上層に自己整合的にポリシリコン等か
らなるコンタクトプラグ１０が埋設され、ＢＰＳＧ膜１
１に設けたコンタクトホールにそれぞれビットコンタク
ト１２ａ、容量コンタクト１２ｂが形成されている。
【００２９】このように、ポリシリコン層６ａを逆テー
パ状に形成し、それに加えて、高温側面酸化膜９の膜厚
をシリサイド層６ｂ側で厚く、ポリシリコン層６ａ側で
薄く形成することによってシリサイド層６ｂとポリシリ
コン層６ａの積層膜からなるゲート電極６全体を逆テー
パ状に形成し、更に、低濃度不純物注入を斜めから行う
ことにより、図１に示すように、ゲート電極６端部にオ
フセット領域が形成されることなく、かつ、コンタクト
プラグ１０とゲート電極６端部との間の距離を大きくし
ている。
パ状に形成し、それに加えて、高温側面酸化膜９の膜厚
をシリサイド層６ｂ側で厚く、ポリシリコン層６ａ側で
薄く形成することによってシリサイド層６ｂとポリシリ
コン層６ａの積層膜からなるゲート電極６全体を逆テー
パ状に形成し、更に、低濃度不純物注入を斜めから行う
ことにより、図１に示すように、ゲート電極６端部にオ
フセット領域が形成されることなく、かつ、コンタクト
プラグ１０とゲート電極６端部との間の距離を大きくし
ている。
【００３０】次に、上記半導体装置の製造工程につい
て、図２及び図３の工程断面図を参照して説明する。な
お、図２及び図３は一連の工程を記載するものであり、
作図の都合上分図したものである。まず、図２（ａ）に
示すように、ｐ型シリコン等の半導体基板１表面にｐ型
ウェル（図示せず）を形成後、フィールド領域を形成す
るための素子分離酸化膜２を形成する。そして、熱酸化
法等により半導体基板１表面に所定の膜厚のゲート酸化
膜５を形成する。
て、図２及び図３の工程断面図を参照して説明する。な
お、図２及び図３は一連の工程を記載するものであり、
作図の都合上分図したものである。まず、図２（ａ）に
示すように、ｐ型シリコン等の半導体基板１表面にｐ型
ウェル（図示せず）を形成後、フィールド領域を形成す
るための素子分離酸化膜２を形成する。そして、熱酸化
法等により半導体基板１表面に所定の膜厚のゲート酸化
膜５を形成する。
【００３１】その後、ゲート電極６となるポリシリコン
層６ａを１００ｎｍ程度、タングステンシリサイド等の
シリサイド膜６ｂを１４０ｎｍ程度の膜厚で堆積した
後、サイドウォール窒化膜８のエッチングストッパとな
るシリコン酸化膜からなるマスク酸化膜７を２００ｎｍ
程度の膜厚で堆積する。
層６ａを１００ｎｍ程度、タングステンシリサイド等の
シリサイド膜６ｂを１４０ｎｍ程度の膜厚で堆積した
後、サイドウォール窒化膜８のエッチングストッパとな
るシリコン酸化膜からなるマスク酸化膜７を２００ｎｍ
程度の膜厚で堆積する。
【００３２】なお、従来例においては、ゲート電極６上
にシリコン窒化膜からなるマスク絶縁膜を形成し、サイ
ドウォールをシリコン酸化膜で形成したが、本実施例の
ようにシリコン酸化膜からなるマスク絶縁膜とシリコン
窒化膜からなるサイドウォールとの組み合わせを用いる
ことにより、サイドウォール窒化膜８をエッチングする
際にマスク酸化膜７がストッパーになり、ゲート電極６
の肩部が損傷を受けにくくなるという効果がある。
にシリコン窒化膜からなるマスク絶縁膜を形成し、サイ
ドウォールをシリコン酸化膜で形成したが、本実施例の
ようにシリコン酸化膜からなるマスク絶縁膜とシリコン
窒化膜からなるサイドウォールとの組み合わせを用いる
ことにより、サイドウォール窒化膜８をエッチングする
際にマスク酸化膜７がストッパーになり、ゲート電極６
の肩部が損傷を受けにくくなるという効果がある。
【００３３】その後、公知のリソグラフィ技術を用いて
レジストパターンを形成し、ドライエッチング技術を用
いてマスク酸化膜７とシリサイド膜６ｂとポリシリコン
層６ａとを一括してエッチングするが、本実施例では、
コンタクトプラグ１０とゲート電極６端部との間の距離
を大きくするために、下層のポリシリコン層６ａを逆テ
ーパ状に加工している。ポリシリコン層６ａを逆テーパ
状に加工するには、ドライエッチングのガスの種類や流
量の調整によって行うことができる。
レジストパターンを形成し、ドライエッチング技術を用
いてマスク酸化膜７とシリサイド膜６ｂとポリシリコン
層６ａとを一括してエッチングするが、本実施例では、
コンタクトプラグ１０とゲート電極６端部との間の距離
を大きくするために、下層のポリシリコン層６ａを逆テ
ーパ状に加工している。ポリシリコン層６ａを逆テーパ
状に加工するには、ドライエッチングのガスの種類や流
量の調整によって行うことができる。
【００３４】例えば、本実施例では、エッチングガスと
してＨＢｒ系ガスを用い、ガス流量１００〜２００ｓｃ
ｃｍの条件でドライエッチングを行うと、ポリシリコン
６ａ下部が上部又は側部よりも多くエッチングされて図
２（ａ）に示すような逆テーパ形状となる。
してＨＢｒ系ガスを用い、ガス流量１００〜２００ｓｃ
ｃｍの条件でドライエッチングを行うと、ポリシリコン
６ａ下部が上部又は側部よりも多くエッチングされて図
２（ａ）に示すような逆テーパ形状となる。
【００３５】次に、図２（ｂ）に示すように、シリコン
基板表面の欠陥を低減し、界面順位を改善するために、
シリサイド層６ｂとポリシリコン層６ａの側面に高温側
面酸化膜９を形成する。この高温側面酸化膜９は、１０
００〜１１００℃程度の温度範囲の酸素雰囲気中でゲー
ト電極６を構成するＳｉを酸化させて形成するが、本願
発明者は、高温側面酸化膜９の成膜温度によって各々の
層６ａ、６ｂに形成される高温側面酸化膜９の膜厚に差
が生じることを見出した。
基板表面の欠陥を低減し、界面順位を改善するために、
シリサイド層６ｂとポリシリコン層６ａの側面に高温側
面酸化膜９を形成する。この高温側面酸化膜９は、１０
００〜１１００℃程度の温度範囲の酸素雰囲気中でゲー
ト電極６を構成するＳｉを酸化させて形成するが、本願
発明者は、高温側面酸化膜９の成膜温度によって各々の
層６ａ、６ｂに形成される高温側面酸化膜９の膜厚に差
が生じることを見出した。
【００３６】そこで、実際に成膜温度を１０００〜１１
００℃の範囲で変えて高温側面酸化膜９を成長させ、そ
の膜厚を測定することにより、成膜温度と酸化膜の膜厚
との相関関係を調べた。その結果を表１及び図４に示
す。表１及び図４から分かるように、温度が高くなると
シリコンの酸化反応が活発となり、シリサイド層６ｂ
（実線及び◇マーカー）及びポリシリコン層６ａ（破線
及び□マーカー）双方の高温側面酸化膜９の成長が早く
なるが、シリサイド層６ｂの方がより高温側面酸化膜９
が厚く形成されていることが分かる。そこで、高温側面
酸化の温度を所定の値に設定することによって、高温側
面酸化膜９を加味したゲート電極６の形状を所望の逆テ
ーパ形状となるように制御している。
００℃の範囲で変えて高温側面酸化膜９を成長させ、そ
の膜厚を測定することにより、成膜温度と酸化膜の膜厚
との相関関係を調べた。その結果を表１及び図４に示
す。表１及び図４から分かるように、温度が高くなると
シリコンの酸化反応が活発となり、シリサイド層６ｂ
（実線及び◇マーカー）及びポリシリコン層６ａ（破線
及び□マーカー）双方の高温側面酸化膜９の成長が早く
なるが、シリサイド層６ｂの方がより高温側面酸化膜９
が厚く形成されていることが分かる。そこで、高温側面
酸化の温度を所定の値に設定することによって、高温側
面酸化膜９を加味したゲート電極６の形状を所望の逆テ
ーパ形状となるように制御している。
【００３７】
【表１】
【００３８】具体的には、本実施例では、シリサイド層
６ｂ側面には１０〜１５ｎｍ程度の酸化膜が形成され、
一方、ポリシリコン６ａ側面には７〜１０ｎｍ程度の酸
化膜が形成され、高温側面酸化膜９を加味したゲート電
極６側壁は、基板の法線方向に対して、１５°以内の範
囲で傾く逆テーパ形状となる。この傾き角は、その後に
行う低濃度不純物注入の入射角度及びサイドウォール窒
化膜８の埋め込み等を勘案して適した値に設定すること
ができるが、本願発明者の実験によれば、傾き角として
は７°程度が最も好ましいことを確認している。
６ｂ側面には１０〜１５ｎｍ程度の酸化膜が形成され、
一方、ポリシリコン６ａ側面には７〜１０ｎｍ程度の酸
化膜が形成され、高温側面酸化膜９を加味したゲート電
極６側壁は、基板の法線方向に対して、１５°以内の範
囲で傾く逆テーパ形状となる。この傾き角は、その後に
行う低濃度不純物注入の入射角度及びサイドウォール窒
化膜８の埋め込み等を勘案して適した値に設定すること
ができるが、本願発明者の実験によれば、傾き角として
は７°程度が最も好ましいことを確認している。
【００３９】また、９５０℃では、側面酸化膜９はわず
かに形成されるが、この膜厚ではホールド特性に対する
効果もほとんどなく、また、成膜温度が１１５０°を越
えるとトランジスタに不具合が生じることから、成膜温
度としては１０００〜１１００°の範囲が好ましい。
かに形成されるが、この膜厚ではホールド特性に対する
効果もほとんどなく、また、成膜温度が１１５０°を越
えるとトランジスタに不具合が生じることから、成膜温
度としては１０００〜１１００°の範囲が好ましい。
【００４０】次に、図２（ｃ）に示すように、Ｎ-型ソ
ース／ドレイン領域３を形成するためのイオン注入を行
うが、本実施例では、従来例に示したようにゲート電極
６端部にオフセット領域が形成されないように斜め方向
からＰ等のイオンを注入している。その際、注入イオン
の基板の法線方向に対する傾き角が小さすぎると（垂直
に近いと）、オフセット領域が形成されてトランジスタ
の性能が低下し、傾き角が大きすぎると不純物イオンが
シャドウ効果によって隣接するゲート電極６に遮られて
注入効率が悪くなってしまう。そこで、本実施例では、
注入角度を上記したゲート電極６側壁の傾き角に合致さ
せることにより、不純物注入を効率的に行っている。
ース／ドレイン領域３を形成するためのイオン注入を行
うが、本実施例では、従来例に示したようにゲート電極
６端部にオフセット領域が形成されないように斜め方向
からＰ等のイオンを注入している。その際、注入イオン
の基板の法線方向に対する傾き角が小さすぎると（垂直
に近いと）、オフセット領域が形成されてトランジスタ
の性能が低下し、傾き角が大きすぎると不純物イオンが
シャドウ効果によって隣接するゲート電極６に遮られて
注入効率が悪くなってしまう。そこで、本実施例では、
注入角度を上記したゲート電極６側壁の傾き角に合致さ
せることにより、不純物注入を効率的に行っている。
【００４１】次に、図３（ｄ）に示すように、半導体基
板１全面にシリコン窒化膜を堆積した後、エッチバック
することによりゲート電極６（高温側面酸化膜９）及び
マスク酸化膜７側面にサイドウォール窒化膜８を形成す
る。このサイドウォール窒化膜８を幅広く残せば、コン
タクトプラグ１０とゲート電極６端部との間の距離を大
きくすることはできるが、コンタクト領域の面積が小さ
くなり抵抗が大きくなってしまう。
板１全面にシリコン窒化膜を堆積した後、エッチバック
することによりゲート電極６（高温側面酸化膜９）及び
マスク酸化膜７側面にサイドウォール窒化膜８を形成す
る。このサイドウォール窒化膜８を幅広く残せば、コン
タクトプラグ１０とゲート電極６端部との間の距離を大
きくすることはできるが、コンタクト領域の面積が小さ
くなり抵抗が大きくなってしまう。
【００４２】従って、サイドウォール窒化膜８の幅は半
導体装置に要求される寸法により変化し、ピッチが狭く
なればなるほどサイドウォール窒化膜８の幅も狭くな
り、コンタクトプラグ１０とゲート電極６との間隔も短
くなってトランジスタのホールド特性の劣化を招いてし
まうが、本実施例では、ポリシリコン層６ａ底部の幅が
狭くなるようにゲート電極６が逆テーパ状に形成されて
いるため、狭ピッチの半導体装置に対しても上記不具合
の発生を抑制することができる。なお、本実施例では、
サイドウォール窒化膜８の幅は６０ｎｍ程度としてい
る。
導体装置に要求される寸法により変化し、ピッチが狭く
なればなるほどサイドウォール窒化膜８の幅も狭くな
り、コンタクトプラグ１０とゲート電極６との間隔も短
くなってトランジスタのホールド特性の劣化を招いてし
まうが、本実施例では、ポリシリコン層６ａ底部の幅が
狭くなるようにゲート電極６が逆テーパ状に形成されて
いるため、狭ピッチの半導体装置に対しても上記不具合
の発生を抑制することができる。なお、本実施例では、
サイドウォール窒化膜８の幅は６０ｎｍ程度としてい
る。
【００４３】そして、図３（ｅ）に示すように、サイド
ウォール窒化膜８で挟まれた領域に高濃度不純物を垂直
に注入してＮ+型ソース／ドレイン領域４を形成し、そ
の上層にポリシリコン等からなるコンタクトプラグ１０
を自己整合的に形成する。更に、その上層にＢＰＳＧ膜
１１等の層間膜を堆積してコンタクトプラグ１０と接続
する領域にコンタクトホールを形成し、ビットコンタク
ト１２ａ及び容量コンタクト１２ｂを形成して本実施例
の半導体装置の一部が形成される。
ウォール窒化膜８で挟まれた領域に高濃度不純物を垂直
に注入してＮ+型ソース／ドレイン領域４を形成し、そ
の上層にポリシリコン等からなるコンタクトプラグ１０
を自己整合的に形成する。更に、その上層にＢＰＳＧ膜
１１等の層間膜を堆積してコンタクトプラグ１０と接続
する領域にコンタクトホールを形成し、ビットコンタク
ト１２ａ及び容量コンタクト１２ｂを形成して本実施例
の半導体装置の一部が形成される。
【００４４】このように、本実施例の製造方法では、ゲ
ート電極６を構成するポリシリコン層６ａのドライエッ
チング条件を調整することによって底面の幅が狭い逆テ
ーパ状に加工し、更に、シリサイド層６ｂとポリシリコ
ン層６ａ側面に高温側面酸化膜９を形成する際に、シリ
サイド層６ｂ側に厚く形成されるように温度条件を調整
することにより逆テーパ形状をより正確かつ顕著にし、
この逆テーパの角度に合致するように低濃度イオン注入
を行うことにより、ゲート電極６端部にオフセット領域
が形成されることなく、かつ、コンタクトプラグ１０と
ゲート電極６間の距離を大きくすることができる。従っ
て、ゲート端の強電界に起因するリーク電流を低減させ
ることができ、トランジスタのホールド特性を向上させ
ることができる。
ート電極６を構成するポリシリコン層６ａのドライエッ
チング条件を調整することによって底面の幅が狭い逆テ
ーパ状に加工し、更に、シリサイド層６ｂとポリシリコ
ン層６ａ側面に高温側面酸化膜９を形成する際に、シリ
サイド層６ｂ側に厚く形成されるように温度条件を調整
することにより逆テーパ形状をより正確かつ顕著にし、
この逆テーパの角度に合致するように低濃度イオン注入
を行うことにより、ゲート電極６端部にオフセット領域
が形成されることなく、かつ、コンタクトプラグ１０と
ゲート電極６間の距離を大きくすることができる。従っ
て、ゲート端の強電界に起因するリーク電流を低減させ
ることができ、トランジスタのホールド特性を向上させ
ることができる。
【００４５】上記の効果を確認するために、斜めイオン
注入の注入角度によってホールド特性の良品率がどのよ
うに変化するかを実際にデバイスを試作して調べた。そ
の結果を図５に示す。図５は、図１に示す本実施例の半
導体装置に対して、低濃度不純物の注入角度を０°（破
線及び◇マーカー）、７°（実線及び□マーカー）、１
５°（長い破線及び△マーカー）に変化させてイオン注
入を行い、各々の半導体装置についてトランジスタのホ
ールド特性を測定して良品率を求めた結果を示す図であ
る。
注入の注入角度によってホールド特性の良品率がどのよ
うに変化するかを実際にデバイスを試作して調べた。そ
の結果を図５に示す。図５は、図１に示す本実施例の半
導体装置に対して、低濃度不純物の注入角度を０°（破
線及び◇マーカー）、７°（実線及び□マーカー）、１
５°（長い破線及び△マーカー）に変化させてイオン注
入を行い、各々の半導体装置についてトランジスタのホ
ールド特性を測定して良品率を求めた結果を示す図であ
る。
【００４６】なお、横軸はホールド時間、縦軸は規格化
したホールド特性の良品率を示しており、長いホールド
時間（図の右側）での良品率が高い方が、よりホールド
特性が優れているといえる。
したホールド特性の良品率を示しており、長いホールド
時間（図の右側）での良品率が高い方が、よりホールド
特性が優れているといえる。
【００４７】図５から分かるように、垂直注入（０°）
に対してイオン注入の角度が７°のサンプルについては
良品率が明らかに高くなっており、本発明の構造がホー
ルド特性の向上に効果があることを示している。一方、
注入角度が１５°のサンプルでは逆に良品率が低下して
いるが、これは、斜め注入の効果が最も顕著に現れるの
はゲート電極６の側壁の傾きと注入角度が一致したとき
であり、注入角度１５°では本サンプルのゲート電極側
壁の傾き（略７°）に対して注入角度が大きくなりす
ぎ、隣接するゲート電極６のシャドウ効果によりゲート
端部に不純物が有効に注入されなかったためと考えられ
る。
に対してイオン注入の角度が７°のサンプルについては
良品率が明らかに高くなっており、本発明の構造がホー
ルド特性の向上に効果があることを示している。一方、
注入角度が１５°のサンプルでは逆に良品率が低下して
いるが、これは、斜め注入の効果が最も顕著に現れるの
はゲート電極６の側壁の傾きと注入角度が一致したとき
であり、注入角度１５°では本サンプルのゲート電極側
壁の傾き（略７°）に対して注入角度が大きくなりす
ぎ、隣接するゲート電極６のシャドウ効果によりゲート
端部に不純物が有効に注入されなかったためと考えられ
る。
【００４８】なお、本実施例では、シリサイド層６ｂと
してタングステンシリサイドを、マスク絶縁膜７として
シリコン酸化膜を、サイドウォール８としてシリコン窒
化膜を用いた例について記載したが、本発明は上記実施
例に限定されるものではなく、同等の特性を有する他の
材料を用いることができることは明らかである。
してタングステンシリサイドを、マスク絶縁膜７として
シリコン酸化膜を、サイドウォール８としてシリコン窒
化膜を用いた例について記載したが、本発明は上記実施
例に限定されるものではなく、同等の特性を有する他の
材料を用いることができることは明らかである。
【００４９】
【発明の効果】以上説明したように、本発明の半導体装
置の構成によれば、高アスペクト、狭ピッチのゲート電
極を有する半導体装置においても、ゲート電極端部にオ
フセットが形成されることなく、ゲート端電界により発
生するリーク電流を低減することができ、トランジスタ
のホールド特性を向上させることができる。
置の構成によれば、高アスペクト、狭ピッチのゲート電
極を有する半導体装置においても、ゲート電極端部にオ
フセットが形成されることなく、ゲート端電界により発
生するリーク電流を低減することができ、トランジスタ
のホールド特性を向上させることができる。
【００５０】その理由は、ゲート電極をポリシリコン層
とシリサイド層の積層構造とし、ポリシリコン層を逆テ
ーパ状に形成すると共に、シリサイド層とポリシリコン
層側面に形成する高温側面酸化膜の膜厚を、シリサイド
層で厚く、ポリシリコン層側で薄くすることにより、よ
り一層逆テーパの度合いを高め、コンタクト−ゲート間
の距離を大きくしているからである。
とシリサイド層の積層構造とし、ポリシリコン層を逆テ
ーパ状に形成すると共に、シリサイド層とポリシリコン
層側面に形成する高温側面酸化膜の膜厚を、シリサイド
層で厚く、ポリシリコン層側で薄くすることにより、よ
り一層逆テーパの度合いを高め、コンタクト−ゲート間
の距離を大きくしているからである。
【図１】本発明の一実施例に係る半導体装置の構造を模
式的に示す断面図である。
式的に示す断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を模式的に示す工程断面図である。
を模式的に示す工程断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を模式的に示す工程断面図である。
を模式的に示す工程断面図である。
【図４】本発明の一実施例に係る半導体装置の高温側面
酸化膜の成膜温度と膜厚との関係を示す図である。
酸化膜の成膜温度と膜厚との関係を示す図である。
【図５】本発明の一実施例に係る半導体装置の低濃度不
純物イオンの注入角度と良品率との関係を示す図であ
る。
純物イオンの注入角度と良品率との関係を示す図であ
る。
【図６】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図７】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図８】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１ 半導体基板 ２ 素子分離酸化膜 ３ Ｎ-型ソース／ドレイン領域 ４ Ｎ+型ソース／ドレイン領域 ５ ゲート酸化膜 ６ ゲート電極 ６ａ ポリシリコン層 ６ｂ シリサイド層 ７ マスク絶縁膜 ８ サイドウォール窒化膜 ９ 高温側面酸化膜 １０ コンタクトプラグ １１ ＢＰＳＧ膜 １２ａ ビットコンタクト １２ｂ 容量コンタクト １３ 酸化膜 １４ サイドウォール酸化膜 １５ 窒化膜
Claims (13)
- 【請求項１】少なくとも、半導体基板上に、ポリシリコ
ン層とシリサイド層とが積層されたゲート電極を有し、
前記ゲート電極の上層にマスク絶縁膜と、前記ゲート電
極の側壁に高温熱処理によって形成された側面酸化膜
と、前記マスク絶縁膜及び前記ゲート電極側面にサイド
ウォール絶縁膜とを備え、前記半導体基板に、前記ゲー
ト電極及び前記側面酸化膜をマスクとして注入された低
濃度不純物領域と、前記ゲート電極及び前記サイドウォ
ール絶縁膜をマスクとして注入された高濃度不純物領域
とが形成され、所定のピッチで配設される前記ゲート電
極の前記サイドウォール絶縁膜で挟まれた領域に前記高
濃度不純物領域と接続されるコンタクトプラグを有する
半導体装置であって、 前記ゲート電極の端部と前記コンタクトプラグとの距離
が大となるように、前記ゲート電極を構成する前記ポリ
シリコン層が逆テーパ状に加工されていることを特徴と
する半導体装置。 - 【請求項２】少なくとも、半導体基板上に、ポリシリコ
ン層とシリサイド層とが積層されたゲート電極を有し、
前記ゲート電極の上層にマスク絶縁膜と、前記ゲート電
極の側壁に高温熱処理によって形成された側面酸化膜
と、前記マスク絶縁膜及び前記ゲート電極側面にサイド
ウォール絶縁膜とを備え、前記半導体基板に、前記ゲー
ト電極及び前記側面酸化膜をマスクとして注入された低
濃度不純物領域と、前記ゲート電極及び前記サイドウォ
ール絶縁膜をマスクとして注入された高濃度不純物領域
とが形成され、所定のピッチで配設される前記ゲート電
極の前記サイドウォール絶縁膜で挟まれた領域に前記高
濃度不純物領域と接続されるコンタクトプラグを有する
半導体装置であって、 前記ゲート電極の端部と前記コンタクトプラグとの距離
が大となるように、前記ゲート電極を形成する前記ポリ
シリコン層が逆テーパ状に加工され、前記ゲート電極側
壁に形成される前記側面酸化膜が、前記ポリシリコン層
側面よりも前記シリサイド層側面が厚く形成されている
ことを特徴とする半導体装置。 - 【請求項３】前記基板の断面方向から見て、前記シリサ
イド層と前記側面酸化膜とを合わせた幅が最も大きい部
分の該側面酸化膜の外縁と、前記ポリシリコン層底部側
面の前記側面酸化膜の外縁とを結ぶ線が、前記基板の法
線方向に対して略１５°以内の範囲で傾斜していること
を特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】前記結線が、前記基板の法線方向に対して
略７°傾斜していることを特徴とする請求項３記載の半
導体装置。 - 【請求項５】前記側面酸化膜が、略１０００〜１１００
°の温度範囲の酸素雰囲気中で形成された膜であること
を特徴とする請求項１乃至４のいずれか一に記載の半導
体装置。 - 【請求項６】前記シリサイド層がタングステンシリサイ
ドからなり、前記マスク絶縁膜がシリコン酸化膜からな
り、前記サイドウォール絶縁膜がシリコン窒化膜からな
ることを特徴とする請求項１乃至５のいずれか一に記載
の半導体装置。 - 【請求項７】半導体基板上に、ポリシリコン層とシリサ
イド層とマスク絶縁膜とからなる積層構造のゲート電極
とマスク絶縁膜とを形成する工程と、前記ゲート電極の
側壁に高温熱処理によって側面酸化膜を形成する工程
と、前記ゲート電極及び前記側面酸化膜をマスクとして
不純物を注入して低濃度不純物領域を形成する工程と、
前記マスク絶縁膜及び前記ゲート電極側面にサイドウォ
ール絶縁膜を形成する工程と、前記ゲート電極及び前記
サイドウォール絶縁膜をマスクとして不純物を注入して
高濃度不純物領域を形成する工程と、所定のピッチで配
設される前記ゲート電極の前記サイドウォール絶縁膜で
挟まれた領域に前記高濃度不純物領域と接続されるコン
タクトプラグを形成する工程とを少なくとも有する半導
体装置の製造方法であって、 前記ゲート電極を形成するに際し、前記ゲート電極の端
部と前記コンタクトプラグとの距離が大となるように、
前記ゲート電極を構成する前記ポリシリコンを逆テーパ
状に加工することを特徴とする半導体装置の製造方法。 - 【請求項８】前記側面酸化膜を形成するに際し、前記ポ
リシリコン層側面より前記シリサイド層側面の膜厚が大
となる条件で、前記側面酸化膜を形成することを特徴と
する請求項７記載の半導体装置の製造方法。 - 【請求項９】前記側面酸化膜を略１０００〜１１００°
の温度範囲の酸素雰囲気中で形成することを特徴とする
請求項８記載の半導体装置の製造方法。 - 【請求項１０】前記基板の断面方向から見て、前記シリ
サイド層と前記側面酸化膜とを合わせた幅が最も大きい
部分の該側面酸化膜の外縁と、前記ポリシリコン層底部
側面の前記側面酸化膜の外縁とを結ぶ線が、前記基板の
法線方向に対して略１５°以内の範囲で傾斜するよう
に、前記ポリシリコン層の加工条件及び前記側面酸化膜
の成膜条件を設定することを特徴とする請求項８又は９
に記載の半導体装置の製造方法。 - 【請求項１１】前記結線が、前記基板の法線方向に対し
て略７°傾斜するように、前記条件を設定することを特
徴とする請求項１０記載の半導体装置の製造方法。 - 【請求項１２】前記低濃度不純物領域を形成するための
不純物の注入を、前記傾斜角と略等しい角度で斜め方向
から行うことを特徴とする請求項１０又は１１に記載の
半導体装置の製造方法。 - 【請求項１３】前記シリサイド層がタングステンシリサ
イドからなり、前記マスク絶縁膜がシリコン酸化膜から
なり、前記サイドウォール絶縁膜がシリコン窒化膜から
なることを特徴とする請求項７乃至１２のいずれか一に
記載の半導体装置の製造方法。
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