JP2001308318A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JP2001308318A JP2000117757A JP2000117757A JP2001308318A JP 2001308318 A JP2001308318 A JP 2001308318A JP 2000117757 A JP2000117757 A JP 2000117757A JP 2000117757 A JP2000117757 A JP 2000117757A JP 2001308318 A JP2001308318 A JP 2001308318A
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勝臣 塩沢
Shuichi Ueno
修一 上野
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康悦 伊藤
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Abstract

(57)【要約】 【課題】 絶縁ゲート構造のトランジスタのエクステン
ション領域を浅く形成可能な半導体装置の製造方法を得
る。 【解決手段】 開口部の側面に、ＰＳＧ等のリンを１〜
２０％程度含むサイドウォール材料を数１０〜１００ｎ
ｍの膜厚で堆積し、エッチバックを施すことにより、ボ
ロン含有サイドウォール１０ａ，１０ｂそれぞれに隣接
してリン含有サイドウォール１５ａ，１５ｂを形成す
る。そして、シリコン窒化膜１４上にシリコン窒化膜等
からなる層間絶縁膜４８を形成する。この層間絶縁膜４
８の形成の際に行う熱処理によって、ＮＭＯＳ領域４１
ではリン含有サイドウォール１５ａ，１５ｂに含まれる
リンを拡散源とした拡散によってＮ型エクステンション
領域１８ａ，１８ｂが形成され、ＰＭＯＳ領域４２では
ボロン含有サイドウォール１０ａ，１０ｂに含まれるボ
ロンを拡散源とした拡散によってＰ型エクステンション
領域１９ａ，１９ｂが形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特にＤＲＡＭや論理回路に用いられるＭＯ
Ｓトランジスタの製造方法に関する。
【０００２】
【従来の技術】図４７〜図５４は従来のＣＭＯＳトラン
ジスタ（ＣＭＯＳＦＥＴ）の製造方法を示す断面図であ
る。以下、これらの図を参照して、ＣＭＯＳトランジス
タの製造方法を説明する。
【０００３】まず、図４７に示すように、シリコン基板
６０の上層部に素子分離領域６１を選択的に形成し、各
々が素子分離領域６１によって素子分離されたＮＭＯＳ
領域８１及びＰＭＯＳ領域８２にＰウェル領域８３及び
Ｎウェル領域８４（双方ともチャネル領域を含む）をそ
れぞれイオン注入等によって形成した後、シリコン基板
６０上の全面にシリコン酸化膜６２、多結晶シリコン層
６３を順次堆積する。
【０００４】次に、図４８に示すように、多結晶シリコ
ン層６３上にレジスト６４を形成した後、写真製版によ
りレジスト６４をパターニングする。
【０００５】そして、図４９に示すように、パターニン
グされたレジスト６４をマスクとして、多結晶シリコン
層６３及びシリコン酸化膜６２をエッチングしてゲート
電極（配線）６５及びゲート酸化膜７９を得る。
【０００６】その後、図５０に示すように、全面にレジ
スト６６を形成し、ＰＭＯＳ領域８２のみ残存するよう
にレジスト６６をパターニングした後、パターニングし
たレジスト６６及びＮＭＯＳ領域８１のゲート電極６５
をマスクとしてＮ型不純物イオン６７をシリコン基板６
０の表面から比較的浅く注入して、Ｎ型拡散領域６８
（６８ａ，６８ｂ）を得る。
【０００７】続いて、図５１に示すように、全面にシリ
コン酸化膜を堆積後、エッチバックすることにより、ゲ
ート電極６５の側面にシリコン酸化膜からなるサイドウ
ォール６９（６９ａ，６９ｂ）を形成する。
【０００８】その後、図５２に示すように、全面にレジ
スト７０を形成し、ＮＭＯＳ領域８１のみ残存するよう
にレジスト７０をパターニングした後、パターニングし
たレジスト７０並びにＰＭＯＳ領域８２のゲート電極６
５及びサイドウォール６９をマスクとしてＰ型不純物イ
オンイオン７１をシリコン基板６０の表面から比較的深
く注入して、Ｐ型拡散領域７２（７２ａ，７２ｂ）を得
る。このＰ型拡散領域７２はＮ型拡散領域６８よりシリ
コン基板６０の表面から深く形成される。
【０００９】そして、図５３に示すように、全面にレジ
スト７３を形成し、ＰＭＯＳ領域８２のみ残存するよう
にレジスト７３をパターニングした後、パターニングし
たレジスト７３並びにＮＭＯＳ領域８１のゲート電極６
５及びサイドウォール６９をマスクとしてＮ型不純物イ
オン７４をシリコン基板６０の表面から比較的深く注入
して、先に形成されたＮ型拡散領域６８と併せて、ソー
ス・ドレイン主要領域となるＮ型拡散領域７５（７４
ａ，７５ｂ）を形成する。
【００１０】このＮ型拡散領域７５がＮＭＯＳトランジ
スタのソース・ドレイン領域となり、サイドウォール６
９下のＮ型拡散領域７５がシリコン基板６０の表面から
浅く形成されるエクステンション領域７５ａｅ，７５ｂ
ｅとなる。
【００１１】そして、図５４に示すように、全面にシリ
コン酸化膜からなる層間絶縁膜７６を堆積する。このと
きの熱処理によりＮ型拡散領域７５及びＰ型拡散領域７
２はさらに拡散して、Ｎ型拡散領域７７（７７ａ，７７
ｂ）及びＰ型拡散領域７８（７８ａ，７８ｂ）となる。
したがって、Ｎ型拡散領域７７のエクステンション領域
７７ａｅ，７７ｂｅの形成深さは、エクステンション領
域７５ａｅ，７５ｂｅよりも深くなる。また、エクステ
ンション領域７７ａｅ，７７ｂｅの形成深さは、Ｎ型拡
散領域６８の形成から層間絶縁膜７６の形成までに至る
期間に行われる熱処理よって、Ｎ型拡散領域６８の形成
深さよりも深くなる。
【００１２】その後、配線等の既存のプロセスを経てＣ
ＭＯＳトランジスタからなる半導体デバイスが完成す
る。
【００１３】
【発明が解決しようとする課題】ＭＯＳＦＥＴの高駆動
能力化、動作速度や短チャネル特性の改善にはゲート寸
法（ゲート長）の微細化、ソース・ドレインの低抵抗化
や浅いＰＮ接合形成が重要である。
【００１４】このうち、浅いＰＮ接合、すなわちエクス
テンション領域を浅く形成するためには、エクステンシ
ョン領域形成後に行われる不純物拡散に寄与する熱処理
量を軽減すれば良い。しかしながら、図４７〜図５４で
示したような従来のＣＭＯＳトランジスタの製造方法で
は、エクステンション領域となるＮ型拡散領域６８の形
成後に行う、サイドウォール６９の形成、ソース・ドレ
イン主要領域であるＮ型拡散領域７５を活性化するため
のアニール等の熱処理の影響によって、エクステンショ
ン領域がさらに深く拡散されてしまうため、浅いＰＮ接
合を形成することが困難であるという問題点があった。
【００１５】この発明は上記問題点を解決するためにな
されたもので、絶縁ゲート構造のトランジスタのエクス
テンション領域を浅く形成可能な半導体装置の製造方法
を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置の製造方法は、(a) 半導体基板の表面
内に第１の導電型の第１及び第２のソース・ドレイン主
要領域を、前記第１及び第２のソース・ドレイン主要領
域間の前記半導体基板上に仮ゲート電極部をそれぞれ形
成するステップと、(b) 前記仮ゲート電極部の側面に第
１及び第２の補助用サイドウォールを形成するステップ
と、(c) 前記仮ゲート電極部を除去して、前記第１及び
第２の補助用サイドウォールを側面とした開口部を得る
ステップと、(d) 前記開口部内に、前記第１及び第２の
補助用サイドウォールそれぞれに隣接して、第１の導電
型の第１のエクステンション用不純物を含有する第１及
び第２のエクステンション用サイドウォールを形成する
ステップと、(e) 前記ステップ(d) 実行後の前記開口部
内に第１の実ゲート絶縁膜、第１の実ゲート電極を順次
形成して第１の実ゲート電極部を得るステップと、(f)
前記第１及び第２のエクステンション用サイドウォール
内の前記第１のエクステンション用不純物を拡散源とし
た第１の拡散処理により、前記第１及び第２のソース・
ドレイン主要領域それぞれに隣接して、第１の導電型の
第１及び第２のエクステンション領域を形成するステッ
プとを備え、前記第１の実ゲート絶縁膜、第１の実ゲー
ト電極、前記第１及び第２のソース・ドレイン主要領域
及び前記第１及び第２のエクステンション領域によって
第１の導電型の絶縁ゲート構造の第１のトランジスタが
規定される。
【００１７】また、請求項２の発明は、請求項１記載の
半導体装置の製造方法であって、前記ステップ(f) は、
前記第１のトランジスタを含む前記半導体基板上の全面
に層間絶縁膜を形成するステップを含み、前記第１の拡
散処理は、前記層間絶縁膜の形成時の熱処理を利用して
行う拡散処理を含む。
【００１８】また、請求項３の発明は、請求項１記載の
半導体装置の製造方法であって、前記第１及び第２のエ
クステンション用サイドウォールは第２の導電型のポケ
ット用不純物をさらに含有するサイドウォールを含み、
前記ステップ(f) は、前記ポケット用不純物を拡散源と
した第２の拡散処理により、前記第１及び第２のソース
・ドレイン主要領域に隣接して第１及び第２のポケット
領域をさらに形成するステップを含む。
【００１９】また、請求項４の発明は、請求項３記載の
半導体装置の製造方法であって、前記ポケット用不純物
は前記第１のエクステンション用不純物より拡散係数が
大きい。
【００２０】また、請求項５の発明は、請求項３あるい
は請求項４記載の半導体装置の製造方法であって、前記
ステップ(f) は、前記第１のトランジスタを含む前記半
導体基板上の全面に層間絶縁膜を形成するステップと含
み、前記第１及び第２の拡散処理は、前記層間絶縁膜の
形成時の熱処理を利用して同時に行う拡散処理を含む。
【００２１】また、請求項６の発明は、請求項１記載の
半導体装置の製造方法であって、前記第１の実ゲート電
極を形成するゲート電極材料は第１の導電型のゲート電
極材料を含む。
【００２２】また、請求項７の発明は、請求項１ないし
請求項６のうち、いずれか１項に記載の半導体装置の製
造方法であって、(g) 前記実ゲート電極部が形成される
べき領域下方の前記半導体基板の表面内の領域を少なく
とも含む所定の半導体領域に第２の導電型の不純物を導
入する不純物導入処理を実行するステップをさらに備え
る。
【００２３】また、請求項８の発明は、請求項７記載の
半導体装置の製造方法であって、前記ステップ(g) は、
前記ステップ(c) の後に実行されるステップを含み、前
記不純物導入処理は、前記開口部を介して第２の導電型
の不純物イオンを注入するイオン注入処理を含む。
【００２４】また、請求項９の発明は、請求項１記載の
半導体装置の製造方法であって、前記半導体基板は第１
及び第２の形成領域を有し、前記仮ゲート電極部は仮ゲ
ート絶縁膜及び前記仮ゲート電極からなる積層構造で形
成され、前記ステップ(a) は、(a-1) 前記第１の形成領
域上に前記仮ゲート電極部を形成するとともに、前記第
２の形成領域上に第２の実ゲート絶縁膜及び第２の実ゲ
ート電極からなる積層構造の第２の実ゲート電極部を形
成するステップと、(a-2) 前記仮ゲート電極部をマス
クとして第１の導電型の第１のソース・ドレイン用不純
物を導入することにより、前記第１及び第２のソース・
ドレイン主要領域を形成するステップとを含み、前記ス
テップ(b) は、前記第２の実ゲート電極の側面に第３及
び第４のエクステンション用サイドウォールをさらに形
成するステップを含み、前記第３及び第４のエクステン
ション用サイドウォールは第２の導電型の第２のエクス
テンション用不純物を含有し、(h) 前記ステップ(b) の
後に実行され、前記第２の実ゲート電極並びに第３及び
第４のエクステンション用サイドウォールをマスクとし
て第２の導電型の第２のソース・ドレイン用不純物を導
入することにより、前記第２のゲート電極並びに前記第
３及び第４のエクステンション用サイドウォール下方の
領域を挟んだ前記第２の形成領域の表面内に、第２の導
電型の第３及び第４のソース・ドレイン主要領域を形成
するステップをさらに備え、前記ステップ(f) は、前記
第３及び第４のエクステンション用サイドウォール内の
前記第２のエクステンション用不純物を拡散源とした第
３の拡散処理により、前記第３及び第４のソース・ドレ
イン主要領域それぞれに隣接して、第２の導電型の第３
及び第４のエクステンション領域をさらに形成するステ
ップを含み、前記第２の実ゲート絶縁膜、第２の実ゲー
ト電極、前記第３及び第４のソース・ドレイン主要領域
及び前記第３及び第４のエクステンション領域によって
第２の導電型の絶縁ゲート構造の第２のトランジスタが
規定される。
【００２５】また、請求項１０の発明は、請求項９記載
の半導体装置の製造方法であって、前記第１及び第２の
補助用サイドウォールは前記第２のエクステンション用
不純物を含有するサイドウォールを含み、前記ステップ
(b) は、前記第１及び第２の補助用サイドウォールと前
記第３及び第４のエクステンション用サイドウォールと
は同時に形成するステップを含む。
【００２６】また、請求項１１の発明は、請求項９ある
いは請求項１０記載の半導体装置の製造方法であって、
前記第１の実ゲート電極のゲート電極材料は第１の導電
型のゲート電極材料を含み、前記第２の実ゲート電極の
ゲート電極材料は第２の導電型のゲート電極材料を含
む。
【００２７】また、請求項１２の発明は、請求項１１記
載の半導体装置の製造方法であって、前記仮ゲート電極
のゲート電極材料は第２の導電型のゲート電極材料を含
み、前記ステップ(a-1) は、前記仮ゲート電極と前記第
２のゲート電極とを同時に形成するステップを含む。
【００２８】この発明に係る請求項１３記載の半導体装
置は、第１の導電型の絶縁ゲート構造のトランジスタを
含んでおり、表面に第２の導電型の所定の半導体領域を
有する半導体基板と、前記所定の半導体領域上に選択的
に形成されるゲート絶縁膜とを備え、前記ゲート絶縁膜
下の前記所定の半導体領域の表面がチャネル領域として
規定され、前記ゲート絶縁膜上に形成されるゲート電極
と、前記ゲート電極の側面に形成され、第１の導電型の
エクステンション用不純物を含有する第１及び第２のサ
イドウォールと、前記第１及び第２のエクステンション
用サイドウォールにそれぞれ隣接して形成される第１及
び第２の補助用サイドウォールと、前記所定の半導体領
域の表面内に前記チャネル領域を挟んで形成される第１
及び第２のソース・ドレイン領域とをさらに備え、前記
ゲート絶縁膜、ゲート電極、前記第１及び第２のソース
・ドレイン領域によって前記トランジスタが規定され、
前記ソース・ドレイン領域は、前記第１及び第２のエク
ステンション用サイドウォール下に、他の領域より浅く
形成される第１及び第２のエクステンション領域を含
む。
【００２９】また、請求項１４の発明は、請求項１３記
載の半導体装置であって、前記第１及び第２のエクステ
ンション用サイドウォールは第２の導電型のポケット用
不純物をさらに含有し、前記ソース・ドレイン領域は、
前記第１及び第２のエクステンション用サイドウォール
下に形成される第２の導電型の第１及び第２のポケット
領域をさらに含む。
【００３０】さらに、請求項１５の発明は、請求項１３
記載の半導体装置であって、前記ゲート電極を形成する
ゲート電極材料は第１の導電型のゲート電極材料を含
む。
【００３１】
【発明の実施の形態】＜実施の形態１＞図１〜図８はこ
の発明の実施の形態１であるＣＭＯＳ構造のＭＯＳトラ
ンジスタの製造方法を示す断面図である。以下、これら
の図を参照して、実施の形態１の製造方法を説明する。
【００３２】まず、図１に示すように、シリコン基板１
の上層部に素子分離領域２を選択的に形成し、各々が素
子分離領域２によって素子分離されたＮＭＯＳ領域４１
及びＰＭＯＳ領域４２にＰウェル領域４３及びＮウェル
領域４４（双方ともチャネル領域を含む）をそれぞれイ
オン注入等によって形成した後、シリコン基板１上の全
面にシリコン酸化膜３、多結晶シリコン層４を順次堆積
する。
【００３３】次に、図２に示すように、多結晶シリコン
層４上にレジスト５を形成した後、写真製版によりレジ
スト５をパターニングする。
【００３４】そして、図３に示すように、パターニング
されたレジスト５をマスクとして、多結晶シリコン層４
及びシリコン酸化膜３をエッチングして、ＮＭＯＳ領域
４１にダミーゲート電極（配線）６Ａ及びダミーゲート
酸化膜３Ａからなるダミーゲート電極部（仮ゲート電極
部）を得ると同時に、ＰＭＯＳ領域４２に実ゲート電極
（配線）６Ｂ及び実ゲート酸化膜３Ｂからなる実ゲート
電極部を得る。
【００３５】その後、図４に示すように、全面にレジス
ト７を形成し、ＰＭＯＳ領域４２のみ残存するようにレ
ジスト７をパターニングした後、パターニングしたレジ
スト７及びＮＭＯＳ領域４１のダミーゲート電極６Ａを
マスクとしてＮ型不純物イオン８をシリコン基板１の表
面から比較的深く注入して拡散処理を行うことにより、
ＮＭＯＳトランジスタのソース・ドレイン主要領域であ
るＮ型拡散領域９ａ，９ｂを形成する。
【００３６】続いて、図５に示すように、全面にＢＳＧ
（Boron-Silicate Glass）等のボロンを１〜２０％程度
含むサイドウォール形成材料を数１０〜１００ｎｍの膜
厚で堆積し、エッチバックすることにより、ＮＭＯＳ領
域４１及びＰＭＯＳ領域４２において、ダミーゲート電
極部（６Ａ，３Ａ）及び実ゲート電極部（６Ｂ，３Ｂ）
それぞれの側面にボロン含有サイドウォール１０ａ，１
０ｂを同時に形成する。このとき、ボロン含有サイドウ
ォール１０ａ，１０ｂそれぞれのサイドウォール幅とし
ては、サイドウォール材料の堆積膜厚の１０〜２０％減
に収まるようにする。
【００３７】その後、図６に示すように、全面にレジス
ト１１を形成し、ＮＭＯＳ領域４１のみ残存するように
レジスト１１をパターニングした後、パターニングした
レジスト１１及びＰＭＯＳ領域４２の実ゲート電極６Ｂ
及びボロン含有サイドウォール１０ａ，１０ｂをマスク
としてＰ型不純物イオン１２をシリコン基板１の表面か
ら比較的深く注入して拡散処理を行うことにより、ＰＭ
ＯＳトランジスタのソース・ドレイン主要領域であるＰ
型拡散領域１３ａ，１３ｂを得る。このＰ型拡散領域１
３ａ，１３ｂはＮ型拡散領域９ａ，９ｂと同等の形成深
さで形成される。
【００３８】そして、図７に示すように、全面にシリコ
ン窒化膜１４を堆積し、ＣＭＰ（Chemical Mechanical
Polishing）等の研磨処理を施してシリコン窒化膜１４
を平坦化して、ダミーゲート電極６Ａの表面を露出さ
せ、シリコン窒化膜１４及びＰＭＯＳ領域４２の実ゲー
ト電極６Ｂ上に形成された保護膜（図示せず）をマスク
としてＮＭＯＳ領域４１のダミーゲート電極６Ａ及びダ
ミーゲート酸化膜３Ａを除去して、開口部４７を設け
る。
【００３９】さらに、開口部４７の側面に、ＰＳＧ（Ph
ospho-Silicate Glass）等のリンを１〜２０％程度含む
サイドウォール材料を数１０〜１００ｎｍの膜厚で堆積
し、エッチバックを施すことにより、ボロン含有サイド
ウォール１０ａ，１０ｂそれぞれに隣接してリン含有サ
イドウォール１５ａ，１５ｂを形成する。
【００４０】この際、例えば、ダミーゲート電極６Ａの
ダミーゲート長が０．２５μｍの場合に実ゲート長０．
１μｍのＮＭＯＳトランジスタを作製しようとすれば、
００．７５μｍ（=(0.25-0.1)/2）のサイドウォール幅
のリン含有サイドウォール１５ａ，１５ｂを形成すれば
よい。
【００４１】その後、図８に示すように、開口部４７内
のＰウェル領域４３上にシリコン酸化膜からなる実ゲー
ト酸化膜１６を形成し、実ゲート酸化膜１６上にポリシ
リコンからなる実ゲート電極（配線）１７を形成するこ
とにより、開口部４７内を実ゲート酸化膜１６及び実ゲ
ート電極１７によって埋める。
【００４２】そして、図９に示すように、シリコン窒化
膜１４上にシリコン窒化膜等からなる層間絶縁膜４８を
形成する。この層間絶縁膜４８の形成の際に行う熱処理
によって、ＮＭＯＳ領域４１ではリン含有サイドウォー
ル１５ａ，１５ｂに含まれるリンを拡散源とした拡散に
よってＮ型エクステンション領域１８ａ，１８ｂが形成
され、ＰＭＯＳ領域４２ではボロン含有サイドウォール
１０ａ，１０ｂに含まれるボロンを拡散源とした拡散に
よってＰ型エクステンション領域１９ａ，１９ｂが形成
される。なお、ＮＭＯＳ領域４１におけるボロン含有サ
イドウォール１０ａ，１０ｂ内のボロンを拡散源とした
拡散は、Ｎ型拡散領域９ａ，９ｂ中に起こるため無視で
きる。
【００４３】このように、ＮＭＯＳ領域４１において、
エクステンション用のリン含有サイドウォール１５ａ，
１５ｂは、先に形成された補助用のボロン含有サイドウ
ォール１０ａ，１０ｂに隣接して形成しているため、ソ
ース・ドレイン主要領域であるＮ型拡散領域９ａ，９ｂ
に隣接して位置精度良くＮ型エクステンション領域１８
ａ，１８ｂを形成することができる。
【００４４】その後、配線等の既存のプロセスを経てＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとからなる
ＣＭＯＳ構造の半導体デバイスが完成する。なお、ＮＭ
ＯＳ領域４１に作製されるＮＭＯＳトランジスタは、Ｎ
型拡散領域９（９ａ，９ｂ）Ｎ型エクステンション領域
１８（１８ａ，１８ｂ）、実ゲート酸化膜１６、及び実
ゲート電極１７とによって規定され、ＰＭＯＳ領域４２
に作製されるＰＭＯＳトランジスタは、Ｐ型拡散領域１
３（１３ａ，１３ｂ）、Ｐ型エクステンション領域１９
（１９ａ，１９ｂ）、実ゲート酸化膜３Ｂ、及び実ゲー
ト電極６Ｂによって規定される。そして、Ｎ型拡散領域
９及びＮ型エクステンション領域１８がＮＭＯＳトラン
ジスタのソース・ドレイン領域となり、Ｐ型拡散領域１
３及びＰ型エクステンション領域１９がＰＭＯＳトラン
ジスタのソース・ドレイン領域となる。
【００４５】Ｎ型エクステンション領域１８及びＰ型エ
クステンション領域１９は層間絶縁膜４８の形成時の熱
処理を利用して形成するため、これらのエクステンショ
ン領域形成用の工程を別途追加する必要となく、Ｎ型エ
クステンション領域１８とＰ型エクステンション領域１
９とを同時に形成することができる。
【００４６】なお、図８で示す実ゲート電極１７の形成
後に、ＲＴＡ（Rapid Thermal Annealing）等を用い
て、９００〜１０５０℃、３０秒以下の高温、短時間処
理を行って、エクステンション領域１８，１９とソース
・ドレイン主要領域９，１３の活性化とを同時に行って
も良い。
【００４７】また、本実施の形態では、ゲート絶縁膜と
してシリコン酸化膜を用いたが、ゲート絶縁膜材料とし
てシリコン窒化膜、窒化酸化膜あるいはＴａ2Ｏ5等の高
誘電率材料を用いても良い。
【００４８】さらに、ゲート電極（配線）材料として、
ポリシリコン以外にタングステン等の金属材料あるいは
アモルファスシリコンを用いても良い。アモルファスシ
リコンを用いればパターニング時の寸法バラツキをポリ
シリコンより抑えることができる。層間絶縁膜としてシ
リコン窒化膜を用いたが、シリコン酸化膜を用いてもよ
い。
【００４９】加えて、図１０に示すように、予めチャネ
ル領域の不純物注入を行うのではなく、ダミーゲート電
極６Ａを除去して得られる開口部４７から、シリコン基
板１の形成面の法線に対し０度の角度でＰ型不純物イオ
ン５１を注入して、Ｎ型拡散領域９ａ，９ｂ間にチャネ
ル領域を形成するようにしても良い。このように、ソー
ス・ドレイン主要領域形成後にチャネル領域を形成する
ことにより、ソース・ドレイン主要領域形成時における
熱処理による不純物の再分布の影響を抑制し、ＭＯＳト
ランジスタのチャネル領域における寄生抵抗の増加を抑
制できる。
【００５０】チャネル領域は開口部４７を介したイオン
注入によって形成されるため位置精度良く形成すること
ができ、０度でイオン注入することにより位置ズレなく
チャネル領域を形成することができる。
【００５１】さらに、開口部４７から、ボロン含有サイ
ドウォール１０ａ，１０ｂ側にそれぞれ５〜１５度の角
度でＰ型不純物イオンを斜め注入して、ボロン含有サイ
ドウォール１０ａ，１０ｂの下方にＰ型のポケット領域
を形成することもできる。
【００５２】このように、実施の形態１のＭＯＳトラン
ジスタの製造方法は、ソース・ドレイン主要領域を形成
後に、不純物が含まれる不純物含有サイドウォールを拡
散源として、層間絶縁膜形成時等のサイドウォール形成
後の熱処理時にエクステンション領域を形成している。
【００５３】したがって、ソース・ドレイン主要領域の
形成時の熱処理は、エクステンション領域には全く関与
しなくなり、ソース・ドレイン主要領域の形成時の熱処
理の影響が省略される分、形成深さ（接合深さ）の浅い
エクステンション領域を形成することができる。
【００５４】すなわち、エクステンション領域形成後の
不純物拡散に寄与する熱処理の影響を最小限に軽減する
ことによって、浅いＰＮ接合を有するＭＯＳトランジス
タを得ることができる。
【００５５】＜実施の形態２＞図１１〜図１８はこの発
明の実施の形態２であるＣＭＯＳ構造のＭＯＳトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態２の製造方法を説明する。
【００５６】まず、図１１に示すように、シリコン基板
１の上層部に素子分離領域２を選択的に形成し、ＮＭＯ
Ｓ領域４１及びＰＭＯＳ領域４２にＰウェル領域４３及
びＮウェル領域４４（双方ともチャネル領域を含む）を
それぞれイオン注入等によって形成した後、シリコン基
板１上の全面にシリコン酸化膜３、多結晶シリコン層４
を順次堆積する。
【００５７】次に、図１２に示すように、多結晶シリコ
ン層４上にレジスト５を形成した後、写真製版によりレ
ジスト５をパターニングする。
【００５８】そして、図１３に示すように、パターニン
グされたレジスト５をマスクとして、多結晶シリコン層
４及びシリコン酸化膜３をエッチングして、ＰＭＯＳ領
域４２にダミーゲート電極（配線）６Ｃ及びダミーゲー
ト酸化膜３Ｃからなるダミーゲート電極部を得ると同時
に、ＮＭＯＳ領域４１に実ゲート配線６Ｄ及び実ゲート
酸化膜３Ｄからなる実ゲート電極部を得る。
【００５９】その後、図１４に示すように、全面にレジ
スト２０を形成し、ＮＭＯＳ領域４１のみ残存するよう
にレジスト２０をパターニングした後、パターニングし
たレジスト２０及びＰＭＯＳ領域４２のダミーゲート電
極６ＣをマスクとしてＰ型不純物イオン２１をシリコン
基板１の表面から比較的深く注入して拡散処理を施すこ
とにより、Ｐ型拡散領域２２を得る。
【００６０】続いて、図１５に示すように、全面にＰＳ
Ｇ等のリンを１〜２０％程度含むサイドウォール形成材
料を数１０〜１００ｎｍの膜厚で堆積し、エッチバック
することにより、ダミーゲート電極部（６Ｃ，３Ｃ）及
び実ゲート電極部（６Ｄ，３Ｄ）それぞれの側面にリン
含有サイドウォール２３ａ，２３ｂを形成する。
【００６１】その後、図１６に示すように、全面にレジ
スト２４を形成し、ＰＭＯＳ領域４２のみ残存するよう
にレジスト２４をパターニングした後、パターニングし
たレジスト２４及びＮＭＯＳ領域４１の実ゲート配線６
Ｄ及びリン含有サイドウォール２３ａ，２３ｂをマスク
としてＮ型不純物イオン２５をシリコン基板１の表面か
ら比較的深く注入して拡散処理を施すことにより、Ｎ型
拡散領域２６を得る。このＮ型拡散領域２６はＰ型拡散
領域２２と同等の形成深さで形成される。
【００６２】そして、図１７に示すように、全面にシリ
コン窒化膜２７を堆積し、ＣＭＰ等の研磨処理を施して
シリコン窒化膜２７を平坦化して、ダミーゲート電極６
Ｃの表面を露出させ、シリコン窒化膜２７及びＮＭＯＳ
領域４１の実ゲート配線６Ｄ上に形成された保護膜（図
示せず）をマスクとしてＰＭＯＳ領域４２のダミーゲー
ト電極６Ｃ及びダミーゲート酸化膜３Ｃを除去して、開
口部４９を設ける。
【００６３】さらに、開口部４９の側面に、ＢＳＧ等の
ボロンを１〜２０％程度含むサイドウォール形成材料を
数１０〜１００ｎｍの膜厚で堆積し、エッチバックによ
りリン含有サイドウォール２３ａ，２３ｂそれぞれに隣
接するボロン含有サイドウォール２８ａ，２８ｂを形成
する。
【００６４】この際、例えば、ダミーゲート電極６Ｃの
ダミーゲート長が０．２５μｍの場合に実ゲート長０．
１μｍのＰＭＯＳトランジスタを作製しようとすれば、
００．７５μｍのサイドウォール幅のボロン含有サイド
ウォール２８ａ，２８ｂを形成すればよい。
【００６５】その後、図１８に示すように、開口部４９
内のＮウェル領域４４上にシリコン酸化膜からなるゲー
ト酸化膜２９を形成し、ゲート酸化膜２９上にポリシリ
コンからなる実ゲート電極（配線）３０を形成すること
により、開口部４９内をゲート酸化膜２９及び実ゲート
電極３０によって埋める。
【００６６】そして、図１９に示すように、シリコン窒
化膜２７上にシリコン窒化膜等の層間絶縁膜５０を形成
する。この層間絶縁膜５０の形成の際の熱処理によっ
て、ＰＭＯＳ領域４２ではボロン含有サイドウォール２
８ａ，２８ｂ内のボロンを拡散源とした拡散によってＰ
型エクステンション領域３１ａ，３１ｂが形成され、Ｎ
ＭＯＳ領域４１ではリン含有サイドウォール２３ａ，２
３ｂ内のリンを拡散源とした拡散によってＮ型エクステ
ンション領域３２ａ，３２ｂが形成される。なお、ＰＭ
ＯＳ領域４２におけるリン含有サイドウォール２３ａ，
２３ｂからの拡散は、Ｐ型拡散領域２２中に起こるため
無視できる。
【００６７】その後、配線等の既存のプロセスを経てＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとからなる
ＣＭＯＳ構造の半導体デバイスが完成する。なお、ＮＭ
ＯＳ領域４１に作製されるＮＭＯＳトランジスタは、Ｎ
型拡散領域２６（２６ａ，２６ｂ）、Ｎ型エクステンシ
ョン領域３２（３２ａ，３２ｂ）、実ゲート酸化膜３
Ｄ、実ゲート電極６Ｄによって規定され、ＰＭＯＳ領域
４２に作製されるＰＭＯＳトランジスタは、Ｐ型拡散領
域２２（２２ａ，２２ｂ）、Ｐ型エクステンション領域
３１（３１ａ，３１ｂ）、実ゲート酸化膜２９、及び実
ゲート電極３０によって規定される。そして、Ｎ型拡散
領域２６及びＮ型エクステンション領域３２がＮＭＯＳ
トランジスタのソース・ドレイン領域となり、Ｐ型拡散
領域２２及びＰ型エクステンション領域３１がＰＭＯＳ
トランジスタのソース・ドレイン領域となる。
【００６８】なお、図１８で示す実ゲート電極３０の形
成後に、実施の形態１と同様にＲＴＡ等の高温、短時間
処理を行って、エクステンション領域３１，３２とソー
ス・ドレイン主要領域２２，２６の活性化とを同時に行
っても良い。
【００６９】また、実施の形態２では、ゲート絶縁膜と
してシリコン酸化膜を用いたが、実施の形態１と同様、
ゲート絶縁膜材料としてシリコン窒化膜、窒化酸化膜あ
るいはＴａ2Ｏ5等の高誘電率材料を用いても良い。
【００７０】さらに、実施の形態１と同様、ゲート配線
（電極）材料として、ポリシリコン以外にタングステン
等の金属材料を用いても良い。層間絶縁膜としてシリコ
ン窒化膜を用いたが、シリコン酸化膜を用いてもよい。
【００７１】加えて、実施の形態１と同様、予めチャネ
ル領域の不純物注入を行うのではなく、ダミーゲート電
極６Ｃを除去して得られる開口部４９から０度でＰ型不
純物イオンを注入してチャネル領域を形成するようにし
ても良い。このようにチャネル領域を形成することによ
り、ＭＯＳトランジスタのチャネル領域における寄生抵
抗の増加を抑制でき、熱処理による不純物の再分布の影
響を抑制できる。
【００７２】このように、実施の形態２のＭＯＳトラン
ジスタの製造方法は、実施の形態１と同様、ソース・ド
レイン主要領域形成後に、層間絶縁膜形成時等のサイド
ウォール形成後の熱処理を利用して、不純物含有サイド
ウォール内の不純物を拡散源とした拡散処理を行うこと
によりエクステンション領域を形成するため、エクステ
ンション領域形成後の不純物拡散に寄与する熱処理の影
響を最小限に軽減することによって、浅いＰＮ接合を有
するＭＯＳトランジスタを得ることができる。
【００７３】＜実施の形態３＞図２０〜図２７はこの発
明の実施の形態３であるＣＭＯＳ構造のＭＯＳトランジ
スタの製造方法を示す断面図である。
【００７４】図２０〜図２５で示す工程は、図１〜図６
で示す実施の形態１の工程と同様であるため説明は省略
し、以下、図２６〜図２８を参照して、実施の形態３の
製造方法を説明する。
【００７５】図２６に示すように、実施の形態１の図７
で示す工程同様、開口部４７を設けた後、開口部４７の
側面に、ボロン及びヒソをそれぞれ１〜２０％程度含む
サイドウォール材料を堆積し、エッチバックによりボロ
ン含有サイドウォール１０ａ，１０ｂに隣接してボロン
・ヒソ含有サイドウォール３３ａ，３３ｂを形成する。
【００７６】その後、図２７に示すように、開口部４７
内に実ゲート酸化膜１６、実ゲート電極１７を順次形成
することにより、開口部４７内を実ゲート酸化膜１６及
び実ゲート電極１７によって埋める。
【００７７】そして、図２８に示すように、シリコン窒
化膜１４上にシリコン窒化膜等の層間絶縁膜４８を形成
する。この層間絶縁膜４８の形成の際の熱処理によっ
て、ＮＭＯＳ領域４１ではボロン・ヒソ含有サイドウォ
ール３３ａ，３３ｂ内のヒソ及びボロンを拡散源とした
拡散によってＮ型エクステンション領域３４ａ，３４ｂ
及びＰ型ポケット領域３５ａ，３５ｂがそれぞれ形成さ
れ、ＰＭＯＳ領域４２ではボロン含有サイドウォール１
０ａ，１０ｂ内のボロンを拡散源とした拡散によってＰ
型エクステンション領域１９ａ，１９ｂが形成される。
【００７８】ボロンとヒソとの拡散係数の違い（ボロン
の方が大きい）があるため、ヒソの拡散によって得られ
るＮ型エクステンション領域３４（３４ａ，３４ｂ）は
シリコン基板１の表面から比較的浅い領域に形成され、
ボロンの拡散によって得られるＰ型ポケット領域３５
（３５ａ，３５ｂ）はＮ型エクステンション領域３４よ
り深い領域に形成される。したがって、Ｎ型エクステン
ション領域３４とＰ型ポケット領域３５とが確実に分離
形成される。なお、Ｐ型ポケット領域３５はＮ型の不純
物がＰ型の不純物によって補償されている領域である。
【００７９】その後、配線等の既存のプロセスを経てＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとからなる
ＣＭＯＳ構造の半導体デバイスが完成する。なお、ＮＭ
ＯＳ領域４１に作製されるＮＭＯＳトランジスタは、Ｎ
型拡散領域９、Ｎ型エクステンション領域３４、Ｐ型ポ
ケット領域３５、実ゲート酸化膜１６、実ゲート電極１
７によって規定され、ＰＭＯＳ領域４２に作製されるＰ
ＭＯＳトランジスタは、Ｐ型拡散領域１３、Ｐ型エクス
テンション領域１９ａ，１９ｂ、実ゲート酸化膜３Ｂ、
及び実ゲート電極６Ｂによって規定される。そして、Ｎ
型拡散領域９及びＮ型エクステンション領域３４がＮＭ
ＯＳトランジスタのソース・ドレイン領域となり、Ｐ型
拡散領域１３及びＰ型エクステンション領域１９がＰＭ
ＯＳトランジスタのソース・ドレイン領域となる。
【００８０】Ｎ型エクステンション領域３４、Ｐ型ポケ
ット領域３５及びＰ型エクステンション領域１９は、層
間絶縁膜４８の形成時の熱処理を利用して形成するた
め、これらのエクステンション領域及びポケット領域形
成用の工程を別途追加する必要はなく、Ｎ型エクステン
ション領域３４、Ｐ型ポケット領域３５及びＰ型エクス
テンション領域１９とを同時に形成することができる。
【００８１】このように、実施の形態３のＭＯＳトラン
ジスタの製造方法は、実施の形態１，実施の形態２と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いＰＮ接合を有するＭＯＳトランジスタを得ることがで
きる。
【００８２】さらに、実施の形態３のＭＯＳトランジス
タの製造方法は、導電型式及び拡散係数が異なる２種類
の不純物が含まれる不純物含有サイドウォールを拡散源
とすることにより、ＮＭＯＳトランジスタのエクステン
ション領域形成時に同時にポケット領域を形成すること
ができる効果を奏する。
【００８３】＜実施の形態４＞図２９〜図３６はこの発
明の実施の形態４であるＣＭＯＳ構造のＭＯＳトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態４の製造方法を説明する。
【００８４】まず、図２９に示すように、シリコン基板
１の上層部に素子分離領域２を選択的に形成し、ＮＭＯ
Ｓ領域４１及びＰＭＯＳ領域４２にＰウェル領域４３及
びＮウェル領域４４をそれぞれイオン注入等によって形
成した後、シリコン基板１上の全面にシリコン酸化膜
３、Ｐ型ポリシリコン層３６を順次堆積する。
【００８５】次に、図３０に示すように、Ｐ型ポリシリ
コン層３６上にレジスト５を形成した後、写真製版によ
りレジスト５をパターニングする。
【００８６】そして、図３１に示すように、パターニン
グされたレジスト５をマスクとして、Ｐ型ポリシリコン
層３６及びシリコン酸化膜３をエッチングして、ＮＭＯ
Ｓ領域４１にダミーゲート電極（配線）４０Ａ及びダミ
ーゲート酸化膜３Ａからなるダミーゲート部を得ると同
時に、ＰＭＯＳ領域４２に実ゲート電極（配線）４０Ｂ
及び実ゲート酸化膜３Ｂからなる実ゲート電極部を得
る。
【００８７】その後、図３２〜図３５で示す工程は、図
４〜図７で示す実施の形態１の工程と同様に行われ、図
３５で示す構造が得られる。
【００８８】そして、図３６に示すように、開口部４７
内に実ゲート酸化膜１６、Ｎ型のポリシリコンからなる
実ゲート電極３７を順次形成することにより、開口部４
７内を実ゲート酸化膜１６及び実ゲート電極３７によっ
て埋める。
【００８９】そして、図３７に示すように、シリコン窒
化膜１４上にシリコン窒化膜等の層間絶縁膜４８を形成
する。この層間絶縁膜４８の形成の際の熱処理によっ
て、ＮＭＯＳ領域４１ではリン含有サイドウォール１５
ａ，１５ｂ内のリンを拡散源とした拡散によってＮ型エ
クステンション領域１８ａ，１８ｂが形成され、ＰＭＯ
Ｓ領域４２ではボロン含有サイドウォール１０ａ，１０
ｂ内のボロンを拡散源とした拡散によってＰ型エクステ
ンション領域１９ａ，１９ｂが形成される。
【００９０】その後、配線等の既存のプロセスを経てＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとからなる
ＣＭＯＳ構造の半導体デバイスが完成する。なお、ＮＭ
ＯＳ領域４１に作製されるＮＭＯＳトランジスタは、Ｎ
型拡散領域９、Ｎ型エクステンション領域１８、実ゲー
ト酸化膜１６、実ゲート電極３７によって規定され、Ｐ
ＭＯＳ領域４２に作製されるＰＭＯＳトランジスタは、
Ｐ型拡散領域１３、Ｐ型エクステンション領域１９、実
ゲート酸化膜３Ｂ、及び実ゲート電極４０Ｂによって規
定される。
【００９１】このように、実施の形態４のＭＯＳトラン
ジスタの製造方法は、実施の形態１〜実施の形態３と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いＰＮ接合を有するＭＯＳトランジスタを得ることがで
きる。
【００９２】さらに、実施の形態４のＭＯＳトランジス
タの製造方法は、ＮＭＯＳトランジスタ及びＰＭＯＳト
ランジスタそれぞれのゲート電極（実ゲート電極３７及
び実ゲート電極４０Ｂ）を、各々の導電型のポリシリコ
ンで形成することにより、それぞれの導電型に適合した
仕事関数のゲート電極が形成でき、容易にトランジスタ
を設計することが可能で、かつ制御性が向上する。
【００９３】＜実施の形態５＞図３８〜図４５はこの発
明の実施の形態５であるＣＭＯＳ構造のＭＯＳトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態５の製造方法を説明する。
【００９４】まず、図３８に示すように、シリコン基板
１の上層部に素子分離領域２を選択的に形成し、ＮＭＯ
Ｓ領域４１及びＰＭＯＳ領域４２にＰウェル領域４３及
びＮウェル領域４４をそれぞれイオン注入等によって形
成した後、シリコン基板１上の全面にシリコン酸化膜
３、Ｎ型ポリシリコン層３８を順次堆積する。
【００９５】次に、図３９に示すように、Ｎ型ポリシリ
コン層３８上にレジスト５を形成した後、写真製版によ
りレジスト５をパターニングする。
【００９６】そして、図４０に示すように、パターニン
グされたレジスト５をマスクとして、Ｎ型ポリシリコン
層３８及びシリコン酸化膜３をエッチングして、ＰＭＯ
Ｓ領域４２にダミーゲート電極（配線）４０Ｃ及びダミ
ーゲート酸化膜３Ｃからなるダミーゲート電極部を得る
と同時に、ＮＭＯＳ領域４１に実ゲート電極４０Ｄ及び
実ゲート酸化膜３Ｄからなる実ゲート電極部を得る。
【００９７】その後、図４１〜図４４で示す工程は、図
１４〜図１７で示す実施の形態２の工程と同様に行わ
れ、図４４で示す構造が得られる。
【００９８】そして、図４５に示すように、開口部４９
内にゲート酸化膜２９、Ｐ型のポリシリコン層からなる
実ゲート電極（配線）３９を順次形成することにより、
開口部４９内をゲート酸化膜２９及び実ゲート電極３９
によって埋める。
【００９９】そして、図４６に示すように、シリコン窒
化膜２７上にシリコン窒化膜等の層間絶縁膜５０を形成
する。この層間絶縁膜５０の形成の際の熱処理によっ
て、ＰＭＯＳ領域４２ではボロン含有サイドウォール２
８ａ，２８ｂ内のボロンを拡散源とした拡散によってＰ
型エクステンション領域３１ａ，３１ｂが形成され、Ｎ
ＭＯＳ領域４１ではリン含有サイドウォール２３ａ，２
３ｂ内のリンを拡散源とした拡散によってＮ型エクステ
ンション領域３２ａ，３２ｂが形成される。
【０１００】その後、配線等の既存のプロセスを経てＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとからなる
ＣＭＯＳ構造の半導体デバイスが完成する。なお、ＮＭ
ＯＳ領域４１に作製されるＮＭＯＳトランジスタは、Ｎ
型拡散領域２６、Ｎ型エクステンション領域３２、実ゲ
ート酸化膜３Ｄ、実ゲート電極４０Ｄによって規定さ
れ、ＰＭＯＳ領域４２に作製されるＰＭＯＳトランジス
タは、Ｐ型拡散領域２２、Ｐ型エクステンション領域３
１、実ゲート酸化膜２９、及び実ゲート電極３０によっ
て規定される。そして、Ｎ型拡散領域２６及びＮ型エク
ステンション領域３２がＮＭＯＳトランジスタのソース
・ドレイン領域となり、Ｐ型拡散領域２２及びＰ型エク
ステンション領域３１がＰＭＯＳトランジスタのソース
・ドレイン領域となる。
【０１０１】このように、実施の形態５のＭＯＳトラン
ジスタの製造方法は、実施の形態１〜実施の形態４と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いＰＮ接合を有するＭＯＳトランジスタを得ることがで
きる。
【０１０２】さらに、実施の形態５のＭＯＳトランジス
タの製造方法は、実施の形態４と同様、ＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタそれぞれのゲート電極
を、各々の導電型のポリシリコンで形成することによ
り、それぞれの導電型に適合した仕事関数のゲート電極
が形成でき、容易にトランジスタを設計することが可能
で、かつ制御性が向上する。
【０１０３】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の製造方法は、第１及び第２
のソース・ドレイン主要領域形成の後に実行されるステ
ップ(f) で、第１及び第２のエクステンション用サイド
ウォール内の第１のエクステンション用不純物を拡散源
とした第１の拡散処理により、第１及び第２のソース・
ドレイン主要領域それぞれに隣接して、第１の導電型の
第１及び第２のエクステンション領域を形成している。
【０１０４】したがって、第１及び第２のソース・ドレ
イン主要領域の形成時の熱処理は、第１及び第２のエク
ステンション領域には全く関与しなくなり、第１及び第
２のソース・ドレイン主要領域の形成時の熱処理の影響
が省略される分、形成深さの浅い第１及び第２のエクス
テンション領域を形成することができる。
【０１０５】また、第１及び第２のエクステンション用
サイドウォールは先に形成された第１及び第２の補助用
サイドウォールに隣接して形成することにより、第１の
拡散処理実行時にソース・ドレイン主要領域に隣接して
位置精度良くエクステンション領域を形成することがで
きる。
【０１０６】請求項２記載の半導体装置の製造方法にお
いて、ステップ(f) で実行される第１の拡散処理は層間
絶縁膜の形成時の熱処理を利用して行うため、エクステ
ンション領域形成用の工程を別途追加することなく、エ
クステンション領域を形成することができる。
【０１０７】請求項３記載の半導体装置の製造方法にお
いて、ステップ(f) は、ポケット用不純物を拡散源とし
た第２の拡散処理により、第１及び第２のポケット領域
をさらに形成するため、ソース・ドレイン主要領域に隣
接してエクステンション領域とともにポケット領域を有
する絶縁ゲート構造の第１のトランジスタを製造するこ
とができる。
【０１０８】請求項４記載の半導体装置の製造方法にお
いて、ポケット用不純物は第１のエクステンション用不
純物より拡散係数が大きいため、拡散係数の違いによっ
て、第１及び第２のエクステンション領域は半導体基板
の表面から比較的浅い領域に形成され、第１及び第２の
ポケット領域は半導体基板の表面から比較的深い領域に
形成されることにより、第１及び第２のエクステンショ
ン領域と第１及び第２のポケット領域とは確実に分離形
成される。
【０１０９】請求項５記載の半導体装置の製造方法にお
いて、ステップ(f) で実行される第１及び第２の拡散処
理は層間絶縁膜の形成時の熱処理を利用して同時に行う
ため、エクステンション領域形成用及びポケット領域形
成用の工程を別途追加することなく、第１及び第２のエ
クステンション領域並びに第１及び第２のポケット領域
を同時に形成することができる。
【０１１０】請求項６記載の半導体装置の製造方法にお
いて、第１の実ゲート電極を形成するゲート電極材料は
第１の導電型のゲート電極材料を含むため、第１の導電
型の第１のトランジスタの仕事関数に適した第１の実ゲ
ート電極を形成することができる。
【０１１１】請求項７記載の半導体装置の製造方法のス
テップ(g) によって、実ゲート電極部が形成されるべき
領域下方の半導体基板の表面内の領域を第２の導電型の
チャネル領域とした第１のトランジスタを得ることがで
きる。
【０１１２】請求項８記載の半導体装置の製造方法のス
テップ(g) は、開口部を介して行う第２の導電型の不純
物イオンを注入するイオン注入処理を含むため、ステッ
プ(f) で開口部内に形成される第１の実ゲート電極下に
第２の導電型のチャネル領域を位置精度良く形成するこ
とができる。
【０１１３】さらに、チャネル領域は第１及び第２のソ
ース・ドレイン主要領域形成後に形成されるため、ソー
ス・ドレイン主要領域形成時における熱処理による不純
物の再分布の影響を抑制することができる。
【０１１４】請求項９記載の半導体装置の製造方法のス
テップ(f) は、第３及び第４のエクステンション用サイ
ドウォール内の第２のエクステンション用不純物を拡散
源とした第３の拡散処理により、第２の導電型の第３及
び第４のエクステンション領域をさらに形成している。
【０１１５】したがって、第３及び第４のソース・ドレ
イン主要領域の形成時の熱処理は、第３及び第４のエク
ステンション領域には全く関与しなくなり、第３及び第
４のソース・ドレイン主要領域の形成時の熱処理の影響
が省略される分、形成深さの浅い第３及び第４のエクス
テンション領域を形成することができる。
【０１１６】また、仮ゲート電極部と第２のゲート電極
部とは共に、ゲート絶縁膜（仮ゲート絶縁膜，第２の実
ゲート絶縁膜）とゲート電極（仮ゲート電極，第２の実
ゲート電極）とからなる積層構造であるため、仮ゲート
絶縁膜及び仮ゲート電極と第２の実ゲート絶縁膜及び第
２の実ゲート電極とがそれぞれ同一材料で形成される場
合、仮ゲート電極部と第２のゲート電極部とを同時に形
成することができる分、製造工程の簡略化を図ることが
できる。
【０１１７】請求項１０記載の半導体装置の製造方法
は、共に第２のエクステンション用不純物を含有する第
１及び第２の補助用サイドウォールと第３及び第４のエ
クステンション用サイドウォールとを同時に形成するこ
とにより、製造工程の簡略化を図ることができる。
【０１１８】請求項１１記載の半導体装置の製造方法に
おいて、第１及び第２の実ゲート電極のゲート電極材料
は第１及び第２の導電型のゲート電極材料をそれぞれ含
むため、第１及び第２の導電型の第１及び第２のトラン
ジスタそれぞれの仕事関数に適した第１及び第２の実ゲ
ート電極を形成することができる。
【０１１９】請求項１２記載の半導体装置の製造方法の
ステップ(a-1) で、共に第２の導電型のゲート電極材料
からなる仮ゲート電極と第２のゲート電極とを同時に形
成することにより、製造工程の簡略化を図ることができ
る。
【０１２０】この発明にかかる請求項１３記載の半導体
装置において、第１及び第２のサイドウォール下に他の
領域より浅く形成される第１及び第２のエクステンショ
ン領域は、第１及び第２のエクステンション用サイドウ
ォール内のエクステンション用不純物を拡散源とした第
１の拡散処理により得ることができる。
【０１２１】したがって、請求項１３記載のトランジス
タを得るべく、例えば、仮ゲート電極部をマスクとして
不純物を導入して第１及び第２のソース・ドレイン主要
領域を形成し、仮ゲート電極部に隣接して第１及び第２
の補助用サイドウォールを形成し、その後、仮ゲート電
極部を除去して開口部を形成し、開口部内で第１及び第
２の補助用サイドウォールに隣接して第１及び第２のエ
クステンション用サイドウォールを形成し、残存する開
口部に実ゲート電極部（ゲート絶縁膜、ゲート電極）を
形成した後、上記第１の拡散処理を実行することによ
り、ソース・ドレイン主要領域に隣接した位置精度の良
いエクステンション領域を得ることができる。
【０１２２】さらに、上記例のように製造すれば、第１
及び第２のソース・ドレイン主要領域の形成時の熱処理
は、第１及び第２のエクステンション領域には全く関与
しなくなり、第１及び第２のソース・ドレイン主要領域
の形成時の熱処理の影響が省略される分、接合深さの浅
い第１及び第２のエクステンション領域を得ることがで
きる。
【０１２３】請求項１４記載の半導体装置において、第
１及び第２のエクステンション用サイドウォール下に形
成される第２の導電型の第１及び第２のポケット領域
は、第１及び第２のエクステンション用サイドウォール
内のポケット用不純物を拡散源とした第２の拡散処理に
より得ることができる。
【０１２４】したがって、上記第１及び第２のソース・
ドレイン主要領域の形成後に、上記第２の拡散処理を実
行して第１及び第２のソース・ドレイン主要領域に隣接
した位置精度の良い第１及び第２のポケット領域を得る
ことができる。
【０１２５】請求項１５記載の半導体装置において、ゲ
ート電極を形成するゲート電極材料は第１の導電型のゲ
ート電極材料を含むため、第１の導電型の第１のトラン
ジスタの仕事関数に適した第１の実ゲート電極を得るこ
とができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図２】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図３】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図４】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図５】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図６】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図７】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図８】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図９】 この発明の実施の形態１のＭＯＳトランジス
タの製造方法を示す断面図である。
【図１０】 この発明の実施の形態１のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１１】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１２】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１３】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１４】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１５】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１６】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１７】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１８】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図１９】 この発明の実施の形態２のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２０】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２１】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２２】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２３】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２４】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２５】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２６】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２７】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２８】 この発明の実施の形態３のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２９】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３０】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３１】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３２】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３３】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３４】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３５】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３６】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３７】 この発明の実施の形態４のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３８】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３９】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図４０】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図４１】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図４２】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図４３】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図４４】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図４５】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図４６】 この発明の実施の形態５のＭＯＳトランジ
スタの製造方法を示す断面図である。
【図４７】 従来のＭＯＳトランジスタの製造方法を示
す断面図である。
【図４８】 従来のＭＯＳトランジスタの製造方法を示
す断面図である。
【図４９】 従来のＭＯＳトランジスタの製造方法を示
す断面図である。
【図５０】 従来のＭＯＳトランジスタの製造方法を示
す断面図である。
【図５１】 従来のＭＯＳトランジスタの製造方法を示
す断面図である。
【図５２】 従来のＭＯＳトランジスタの製造方法を示
す断面図である。
【図５３】 従来のＭＯＳトランジスタの製造方法を示
す断面図である。
【図５４】 従来のＭＯＳトランジスタの製造方法を示
す断面図である。
【符号の説明】
３Ａ，３Ｃ，１６ ダミーゲート酸化膜、３Ｂ，３Ｄ，
４０Ｂ，４０Ｄ，１７，２９ 実ゲート酸化膜、６Ａ，
６Ｃ，４０Ａ，４０Ｃ ダミーゲート電極、６Ｂ，６
Ｄ，１６，３０，３７，３９，４０Ｂ，４０Ｄ 実ゲー
ト電極、９ａ，９ｂ Ｎ型拡散領域、１０ａ，１０ｂ，
２８ａ，２８ｂ ボロン含有サイドウォール、１３ａ，
１３ｂ Ｐ型拡散領域、１５ａ，１５ｂ，２３ａ，２３
ｂ リン含有サイドウォール、１８ａ，１８ｂ，３４
ａ，３４ｂ Ｎ型エクステンション領域、１９ａ，１９
ｂ Ｐ型エクステンション領域、３３ａ，３３ｂ ボロ
ン・ヒソ含有サイドウォール、３５ａ，３５ｂ Ｐ型ポ
ケット領域、３６ Ｐ型ポリシリコン層、３８ Ｎ型ポ
リシリコン層、４１ ＮＭＯＳ領域、４２ ＰＭＯＳ領
域、４８，５０ 層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 康悦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 BB01 BB18 CC05 DD03 DD04 DD26 DD80 EE03 EE09 EE15 EE16 EE17 GG09 GG10 GG14 GG16 HH14 5F040 DA13 DB03 DC01 EC04 EC07 EC08 ED03 ED04 EF02 EK05 EM01 EM03 FA02 FA04 FA09 FB03 FC11 FC13 5F048 AA00 AA01 AB01 AB03 AC03 BA01 BB05 BB07 BB09 BB11 BB14 BC05 BC06 BE03 BG14 DA25 DA29 DA30 DB02 DB03 DB06

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 (a) 半導体基板の表面内に第１の導電型
    の第１及び第２のソース・ドレイン主要領域を、前記第
    １及び第２のソース・ドレイン主要領域間の前記半導体
    基板上に仮ゲート電極部をそれぞれ形成するステップ
    と、 (b) 前記仮ゲート電極部の側面に第１及び第２の補助用
    サイドウォールを形成するステップと、 (c) 前記仮ゲート電極部を除去して、前記第１及び第２
    の補助用サイドウォールを側面とした開口部を得るステ
    ップと、 (d) 前記開口部内に、前記第１及び第２の補助用サイド
    ウォールそれぞれに隣接して、第１の導電型の第１のエ
    クステンション用不純物を含有する第１及び第２のエク
    ステンション用サイドウォールを形成するステップと、 (e) 前記ステップ(d) 実行後の前記開口部内に第１の実
    ゲート絶縁膜、第１の実ゲート電極を順次形成して第１
    の実ゲート電極部を得るステップと、 (f) 前記第１及び第２のエクステンション用サイドウォ
    ール内の前記第１のエクステンション用不純物を拡散源
    とした第１の拡散処理により、前記第１及び第２のソー
    ス・ドレイン主要領域それぞれに隣接して、第１の導電
    型の第１及び第２のエクステンション領域を形成するス
    テップとを備え、 前記第１の実ゲート絶縁膜、第１の実ゲート電極、前記
    第１及び第２のソース・ドレイン主要領域及び前記第１
    及び第２のエクステンション領域によって第１の導電型
    の絶縁ゲート構造の第１のトランジスタが規定される、
    半導体装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法で
    あって、 前記ステップ(f) は、前記第１のトランジスタを含む前
    記半導体基板上の全面に層間絶縁膜を形成するステップ
    を含み、 前記第１の拡散処理は、前記層間絶縁膜の形成時の熱処
    理を利用して行う拡散処理を含む、半導体装置の製造方
    法。
  3. 【請求項３】 請求項１記載の半導体装置の製造方法で
    あって、 前記第１及び第２のエクステンション用サイドウォール
    は第２の導電型のポケット用不純物をさらに含有するサ
    イドウォールを含み、 前記ステップ(f) は、前記ポケット用不純物を拡散源と
    した第２の拡散処理により、前記第１及び第２のソース
    ・ドレイン主要領域に隣接して第１及び第２のポケット
    領域をさらに形成するステップを含む、半導体装置の製
    造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法で
    あって、 前記ポケット用不純物は前記第１のエクステンション用
    不純物より拡散係数が大きい、半導体装置の製造方法。
  5. 【請求項５】 請求項３あるいは請求項４記載の半導体
    装置の製造方法であって、 前記ステップ(f) は、前記第１のトランジスタを含む前
    記半導体基板上の全面に層間絶縁膜を形成するステップ
    と含み、 前記第１及び第２の拡散処理は、前記層間絶縁膜の形成
    時の熱処理を利用して同時に行う拡散処理を含む、半導
    体装置の製造方法。
  6. 【請求項６】 請求項１記載の半導体装置の製造方法で
    あって、 前記第１の実ゲート電極を形成するゲート電極材料は第
    １の導電型のゲート電極材料を含む、半導体装置の製造
    方法。
  7. 【請求項７】 請求項１ないし請求項６のうち、いずれ
    か１項に記載の半導体装置の製造方法であって、 (g) 前記実ゲート電極部が形成されるべき領域下方の前
    記半導体基板の表面内の領域を少なくとも含む所定の半
    導体領域に第２の導電型の不純物を導入する不純物導入
    処理を実行するステップをさらに備える、半導体装置の
    製造方法。
  8. 【請求項８】 請求項７記載の半導体装置の製造方法で
    あって、 前記ステップ(g) は、前記ステップ(c) の後に実行され
    るステップを含み、 前記不純物導入処理は、前記開口部を介して第２の導電
    型の不純物イオンを注入するイオン注入処理を含む、半
    導体装置の製造方法。
  9. 【請求項９】 請求項１記載の半導体装置の製造方法で
    あって、 前記半導体基板は第１及び第２の形成領域を有し、 前記仮ゲート電極部は仮ゲート絶縁膜及び前記仮ゲート
    電極からなる積層構造で形成され、 前記ステップ(a) は、 (a-1) 前記第１の形成領域上に前記仮ゲート電極部を形
    成するとともに、前記第２の形成領域上に第２の実ゲー
    ト絶縁膜及び第２の実ゲート電極からなる積層構造の第
    ２の実ゲート電極部を形成するステップと、 (a-2) 前記仮ゲート電極部をマスクとして第１の導電
    型の第１のソース・ドレイン用不純物を導入することに
    より、前記第１及び第２のソース・ドレイン主要領域を
    形成するステップとを含み、 前記ステップ(b) は、前記第２の実ゲート電極の側面に
    第３及び第４のエクステンション用サイドウォールをさ
    らに形成するステップを含み、前記第３及び第４のエク
    ステンション用サイドウォールは第２の導電型の第２の
    エクステンション用不純物を含有し、 (h) 前記ステップ(b) の後に実行され、前記第２の実ゲ
    ート電極並びに第３及び第４のエクステンション用サイ
    ドウォールをマスクとして第２の導電型の第２のソース
    ・ドレイン用不純物を導入することにより、前記第２の
    ゲート電極並びに前記第３及び第４のエクステンション
    用サイドウォール下方の領域を挟んだ前記第２の形成領
    域の表面内に、第２の導電型の第３及び第４のソース・
    ドレイン主要領域を形成するステップをさらに備え、 前記ステップ(f) は、前記第３及び第４のエクステンシ
    ョン用サイドウォール内の前記第２のエクステンション
    用不純物を拡散源とした第３の拡散処理により、前記第
    ３及び第４のソース・ドレイン主要領域それぞれに隣接
    して、第２の導電型の第３及び第４のエクステンション
    領域をさらに形成するステップを含み、 前記第２の実ゲート絶縁膜、第２の実ゲート電極、前記
    第３及び第４のソース・ドレイン主要領域及び前記第３
    及び第４のエクステンション領域によって第２の導電型
    の絶縁ゲート構造の第２のトランジスタが規定される、
    半導体装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    であって、 前記第１及び第２の補助用サイドウォールは前記第２の
    エクステンション用不純物を含有するサイドウォールを
    含み、 前記ステップ(b) は、前記第１及び第２の補助用サイド
    ウォールと前記第３及び第４のエクステンション用サイ
    ドウォールとは同時に形成するステップを含む、半導体
    装置の製造方法。
  11. 【請求項１１】 請求項９あるいは請求項１０記載の半
    導体装置の製造方法であって、 前記第１の実ゲート電極のゲート電極材料は第１の導電
    型のゲート電極材料を含み、 前記第２の実ゲート電極のゲート電極材料は第２の導電
    型のゲート電極材料を含む、半導体装置の製造方法。
  12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法であって、 前記仮ゲート電極のゲート電極材料は第２の導電型のゲ
    ート電極材料を含み、 前記ステップ(a-1) は、前記仮ゲート電極と前記第２の
    ゲート電極とを同時に形成するステップを含む、半導体
    装置の製造方法。
  13. 【請求項１３】 第１の導電型の絶縁ゲート構造のトラ
    ンジスタを含む半導体装置であって、 表面に第２の導電型の所定の半導体領域を有する半導体
    基板と、 前記所定の半導体領域上に選択的に形成されるゲート絶
    縁膜とを備え、前記ゲート絶縁膜下の前記所定の半導体
    領域の表面がチャネル領域として規定され、 前記ゲート絶縁膜上に形成されるゲート電極と、 前記ゲート電極の側面に形成され、第１の導電型のエク
    ステンション用不純物を含有する第１及び第２のサイド
    ウォールと、 前記第１及び第２のエクステンション用サイドウォール
    にそれぞれ隣接して形成される第１及び第２の補助用サ
    イドウォールと、 前記所定の半導体領域の表面内に前記チャネル領域を挟
    んで形成される第１及び第２のソース・ドレイン領域と
    をさらに備え、 前記ゲート絶縁膜、ゲート電極、前記第１及び第２のソ
    ース・ドレイン領域によって前記トランジスタが規定さ
    れ、 前記ソース・ドレイン領域は、前記第１及び第２のエク
    ステンション用サイドウォール下に、他の領域より浅く
    形成される第１及び第２のエクステンション領域を含
    む、半導体装置。
  14. 【請求項１４】 請求項１３記載の半導体装置であっ
    て、 前記第１及び第２のエクステンション用サイドウォール
    は第２の導電型のポケット用不純物をさらに含有し、 前記ソース・ドレイン領域は、前記第１及び第２のエク
    ステンション用サイドウォール下に形成される第２の導
    電型の第１及び第２のポケット領域をさらに含む、半導
    体装置。
  15. 【請求項１５】 請求項１３記載の半導体装置であっ
    て、 前記ゲート電極を形成するゲート電極材料は第１の導電
    型のゲート電極材料を含む、半導体装置。
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