JP2001308318A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 絶縁ゲート構造のトランジスタのエクステン
ション領域を浅く形成可能な半導体装置の製造方法を得
る。 【解決手段】 開口部の側面に、PSG等のリンを1〜
20%程度含むサイドウォール材料を数10〜100n
mの膜厚で堆積し、エッチバックを施すことにより、ボ
ロン含有サイドウォール10a,10bそれぞれに隣接
してリン含有サイドウォール15a,15bを形成す
る。そして、シリコン窒化膜14上にシリコン窒化膜等
からなる層間絶縁膜48を形成する。この層間絶縁膜4
8の形成の際に行う熱処理によって、NMOS領域41
ではリン含有サイドウォール15a,15bに含まれる
リンを拡散源とした拡散によってN型エクステンション
領域18a,18bが形成され、PMOS領域42では
ボロン含有サイドウォール10a,10bに含まれるボ
ロンを拡散源とした拡散によってP型エクステンション
領域19a,19bが形成される。
ション領域を浅く形成可能な半導体装置の製造方法を得
る。 【解決手段】 開口部の側面に、PSG等のリンを1〜
20%程度含むサイドウォール材料を数10〜100n
mの膜厚で堆積し、エッチバックを施すことにより、ボ
ロン含有サイドウォール10a,10bそれぞれに隣接
してリン含有サイドウォール15a,15bを形成す
る。そして、シリコン窒化膜14上にシリコン窒化膜等
からなる層間絶縁膜48を形成する。この層間絶縁膜4
8の形成の際に行う熱処理によって、NMOS領域41
ではリン含有サイドウォール15a,15bに含まれる
リンを拡散源とした拡散によってN型エクステンション
領域18a,18bが形成され、PMOS領域42では
ボロン含有サイドウォール10a,10bに含まれるボ
ロンを拡散源とした拡散によってP型エクステンション
領域19a,19bが形成される。
Description
【0001】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特にDRAMや論理回路に用いられるMO
Sトランジスタの製造方法に関する。
方法に関し、特にDRAMや論理回路に用いられるMO
Sトランジスタの製造方法に関する。
【0002】
【従来の技術】図47〜図54は従来のCMOSトラン
ジスタ(CMOSFET)の製造方法を示す断面図であ
る。以下、これらの図を参照して、CMOSトランジス
タの製造方法を説明する。
ジスタ(CMOSFET)の製造方法を示す断面図であ
る。以下、これらの図を参照して、CMOSトランジス
タの製造方法を説明する。
【0003】まず、図47に示すように、シリコン基板
60の上層部に素子分離領域61を選択的に形成し、各
々が素子分離領域61によって素子分離されたNMOS
領域81及びPMOS領域82にPウェル領域83及び
Nウェル領域84(双方ともチャネル領域を含む)をそ
れぞれイオン注入等によって形成した後、シリコン基板
60上の全面にシリコン酸化膜62、多結晶シリコン層
63を順次堆積する。
60の上層部に素子分離領域61を選択的に形成し、各
々が素子分離領域61によって素子分離されたNMOS
領域81及びPMOS領域82にPウェル領域83及び
Nウェル領域84(双方ともチャネル領域を含む)をそ
れぞれイオン注入等によって形成した後、シリコン基板
60上の全面にシリコン酸化膜62、多結晶シリコン層
63を順次堆積する。
【0004】次に、図48に示すように、多結晶シリコ
ン層63上にレジスト64を形成した後、写真製版によ
りレジスト64をパターニングする。
ン層63上にレジスト64を形成した後、写真製版によ
りレジスト64をパターニングする。
【0005】そして、図49に示すように、パターニン
グされたレジスト64をマスクとして、多結晶シリコン
層63及びシリコン酸化膜62をエッチングしてゲート
電極(配線)65及びゲート酸化膜79を得る。
グされたレジスト64をマスクとして、多結晶シリコン
層63及びシリコン酸化膜62をエッチングしてゲート
電極(配線)65及びゲート酸化膜79を得る。
【0006】その後、図50に示すように、全面にレジ
スト66を形成し、PMOS領域82のみ残存するよう
にレジスト66をパターニングした後、パターニングし
たレジスト66及びNMOS領域81のゲート電極65
をマスクとしてN型不純物イオン67をシリコン基板6
0の表面から比較的浅く注入して、N型拡散領域68
(68a,68b)を得る。
スト66を形成し、PMOS領域82のみ残存するよう
にレジスト66をパターニングした後、パターニングし
たレジスト66及びNMOS領域81のゲート電極65
をマスクとしてN型不純物イオン67をシリコン基板6
0の表面から比較的浅く注入して、N型拡散領域68
(68a,68b)を得る。
【0007】続いて、図51に示すように、全面にシリ
コン酸化膜を堆積後、エッチバックすることにより、ゲ
ート電極65の側面にシリコン酸化膜からなるサイドウ
ォール69(69a,69b)を形成する。
コン酸化膜を堆積後、エッチバックすることにより、ゲ
ート電極65の側面にシリコン酸化膜からなるサイドウ
ォール69(69a,69b)を形成する。
【0008】その後、図52に示すように、全面にレジ
スト70を形成し、NMOS領域81のみ残存するよう
にレジスト70をパターニングした後、パターニングし
たレジスト70並びにPMOS領域82のゲート電極6
5及びサイドウォール69をマスクとしてP型不純物イ
オンイオン71をシリコン基板60の表面から比較的深
く注入して、P型拡散領域72(72a,72b)を得
る。このP型拡散領域72はN型拡散領域68よりシリ
コン基板60の表面から深く形成される。
スト70を形成し、NMOS領域81のみ残存するよう
にレジスト70をパターニングした後、パターニングし
たレジスト70並びにPMOS領域82のゲート電極6
5及びサイドウォール69をマスクとしてP型不純物イ
オンイオン71をシリコン基板60の表面から比較的深
く注入して、P型拡散領域72(72a,72b)を得
る。このP型拡散領域72はN型拡散領域68よりシリ
コン基板60の表面から深く形成される。
【0009】そして、図53に示すように、全面にレジ
スト73を形成し、PMOS領域82のみ残存するよう
にレジスト73をパターニングした後、パターニングし
たレジスト73並びにNMOS領域81のゲート電極6
5及びサイドウォール69をマスクとしてN型不純物イ
オン74をシリコン基板60の表面から比較的深く注入
して、先に形成されたN型拡散領域68と併せて、ソー
ス・ドレイン主要領域となるN型拡散領域75(74
a,75b)を形成する。
スト73を形成し、PMOS領域82のみ残存するよう
にレジスト73をパターニングした後、パターニングし
たレジスト73並びにNMOS領域81のゲート電極6
5及びサイドウォール69をマスクとしてN型不純物イ
オン74をシリコン基板60の表面から比較的深く注入
して、先に形成されたN型拡散領域68と併せて、ソー
ス・ドレイン主要領域となるN型拡散領域75(74
a,75b)を形成する。
【0010】このN型拡散領域75がNMOSトランジ
スタのソース・ドレイン領域となり、サイドウォール6
9下のN型拡散領域75がシリコン基板60の表面から
浅く形成されるエクステンション領域75ae,75b
eとなる。
スタのソース・ドレイン領域となり、サイドウォール6
9下のN型拡散領域75がシリコン基板60の表面から
浅く形成されるエクステンション領域75ae,75b
eとなる。
【0011】そして、図54に示すように、全面にシリ
コン酸化膜からなる層間絶縁膜76を堆積する。このと
きの熱処理によりN型拡散領域75及びP型拡散領域7
2はさらに拡散して、N型拡散領域77(77a,77
b)及びP型拡散領域78(78a,78b)となる。
したがって、N型拡散領域77のエクステンション領域
77ae,77beの形成深さは、エクステンション領
域75ae,75beよりも深くなる。また、エクステ
ンション領域77ae,77beの形成深さは、N型拡
散領域68の形成から層間絶縁膜76の形成までに至る
期間に行われる熱処理よって、N型拡散領域68の形成
深さよりも深くなる。
コン酸化膜からなる層間絶縁膜76を堆積する。このと
きの熱処理によりN型拡散領域75及びP型拡散領域7
2はさらに拡散して、N型拡散領域77(77a,77
b)及びP型拡散領域78(78a,78b)となる。
したがって、N型拡散領域77のエクステンション領域
77ae,77beの形成深さは、エクステンション領
域75ae,75beよりも深くなる。また、エクステ
ンション領域77ae,77beの形成深さは、N型拡
散領域68の形成から層間絶縁膜76の形成までに至る
期間に行われる熱処理よって、N型拡散領域68の形成
深さよりも深くなる。
【0012】その後、配線等の既存のプロセスを経てC
MOSトランジスタからなる半導体デバイスが完成す
る。
MOSトランジスタからなる半導体デバイスが完成す
る。
【0013】
【発明が解決しようとする課題】MOSFETの高駆動
能力化、動作速度や短チャネル特性の改善にはゲート寸
法(ゲート長)の微細化、ソース・ドレインの低抵抗化
や浅いPN接合形成が重要である。
能力化、動作速度や短チャネル特性の改善にはゲート寸
法(ゲート長)の微細化、ソース・ドレインの低抵抗化
や浅いPN接合形成が重要である。
【0014】このうち、浅いPN接合、すなわちエクス
テンション領域を浅く形成するためには、エクステンシ
ョン領域形成後に行われる不純物拡散に寄与する熱処理
量を軽減すれば良い。しかしながら、図47〜図54で
示したような従来のCMOSトランジスタの製造方法で
は、エクステンション領域となるN型拡散領域68の形
成後に行う、サイドウォール69の形成、ソース・ドレ
イン主要領域であるN型拡散領域75を活性化するため
のアニール等の熱処理の影響によって、エクステンショ
ン領域がさらに深く拡散されてしまうため、浅いPN接
合を形成することが困難であるという問題点があった。
テンション領域を浅く形成するためには、エクステンシ
ョン領域形成後に行われる不純物拡散に寄与する熱処理
量を軽減すれば良い。しかしながら、図47〜図54で
示したような従来のCMOSトランジスタの製造方法で
は、エクステンション領域となるN型拡散領域68の形
成後に行う、サイドウォール69の形成、ソース・ドレ
イン主要領域であるN型拡散領域75を活性化するため
のアニール等の熱処理の影響によって、エクステンショ
ン領域がさらに深く拡散されてしまうため、浅いPN接
合を形成することが困難であるという問題点があった。
【0015】この発明は上記問題点を解決するためにな
されたもので、絶縁ゲート構造のトランジスタのエクス
テンション領域を浅く形成可能な半導体装置の製造方法
を得ることを目的とする。
されたもので、絶縁ゲート構造のトランジスタのエクス
テンション領域を浅く形成可能な半導体装置の製造方法
を得ることを目的とする。
【0016】
【課題を解決するための手段】この発明に係る請求項1
記載の半導体装置の製造方法は、(a) 半導体基板の表面
内に第1の導電型の第1及び第2のソース・ドレイン主
要領域を、前記第1及び第2のソース・ドレイン主要領
域間の前記半導体基板上に仮ゲート電極部をそれぞれ形
成するステップと、(b) 前記仮ゲート電極部の側面に第
1及び第2の補助用サイドウォールを形成するステップ
と、(c) 前記仮ゲート電極部を除去して、前記第1及び
第2の補助用サイドウォールを側面とした開口部を得る
ステップと、(d) 前記開口部内に、前記第1及び第2の
補助用サイドウォールそれぞれに隣接して、第1の導電
型の第1のエクステンション用不純物を含有する第1及
び第2のエクステンション用サイドウォールを形成する
ステップと、(e) 前記ステップ(d) 実行後の前記開口部
内に第1の実ゲート絶縁膜、第1の実ゲート電極を順次
形成して第1の実ゲート電極部を得るステップと、(f)
前記第1及び第2のエクステンション用サイドウォール
内の前記第1のエクステンション用不純物を拡散源とし
た第1の拡散処理により、前記第1及び第2のソース・
ドレイン主要領域それぞれに隣接して、第1の導電型の
第1及び第2のエクステンション領域を形成するステッ
プとを備え、前記第1の実ゲート絶縁膜、第1の実ゲー
ト電極、前記第1及び第2のソース・ドレイン主要領域
及び前記第1及び第2のエクステンション領域によって
第1の導電型の絶縁ゲート構造の第1のトランジスタが
規定される。
記載の半導体装置の製造方法は、(a) 半導体基板の表面
内に第1の導電型の第1及び第2のソース・ドレイン主
要領域を、前記第1及び第2のソース・ドレイン主要領
域間の前記半導体基板上に仮ゲート電極部をそれぞれ形
成するステップと、(b) 前記仮ゲート電極部の側面に第
1及び第2の補助用サイドウォールを形成するステップ
と、(c) 前記仮ゲート電極部を除去して、前記第1及び
第2の補助用サイドウォールを側面とした開口部を得る
ステップと、(d) 前記開口部内に、前記第1及び第2の
補助用サイドウォールそれぞれに隣接して、第1の導電
型の第1のエクステンション用不純物を含有する第1及
び第2のエクステンション用サイドウォールを形成する
ステップと、(e) 前記ステップ(d) 実行後の前記開口部
内に第1の実ゲート絶縁膜、第1の実ゲート電極を順次
形成して第1の実ゲート電極部を得るステップと、(f)
前記第1及び第2のエクステンション用サイドウォール
内の前記第1のエクステンション用不純物を拡散源とし
た第1の拡散処理により、前記第1及び第2のソース・
ドレイン主要領域それぞれに隣接して、第1の導電型の
第1及び第2のエクステンション領域を形成するステッ
プとを備え、前記第1の実ゲート絶縁膜、第1の実ゲー
ト電極、前記第1及び第2のソース・ドレイン主要領域
及び前記第1及び第2のエクステンション領域によって
第1の導電型の絶縁ゲート構造の第1のトランジスタが
規定される。
【0017】また、請求項2の発明は、請求項1記載の
半導体装置の製造方法であって、前記ステップ(f) は、
前記第1のトランジスタを含む前記半導体基板上の全面
に層間絶縁膜を形成するステップを含み、前記第1の拡
散処理は、前記層間絶縁膜の形成時の熱処理を利用して
行う拡散処理を含む。
半導体装置の製造方法であって、前記ステップ(f) は、
前記第1のトランジスタを含む前記半導体基板上の全面
に層間絶縁膜を形成するステップを含み、前記第1の拡
散処理は、前記層間絶縁膜の形成時の熱処理を利用して
行う拡散処理を含む。
【0018】また、請求項3の発明は、請求項1記載の
半導体装置の製造方法であって、前記第1及び第2のエ
クステンション用サイドウォールは第2の導電型のポケ
ット用不純物をさらに含有するサイドウォールを含み、
前記ステップ(f) は、前記ポケット用不純物を拡散源と
した第2の拡散処理により、前記第1及び第2のソース
・ドレイン主要領域に隣接して第1及び第2のポケット
領域をさらに形成するステップを含む。
半導体装置の製造方法であって、前記第1及び第2のエ
クステンション用サイドウォールは第2の導電型のポケ
ット用不純物をさらに含有するサイドウォールを含み、
前記ステップ(f) は、前記ポケット用不純物を拡散源と
した第2の拡散処理により、前記第1及び第2のソース
・ドレイン主要領域に隣接して第1及び第2のポケット
領域をさらに形成するステップを含む。
【0019】また、請求項4の発明は、請求項3記載の
半導体装置の製造方法であって、前記ポケット用不純物
は前記第1のエクステンション用不純物より拡散係数が
大きい。
半導体装置の製造方法であって、前記ポケット用不純物
は前記第1のエクステンション用不純物より拡散係数が
大きい。
【0020】また、請求項5の発明は、請求項3あるい
は請求項4記載の半導体装置の製造方法であって、前記
ステップ(f) は、前記第1のトランジスタを含む前記半
導体基板上の全面に層間絶縁膜を形成するステップと含
み、前記第1及び第2の拡散処理は、前記層間絶縁膜の
形成時の熱処理を利用して同時に行う拡散処理を含む。
は請求項4記載の半導体装置の製造方法であって、前記
ステップ(f) は、前記第1のトランジスタを含む前記半
導体基板上の全面に層間絶縁膜を形成するステップと含
み、前記第1及び第2の拡散処理は、前記層間絶縁膜の
形成時の熱処理を利用して同時に行う拡散処理を含む。
【0021】また、請求項6の発明は、請求項1記載の
半導体装置の製造方法であって、前記第1の実ゲート電
極を形成するゲート電極材料は第1の導電型のゲート電
極材料を含む。
半導体装置の製造方法であって、前記第1の実ゲート電
極を形成するゲート電極材料は第1の導電型のゲート電
極材料を含む。
【0022】また、請求項7の発明は、請求項1ないし
請求項6のうち、いずれか1項に記載の半導体装置の製
造方法であって、(g) 前記実ゲート電極部が形成される
べき領域下方の前記半導体基板の表面内の領域を少なく
とも含む所定の半導体領域に第2の導電型の不純物を導
入する不純物導入処理を実行するステップをさらに備え
る。
請求項6のうち、いずれか1項に記載の半導体装置の製
造方法であって、(g) 前記実ゲート電極部が形成される
べき領域下方の前記半導体基板の表面内の領域を少なく
とも含む所定の半導体領域に第2の導電型の不純物を導
入する不純物導入処理を実行するステップをさらに備え
る。
【0023】また、請求項8の発明は、請求項7記載の
半導体装置の製造方法であって、前記ステップ(g) は、
前記ステップ(c) の後に実行されるステップを含み、前
記不純物導入処理は、前記開口部を介して第2の導電型
の不純物イオンを注入するイオン注入処理を含む。
半導体装置の製造方法であって、前記ステップ(g) は、
前記ステップ(c) の後に実行されるステップを含み、前
記不純物導入処理は、前記開口部を介して第2の導電型
の不純物イオンを注入するイオン注入処理を含む。
【0024】また、請求項9の発明は、請求項1記載の
半導体装置の製造方法であって、前記半導体基板は第1
及び第2の形成領域を有し、前記仮ゲート電極部は仮ゲ
ート絶縁膜及び前記仮ゲート電極からなる積層構造で形
成され、前記ステップ(a) は、(a-1) 前記第1の形成領
域上に前記仮ゲート電極部を形成するとともに、前記第
2の形成領域上に第2の実ゲート絶縁膜及び第2の実ゲ
ート電極からなる積層構造の第2の実ゲート電極部を形
成するステップと、(a-2) 前記仮ゲート電極部をマス
クとして第1の導電型の第1のソース・ドレイン用不純
物を導入することにより、前記第1及び第2のソース・
ドレイン主要領域を形成するステップとを含み、前記ス
テップ(b) は、前記第2の実ゲート電極の側面に第3及
び第4のエクステンション用サイドウォールをさらに形
成するステップを含み、前記第3及び第4のエクステン
ション用サイドウォールは第2の導電型の第2のエクス
テンション用不純物を含有し、(h) 前記ステップ(b) の
後に実行され、前記第2の実ゲート電極並びに第3及び
第4のエクステンション用サイドウォールをマスクとし
て第2の導電型の第2のソース・ドレイン用不純物を導
入することにより、前記第2のゲート電極並びに前記第
3及び第4のエクステンション用サイドウォール下方の
領域を挟んだ前記第2の形成領域の表面内に、第2の導
電型の第3及び第4のソース・ドレイン主要領域を形成
するステップをさらに備え、前記ステップ(f) は、前記
第3及び第4のエクステンション用サイドウォール内の
前記第2のエクステンション用不純物を拡散源とした第
3の拡散処理により、前記第3及び第4のソース・ドレ
イン主要領域それぞれに隣接して、第2の導電型の第3
及び第4のエクステンション領域をさらに形成するステ
ップを含み、前記第2の実ゲート絶縁膜、第2の実ゲー
ト電極、前記第3及び第4のソース・ドレイン主要領域
及び前記第3及び第4のエクステンション領域によって
第2の導電型の絶縁ゲート構造の第2のトランジスタが
規定される。
半導体装置の製造方法であって、前記半導体基板は第1
及び第2の形成領域を有し、前記仮ゲート電極部は仮ゲ
ート絶縁膜及び前記仮ゲート電極からなる積層構造で形
成され、前記ステップ(a) は、(a-1) 前記第1の形成領
域上に前記仮ゲート電極部を形成するとともに、前記第
2の形成領域上に第2の実ゲート絶縁膜及び第2の実ゲ
ート電極からなる積層構造の第2の実ゲート電極部を形
成するステップと、(a-2) 前記仮ゲート電極部をマス
クとして第1の導電型の第1のソース・ドレイン用不純
物を導入することにより、前記第1及び第2のソース・
ドレイン主要領域を形成するステップとを含み、前記ス
テップ(b) は、前記第2の実ゲート電極の側面に第3及
び第4のエクステンション用サイドウォールをさらに形
成するステップを含み、前記第3及び第4のエクステン
ション用サイドウォールは第2の導電型の第2のエクス
テンション用不純物を含有し、(h) 前記ステップ(b) の
後に実行され、前記第2の実ゲート電極並びに第3及び
第4のエクステンション用サイドウォールをマスクとし
て第2の導電型の第2のソース・ドレイン用不純物を導
入することにより、前記第2のゲート電極並びに前記第
3及び第4のエクステンション用サイドウォール下方の
領域を挟んだ前記第2の形成領域の表面内に、第2の導
電型の第3及び第4のソース・ドレイン主要領域を形成
するステップをさらに備え、前記ステップ(f) は、前記
第3及び第4のエクステンション用サイドウォール内の
前記第2のエクステンション用不純物を拡散源とした第
3の拡散処理により、前記第3及び第4のソース・ドレ
イン主要領域それぞれに隣接して、第2の導電型の第3
及び第4のエクステンション領域をさらに形成するステ
ップを含み、前記第2の実ゲート絶縁膜、第2の実ゲー
ト電極、前記第3及び第4のソース・ドレイン主要領域
及び前記第3及び第4のエクステンション領域によって
第2の導電型の絶縁ゲート構造の第2のトランジスタが
規定される。
【0025】また、請求項10の発明は、請求項9記載
の半導体装置の製造方法であって、前記第1及び第2の
補助用サイドウォールは前記第2のエクステンション用
不純物を含有するサイドウォールを含み、前記ステップ
(b) は、前記第1及び第2の補助用サイドウォールと前
記第3及び第4のエクステンション用サイドウォールと
は同時に形成するステップを含む。
の半導体装置の製造方法であって、前記第1及び第2の
補助用サイドウォールは前記第2のエクステンション用
不純物を含有するサイドウォールを含み、前記ステップ
(b) は、前記第1及び第2の補助用サイドウォールと前
記第3及び第4のエクステンション用サイドウォールと
は同時に形成するステップを含む。
【0026】また、請求項11の発明は、請求項9ある
いは請求項10記載の半導体装置の製造方法であって、
前記第1の実ゲート電極のゲート電極材料は第1の導電
型のゲート電極材料を含み、前記第2の実ゲート電極の
ゲート電極材料は第2の導電型のゲート電極材料を含
む。
いは請求項10記載の半導体装置の製造方法であって、
前記第1の実ゲート電極のゲート電極材料は第1の導電
型のゲート電極材料を含み、前記第2の実ゲート電極の
ゲート電極材料は第2の導電型のゲート電極材料を含
む。
【0027】また、請求項12の発明は、請求項11記
載の半導体装置の製造方法であって、前記仮ゲート電極
のゲート電極材料は第2の導電型のゲート電極材料を含
み、前記ステップ(a-1) は、前記仮ゲート電極と前記第
2のゲート電極とを同時に形成するステップを含む。
載の半導体装置の製造方法であって、前記仮ゲート電極
のゲート電極材料は第2の導電型のゲート電極材料を含
み、前記ステップ(a-1) は、前記仮ゲート電極と前記第
2のゲート電極とを同時に形成するステップを含む。
【0028】この発明に係る請求項13記載の半導体装
置は、第1の導電型の絶縁ゲート構造のトランジスタを
含んでおり、表面に第2の導電型の所定の半導体領域を
有する半導体基板と、前記所定の半導体領域上に選択的
に形成されるゲート絶縁膜とを備え、前記ゲート絶縁膜
下の前記所定の半導体領域の表面がチャネル領域として
規定され、前記ゲート絶縁膜上に形成されるゲート電極
と、前記ゲート電極の側面に形成され、第1の導電型の
エクステンション用不純物を含有する第1及び第2のサ
イドウォールと、前記第1及び第2のエクステンション
用サイドウォールにそれぞれ隣接して形成される第1及
び第2の補助用サイドウォールと、前記所定の半導体領
域の表面内に前記チャネル領域を挟んで形成される第1
及び第2のソース・ドレイン領域とをさらに備え、前記
ゲート絶縁膜、ゲート電極、前記第1及び第2のソース
・ドレイン領域によって前記トランジスタが規定され、
前記ソース・ドレイン領域は、前記第1及び第2のエク
ステンション用サイドウォール下に、他の領域より浅く
形成される第1及び第2のエクステンション領域を含
む。
置は、第1の導電型の絶縁ゲート構造のトランジスタを
含んでおり、表面に第2の導電型の所定の半導体領域を
有する半導体基板と、前記所定の半導体領域上に選択的
に形成されるゲート絶縁膜とを備え、前記ゲート絶縁膜
下の前記所定の半導体領域の表面がチャネル領域として
規定され、前記ゲート絶縁膜上に形成されるゲート電極
と、前記ゲート電極の側面に形成され、第1の導電型の
エクステンション用不純物を含有する第1及び第2のサ
イドウォールと、前記第1及び第2のエクステンション
用サイドウォールにそれぞれ隣接して形成される第1及
び第2の補助用サイドウォールと、前記所定の半導体領
域の表面内に前記チャネル領域を挟んで形成される第1
及び第2のソース・ドレイン領域とをさらに備え、前記
ゲート絶縁膜、ゲート電極、前記第1及び第2のソース
・ドレイン領域によって前記トランジスタが規定され、
前記ソース・ドレイン領域は、前記第1及び第2のエク
ステンション用サイドウォール下に、他の領域より浅く
形成される第1及び第2のエクステンション領域を含
む。
【0029】また、請求項14の発明は、請求項13記
載の半導体装置であって、前記第1及び第2のエクステ
ンション用サイドウォールは第2の導電型のポケット用
不純物をさらに含有し、前記ソース・ドレイン領域は、
前記第1及び第2のエクステンション用サイドウォール
下に形成される第2の導電型の第1及び第2のポケット
領域をさらに含む。
載の半導体装置であって、前記第1及び第2のエクステ
ンション用サイドウォールは第2の導電型のポケット用
不純物をさらに含有し、前記ソース・ドレイン領域は、
前記第1及び第2のエクステンション用サイドウォール
下に形成される第2の導電型の第1及び第2のポケット
領域をさらに含む。
【0030】さらに、請求項15の発明は、請求項13
記載の半導体装置であって、前記ゲート電極を形成する
ゲート電極材料は第1の導電型のゲート電極材料を含
む。
記載の半導体装置であって、前記ゲート電極を形成する
ゲート電極材料は第1の導電型のゲート電極材料を含
む。
【0031】
【発明の実施の形態】<実施の形態1>図1〜図8はこ
の発明の実施の形態1であるCMOS構造のMOSトラ
ンジスタの製造方法を示す断面図である。以下、これら
の図を参照して、実施の形態1の製造方法を説明する。
の発明の実施の形態1であるCMOS構造のMOSトラ
ンジスタの製造方法を示す断面図である。以下、これら
の図を参照して、実施の形態1の製造方法を説明する。
【0032】まず、図1に示すように、シリコン基板1
の上層部に素子分離領域2を選択的に形成し、各々が素
子分離領域2によって素子分離されたNMOS領域41
及びPMOS領域42にPウェル領域43及びNウェル
領域44(双方ともチャネル領域を含む)をそれぞれイ
オン注入等によって形成した後、シリコン基板1上の全
面にシリコン酸化膜3、多結晶シリコン層4を順次堆積
する。
の上層部に素子分離領域2を選択的に形成し、各々が素
子分離領域2によって素子分離されたNMOS領域41
及びPMOS領域42にPウェル領域43及びNウェル
領域44(双方ともチャネル領域を含む)をそれぞれイ
オン注入等によって形成した後、シリコン基板1上の全
面にシリコン酸化膜3、多結晶シリコン層4を順次堆積
する。
【0033】次に、図2に示すように、多結晶シリコン
層4上にレジスト5を形成した後、写真製版によりレジ
スト5をパターニングする。
層4上にレジスト5を形成した後、写真製版によりレジ
スト5をパターニングする。
【0034】そして、図3に示すように、パターニング
されたレジスト5をマスクとして、多結晶シリコン層4
及びシリコン酸化膜3をエッチングして、NMOS領域
41にダミーゲート電極(配線)6A及びダミーゲート
酸化膜3Aからなるダミーゲート電極部(仮ゲート電極
部)を得ると同時に、PMOS領域42に実ゲート電極
(配線)6B及び実ゲート酸化膜3Bからなる実ゲート
電極部を得る。
されたレジスト5をマスクとして、多結晶シリコン層4
及びシリコン酸化膜3をエッチングして、NMOS領域
41にダミーゲート電極(配線)6A及びダミーゲート
酸化膜3Aからなるダミーゲート電極部(仮ゲート電極
部)を得ると同時に、PMOS領域42に実ゲート電極
(配線)6B及び実ゲート酸化膜3Bからなる実ゲート
電極部を得る。
【0035】その後、図4に示すように、全面にレジス
ト7を形成し、PMOS領域42のみ残存するようにレ
ジスト7をパターニングした後、パターニングしたレジ
スト7及びNMOS領域41のダミーゲート電極6Aを
マスクとしてN型不純物イオン8をシリコン基板1の表
面から比較的深く注入して拡散処理を行うことにより、
NMOSトランジスタのソース・ドレイン主要領域であ
るN型拡散領域9a,9bを形成する。
ト7を形成し、PMOS領域42のみ残存するようにレ
ジスト7をパターニングした後、パターニングしたレジ
スト7及びNMOS領域41のダミーゲート電極6Aを
マスクとしてN型不純物イオン8をシリコン基板1の表
面から比較的深く注入して拡散処理を行うことにより、
NMOSトランジスタのソース・ドレイン主要領域であ
るN型拡散領域9a,9bを形成する。
【0036】続いて、図5に示すように、全面にBSG
(Boron-Silicate Glass)等のボロンを1〜20%程度
含むサイドウォール形成材料を数10〜100nmの膜
厚で堆積し、エッチバックすることにより、NMOS領
域41及びPMOS領域42において、ダミーゲート電
極部(6A,3A)及び実ゲート電極部(6B,3B)
それぞれの側面にボロン含有サイドウォール10a,1
0bを同時に形成する。このとき、ボロン含有サイドウ
ォール10a,10bそれぞれのサイドウォール幅とし
ては、サイドウォール材料の堆積膜厚の10〜20%減
に収まるようにする。
(Boron-Silicate Glass)等のボロンを1〜20%程度
含むサイドウォール形成材料を数10〜100nmの膜
厚で堆積し、エッチバックすることにより、NMOS領
域41及びPMOS領域42において、ダミーゲート電
極部(6A,3A)及び実ゲート電極部(6B,3B)
それぞれの側面にボロン含有サイドウォール10a,1
0bを同時に形成する。このとき、ボロン含有サイドウ
ォール10a,10bそれぞれのサイドウォール幅とし
ては、サイドウォール材料の堆積膜厚の10〜20%減
に収まるようにする。
【0037】その後、図6に示すように、全面にレジス
ト11を形成し、NMOS領域41のみ残存するように
レジスト11をパターニングした後、パターニングした
レジスト11及びPMOS領域42の実ゲート電極6B
及びボロン含有サイドウォール10a,10bをマスク
としてP型不純物イオン12をシリコン基板1の表面か
ら比較的深く注入して拡散処理を行うことにより、PM
OSトランジスタのソース・ドレイン主要領域であるP
型拡散領域13a,13bを得る。このP型拡散領域1
3a,13bはN型拡散領域9a,9bと同等の形成深
さで形成される。
ト11を形成し、NMOS領域41のみ残存するように
レジスト11をパターニングした後、パターニングした
レジスト11及びPMOS領域42の実ゲート電極6B
及びボロン含有サイドウォール10a,10bをマスク
としてP型不純物イオン12をシリコン基板1の表面か
ら比較的深く注入して拡散処理を行うことにより、PM
OSトランジスタのソース・ドレイン主要領域であるP
型拡散領域13a,13bを得る。このP型拡散領域1
3a,13bはN型拡散領域9a,9bと同等の形成深
さで形成される。
【0038】そして、図7に示すように、全面にシリコ
ン窒化膜14を堆積し、CMP(Chemical Mechanical
Polishing)等の研磨処理を施してシリコン窒化膜14
を平坦化して、ダミーゲート電極6Aの表面を露出さ
せ、シリコン窒化膜14及びPMOS領域42の実ゲー
ト電極6B上に形成された保護膜(図示せず)をマスク
としてNMOS領域41のダミーゲート電極6A及びダ
ミーゲート酸化膜3Aを除去して、開口部47を設け
る。
ン窒化膜14を堆積し、CMP(Chemical Mechanical
Polishing)等の研磨処理を施してシリコン窒化膜14
を平坦化して、ダミーゲート電極6Aの表面を露出さ
せ、シリコン窒化膜14及びPMOS領域42の実ゲー
ト電極6B上に形成された保護膜(図示せず)をマスク
としてNMOS領域41のダミーゲート電極6A及びダ
ミーゲート酸化膜3Aを除去して、開口部47を設け
る。
【0039】さらに、開口部47の側面に、PSG(Ph
ospho-Silicate Glass)等のリンを1〜20%程度含む
サイドウォール材料を数10〜100nmの膜厚で堆積
し、エッチバックを施すことにより、ボロン含有サイド
ウォール10a,10bそれぞれに隣接してリン含有サ
イドウォール15a,15bを形成する。
ospho-Silicate Glass)等のリンを1〜20%程度含む
サイドウォール材料を数10〜100nmの膜厚で堆積
し、エッチバックを施すことにより、ボロン含有サイド
ウォール10a,10bそれぞれに隣接してリン含有サ
イドウォール15a,15bを形成する。
【0040】この際、例えば、ダミーゲート電極6Aの
ダミーゲート長が0.25μmの場合に実ゲート長0.
1μmのNMOSトランジスタを作製しようとすれば、
00.75μm(=(0.25-0.1)/2)のサイドウォール幅
のリン含有サイドウォール15a,15bを形成すれば
よい。
ダミーゲート長が0.25μmの場合に実ゲート長0.
1μmのNMOSトランジスタを作製しようとすれば、
00.75μm(=(0.25-0.1)/2)のサイドウォール幅
のリン含有サイドウォール15a,15bを形成すれば
よい。
【0041】その後、図8に示すように、開口部47内
のPウェル領域43上にシリコン酸化膜からなる実ゲー
ト酸化膜16を形成し、実ゲート酸化膜16上にポリシ
リコンからなる実ゲート電極(配線)17を形成するこ
とにより、開口部47内を実ゲート酸化膜16及び実ゲ
ート電極17によって埋める。
のPウェル領域43上にシリコン酸化膜からなる実ゲー
ト酸化膜16を形成し、実ゲート酸化膜16上にポリシ
リコンからなる実ゲート電極(配線)17を形成するこ
とにより、開口部47内を実ゲート酸化膜16及び実ゲ
ート電極17によって埋める。
【0042】そして、図9に示すように、シリコン窒化
膜14上にシリコン窒化膜等からなる層間絶縁膜48を
形成する。この層間絶縁膜48の形成の際に行う熱処理
によって、NMOS領域41ではリン含有サイドウォー
ル15a,15bに含まれるリンを拡散源とした拡散に
よってN型エクステンション領域18a,18bが形成
され、PMOS領域42ではボロン含有サイドウォール
10a,10bに含まれるボロンを拡散源とした拡散に
よってP型エクステンション領域19a,19bが形成
される。なお、NMOS領域41におけるボロン含有サ
イドウォール10a,10b内のボロンを拡散源とした
拡散は、N型拡散領域9a,9b中に起こるため無視で
きる。
膜14上にシリコン窒化膜等からなる層間絶縁膜48を
形成する。この層間絶縁膜48の形成の際に行う熱処理
によって、NMOS領域41ではリン含有サイドウォー
ル15a,15bに含まれるリンを拡散源とした拡散に
よってN型エクステンション領域18a,18bが形成
され、PMOS領域42ではボロン含有サイドウォール
10a,10bに含まれるボロンを拡散源とした拡散に
よってP型エクステンション領域19a,19bが形成
される。なお、NMOS領域41におけるボロン含有サ
イドウォール10a,10b内のボロンを拡散源とした
拡散は、N型拡散領域9a,9b中に起こるため無視で
きる。
【0043】このように、NMOS領域41において、
エクステンション用のリン含有サイドウォール15a,
15bは、先に形成された補助用のボロン含有サイドウ
ォール10a,10bに隣接して形成しているため、ソ
ース・ドレイン主要領域であるN型拡散領域9a,9b
に隣接して位置精度良くN型エクステンション領域18
a,18bを形成することができる。
エクステンション用のリン含有サイドウォール15a,
15bは、先に形成された補助用のボロン含有サイドウ
ォール10a,10bに隣接して形成しているため、ソ
ース・ドレイン主要領域であるN型拡散領域9a,9b
に隣接して位置精度良くN型エクステンション領域18
a,18bを形成することができる。
【0044】その後、配線等の既存のプロセスを経てN
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域9(9a,9b)N型エクステンション領域
18(18a,18b)、実ゲート酸化膜16、及び実
ゲート電極17とによって規定され、PMOS領域42
に作製されるPMOSトランジスタは、P型拡散領域1
3(13a,13b)、P型エクステンション領域19
(19a,19b)、実ゲート酸化膜3B、及び実ゲー
ト電極6Bによって規定される。そして、N型拡散領域
9及びN型エクステンション領域18がNMOSトラン
ジスタのソース・ドレイン領域となり、P型拡散領域1
3及びP型エクステンション領域19がPMOSトラン
ジスタのソース・ドレイン領域となる。
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域9(9a,9b)N型エクステンション領域
18(18a,18b)、実ゲート酸化膜16、及び実
ゲート電極17とによって規定され、PMOS領域42
に作製されるPMOSトランジスタは、P型拡散領域1
3(13a,13b)、P型エクステンション領域19
(19a,19b)、実ゲート酸化膜3B、及び実ゲー
ト電極6Bによって規定される。そして、N型拡散領域
9及びN型エクステンション領域18がNMOSトラン
ジスタのソース・ドレイン領域となり、P型拡散領域1
3及びP型エクステンション領域19がPMOSトラン
ジスタのソース・ドレイン領域となる。
【0045】N型エクステンション領域18及びP型エ
クステンション領域19は層間絶縁膜48の形成時の熱
処理を利用して形成するため、これらのエクステンショ
ン領域形成用の工程を別途追加する必要となく、N型エ
クステンション領域18とP型エクステンション領域1
9とを同時に形成することができる。
クステンション領域19は層間絶縁膜48の形成時の熱
処理を利用して形成するため、これらのエクステンショ
ン領域形成用の工程を別途追加する必要となく、N型エ
クステンション領域18とP型エクステンション領域1
9とを同時に形成することができる。
【0046】なお、図8で示す実ゲート電極17の形成
後に、RTA(Rapid Thermal Annealing)等を用い
て、900〜1050℃、30秒以下の高温、短時間処
理を行って、エクステンション領域18,19とソース
・ドレイン主要領域9,13の活性化とを同時に行って
も良い。
後に、RTA(Rapid Thermal Annealing)等を用い
て、900〜1050℃、30秒以下の高温、短時間処
理を行って、エクステンション領域18,19とソース
・ドレイン主要領域9,13の活性化とを同時に行って
も良い。
【0047】また、本実施の形態では、ゲート絶縁膜と
してシリコン酸化膜を用いたが、ゲート絶縁膜材料とし
てシリコン窒化膜、窒化酸化膜あるいはTa2O5等の高
誘電率材料を用いても良い。
してシリコン酸化膜を用いたが、ゲート絶縁膜材料とし
てシリコン窒化膜、窒化酸化膜あるいはTa2O5等の高
誘電率材料を用いても良い。
【0048】さらに、ゲート電極(配線)材料として、
ポリシリコン以外にタングステン等の金属材料あるいは
アモルファスシリコンを用いても良い。アモルファスシ
リコンを用いればパターニング時の寸法バラツキをポリ
シリコンより抑えることができる。層間絶縁膜としてシ
リコン窒化膜を用いたが、シリコン酸化膜を用いてもよ
い。
ポリシリコン以外にタングステン等の金属材料あるいは
アモルファスシリコンを用いても良い。アモルファスシ
リコンを用いればパターニング時の寸法バラツキをポリ
シリコンより抑えることができる。層間絶縁膜としてシ
リコン窒化膜を用いたが、シリコン酸化膜を用いてもよ
い。
【0049】加えて、図10に示すように、予めチャネ
ル領域の不純物注入を行うのではなく、ダミーゲート電
極6Aを除去して得られる開口部47から、シリコン基
板1の形成面の法線に対し0度の角度でP型不純物イオ
ン51を注入して、N型拡散領域9a,9b間にチャネ
ル領域を形成するようにしても良い。このように、ソー
ス・ドレイン主要領域形成後にチャネル領域を形成する
ことにより、ソース・ドレイン主要領域形成時における
熱処理による不純物の再分布の影響を抑制し、MOSト
ランジスタのチャネル領域における寄生抵抗の増加を抑
制できる。
ル領域の不純物注入を行うのではなく、ダミーゲート電
極6Aを除去して得られる開口部47から、シリコン基
板1の形成面の法線に対し0度の角度でP型不純物イオ
ン51を注入して、N型拡散領域9a,9b間にチャネ
ル領域を形成するようにしても良い。このように、ソー
ス・ドレイン主要領域形成後にチャネル領域を形成する
ことにより、ソース・ドレイン主要領域形成時における
熱処理による不純物の再分布の影響を抑制し、MOSト
ランジスタのチャネル領域における寄生抵抗の増加を抑
制できる。
【0050】チャネル領域は開口部47を介したイオン
注入によって形成されるため位置精度良く形成すること
ができ、0度でイオン注入することにより位置ズレなく
チャネル領域を形成することができる。
注入によって形成されるため位置精度良く形成すること
ができ、0度でイオン注入することにより位置ズレなく
チャネル領域を形成することができる。
【0051】さらに、開口部47から、ボロン含有サイ
ドウォール10a,10b側にそれぞれ5〜15度の角
度でP型不純物イオンを斜め注入して、ボロン含有サイ
ドウォール10a,10bの下方にP型のポケット領域
を形成することもできる。
ドウォール10a,10b側にそれぞれ5〜15度の角
度でP型不純物イオンを斜め注入して、ボロン含有サイ
ドウォール10a,10bの下方にP型のポケット領域
を形成することもできる。
【0052】このように、実施の形態1のMOSトラン
ジスタの製造方法は、ソース・ドレイン主要領域を形成
後に、不純物が含まれる不純物含有サイドウォールを拡
散源として、層間絶縁膜形成時等のサイドウォール形成
後の熱処理時にエクステンション領域を形成している。
ジスタの製造方法は、ソース・ドレイン主要領域を形成
後に、不純物が含まれる不純物含有サイドウォールを拡
散源として、層間絶縁膜形成時等のサイドウォール形成
後の熱処理時にエクステンション領域を形成している。
【0053】したがって、ソース・ドレイン主要領域の
形成時の熱処理は、エクステンション領域には全く関与
しなくなり、ソース・ドレイン主要領域の形成時の熱処
理の影響が省略される分、形成深さ(接合深さ)の浅い
エクステンション領域を形成することができる。
形成時の熱処理は、エクステンション領域には全く関与
しなくなり、ソース・ドレイン主要領域の形成時の熱処
理の影響が省略される分、形成深さ(接合深さ)の浅い
エクステンション領域を形成することができる。
【0054】すなわち、エクステンション領域形成後の
不純物拡散に寄与する熱処理の影響を最小限に軽減する
ことによって、浅いPN接合を有するMOSトランジス
タを得ることができる。
不純物拡散に寄与する熱処理の影響を最小限に軽減する
ことによって、浅いPN接合を有するMOSトランジス
タを得ることができる。
【0055】<実施の形態2>図11〜図18はこの発
明の実施の形態2であるCMOS構造のMOSトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態2の製造方法を説明する。
明の実施の形態2であるCMOS構造のMOSトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態2の製造方法を説明する。
【0056】まず、図11に示すように、シリコン基板
1の上層部に素子分離領域2を選択的に形成し、NMO
S領域41及びPMOS領域42にPウェル領域43及
びNウェル領域44(双方ともチャネル領域を含む)を
それぞれイオン注入等によって形成した後、シリコン基
板1上の全面にシリコン酸化膜3、多結晶シリコン層4
を順次堆積する。
1の上層部に素子分離領域2を選択的に形成し、NMO
S領域41及びPMOS領域42にPウェル領域43及
びNウェル領域44(双方ともチャネル領域を含む)を
それぞれイオン注入等によって形成した後、シリコン基
板1上の全面にシリコン酸化膜3、多結晶シリコン層4
を順次堆積する。
【0057】次に、図12に示すように、多結晶シリコ
ン層4上にレジスト5を形成した後、写真製版によりレ
ジスト5をパターニングする。
ン層4上にレジスト5を形成した後、写真製版によりレ
ジスト5をパターニングする。
【0058】そして、図13に示すように、パターニン
グされたレジスト5をマスクとして、多結晶シリコン層
4及びシリコン酸化膜3をエッチングして、PMOS領
域42にダミーゲート電極(配線)6C及びダミーゲー
ト酸化膜3Cからなるダミーゲート電極部を得ると同時
に、NMOS領域41に実ゲート配線6D及び実ゲート
酸化膜3Dからなる実ゲート電極部を得る。
グされたレジスト5をマスクとして、多結晶シリコン層
4及びシリコン酸化膜3をエッチングして、PMOS領
域42にダミーゲート電極(配線)6C及びダミーゲー
ト酸化膜3Cからなるダミーゲート電極部を得ると同時
に、NMOS領域41に実ゲート配線6D及び実ゲート
酸化膜3Dからなる実ゲート電極部を得る。
【0059】その後、図14に示すように、全面にレジ
スト20を形成し、NMOS領域41のみ残存するよう
にレジスト20をパターニングした後、パターニングし
たレジスト20及びPMOS領域42のダミーゲート電
極6CをマスクとしてP型不純物イオン21をシリコン
基板1の表面から比較的深く注入して拡散処理を施すこ
とにより、P型拡散領域22を得る。
スト20を形成し、NMOS領域41のみ残存するよう
にレジスト20をパターニングした後、パターニングし
たレジスト20及びPMOS領域42のダミーゲート電
極6CをマスクとしてP型不純物イオン21をシリコン
基板1の表面から比較的深く注入して拡散処理を施すこ
とにより、P型拡散領域22を得る。
【0060】続いて、図15に示すように、全面にPS
G等のリンを1〜20%程度含むサイドウォール形成材
料を数10〜100nmの膜厚で堆積し、エッチバック
することにより、ダミーゲート電極部(6C,3C)及
び実ゲート電極部(6D,3D)それぞれの側面にリン
含有サイドウォール23a,23bを形成する。
G等のリンを1〜20%程度含むサイドウォール形成材
料を数10〜100nmの膜厚で堆積し、エッチバック
することにより、ダミーゲート電極部(6C,3C)及
び実ゲート電極部(6D,3D)それぞれの側面にリン
含有サイドウォール23a,23bを形成する。
【0061】その後、図16に示すように、全面にレジ
スト24を形成し、PMOS領域42のみ残存するよう
にレジスト24をパターニングした後、パターニングし
たレジスト24及びNMOS領域41の実ゲート配線6
D及びリン含有サイドウォール23a,23bをマスク
としてN型不純物イオン25をシリコン基板1の表面か
ら比較的深く注入して拡散処理を施すことにより、N型
拡散領域26を得る。このN型拡散領域26はP型拡散
領域22と同等の形成深さで形成される。
スト24を形成し、PMOS領域42のみ残存するよう
にレジスト24をパターニングした後、パターニングし
たレジスト24及びNMOS領域41の実ゲート配線6
D及びリン含有サイドウォール23a,23bをマスク
としてN型不純物イオン25をシリコン基板1の表面か
ら比較的深く注入して拡散処理を施すことにより、N型
拡散領域26を得る。このN型拡散領域26はP型拡散
領域22と同等の形成深さで形成される。
【0062】そして、図17に示すように、全面にシリ
コン窒化膜27を堆積し、CMP等の研磨処理を施して
シリコン窒化膜27を平坦化して、ダミーゲート電極6
Cの表面を露出させ、シリコン窒化膜27及びNMOS
領域41の実ゲート配線6D上に形成された保護膜(図
示せず)をマスクとしてPMOS領域42のダミーゲー
ト電極6C及びダミーゲート酸化膜3Cを除去して、開
口部49を設ける。
コン窒化膜27を堆積し、CMP等の研磨処理を施して
シリコン窒化膜27を平坦化して、ダミーゲート電極6
Cの表面を露出させ、シリコン窒化膜27及びNMOS
領域41の実ゲート配線6D上に形成された保護膜(図
示せず)をマスクとしてPMOS領域42のダミーゲー
ト電極6C及びダミーゲート酸化膜3Cを除去して、開
口部49を設ける。
【0063】さらに、開口部49の側面に、BSG等の
ボロンを1〜20%程度含むサイドウォール形成材料を
数10〜100nmの膜厚で堆積し、エッチバックによ
りリン含有サイドウォール23a,23bそれぞれに隣
接するボロン含有サイドウォール28a,28bを形成
する。
ボロンを1〜20%程度含むサイドウォール形成材料を
数10〜100nmの膜厚で堆積し、エッチバックによ
りリン含有サイドウォール23a,23bそれぞれに隣
接するボロン含有サイドウォール28a,28bを形成
する。
【0064】この際、例えば、ダミーゲート電極6Cの
ダミーゲート長が0.25μmの場合に実ゲート長0.
1μmのPMOSトランジスタを作製しようとすれば、
00.75μmのサイドウォール幅のボロン含有サイド
ウォール28a,28bを形成すればよい。
ダミーゲート長が0.25μmの場合に実ゲート長0.
1μmのPMOSトランジスタを作製しようとすれば、
00.75μmのサイドウォール幅のボロン含有サイド
ウォール28a,28bを形成すればよい。
【0065】その後、図18に示すように、開口部49
内のNウェル領域44上にシリコン酸化膜からなるゲー
ト酸化膜29を形成し、ゲート酸化膜29上にポリシリ
コンからなる実ゲート電極(配線)30を形成すること
により、開口部49内をゲート酸化膜29及び実ゲート
電極30によって埋める。
内のNウェル領域44上にシリコン酸化膜からなるゲー
ト酸化膜29を形成し、ゲート酸化膜29上にポリシリ
コンからなる実ゲート電極(配線)30を形成すること
により、開口部49内をゲート酸化膜29及び実ゲート
電極30によって埋める。
【0066】そして、図19に示すように、シリコン窒
化膜27上にシリコン窒化膜等の層間絶縁膜50を形成
する。この層間絶縁膜50の形成の際の熱処理によっ
て、PMOS領域42ではボロン含有サイドウォール2
8a,28b内のボロンを拡散源とした拡散によってP
型エクステンション領域31a,31bが形成され、N
MOS領域41ではリン含有サイドウォール23a,2
3b内のリンを拡散源とした拡散によってN型エクステ
ンション領域32a,32bが形成される。なお、PM
OS領域42におけるリン含有サイドウォール23a,
23bからの拡散は、P型拡散領域22中に起こるため
無視できる。
化膜27上にシリコン窒化膜等の層間絶縁膜50を形成
する。この層間絶縁膜50の形成の際の熱処理によっ
て、PMOS領域42ではボロン含有サイドウォール2
8a,28b内のボロンを拡散源とした拡散によってP
型エクステンション領域31a,31bが形成され、N
MOS領域41ではリン含有サイドウォール23a,2
3b内のリンを拡散源とした拡散によってN型エクステ
ンション領域32a,32bが形成される。なお、PM
OS領域42におけるリン含有サイドウォール23a,
23bからの拡散は、P型拡散領域22中に起こるため
無視できる。
【0067】その後、配線等の既存のプロセスを経てN
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域26(26a,26b)、N型エクステンシ
ョン領域32(32a,32b)、実ゲート酸化膜3
D、実ゲート電極6Dによって規定され、PMOS領域
42に作製されるPMOSトランジスタは、P型拡散領
域22(22a,22b)、P型エクステンション領域
31(31a,31b)、実ゲート酸化膜29、及び実
ゲート電極30によって規定される。そして、N型拡散
領域26及びN型エクステンション領域32がNMOS
トランジスタのソース・ドレイン領域となり、P型拡散
領域22及びP型エクステンション領域31がPMOS
トランジスタのソース・ドレイン領域となる。
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域26(26a,26b)、N型エクステンシ
ョン領域32(32a,32b)、実ゲート酸化膜3
D、実ゲート電極6Dによって規定され、PMOS領域
42に作製されるPMOSトランジスタは、P型拡散領
域22(22a,22b)、P型エクステンション領域
31(31a,31b)、実ゲート酸化膜29、及び実
ゲート電極30によって規定される。そして、N型拡散
領域26及びN型エクステンション領域32がNMOS
トランジスタのソース・ドレイン領域となり、P型拡散
領域22及びP型エクステンション領域31がPMOS
トランジスタのソース・ドレイン領域となる。
【0068】なお、図18で示す実ゲート電極30の形
成後に、実施の形態1と同様にRTA等の高温、短時間
処理を行って、エクステンション領域31,32とソー
ス・ドレイン主要領域22,26の活性化とを同時に行
っても良い。
成後に、実施の形態1と同様にRTA等の高温、短時間
処理を行って、エクステンション領域31,32とソー
ス・ドレイン主要領域22,26の活性化とを同時に行
っても良い。
【0069】また、実施の形態2では、ゲート絶縁膜と
してシリコン酸化膜を用いたが、実施の形態1と同様、
ゲート絶縁膜材料としてシリコン窒化膜、窒化酸化膜あ
るいはTa2O5等の高誘電率材料を用いても良い。
してシリコン酸化膜を用いたが、実施の形態1と同様、
ゲート絶縁膜材料としてシリコン窒化膜、窒化酸化膜あ
るいはTa2O5等の高誘電率材料を用いても良い。
【0070】さらに、実施の形態1と同様、ゲート配線
(電極)材料として、ポリシリコン以外にタングステン
等の金属材料を用いても良い。層間絶縁膜としてシリコ
ン窒化膜を用いたが、シリコン酸化膜を用いてもよい。
(電極)材料として、ポリシリコン以外にタングステン
等の金属材料を用いても良い。層間絶縁膜としてシリコ
ン窒化膜を用いたが、シリコン酸化膜を用いてもよい。
【0071】加えて、実施の形態1と同様、予めチャネ
ル領域の不純物注入を行うのではなく、ダミーゲート電
極6Cを除去して得られる開口部49から0度でP型不
純物イオンを注入してチャネル領域を形成するようにし
ても良い。このようにチャネル領域を形成することによ
り、MOSトランジスタのチャネル領域における寄生抵
抗の増加を抑制でき、熱処理による不純物の再分布の影
響を抑制できる。
ル領域の不純物注入を行うのではなく、ダミーゲート電
極6Cを除去して得られる開口部49から0度でP型不
純物イオンを注入してチャネル領域を形成するようにし
ても良い。このようにチャネル領域を形成することによ
り、MOSトランジスタのチャネル領域における寄生抵
抗の増加を抑制でき、熱処理による不純物の再分布の影
響を抑制できる。
【0072】このように、実施の形態2のMOSトラン
ジスタの製造方法は、実施の形態1と同様、ソース・ド
レイン主要領域形成後に、層間絶縁膜形成時等のサイド
ウォール形成後の熱処理を利用して、不純物含有サイド
ウォール内の不純物を拡散源とした拡散処理を行うこと
によりエクステンション領域を形成するため、エクステ
ンション領域形成後の不純物拡散に寄与する熱処理の影
響を最小限に軽減することによって、浅いPN接合を有
するMOSトランジスタを得ることができる。
ジスタの製造方法は、実施の形態1と同様、ソース・ド
レイン主要領域形成後に、層間絶縁膜形成時等のサイド
ウォール形成後の熱処理を利用して、不純物含有サイド
ウォール内の不純物を拡散源とした拡散処理を行うこと
によりエクステンション領域を形成するため、エクステ
ンション領域形成後の不純物拡散に寄与する熱処理の影
響を最小限に軽減することによって、浅いPN接合を有
するMOSトランジスタを得ることができる。
【0073】<実施の形態3>図20〜図27はこの発
明の実施の形態3であるCMOS構造のMOSトランジ
スタの製造方法を示す断面図である。
明の実施の形態3であるCMOS構造のMOSトランジ
スタの製造方法を示す断面図である。
【0074】図20〜図25で示す工程は、図1〜図6
で示す実施の形態1の工程と同様であるため説明は省略
し、以下、図26〜図28を参照して、実施の形態3の
製造方法を説明する。
で示す実施の形態1の工程と同様であるため説明は省略
し、以下、図26〜図28を参照して、実施の形態3の
製造方法を説明する。
【0075】図26に示すように、実施の形態1の図7
で示す工程同様、開口部47を設けた後、開口部47の
側面に、ボロン及びヒソをそれぞれ1〜20%程度含む
サイドウォール材料を堆積し、エッチバックによりボロ
ン含有サイドウォール10a,10bに隣接してボロン
・ヒソ含有サイドウォール33a,33bを形成する。
で示す工程同様、開口部47を設けた後、開口部47の
側面に、ボロン及びヒソをそれぞれ1〜20%程度含む
サイドウォール材料を堆積し、エッチバックによりボロ
ン含有サイドウォール10a,10bに隣接してボロン
・ヒソ含有サイドウォール33a,33bを形成する。
【0076】その後、図27に示すように、開口部47
内に実ゲート酸化膜16、実ゲート電極17を順次形成
することにより、開口部47内を実ゲート酸化膜16及
び実ゲート電極17によって埋める。
内に実ゲート酸化膜16、実ゲート電極17を順次形成
することにより、開口部47内を実ゲート酸化膜16及
び実ゲート電極17によって埋める。
【0077】そして、図28に示すように、シリコン窒
化膜14上にシリコン窒化膜等の層間絶縁膜48を形成
する。この層間絶縁膜48の形成の際の熱処理によっ
て、NMOS領域41ではボロン・ヒソ含有サイドウォ
ール33a,33b内のヒソ及びボロンを拡散源とした
拡散によってN型エクステンション領域34a,34b
及びP型ポケット領域35a,35bがそれぞれ形成さ
れ、PMOS領域42ではボロン含有サイドウォール1
0a,10b内のボロンを拡散源とした拡散によってP
型エクステンション領域19a,19bが形成される。
化膜14上にシリコン窒化膜等の層間絶縁膜48を形成
する。この層間絶縁膜48の形成の際の熱処理によっ
て、NMOS領域41ではボロン・ヒソ含有サイドウォ
ール33a,33b内のヒソ及びボロンを拡散源とした
拡散によってN型エクステンション領域34a,34b
及びP型ポケット領域35a,35bがそれぞれ形成さ
れ、PMOS領域42ではボロン含有サイドウォール1
0a,10b内のボロンを拡散源とした拡散によってP
型エクステンション領域19a,19bが形成される。
【0078】ボロンとヒソとの拡散係数の違い(ボロン
の方が大きい)があるため、ヒソの拡散によって得られ
るN型エクステンション領域34(34a,34b)は
シリコン基板1の表面から比較的浅い領域に形成され、
ボロンの拡散によって得られるP型ポケット領域35
(35a,35b)はN型エクステンション領域34よ
り深い領域に形成される。したがって、N型エクステン
ション領域34とP型ポケット領域35とが確実に分離
形成される。なお、P型ポケット領域35はN型の不純
物がP型の不純物によって補償されている領域である。
の方が大きい)があるため、ヒソの拡散によって得られ
るN型エクステンション領域34(34a,34b)は
シリコン基板1の表面から比較的浅い領域に形成され、
ボロンの拡散によって得られるP型ポケット領域35
(35a,35b)はN型エクステンション領域34よ
り深い領域に形成される。したがって、N型エクステン
ション領域34とP型ポケット領域35とが確実に分離
形成される。なお、P型ポケット領域35はN型の不純
物がP型の不純物によって補償されている領域である。
【0079】その後、配線等の既存のプロセスを経てN
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域9、N型エクステンション領域34、P型ポ
ケット領域35、実ゲート酸化膜16、実ゲート電極1
7によって規定され、PMOS領域42に作製されるP
MOSトランジスタは、P型拡散領域13、P型エクス
テンション領域19a,19b、実ゲート酸化膜3B、
及び実ゲート電極6Bによって規定される。そして、N
型拡散領域9及びN型エクステンション領域34がNM
OSトランジスタのソース・ドレイン領域となり、P型
拡散領域13及びP型エクステンション領域19がPM
OSトランジスタのソース・ドレイン領域となる。
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域9、N型エクステンション領域34、P型ポ
ケット領域35、実ゲート酸化膜16、実ゲート電極1
7によって規定され、PMOS領域42に作製されるP
MOSトランジスタは、P型拡散領域13、P型エクス
テンション領域19a,19b、実ゲート酸化膜3B、
及び実ゲート電極6Bによって規定される。そして、N
型拡散領域9及びN型エクステンション領域34がNM
OSトランジスタのソース・ドレイン領域となり、P型
拡散領域13及びP型エクステンション領域19がPM
OSトランジスタのソース・ドレイン領域となる。
【0080】N型エクステンション領域34、P型ポケ
ット領域35及びP型エクステンション領域19は、層
間絶縁膜48の形成時の熱処理を利用して形成するた
め、これらのエクステンション領域及びポケット領域形
成用の工程を別途追加する必要はなく、N型エクステン
ション領域34、P型ポケット領域35及びP型エクス
テンション領域19とを同時に形成することができる。
ット領域35及びP型エクステンション領域19は、層
間絶縁膜48の形成時の熱処理を利用して形成するた
め、これらのエクステンション領域及びポケット領域形
成用の工程を別途追加する必要はなく、N型エクステン
ション領域34、P型ポケット領域35及びP型エクス
テンション領域19とを同時に形成することができる。
【0081】このように、実施の形態3のMOSトラン
ジスタの製造方法は、実施の形態1,実施の形態2と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いPN接合を有するMOSトランジスタを得ることがで
きる。
ジスタの製造方法は、実施の形態1,実施の形態2と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いPN接合を有するMOSトランジスタを得ることがで
きる。
【0082】さらに、実施の形態3のMOSトランジス
タの製造方法は、導電型式及び拡散係数が異なる2種類
の不純物が含まれる不純物含有サイドウォールを拡散源
とすることにより、NMOSトランジスタのエクステン
ション領域形成時に同時にポケット領域を形成すること
ができる効果を奏する。
タの製造方法は、導電型式及び拡散係数が異なる2種類
の不純物が含まれる不純物含有サイドウォールを拡散源
とすることにより、NMOSトランジスタのエクステン
ション領域形成時に同時にポケット領域を形成すること
ができる効果を奏する。
【0083】<実施の形態4>図29〜図36はこの発
明の実施の形態4であるCMOS構造のMOSトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態4の製造方法を説明する。
明の実施の形態4であるCMOS構造のMOSトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態4の製造方法を説明する。
【0084】まず、図29に示すように、シリコン基板
1の上層部に素子分離領域2を選択的に形成し、NMO
S領域41及びPMOS領域42にPウェル領域43及
びNウェル領域44をそれぞれイオン注入等によって形
成した後、シリコン基板1上の全面にシリコン酸化膜
3、P型ポリシリコン層36を順次堆積する。
1の上層部に素子分離領域2を選択的に形成し、NMO
S領域41及びPMOS領域42にPウェル領域43及
びNウェル領域44をそれぞれイオン注入等によって形
成した後、シリコン基板1上の全面にシリコン酸化膜
3、P型ポリシリコン層36を順次堆積する。
【0085】次に、図30に示すように、P型ポリシリ
コン層36上にレジスト5を形成した後、写真製版によ
りレジスト5をパターニングする。
コン層36上にレジスト5を形成した後、写真製版によ
りレジスト5をパターニングする。
【0086】そして、図31に示すように、パターニン
グされたレジスト5をマスクとして、P型ポリシリコン
層36及びシリコン酸化膜3をエッチングして、NMO
S領域41にダミーゲート電極(配線)40A及びダミ
ーゲート酸化膜3Aからなるダミーゲート部を得ると同
時に、PMOS領域42に実ゲート電極(配線)40B
及び実ゲート酸化膜3Bからなる実ゲート電極部を得
る。
グされたレジスト5をマスクとして、P型ポリシリコン
層36及びシリコン酸化膜3をエッチングして、NMO
S領域41にダミーゲート電極(配線)40A及びダミ
ーゲート酸化膜3Aからなるダミーゲート部を得ると同
時に、PMOS領域42に実ゲート電極(配線)40B
及び実ゲート酸化膜3Bからなる実ゲート電極部を得
る。
【0087】その後、図32〜図35で示す工程は、図
4〜図7で示す実施の形態1の工程と同様に行われ、図
35で示す構造が得られる。
4〜図7で示す実施の形態1の工程と同様に行われ、図
35で示す構造が得られる。
【0088】そして、図36に示すように、開口部47
内に実ゲート酸化膜16、N型のポリシリコンからなる
実ゲート電極37を順次形成することにより、開口部4
7内を実ゲート酸化膜16及び実ゲート電極37によっ
て埋める。
内に実ゲート酸化膜16、N型のポリシリコンからなる
実ゲート電極37を順次形成することにより、開口部4
7内を実ゲート酸化膜16及び実ゲート電極37によっ
て埋める。
【0089】そして、図37に示すように、シリコン窒
化膜14上にシリコン窒化膜等の層間絶縁膜48を形成
する。この層間絶縁膜48の形成の際の熱処理によっ
て、NMOS領域41ではリン含有サイドウォール15
a,15b内のリンを拡散源とした拡散によってN型エ
クステンション領域18a,18bが形成され、PMO
S領域42ではボロン含有サイドウォール10a,10
b内のボロンを拡散源とした拡散によってP型エクステ
ンション領域19a,19bが形成される。
化膜14上にシリコン窒化膜等の層間絶縁膜48を形成
する。この層間絶縁膜48の形成の際の熱処理によっ
て、NMOS領域41ではリン含有サイドウォール15
a,15b内のリンを拡散源とした拡散によってN型エ
クステンション領域18a,18bが形成され、PMO
S領域42ではボロン含有サイドウォール10a,10
b内のボロンを拡散源とした拡散によってP型エクステ
ンション領域19a,19bが形成される。
【0090】その後、配線等の既存のプロセスを経てN
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域9、N型エクステンション領域18、実ゲー
ト酸化膜16、実ゲート電極37によって規定され、P
MOS領域42に作製されるPMOSトランジスタは、
P型拡散領域13、P型エクステンション領域19、実
ゲート酸化膜3B、及び実ゲート電極40Bによって規
定される。
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域9、N型エクステンション領域18、実ゲー
ト酸化膜16、実ゲート電極37によって規定され、P
MOS領域42に作製されるPMOSトランジスタは、
P型拡散領域13、P型エクステンション領域19、実
ゲート酸化膜3B、及び実ゲート電極40Bによって規
定される。
【0091】このように、実施の形態4のMOSトラン
ジスタの製造方法は、実施の形態1〜実施の形態3と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いPN接合を有するMOSトランジスタを得ることがで
きる。
ジスタの製造方法は、実施の形態1〜実施の形態3と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いPN接合を有するMOSトランジスタを得ることがで
きる。
【0092】さらに、実施の形態4のMOSトランジス
タの製造方法は、NMOSトランジスタ及びPMOSト
ランジスタそれぞれのゲート電極(実ゲート電極37及
び実ゲート電極40B)を、各々の導電型のポリシリコ
ンで形成することにより、それぞれの導電型に適合した
仕事関数のゲート電極が形成でき、容易にトランジスタ
を設計することが可能で、かつ制御性が向上する。
タの製造方法は、NMOSトランジスタ及びPMOSト
ランジスタそれぞれのゲート電極(実ゲート電極37及
び実ゲート電極40B)を、各々の導電型のポリシリコ
ンで形成することにより、それぞれの導電型に適合した
仕事関数のゲート電極が形成でき、容易にトランジスタ
を設計することが可能で、かつ制御性が向上する。
【0093】<実施の形態5>図38〜図45はこの発
明の実施の形態5であるCMOS構造のMOSトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態5の製造方法を説明する。
明の実施の形態5であるCMOS構造のMOSトランジ
スタの製造方法を示す断面図である。以下、これらの図
を参照して、実施の形態5の製造方法を説明する。
【0094】まず、図38に示すように、シリコン基板
1の上層部に素子分離領域2を選択的に形成し、NMO
S領域41及びPMOS領域42にPウェル領域43及
びNウェル領域44をそれぞれイオン注入等によって形
成した後、シリコン基板1上の全面にシリコン酸化膜
3、N型ポリシリコン層38を順次堆積する。
1の上層部に素子分離領域2を選択的に形成し、NMO
S領域41及びPMOS領域42にPウェル領域43及
びNウェル領域44をそれぞれイオン注入等によって形
成した後、シリコン基板1上の全面にシリコン酸化膜
3、N型ポリシリコン層38を順次堆積する。
【0095】次に、図39に示すように、N型ポリシリ
コン層38上にレジスト5を形成した後、写真製版によ
りレジスト5をパターニングする。
コン層38上にレジスト5を形成した後、写真製版によ
りレジスト5をパターニングする。
【0096】そして、図40に示すように、パターニン
グされたレジスト5をマスクとして、N型ポリシリコン
層38及びシリコン酸化膜3をエッチングして、PMO
S領域42にダミーゲート電極(配線)40C及びダミ
ーゲート酸化膜3Cからなるダミーゲート電極部を得る
と同時に、NMOS領域41に実ゲート電極40D及び
実ゲート酸化膜3Dからなる実ゲート電極部を得る。
グされたレジスト5をマスクとして、N型ポリシリコン
層38及びシリコン酸化膜3をエッチングして、PMO
S領域42にダミーゲート電極(配線)40C及びダミ
ーゲート酸化膜3Cからなるダミーゲート電極部を得る
と同時に、NMOS領域41に実ゲート電極40D及び
実ゲート酸化膜3Dからなる実ゲート電極部を得る。
【0097】その後、図41〜図44で示す工程は、図
14〜図17で示す実施の形態2の工程と同様に行わ
れ、図44で示す構造が得られる。
14〜図17で示す実施の形態2の工程と同様に行わ
れ、図44で示す構造が得られる。
【0098】そして、図45に示すように、開口部49
内にゲート酸化膜29、P型のポリシリコン層からなる
実ゲート電極(配線)39を順次形成することにより、
開口部49内をゲート酸化膜29及び実ゲート電極39
によって埋める。
内にゲート酸化膜29、P型のポリシリコン層からなる
実ゲート電極(配線)39を順次形成することにより、
開口部49内をゲート酸化膜29及び実ゲート電極39
によって埋める。
【0099】そして、図46に示すように、シリコン窒
化膜27上にシリコン窒化膜等の層間絶縁膜50を形成
する。この層間絶縁膜50の形成の際の熱処理によっ
て、PMOS領域42ではボロン含有サイドウォール2
8a,28b内のボロンを拡散源とした拡散によってP
型エクステンション領域31a,31bが形成され、N
MOS領域41ではリン含有サイドウォール23a,2
3b内のリンを拡散源とした拡散によってN型エクステ
ンション領域32a,32bが形成される。
化膜27上にシリコン窒化膜等の層間絶縁膜50を形成
する。この層間絶縁膜50の形成の際の熱処理によっ
て、PMOS領域42ではボロン含有サイドウォール2
8a,28b内のボロンを拡散源とした拡散によってP
型エクステンション領域31a,31bが形成され、N
MOS領域41ではリン含有サイドウォール23a,2
3b内のリンを拡散源とした拡散によってN型エクステ
ンション領域32a,32bが形成される。
【0100】その後、配線等の既存のプロセスを経てN
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域26、N型エクステンション領域32、実ゲ
ート酸化膜3D、実ゲート電極40Dによって規定さ
れ、PMOS領域42に作製されるPMOSトランジス
タは、P型拡散領域22、P型エクステンション領域3
1、実ゲート酸化膜29、及び実ゲート電極30によっ
て規定される。そして、N型拡散領域26及びN型エク
ステンション領域32がNMOSトランジスタのソース
・ドレイン領域となり、P型拡散領域22及びP型エク
ステンション領域31がPMOSトランジスタのソース
・ドレイン領域となる。
MOSトランジスタとPMOSトランジスタとからなる
CMOS構造の半導体デバイスが完成する。なお、NM
OS領域41に作製されるNMOSトランジスタは、N
型拡散領域26、N型エクステンション領域32、実ゲ
ート酸化膜3D、実ゲート電極40Dによって規定さ
れ、PMOS領域42に作製されるPMOSトランジス
タは、P型拡散領域22、P型エクステンション領域3
1、実ゲート酸化膜29、及び実ゲート電極30によっ
て規定される。そして、N型拡散領域26及びN型エク
ステンション領域32がNMOSトランジスタのソース
・ドレイン領域となり、P型拡散領域22及びP型エク
ステンション領域31がPMOSトランジスタのソース
・ドレイン領域となる。
【0101】このように、実施の形態5のMOSトラン
ジスタの製造方法は、実施の形態1〜実施の形態4と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いPN接合を有するMOSトランジスタを得ることがで
きる。
ジスタの製造方法は、実施の形態1〜実施の形態4と同
様、ソース・ドレイン主要領域形成後に、層間絶縁膜形
成時等のサイドウォール形成後の熱処理を利用して、不
純物含有サイドウォール内の不純物を拡散源とした拡散
処理を行うことによりエクステンション領域を形成する
ため、エクステンション領域形成後の不純物拡散に寄与
する熱処理の影響を最小限に軽減することによって、浅
いPN接合を有するMOSトランジスタを得ることがで
きる。
【0102】さらに、実施の形態5のMOSトランジス
タの製造方法は、実施の形態4と同様、NMOSトラン
ジスタ及びPMOSトランジスタそれぞれのゲート電極
を、各々の導電型のポリシリコンで形成することによ
り、それぞれの導電型に適合した仕事関数のゲート電極
が形成でき、容易にトランジスタを設計することが可能
で、かつ制御性が向上する。
タの製造方法は、実施の形態4と同様、NMOSトラン
ジスタ及びPMOSトランジスタそれぞれのゲート電極
を、各々の導電型のポリシリコンで形成することによ
り、それぞれの導電型に適合した仕事関数のゲート電極
が形成でき、容易にトランジスタを設計することが可能
で、かつ制御性が向上する。
【0103】
【発明の効果】以上説明したように、この発明における
請求項1記載の半導体装置の製造方法は、第1及び第2
のソース・ドレイン主要領域形成の後に実行されるステ
ップ(f) で、第1及び第2のエクステンション用サイド
ウォール内の第1のエクステンション用不純物を拡散源
とした第1の拡散処理により、第1及び第2のソース・
ドレイン主要領域それぞれに隣接して、第1の導電型の
第1及び第2のエクステンション領域を形成している。
請求項1記載の半導体装置の製造方法は、第1及び第2
のソース・ドレイン主要領域形成の後に実行されるステ
ップ(f) で、第1及び第2のエクステンション用サイド
ウォール内の第1のエクステンション用不純物を拡散源
とした第1の拡散処理により、第1及び第2のソース・
ドレイン主要領域それぞれに隣接して、第1の導電型の
第1及び第2のエクステンション領域を形成している。
【0104】したがって、第1及び第2のソース・ドレ
イン主要領域の形成時の熱処理は、第1及び第2のエク
ステンション領域には全く関与しなくなり、第1及び第
2のソース・ドレイン主要領域の形成時の熱処理の影響
が省略される分、形成深さの浅い第1及び第2のエクス
テンション領域を形成することができる。
イン主要領域の形成時の熱処理は、第1及び第2のエク
ステンション領域には全く関与しなくなり、第1及び第
2のソース・ドレイン主要領域の形成時の熱処理の影響
が省略される分、形成深さの浅い第1及び第2のエクス
テンション領域を形成することができる。
【0105】また、第1及び第2のエクステンション用
サイドウォールは先に形成された第1及び第2の補助用
サイドウォールに隣接して形成することにより、第1の
拡散処理実行時にソース・ドレイン主要領域に隣接して
位置精度良くエクステンション領域を形成することがで
きる。
サイドウォールは先に形成された第1及び第2の補助用
サイドウォールに隣接して形成することにより、第1の
拡散処理実行時にソース・ドレイン主要領域に隣接して
位置精度良くエクステンション領域を形成することがで
きる。
【0106】請求項2記載の半導体装置の製造方法にお
いて、ステップ(f) で実行される第1の拡散処理は層間
絶縁膜の形成時の熱処理を利用して行うため、エクステ
ンション領域形成用の工程を別途追加することなく、エ
クステンション領域を形成することができる。
いて、ステップ(f) で実行される第1の拡散処理は層間
絶縁膜の形成時の熱処理を利用して行うため、エクステ
ンション領域形成用の工程を別途追加することなく、エ
クステンション領域を形成することができる。
【0107】請求項3記載の半導体装置の製造方法にお
いて、ステップ(f) は、ポケット用不純物を拡散源とし
た第2の拡散処理により、第1及び第2のポケット領域
をさらに形成するため、ソース・ドレイン主要領域に隣
接してエクステンション領域とともにポケット領域を有
する絶縁ゲート構造の第1のトランジスタを製造するこ
とができる。
いて、ステップ(f) は、ポケット用不純物を拡散源とし
た第2の拡散処理により、第1及び第2のポケット領域
をさらに形成するため、ソース・ドレイン主要領域に隣
接してエクステンション領域とともにポケット領域を有
する絶縁ゲート構造の第1のトランジスタを製造するこ
とができる。
【0108】請求項4記載の半導体装置の製造方法にお
いて、ポケット用不純物は第1のエクステンション用不
純物より拡散係数が大きいため、拡散係数の違いによっ
て、第1及び第2のエクステンション領域は半導体基板
の表面から比較的浅い領域に形成され、第1及び第2の
ポケット領域は半導体基板の表面から比較的深い領域に
形成されることにより、第1及び第2のエクステンショ
ン領域と第1及び第2のポケット領域とは確実に分離形
成される。
いて、ポケット用不純物は第1のエクステンション用不
純物より拡散係数が大きいため、拡散係数の違いによっ
て、第1及び第2のエクステンション領域は半導体基板
の表面から比較的浅い領域に形成され、第1及び第2の
ポケット領域は半導体基板の表面から比較的深い領域に
形成されることにより、第1及び第2のエクステンショ
ン領域と第1及び第2のポケット領域とは確実に分離形
成される。
【0109】請求項5記載の半導体装置の製造方法にお
いて、ステップ(f) で実行される第1及び第2の拡散処
理は層間絶縁膜の形成時の熱処理を利用して同時に行う
ため、エクステンション領域形成用及びポケット領域形
成用の工程を別途追加することなく、第1及び第2のエ
クステンション領域並びに第1及び第2のポケット領域
を同時に形成することができる。
いて、ステップ(f) で実行される第1及び第2の拡散処
理は層間絶縁膜の形成時の熱処理を利用して同時に行う
ため、エクステンション領域形成用及びポケット領域形
成用の工程を別途追加することなく、第1及び第2のエ
クステンション領域並びに第1及び第2のポケット領域
を同時に形成することができる。
【0110】請求項6記載の半導体装置の製造方法にお
いて、第1の実ゲート電極を形成するゲート電極材料は
第1の導電型のゲート電極材料を含むため、第1の導電
型の第1のトランジスタの仕事関数に適した第1の実ゲ
ート電極を形成することができる。
いて、第1の実ゲート電極を形成するゲート電極材料は
第1の導電型のゲート電極材料を含むため、第1の導電
型の第1のトランジスタの仕事関数に適した第1の実ゲ
ート電極を形成することができる。
【0111】請求項7記載の半導体装置の製造方法のス
テップ(g) によって、実ゲート電極部が形成されるべき
領域下方の半導体基板の表面内の領域を第2の導電型の
チャネル領域とした第1のトランジスタを得ることがで
きる。
テップ(g) によって、実ゲート電極部が形成されるべき
領域下方の半導体基板の表面内の領域を第2の導電型の
チャネル領域とした第1のトランジスタを得ることがで
きる。
【0112】請求項8記載の半導体装置の製造方法のス
テップ(g) は、開口部を介して行う第2の導電型の不純
物イオンを注入するイオン注入処理を含むため、ステッ
プ(f) で開口部内に形成される第1の実ゲート電極下に
第2の導電型のチャネル領域を位置精度良く形成するこ
とができる。
テップ(g) は、開口部を介して行う第2の導電型の不純
物イオンを注入するイオン注入処理を含むため、ステッ
プ(f) で開口部内に形成される第1の実ゲート電極下に
第2の導電型のチャネル領域を位置精度良く形成するこ
とができる。
【0113】さらに、チャネル領域は第1及び第2のソ
ース・ドレイン主要領域形成後に形成されるため、ソー
ス・ドレイン主要領域形成時における熱処理による不純
物の再分布の影響を抑制することができる。
ース・ドレイン主要領域形成後に形成されるため、ソー
ス・ドレイン主要領域形成時における熱処理による不純
物の再分布の影響を抑制することができる。
【0114】請求項9記載の半導体装置の製造方法のス
テップ(f) は、第3及び第4のエクステンション用サイ
ドウォール内の第2のエクステンション用不純物を拡散
源とした第3の拡散処理により、第2の導電型の第3及
び第4のエクステンション領域をさらに形成している。
テップ(f) は、第3及び第4のエクステンション用サイ
ドウォール内の第2のエクステンション用不純物を拡散
源とした第3の拡散処理により、第2の導電型の第3及
び第4のエクステンション領域をさらに形成している。
【0115】したがって、第3及び第4のソース・ドレ
イン主要領域の形成時の熱処理は、第3及び第4のエク
ステンション領域には全く関与しなくなり、第3及び第
4のソース・ドレイン主要領域の形成時の熱処理の影響
が省略される分、形成深さの浅い第3及び第4のエクス
テンション領域を形成することができる。
イン主要領域の形成時の熱処理は、第3及び第4のエク
ステンション領域には全く関与しなくなり、第3及び第
4のソース・ドレイン主要領域の形成時の熱処理の影響
が省略される分、形成深さの浅い第3及び第4のエクス
テンション領域を形成することができる。
【0116】また、仮ゲート電極部と第2のゲート電極
部とは共に、ゲート絶縁膜(仮ゲート絶縁膜,第2の実
ゲート絶縁膜)とゲート電極(仮ゲート電極,第2の実
ゲート電極)とからなる積層構造であるため、仮ゲート
絶縁膜及び仮ゲート電極と第2の実ゲート絶縁膜及び第
2の実ゲート電極とがそれぞれ同一材料で形成される場
合、仮ゲート電極部と第2のゲート電極部とを同時に形
成することができる分、製造工程の簡略化を図ることが
できる。
部とは共に、ゲート絶縁膜(仮ゲート絶縁膜,第2の実
ゲート絶縁膜)とゲート電極(仮ゲート電極,第2の実
ゲート電極)とからなる積層構造であるため、仮ゲート
絶縁膜及び仮ゲート電極と第2の実ゲート絶縁膜及び第
2の実ゲート電極とがそれぞれ同一材料で形成される場
合、仮ゲート電極部と第2のゲート電極部とを同時に形
成することができる分、製造工程の簡略化を図ることが
できる。
【0117】請求項10記載の半導体装置の製造方法
は、共に第2のエクステンション用不純物を含有する第
1及び第2の補助用サイドウォールと第3及び第4のエ
クステンション用サイドウォールとを同時に形成するこ
とにより、製造工程の簡略化を図ることができる。
は、共に第2のエクステンション用不純物を含有する第
1及び第2の補助用サイドウォールと第3及び第4のエ
クステンション用サイドウォールとを同時に形成するこ
とにより、製造工程の簡略化を図ることができる。
【0118】請求項11記載の半導体装置の製造方法に
おいて、第1及び第2の実ゲート電極のゲート電極材料
は第1及び第2の導電型のゲート電極材料をそれぞれ含
むため、第1及び第2の導電型の第1及び第2のトラン
ジスタそれぞれの仕事関数に適した第1及び第2の実ゲ
ート電極を形成することができる。
おいて、第1及び第2の実ゲート電極のゲート電極材料
は第1及び第2の導電型のゲート電極材料をそれぞれ含
むため、第1及び第2の導電型の第1及び第2のトラン
ジスタそれぞれの仕事関数に適した第1及び第2の実ゲ
ート電極を形成することができる。
【0119】請求項12記載の半導体装置の製造方法の
ステップ(a-1) で、共に第2の導電型のゲート電極材料
からなる仮ゲート電極と第2のゲート電極とを同時に形
成することにより、製造工程の簡略化を図ることができ
る。
ステップ(a-1) で、共に第2の導電型のゲート電極材料
からなる仮ゲート電極と第2のゲート電極とを同時に形
成することにより、製造工程の簡略化を図ることができ
る。
【0120】この発明にかかる請求項13記載の半導体
装置において、第1及び第2のサイドウォール下に他の
領域より浅く形成される第1及び第2のエクステンショ
ン領域は、第1及び第2のエクステンション用サイドウ
ォール内のエクステンション用不純物を拡散源とした第
1の拡散処理により得ることができる。
装置において、第1及び第2のサイドウォール下に他の
領域より浅く形成される第1及び第2のエクステンショ
ン領域は、第1及び第2のエクステンション用サイドウ
ォール内のエクステンション用不純物を拡散源とした第
1の拡散処理により得ることができる。
【0121】したがって、請求項13記載のトランジス
タを得るべく、例えば、仮ゲート電極部をマスクとして
不純物を導入して第1及び第2のソース・ドレイン主要
領域を形成し、仮ゲート電極部に隣接して第1及び第2
の補助用サイドウォールを形成し、その後、仮ゲート電
極部を除去して開口部を形成し、開口部内で第1及び第
2の補助用サイドウォールに隣接して第1及び第2のエ
クステンション用サイドウォールを形成し、残存する開
口部に実ゲート電極部(ゲート絶縁膜、ゲート電極)を
形成した後、上記第1の拡散処理を実行することによ
り、ソース・ドレイン主要領域に隣接した位置精度の良
いエクステンション領域を得ることができる。
タを得るべく、例えば、仮ゲート電極部をマスクとして
不純物を導入して第1及び第2のソース・ドレイン主要
領域を形成し、仮ゲート電極部に隣接して第1及び第2
の補助用サイドウォールを形成し、その後、仮ゲート電
極部を除去して開口部を形成し、開口部内で第1及び第
2の補助用サイドウォールに隣接して第1及び第2のエ
クステンション用サイドウォールを形成し、残存する開
口部に実ゲート電極部(ゲート絶縁膜、ゲート電極)を
形成した後、上記第1の拡散処理を実行することによ
り、ソース・ドレイン主要領域に隣接した位置精度の良
いエクステンション領域を得ることができる。
【0122】さらに、上記例のように製造すれば、第1
及び第2のソース・ドレイン主要領域の形成時の熱処理
は、第1及び第2のエクステンション領域には全く関与
しなくなり、第1及び第2のソース・ドレイン主要領域
の形成時の熱処理の影響が省略される分、接合深さの浅
い第1及び第2のエクステンション領域を得ることがで
きる。
及び第2のソース・ドレイン主要領域の形成時の熱処理
は、第1及び第2のエクステンション領域には全く関与
しなくなり、第1及び第2のソース・ドレイン主要領域
の形成時の熱処理の影響が省略される分、接合深さの浅
い第1及び第2のエクステンション領域を得ることがで
きる。
【0123】請求項14記載の半導体装置において、第
1及び第2のエクステンション用サイドウォール下に形
成される第2の導電型の第1及び第2のポケット領域
は、第1及び第2のエクステンション用サイドウォール
内のポケット用不純物を拡散源とした第2の拡散処理に
より得ることができる。
1及び第2のエクステンション用サイドウォール下に形
成される第2の導電型の第1及び第2のポケット領域
は、第1及び第2のエクステンション用サイドウォール
内のポケット用不純物を拡散源とした第2の拡散処理に
より得ることができる。
【0124】したがって、上記第1及び第2のソース・
ドレイン主要領域の形成後に、上記第2の拡散処理を実
行して第1及び第2のソース・ドレイン主要領域に隣接
した位置精度の良い第1及び第2のポケット領域を得る
ことができる。
ドレイン主要領域の形成後に、上記第2の拡散処理を実
行して第1及び第2のソース・ドレイン主要領域に隣接
した位置精度の良い第1及び第2のポケット領域を得る
ことができる。
【0125】請求項15記載の半導体装置において、ゲ
ート電極を形成するゲート電極材料は第1の導電型のゲ
ート電極材料を含むため、第1の導電型の第1のトラン
ジスタの仕事関数に適した第1の実ゲート電極を得るこ
とができる。
ート電極を形成するゲート電極材料は第1の導電型のゲ
ート電極材料を含むため、第1の導電型の第1のトラン
ジスタの仕事関数に適した第1の実ゲート電極を得るこ
とができる。
【図1】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図2】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図3】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図4】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図5】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図6】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図7】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図8】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図9】 この発明の実施の形態1のMOSトランジス
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図10】 この発明の実施の形態1のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図11】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図12】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図13】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図14】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図15】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図16】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図17】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図18】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図19】 この発明の実施の形態2のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図20】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図21】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図22】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図23】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図24】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図25】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図26】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図27】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図28】 この発明の実施の形態3のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図29】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図30】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図31】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図32】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図33】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図34】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図35】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図36】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図37】 この発明の実施の形態4のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図38】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図39】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図40】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図41】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図42】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図43】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図44】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図45】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図46】 この発明の実施の形態5のMOSトランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
【図47】 従来のMOSトランジスタの製造方法を示
す断面図である。
す断面図である。
【図48】 従来のMOSトランジスタの製造方法を示
す断面図である。
す断面図である。
【図49】 従来のMOSトランジスタの製造方法を示
す断面図である。
す断面図である。
【図50】 従来のMOSトランジスタの製造方法を示
す断面図である。
す断面図である。
【図51】 従来のMOSトランジスタの製造方法を示
す断面図である。
す断面図である。
【図52】 従来のMOSトランジスタの製造方法を示
す断面図である。
す断面図である。
【図53】 従来のMOSトランジスタの製造方法を示
す断面図である。
す断面図である。
【図54】 従来のMOSトランジスタの製造方法を示
す断面図である。
す断面図である。
3A,3C,16 ダミーゲート酸化膜、3B,3D,
40B,40D,17,29 実ゲート酸化膜、6A,
6C,40A,40C ダミーゲート電極、6B,6
D,16,30,37,39,40B,40D 実ゲー
ト電極、9a,9b N型拡散領域、10a,10b,
28a,28b ボロン含有サイドウォール、13a,
13b P型拡散領域、15a,15b,23a,23
b リン含有サイドウォール、18a,18b,34
a,34b N型エクステンション領域、19a,19
b P型エクステンション領域、33a,33b ボロ
ン・ヒソ含有サイドウォール、35a,35b P型ポ
ケット領域、36 P型ポリシリコン層、38 N型ポ
リシリコン層、41 NMOS領域、42 PMOS領
域、48,50 層間絶縁膜。
40B,40D,17,29 実ゲート酸化膜、6A,
6C,40A,40C ダミーゲート電極、6B,6
D,16,30,37,39,40B,40D 実ゲー
ト電極、9a,9b N型拡散領域、10a,10b,
28a,28b ボロン含有サイドウォール、13a,
13b P型拡散領域、15a,15b,23a,23
b リン含有サイドウォール、18a,18b,34
a,34b N型エクステンション領域、19a,19
b P型エクステンション領域、33a,33b ボロ
ン・ヒソ含有サイドウォール、35a,35b P型ポ
ケット領域、36 P型ポリシリコン層、38 N型ポ
リシリコン層、41 NMOS領域、42 PMOS領
域、48,50 層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 康悦 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 4M104 BB01 BB18 CC05 DD03 DD04 DD26 DD80 EE03 EE09 EE15 EE16 EE17 GG09 GG10 GG14 GG16 HH14 5F040 DA13 DB03 DC01 EC04 EC07 EC08 ED03 ED04 EF02 EK05 EM01 EM03 FA02 FA04 FA09 FB03 FC11 FC13 5F048 AA00 AA01 AB01 AB03 AC03 BA01 BB05 BB07 BB09 BB11 BB14 BC05 BC06 BE03 BG14 DA25 DA29 DA30 DB02 DB03 DB06
Claims (15)
- 【請求項1】 (a) 半導体基板の表面内に第1の導電型
の第1及び第2のソース・ドレイン主要領域を、前記第
1及び第2のソース・ドレイン主要領域間の前記半導体
基板上に仮ゲート電極部をそれぞれ形成するステップ
と、 (b) 前記仮ゲート電極部の側面に第1及び第2の補助用
サイドウォールを形成するステップと、 (c) 前記仮ゲート電極部を除去して、前記第1及び第2
の補助用サイドウォールを側面とした開口部を得るステ
ップと、 (d) 前記開口部内に、前記第1及び第2の補助用サイド
ウォールそれぞれに隣接して、第1の導電型の第1のエ
クステンション用不純物を含有する第1及び第2のエク
ステンション用サイドウォールを形成するステップと、 (e) 前記ステップ(d) 実行後の前記開口部内に第1の実
ゲート絶縁膜、第1の実ゲート電極を順次形成して第1
の実ゲート電極部を得るステップと、 (f) 前記第1及び第2のエクステンション用サイドウォ
ール内の前記第1のエクステンション用不純物を拡散源
とした第1の拡散処理により、前記第1及び第2のソー
ス・ドレイン主要領域それぞれに隣接して、第1の導電
型の第1及び第2のエクステンション領域を形成するス
テップとを備え、 前記第1の実ゲート絶縁膜、第1の実ゲート電極、前記
第1及び第2のソース・ドレイン主要領域及び前記第1
及び第2のエクステンション領域によって第1の導電型
の絶縁ゲート構造の第1のトランジスタが規定される、
半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法で
あって、 前記ステップ(f) は、前記第1のトランジスタを含む前
記半導体基板上の全面に層間絶縁膜を形成するステップ
を含み、 前記第1の拡散処理は、前記層間絶縁膜の形成時の熱処
理を利用して行う拡散処理を含む、半導体装置の製造方
法。 - 【請求項3】 請求項1記載の半導体装置の製造方法で
あって、 前記第1及び第2のエクステンション用サイドウォール
は第2の導電型のポケット用不純物をさらに含有するサ
イドウォールを含み、 前記ステップ(f) は、前記ポケット用不純物を拡散源と
した第2の拡散処理により、前記第1及び第2のソース
・ドレイン主要領域に隣接して第1及び第2のポケット
領域をさらに形成するステップを含む、半導体装置の製
造方法。 - 【請求項4】 請求項3記載の半導体装置の製造方法で
あって、 前記ポケット用不純物は前記第1のエクステンション用
不純物より拡散係数が大きい、半導体装置の製造方法。 - 【請求項5】 請求項3あるいは請求項4記載の半導体
装置の製造方法であって、 前記ステップ(f) は、前記第1のトランジスタを含む前
記半導体基板上の全面に層間絶縁膜を形成するステップ
と含み、 前記第1及び第2の拡散処理は、前記層間絶縁膜の形成
時の熱処理を利用して同時に行う拡散処理を含む、半導
体装置の製造方法。 - 【請求項6】 請求項1記載の半導体装置の製造方法で
あって、 前記第1の実ゲート電極を形成するゲート電極材料は第
1の導電型のゲート電極材料を含む、半導体装置の製造
方法。 - 【請求項7】 請求項1ないし請求項6のうち、いずれ
か1項に記載の半導体装置の製造方法であって、 (g) 前記実ゲート電極部が形成されるべき領域下方の前
記半導体基板の表面内の領域を少なくとも含む所定の半
導体領域に第2の導電型の不純物を導入する不純物導入
処理を実行するステップをさらに備える、半導体装置の
製造方法。 - 【請求項8】 請求項7記載の半導体装置の製造方法で
あって、 前記ステップ(g) は、前記ステップ(c) の後に実行され
るステップを含み、 前記不純物導入処理は、前記開口部を介して第2の導電
型の不純物イオンを注入するイオン注入処理を含む、半
導体装置の製造方法。 - 【請求項9】 請求項1記載の半導体装置の製造方法で
あって、 前記半導体基板は第1及び第2の形成領域を有し、 前記仮ゲート電極部は仮ゲート絶縁膜及び前記仮ゲート
電極からなる積層構造で形成され、 前記ステップ(a) は、 (a-1) 前記第1の形成領域上に前記仮ゲート電極部を形
成するとともに、前記第2の形成領域上に第2の実ゲー
ト絶縁膜及び第2の実ゲート電極からなる積層構造の第
2の実ゲート電極部を形成するステップと、 (a-2) 前記仮ゲート電極部をマスクとして第1の導電
型の第1のソース・ドレイン用不純物を導入することに
より、前記第1及び第2のソース・ドレイン主要領域を
形成するステップとを含み、 前記ステップ(b) は、前記第2の実ゲート電極の側面に
第3及び第4のエクステンション用サイドウォールをさ
らに形成するステップを含み、前記第3及び第4のエク
ステンション用サイドウォールは第2の導電型の第2の
エクステンション用不純物を含有し、 (h) 前記ステップ(b) の後に実行され、前記第2の実ゲ
ート電極並びに第3及び第4のエクステンション用サイ
ドウォールをマスクとして第2の導電型の第2のソース
・ドレイン用不純物を導入することにより、前記第2の
ゲート電極並びに前記第3及び第4のエクステンション
用サイドウォール下方の領域を挟んだ前記第2の形成領
域の表面内に、第2の導電型の第3及び第4のソース・
ドレイン主要領域を形成するステップをさらに備え、 前記ステップ(f) は、前記第3及び第4のエクステンシ
ョン用サイドウォール内の前記第2のエクステンション
用不純物を拡散源とした第3の拡散処理により、前記第
3及び第4のソース・ドレイン主要領域それぞれに隣接
して、第2の導電型の第3及び第4のエクステンション
領域をさらに形成するステップを含み、 前記第2の実ゲート絶縁膜、第2の実ゲート電極、前記
第3及び第4のソース・ドレイン主要領域及び前記第3
及び第4のエクステンション領域によって第2の導電型
の絶縁ゲート構造の第2のトランジスタが規定される、
半導体装置の製造方法。 - 【請求項10】 請求項9記載の半導体装置の製造方法
であって、 前記第1及び第2の補助用サイドウォールは前記第2の
エクステンション用不純物を含有するサイドウォールを
含み、 前記ステップ(b) は、前記第1及び第2の補助用サイド
ウォールと前記第3及び第4のエクステンション用サイ
ドウォールとは同時に形成するステップを含む、半導体
装置の製造方法。 - 【請求項11】 請求項9あるいは請求項10記載の半
導体装置の製造方法であって、 前記第1の実ゲート電極のゲート電極材料は第1の導電
型のゲート電極材料を含み、 前記第2の実ゲート電極のゲート電極材料は第2の導電
型のゲート電極材料を含む、半導体装置の製造方法。 - 【請求項12】 請求項11記載の半導体装置の製造方
法であって、 前記仮ゲート電極のゲート電極材料は第2の導電型のゲ
ート電極材料を含み、 前記ステップ(a-1) は、前記仮ゲート電極と前記第2の
ゲート電極とを同時に形成するステップを含む、半導体
装置の製造方法。 - 【請求項13】 第1の導電型の絶縁ゲート構造のトラ
ンジスタを含む半導体装置であって、 表面に第2の導電型の所定の半導体領域を有する半導体
基板と、 前記所定の半導体領域上に選択的に形成されるゲート絶
縁膜とを備え、前記ゲート絶縁膜下の前記所定の半導体
領域の表面がチャネル領域として規定され、 前記ゲート絶縁膜上に形成されるゲート電極と、 前記ゲート電極の側面に形成され、第1の導電型のエク
ステンション用不純物を含有する第1及び第2のサイド
ウォールと、 前記第1及び第2のエクステンション用サイドウォール
にそれぞれ隣接して形成される第1及び第2の補助用サ
イドウォールと、 前記所定の半導体領域の表面内に前記チャネル領域を挟
んで形成される第1及び第2のソース・ドレイン領域と
をさらに備え、 前記ゲート絶縁膜、ゲート電極、前記第1及び第2のソ
ース・ドレイン領域によって前記トランジスタが規定さ
れ、 前記ソース・ドレイン領域は、前記第1及び第2のエク
ステンション用サイドウォール下に、他の領域より浅く
形成される第1及び第2のエクステンション領域を含
む、半導体装置。 - 【請求項14】 請求項13記載の半導体装置であっ
て、 前記第1及び第2のエクステンション用サイドウォール
は第2の導電型のポケット用不純物をさらに含有し、 前記ソース・ドレイン領域は、前記第1及び第2のエク
ステンション用サイドウォール下に形成される第2の導
電型の第1及び第2のポケット領域をさらに含む、半導
体装置。 - 【請求項15】 請求項13記載の半導体装置であっ
て、 前記ゲート電極を形成するゲート電極材料は第1の導電
型のゲート電極材料を含む、半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000117757A JP2001308318A (ja) | 2000-04-19 | 2000-04-19 | 半導体装置の製造方法及び半導体装置 |
US09/668,472 US6333540B1 (en) | 2000-04-19 | 2000-09-25 | Semiconductor device manufacturing method and semiconductor device |
US09/978,540 US6387743B1 (en) | 2000-04-19 | 2001-10-18 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000117757A JP2001308318A (ja) | 2000-04-19 | 2000-04-19 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001308318A true JP2001308318A (ja) | 2001-11-02 |
Family
ID=18629021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000117757A Pending JP2001308318A (ja) | 2000-04-19 | 2000-04-19 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6333540B1 (ja) |
JP (1) | JP2001308318A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6881990B2 (en) | 2003-03-28 | 2005-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device including MOS field effect transistor having offset spacers or gate sidewall films on either side of gate electrode and method of manufacturing the same |
JP2005303256A (ja) * | 2004-03-17 | 2005-10-27 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
US7592232B2 (en) | 2007-07-20 | 2009-09-22 | Sony Corporation | Method for manufacturing semiconductor device |
CN102456691A (zh) * | 2010-10-29 | 2012-05-16 | 索尼公司 | 半导体装置和半导体装置制造方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002170941A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
US6406956B1 (en) * | 2001-04-30 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | Poly resistor structure for damascene metal gate |
US6468851B1 (en) * | 2002-01-02 | 2002-10-22 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating CMOS device with dual gate electrode |
JP4091304B2 (ja) * | 2002-01-07 | 2008-05-28 | セイコーインスツル株式会社 | 半導体集積回路の製造方法及び半導体集積回路 |
US6858483B2 (en) * | 2002-12-20 | 2005-02-22 | Intel Corporation | Integrating n-type and p-type metal gate transistors |
US7153734B2 (en) * | 2003-12-29 | 2006-12-26 | Intel Corporation | CMOS device with metal and silicide gate electrodes and a method for making it |
JP4746332B2 (ja) * | 2005-03-10 | 2011-08-10 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
KR100761354B1 (ko) * | 2006-10-02 | 2007-09-27 | 주식회사 하이닉스반도체 | 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법 |
US8093116B2 (en) * | 2008-10-06 | 2012-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for N/P patterning in a gate last process |
US9711612B2 (en) * | 2010-07-30 | 2017-07-18 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor device structure and method for fabricating the same |
US9105707B2 (en) * | 2013-07-24 | 2015-08-11 | International Business Machines Corporation | ZRAM heterochannel memory |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5591650A (en) * | 1995-06-08 | 1997-01-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making a body contacted SOI MOSFET |
US6177323B1 (en) * | 1998-03-02 | 2001-01-23 | Texas Instruments - Acer Incorporated | Method to form MOSFET with an elevated source/drain for PMOSFET |
US6093610A (en) * | 1998-06-16 | 2000-07-25 | Texas Instruments Incorporated | Self-aligned pocket process for deep sub-0.1 μm CMOS devices and the device |
-
2000
- 2000-04-19 JP JP2000117757A patent/JP2001308318A/ja active Pending
- 2000-09-25 US US09/668,472 patent/US6333540B1/en not_active Expired - Fee Related
-
2001
- 2001-10-18 US US09/978,540 patent/US6387743B1/en not_active Expired - Fee Related
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6881990B2 (en) | 2003-03-28 | 2005-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device including MOS field effect transistor having offset spacers or gate sidewall films on either side of gate electrode and method of manufacturing the same |
US7309633B2 (en) | 2003-03-28 | 2007-12-18 | Kabushiki Kaisha Toshiba | Semiconductor device including MOS field effect transistor having offset spacers or gate sidewall films on either side of gate electrode and method of manufacturing the same |
US7544573B2 (en) | 2003-03-28 | 2009-06-09 | Kabushiki Kaisha Toshiba | Semiconductor device including MOS field effect transistor having offset spacers or gate sidewall films on either side of gate electrode and method of manufacturing the same |
JP2005303256A (ja) * | 2004-03-17 | 2005-10-27 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
JP4546201B2 (ja) * | 2004-03-17 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7592232B2 (en) | 2007-07-20 | 2009-09-22 | Sony Corporation | Method for manufacturing semiconductor device |
US9059312B2 (en) | 2010-10-29 | 2015-06-16 | Sony Corporation | Semiconductor device and manufacturing method of semiconductor device |
JP2012099517A (ja) * | 2010-10-29 | 2012-05-24 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
CN102456691A (zh) * | 2010-10-29 | 2012-05-16 | 索尼公司 | 半导体装置和半导体装置制造方法 |
US9331077B2 (en) | 2010-10-29 | 2016-05-03 | Sony Corporation | Semiconductor device and manufacturing method of semiconductor device |
US9741814B2 (en) | 2010-10-29 | 2017-08-22 | Sony Corporation | Semiconductor device with fin transistors and manufacturing method of such semiconductor device |
CN108735673A (zh) * | 2010-10-29 | 2018-11-02 | 索尼公司 | 半导体装置 |
US10373955B2 (en) | 2010-10-29 | 2019-08-06 | Sony Corporation | Semiconductor device with FIN transistors and manufacturing method of such semiconductor device |
US10811416B2 (en) | 2010-10-29 | 2020-10-20 | Sony Corporation | Semiconductor device with fin transistors and manufacturing method of such semiconductor device |
CN108735673B (zh) * | 2010-10-29 | 2021-01-19 | 索尼公司 | 半导体装置 |
US11121133B2 (en) | 2010-10-29 | 2021-09-14 | Sony Corporation | Semiconductor device with fin transistors and manufacturing method of such semiconductor device |
US11824057B2 (en) | 2010-10-29 | 2023-11-21 | Sony Corporation | Semiconductor device with fin-type field effect transistor |
Also Published As
Publication number | Publication date |
---|---|
US6387743B1 (en) | 2002-05-14 |
US20020024095A1 (en) | 2002-02-28 |
US6333540B1 (en) | 2001-12-25 |
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