JP2004158589A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004158589A JP2004158589A JP2002322075A JP2002322075A JP2004158589A JP 2004158589 A JP2004158589 A JP 2004158589A JP 2002322075 A JP2002322075 A JP 2002322075A JP 2002322075 A JP2002322075 A JP 2002322075A JP 2004158589 A JP2004158589 A JP 2004158589A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- well region
- trench
- shallow groove
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 25
- 238000004519 manufacturing process Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- -1 aluminum-silicon-copper Chemical compound 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】半導体装置の高集積化及び微細化を容易にする。
【解決手段】シリコンウェハ1の上層にPウェル領域2とNウェル領域3が形成され、Pウェル領域2とNウェル領域3との境界近傍に深さが0.05μm〜0.1μmのトレンチ4が形成され、シリコンウェハ1全面にゲート酸化膜5が形成されている。Pウェル領域2のトレンチ4底部と、側壁4a上端に接するシリコンウェハ1表層にn+拡散層8a,8bが形成され、Nウェル領域3のトレンチ4底部と、側壁4b上端に接するシリコンウェハ1表層にp+拡散層11a,11bが形成されている。トレンチ4の側壁4a,4b上にゲート酸化膜5を介してゲート電極12a,12bが形成され、このゲート電極12a,12bを覆うようにシリコン酸化膜13が形成され、このシリコン酸化膜13を介して拡散層8,11に接する電極14a,14b,14cが形成されている。
【選択図】 図1
【解決手段】シリコンウェハ1の上層にPウェル領域2とNウェル領域3が形成され、Pウェル領域2とNウェル領域3との境界近傍に深さが0.05μm〜0.1μmのトレンチ4が形成され、シリコンウェハ1全面にゲート酸化膜5が形成されている。Pウェル領域2のトレンチ4底部と、側壁4a上端に接するシリコンウェハ1表層にn+拡散層8a,8bが形成され、Nウェル領域3のトレンチ4底部と、側壁4b上端に接するシリコンウェハ1表層にp+拡散層11a,11bが形成されている。トレンチ4の側壁4a,4b上にゲート酸化膜5を介してゲート電極12a,12bが形成され、このゲート電極12a,12bを覆うようにシリコン酸化膜13が形成され、このシリコン酸化膜13を介して拡散層8,11に接する電極14a,14b,14cが形成されている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に相補型MOSトランジスタの高集積化および微細化に関するものである。
【0002】
【従来の技術】
従来、トランジスタを高集積化するため、トランジスタを垂直構造としている(例えば、特許文献1参照)。
また、基板内に形成した溝に、相補型トランジスタのゲート電極を埋め込む構造もある(例えば、特許文献2参照)。
【0003】
【特許文献1】
特開昭61−93656号公報 (第2頁、第1図)
【特許文献2】
特開昭62−165356号公報 (第3−4頁、第1−2図)
【0004】
【発明が解決しようとする課題】
しかし、従来の半導体装置およびその方法では、拡散層が多く製造工程数が増大してしまうという問題があった。
また、従来の製造方法はエピタキシャル成長工程を含んでいるため、その熱履歴により不純物濃度のプロファイルが変化してしまう問題があった。よって、プロセスコントロールが難しいという問題があった。
【0005】
本発明は、上記従来の課題を解決するためになされたもので、半導体装置の高集積化及び微細化を容易にすることを目的とする。
【0006】
【課題を解決するための手段】
この発明に係る半導体装置は、深さが0.05μm〜0.1μmである浅溝が形成された基板と、
前記浅溝の側壁及び底面、並びに該側壁の上端と接する前記基板表面上に形成されたゲート絶縁膜と、
前記浅溝の両側壁にそれぞれ前記ゲート絶縁膜を介して形成されたゲート電極と、
前記浅溝の底面、及び前記浅溝の側壁の上端と接する前記基板表面上に形成された不純物拡散層と、
を備えたことを特徴とするものである。
【0007】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
図1は、本発明の実施の形態による半導体装置を説明するための断面図である。詳細には、本発明の実施の形態による相補型MOSトランジスタ(CMOSトランジスタ)を説明するための断面図である。
【0008】
図1に示すように、シリコンウェハ(基板)1のNチャネルトランジスタ形成領域に第1導電型不純物領域2としてのPウェル領域が形成され、Pチャネルトランジスタ形成領域に第2導電型不純物領域3としてのNウェル領域が形成されている。Pウェル領域2とNウェル領域3の境界近傍に、深さAが例えば0.05μm〜0.1μm程度で、幅Bが1μm〜2μm程度の浅溝(トレンチ)4が形成されている。この浅溝4の一方の側壁4aにはゲート酸化膜5を介してnチャネルトランジスタのゲート電極12aが形成され、側壁4aと対向する他方の側壁4bにはゲート酸化膜5を介してpチャネルトランジスタのゲート電極12bが形成されている。ここで、ゲート電極12a,12bの上面は、シリコン基板1の表面よりも高い。すなわち、ゲート電極12a,12bの上部は、浅溝4よりも外部に露出している。2つのゲート電極12a,12bの間には、層間絶縁膜13としてのシリコン酸化膜を介して出力端子(OUT)14aが形成されている。また、ゲート酸化膜5は、浅溝4の底部および側壁4a,4b、並びに、この側壁4a,4b上端と接するシリコンウェハ1上面に形成されている。
【0009】
また、Pウェル領域2の浅溝4底部並びに浅溝4の側壁4a上端に接するシリコンウェハ1表層に、第2導電型拡散層としてのn+拡散層8a,8bがそれぞれ形成されている。ここで、n+拡散層8aはnチャネルトランジスタのソース電極として機能し、n+拡散層8bはnチャネルトランジスタのドレイン電極として機能する。
また、Nウェル領域3の浅溝4の底部並びに浅溝4の側壁4b上端に接するシリコンウェハ1表層に、第1導電型拡散層としてのp+拡散層11a,11bがそれぞれ形成されている。ここで、p+拡散層11aはpチャネルトランジスタのソース電極として機能し、p+拡散層11bはpチャネルトランジスタのドレイン電極として機能する。
また、シリコンウェハ1上層において、n+拡散層8bと接するようにp+拡散層11cが形成され、p+拡散層11bと接するようにn+拡散層8cが形成されている。さらに、n+拡散層8bとp+拡散層11cの両方に接するようにシリコン酸化膜13を介して接地端子(GND)14bが形成され、p+拡散層11bとn+拡散層8cの両方に接するようにシリコン酸化膜13を介して電源端子(VDD)14cが形成されている。
また、図示しないが、2つのゲート電極12a,12bの両方に接する入力端子(IN)が形成されている。
【0010】
次に、上記半導体装置の製造方法について説明する。
図2〜図13は、本発明の実施の形態による半導体装置の製造方法を説明するための断面図である。
先ず、図2に示すように、シリコンウェハ1のNチャネルトランジスタ形成領域にPウェル領域2を形成する。
次に、図3に示すように、Pウェル領域2に隣接するPチャネルトランジスタ形成領域にNウェル領域3を形成する。
そして、図4に示すように、Pウェル領域2とNウェル領域3の境界近傍に、浅溝(トレンチ)4を形成する。ここで、トレンチ4の深さAは例えば0.05μm〜0.1μmであり、幅Bは例えば1μm〜2μmである。
【0011】
次に、図5に示すように、シリコンウェハ1の全面に、熱酸化法によりゲート酸化膜5を膜厚5nm程度で形成する。これにより、トレンチ4の両側壁4a,4bおよび底面、並びに、Pウェル領域2およびNウェル領域3の表面上にゲート酸化膜5が形成される。
そして、図6に示すように、レジストパターン6を形成し、これをマスクとしてN型不純物(例えば、Asイオン)7をイオン注入することによりn+拡散層8a,8b,8c)を形成する。その後、レジストパターン6を除去する。
次に、図7に示すように、レジストパターン9を形成し、これをマスクとしてP型不純物(例えば、Bイオン)10をイオン注入することによりp+導電層11a,11b,11cを形成する。
そして、図8に示すように、レジストパターン9を除去する。
【0012】
次に、図9に示すように、シリコンウェハ1全面にポリシリコン膜12を膜厚250nm程度で形成する。
そして、図10に示すように、ポリシリコン膜12をパターニングすることにより、ゲート電極12a,12bを形成する。
次に、図11に示すように、シリコン酸化膜13をCVD法により膜厚30nm〜40nm程度で形成する
そして、図12に示すように、シリコン酸化膜13をパターニングする。
【0013】
次に、図13に示すように、電極(入力端子電極、出力端子電極、接地端子電極、電源端子電極)となる導電膜14を形成する。ここで、導電膜14としては、例えば、アルミニウム膜、アルミニウム−シリコン膜、アルミニウム−シリコン−銅膜、タングステン膜等である。
最後に、導電膜14をパターニングすることにより、図1に示すような半導体装置が得られる。
【0014】
以上説明したように、本実施の形態では、不純物領域2,3の境界近傍に深さが0.05μm〜0.1μmの浅溝4を形成し、この浅溝4に相補型MOSトランジスタを形成した。ここで、ゲート電極12a,12bの上面が、シリコンウェハ1の表面よりも高くなるように、ゲート電極12a,12bを形成した。このため、ゲート電極12a,12bの微細加工が不要である。また、浅溝4の幅は、1μm〜2μmである。よって、0.35μmの技術を用いて、チャネル長が0.1μm以下である微細なトランジスタを容易に製造することができる。
また、本実施の形態では、エピタキシャル成長工程を行っておらず、従来のような複雑なプロセスコントロールが不要である。
また、従来の製造方法よりも拡散工程が少ないため、工程数や処理時間の増加を防止することができる。
【0015】
なお、本実施の形態では、第1導電型をp型とし第2導電型をn型としたが、これを逆にして、第1導電型をn型とし第2導電型をp型としてもよい。
【0016】
【発明の効果】
本発明によれば、半導体装置の高集積化及び微細化を容易にすることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体装置を説明するための断面図である。
【図2】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その1)。
【図3】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その2)。
【図4】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その3)。
【図5】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その4)。
【図6】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その5)。
【図7】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その6)。
【図8】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その7)。
【図9】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その8)。
【図10】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その9)。
【図11】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その10)。
【図12】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その11)。
【図13】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その12)。
【符号の説明】
1 基板(シリコンウェハ)、 2 第1導電型不純物領域(Pウェル領域)、 3 第2導電型不純物領域(Nウェル領域)、 4 浅溝(トレンチ)、 5 ゲート絶縁膜(ゲート酸化膜)、 6 レジストパターン、 7 N型不純物(Asイオン)、 8,8a,8b,8c 第2導電型拡散層(n+拡散層)、 9 レジストパターン、 10 P型不純物(Bイオン)、 11,11a,11b,11c 第1導電型拡散層(p+拡散層)、 12 ポリシリコン膜、 12a,12b ゲート電極、 13 層間絶縁膜(シリコン酸化膜)、 14 導電膜。
【発明の属する技術分野】
本発明は、半導体装置に係り、特に相補型MOSトランジスタの高集積化および微細化に関するものである。
【0002】
【従来の技術】
従来、トランジスタを高集積化するため、トランジスタを垂直構造としている(例えば、特許文献1参照)。
また、基板内に形成した溝に、相補型トランジスタのゲート電極を埋め込む構造もある(例えば、特許文献2参照)。
【0003】
【特許文献1】
特開昭61−93656号公報 (第2頁、第1図)
【特許文献2】
特開昭62−165356号公報 (第3−4頁、第1−2図)
【0004】
【発明が解決しようとする課題】
しかし、従来の半導体装置およびその方法では、拡散層が多く製造工程数が増大してしまうという問題があった。
また、従来の製造方法はエピタキシャル成長工程を含んでいるため、その熱履歴により不純物濃度のプロファイルが変化してしまう問題があった。よって、プロセスコントロールが難しいという問題があった。
【0005】
本発明は、上記従来の課題を解決するためになされたもので、半導体装置の高集積化及び微細化を容易にすることを目的とする。
【0006】
【課題を解決するための手段】
この発明に係る半導体装置は、深さが0.05μm〜0.1μmである浅溝が形成された基板と、
前記浅溝の側壁及び底面、並びに該側壁の上端と接する前記基板表面上に形成されたゲート絶縁膜と、
前記浅溝の両側壁にそれぞれ前記ゲート絶縁膜を介して形成されたゲート電極と、
前記浅溝の底面、及び前記浅溝の側壁の上端と接する前記基板表面上に形成された不純物拡散層と、
を備えたことを特徴とするものである。
【0007】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
図1は、本発明の実施の形態による半導体装置を説明するための断面図である。詳細には、本発明の実施の形態による相補型MOSトランジスタ(CMOSトランジスタ)を説明するための断面図である。
【0008】
図1に示すように、シリコンウェハ(基板)1のNチャネルトランジスタ形成領域に第1導電型不純物領域2としてのPウェル領域が形成され、Pチャネルトランジスタ形成領域に第2導電型不純物領域3としてのNウェル領域が形成されている。Pウェル領域2とNウェル領域3の境界近傍に、深さAが例えば0.05μm〜0.1μm程度で、幅Bが1μm〜2μm程度の浅溝(トレンチ)4が形成されている。この浅溝4の一方の側壁4aにはゲート酸化膜5を介してnチャネルトランジスタのゲート電極12aが形成され、側壁4aと対向する他方の側壁4bにはゲート酸化膜5を介してpチャネルトランジスタのゲート電極12bが形成されている。ここで、ゲート電極12a,12bの上面は、シリコン基板1の表面よりも高い。すなわち、ゲート電極12a,12bの上部は、浅溝4よりも外部に露出している。2つのゲート電極12a,12bの間には、層間絶縁膜13としてのシリコン酸化膜を介して出力端子(OUT)14aが形成されている。また、ゲート酸化膜5は、浅溝4の底部および側壁4a,4b、並びに、この側壁4a,4b上端と接するシリコンウェハ1上面に形成されている。
【0009】
また、Pウェル領域2の浅溝4底部並びに浅溝4の側壁4a上端に接するシリコンウェハ1表層に、第2導電型拡散層としてのn+拡散層8a,8bがそれぞれ形成されている。ここで、n+拡散層8aはnチャネルトランジスタのソース電極として機能し、n+拡散層8bはnチャネルトランジスタのドレイン電極として機能する。
また、Nウェル領域3の浅溝4の底部並びに浅溝4の側壁4b上端に接するシリコンウェハ1表層に、第1導電型拡散層としてのp+拡散層11a,11bがそれぞれ形成されている。ここで、p+拡散層11aはpチャネルトランジスタのソース電極として機能し、p+拡散層11bはpチャネルトランジスタのドレイン電極として機能する。
また、シリコンウェハ1上層において、n+拡散層8bと接するようにp+拡散層11cが形成され、p+拡散層11bと接するようにn+拡散層8cが形成されている。さらに、n+拡散層8bとp+拡散層11cの両方に接するようにシリコン酸化膜13を介して接地端子(GND)14bが形成され、p+拡散層11bとn+拡散層8cの両方に接するようにシリコン酸化膜13を介して電源端子(VDD)14cが形成されている。
また、図示しないが、2つのゲート電極12a,12bの両方に接する入力端子(IN)が形成されている。
【0010】
次に、上記半導体装置の製造方法について説明する。
図2〜図13は、本発明の実施の形態による半導体装置の製造方法を説明するための断面図である。
先ず、図2に示すように、シリコンウェハ1のNチャネルトランジスタ形成領域にPウェル領域2を形成する。
次に、図3に示すように、Pウェル領域2に隣接するPチャネルトランジスタ形成領域にNウェル領域3を形成する。
そして、図4に示すように、Pウェル領域2とNウェル領域3の境界近傍に、浅溝(トレンチ)4を形成する。ここで、トレンチ4の深さAは例えば0.05μm〜0.1μmであり、幅Bは例えば1μm〜2μmである。
【0011】
次に、図5に示すように、シリコンウェハ1の全面に、熱酸化法によりゲート酸化膜5を膜厚5nm程度で形成する。これにより、トレンチ4の両側壁4a,4bおよび底面、並びに、Pウェル領域2およびNウェル領域3の表面上にゲート酸化膜5が形成される。
そして、図6に示すように、レジストパターン6を形成し、これをマスクとしてN型不純物(例えば、Asイオン)7をイオン注入することによりn+拡散層8a,8b,8c)を形成する。その後、レジストパターン6を除去する。
次に、図7に示すように、レジストパターン9を形成し、これをマスクとしてP型不純物(例えば、Bイオン)10をイオン注入することによりp+導電層11a,11b,11cを形成する。
そして、図8に示すように、レジストパターン9を除去する。
【0012】
次に、図9に示すように、シリコンウェハ1全面にポリシリコン膜12を膜厚250nm程度で形成する。
そして、図10に示すように、ポリシリコン膜12をパターニングすることにより、ゲート電極12a,12bを形成する。
次に、図11に示すように、シリコン酸化膜13をCVD法により膜厚30nm〜40nm程度で形成する
そして、図12に示すように、シリコン酸化膜13をパターニングする。
【0013】
次に、図13に示すように、電極(入力端子電極、出力端子電極、接地端子電極、電源端子電極)となる導電膜14を形成する。ここで、導電膜14としては、例えば、アルミニウム膜、アルミニウム−シリコン膜、アルミニウム−シリコン−銅膜、タングステン膜等である。
最後に、導電膜14をパターニングすることにより、図1に示すような半導体装置が得られる。
【0014】
以上説明したように、本実施の形態では、不純物領域2,3の境界近傍に深さが0.05μm〜0.1μmの浅溝4を形成し、この浅溝4に相補型MOSトランジスタを形成した。ここで、ゲート電極12a,12bの上面が、シリコンウェハ1の表面よりも高くなるように、ゲート電極12a,12bを形成した。このため、ゲート電極12a,12bの微細加工が不要である。また、浅溝4の幅は、1μm〜2μmである。よって、0.35μmの技術を用いて、チャネル長が0.1μm以下である微細なトランジスタを容易に製造することができる。
また、本実施の形態では、エピタキシャル成長工程を行っておらず、従来のような複雑なプロセスコントロールが不要である。
また、従来の製造方法よりも拡散工程が少ないため、工程数や処理時間の増加を防止することができる。
【0015】
なお、本実施の形態では、第1導電型をp型とし第2導電型をn型としたが、これを逆にして、第1導電型をn型とし第2導電型をp型としてもよい。
【0016】
【発明の効果】
本発明によれば、半導体装置の高集積化及び微細化を容易にすることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体装置を説明するための断面図である。
【図2】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その1)。
【図3】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その2)。
【図4】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その3)。
【図5】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その4)。
【図6】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その5)。
【図7】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その6)。
【図8】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その7)。
【図9】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その8)。
【図10】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その9)。
【図11】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その10)。
【図12】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その11)。
【図13】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である(その12)。
【符号の説明】
1 基板(シリコンウェハ)、 2 第1導電型不純物領域(Pウェル領域)、 3 第2導電型不純物領域(Nウェル領域)、 4 浅溝(トレンチ)、 5 ゲート絶縁膜(ゲート酸化膜)、 6 レジストパターン、 7 N型不純物(Asイオン)、 8,8a,8b,8c 第2導電型拡散層(n+拡散層)、 9 レジストパターン、 10 P型不純物(Bイオン)、 11,11a,11b,11c 第1導電型拡散層(p+拡散層)、 12 ポリシリコン膜、 12a,12b ゲート電極、 13 層間絶縁膜(シリコン酸化膜)、 14 導電膜。
Claims (3)
- 深さが0.05μm〜0.1μmである浅溝が形成された基板と、
前記浅溝の側壁及び底面、並びに該側壁の上端と接する前記基板表面上に形成されたゲート絶縁膜と、
前記浅溝の両側壁にそれぞれ前記ゲート絶縁膜を介して形成されたゲート電極と、
前記浅溝の底面、及び前記浅溝の側壁の上端と接する前記基板表面上に形成された不純物拡散層と、
を備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記浅溝の幅が1μm〜2μmであることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記ゲート電極の上面が、前記基板の表面よりも高いことを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002322075A JP2004158589A (ja) | 2002-11-06 | 2002-11-06 | 半導体装置 |
US10/390,024 US6753573B2 (en) | 2002-11-06 | 2003-03-18 | Semiconductor device having complementary MOS transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002322075A JP2004158589A (ja) | 2002-11-06 | 2002-11-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004158589A true JP2004158589A (ja) | 2004-06-03 |
Family
ID=32171326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002322075A Withdrawn JP2004158589A (ja) | 2002-11-06 | 2002-11-06 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6753573B2 (ja) |
JP (1) | JP2004158589A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100526891B1 (ko) * | 2004-02-25 | 2005-11-09 | 삼성전자주식회사 | 반도체 소자에서의 버티컬 트랜지스터 구조 및 그에 따른형성방법 |
US9748378B2 (en) * | 2015-03-12 | 2017-08-29 | Infineon Technologies Ag | Semiconductor device, integrated circuit and method of manufacturing a semiconductor device |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5658267A (en) * | 1979-10-17 | 1981-05-21 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field-effect transistor |
JPS583287A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 縦型シリンドリカルmos電界効果トランジスタ |
JPS6193656A (ja) | 1984-10-15 | 1986-05-12 | Mitsubishi Electric Corp | 相補形mos集積回路装置 |
JPH0626245B2 (ja) | 1986-01-14 | 1994-04-06 | 日本電気株式会社 | 相補型絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
JPS635554A (ja) | 1986-06-25 | 1988-01-11 | Matsushita Electric Works Ltd | 相補形mos半導体装置 |
US5063175A (en) * | 1986-09-30 | 1991-11-05 | North American Philips Corp., Signetics Division | Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material |
JPH0666431B2 (ja) | 1987-03-26 | 1994-08-24 | 日本電気株式会社 | Cmos型電界効果トランジスタおよびその製造方法 |
JPH01295461A (ja) | 1988-05-24 | 1989-11-29 | Seiko Epson Corp | 半導体装置の製造方法 |
JPH0496336A (ja) * | 1990-08-11 | 1992-03-27 | Nec Corp | Mos型半導体装置 |
JPH05110036A (ja) | 1991-10-18 | 1993-04-30 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
JPH05129542A (ja) | 1991-11-06 | 1993-05-25 | Matsushita Electric Ind Co Ltd | 相補形mos半導体装置及びその製造方法 |
JPH05206394A (ja) * | 1992-01-24 | 1993-08-13 | Mitsubishi Electric Corp | 電界効果トランジスタおよびその製造方法 |
JPH05291518A (ja) | 1992-04-09 | 1993-11-05 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2002
- 2002-11-06 JP JP2002322075A patent/JP2004158589A/ja not_active Withdrawn
-
2003
- 2003-03-18 US US10/390,024 patent/US6753573B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040084723A1 (en) | 2004-05-06 |
US6753573B2 (en) | 2004-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
US5637525A (en) | Method of forming a CMOS circuitry | |
JP2009164609A (ja) | ディープトレンチ構造を有する半導体素子及びその製造方法 | |
JP2009021502A (ja) | 半導体装置およびその製造方法 | |
JP2010157759A (ja) | 所望のドーパント濃度を実現するためのイオン注入法 | |
JP2009065150A (ja) | トレンチトランジスタ及びその形成方法 | |
JP2005268620A (ja) | 半導体装置及びその製造方法 | |
JP2004311891A (ja) | 半導体装置 | |
KR100840659B1 (ko) | 디이모스 소자의 제조 방법 | |
JP2004158589A (ja) | 半導体装置 | |
JP3744438B2 (ja) | 半導体装置 | |
JP2003051552A (ja) | 半導体集積回路装置の製造方法 | |
KR100442785B1 (ko) | 바이-씨모스 트랜지스터 제조방법 | |
JP2004235527A (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
JP2004063918A (ja) | 横型mosトランジスタ | |
JP2973955B2 (ja) | 半導体装置の製造方法 | |
JP2006319241A (ja) | 半導体装置およびその製造方法 | |
JP2007096225A (ja) | 半導体装置及びその製造方法 | |
JP2005109388A (ja) | 半導体装置及びその製造方法 | |
JP2001257346A (ja) | 半導体集積回路装置 | |
JP3123598B2 (ja) | Lsi及びその製造方法 | |
KR100327438B1 (ko) | 저전압 트랜지스터의 제조방법 | |
JP2003273351A (ja) | 半導体装置およびその製造方法 | |
JPH07183390A (ja) | Cmis型半導体装置及びその製造方法 | |
JPH11266013A (ja) | 半導体装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |