JPS635554A - 相補形ｍｏｓ半導体装置 - Google Patents
相補形ｍｏｓ半導体装置Info
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- JPS635554A JPS635554A JP61149002A JP14900286A JPS635554A JP S635554 A JPS635554 A JP S635554A JP 61149002 A JP61149002 A JP 61149002A JP 14900286 A JP14900286 A JP 14900286A JP S635554 A JPS635554 A JP S635554A
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Classifications
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- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、相補形Ｍ ＯＳ （ＣＭ ＯＳ ）半導体
装置に関する。
装置に関する。
相補形ＭＯＳ半導体装置は、高速動作、低動作電力など
の特徴があるため、特に脚光を浴びている。
の特徴があるため、特に脚光を浴びている。
近年、集積回路の高集積化に伴い、ＭＯＳ型集積回路に
おいても種々の高集積化の試みが進められている。
おいても種々の高集積化の試みが進められている。
第４図は、最も基本的な相補形ＭＯＳ半導体装置の製造
工程の１例をあられす。図＋ａｌにみるように、Ｎ形（
１００）面のシリコン基板５１に熱酸化により厚み８０
００人の酸化膜５２を成長させ、レジスト膜の光蝕刻法
により形成したパターンをマスクとして、Ｐウェル領域
部５３の酸化膜５２をエツチングした後、その部分５３
に熱酸化により厚み１０００人の酸化膜５４を成長させ
、酸化膜５２をマスクとしてボロンをイオン注入し、熱
処理を行うことにより、Ｐウェル５５を形成する。
工程の１例をあられす。図＋ａｌにみるように、Ｎ形（
１００）面のシリコン基板５１に熱酸化により厚み８０
００人の酸化膜５２を成長させ、レジスト膜の光蝕刻法
により形成したパターンをマスクとして、Ｐウェル領域
部５３の酸化膜５２をエツチングした後、その部分５３
に熱酸化により厚み１０００人の酸化膜５４を成長させ
、酸化膜５２をマスクとしてボロンをイオン注入し、熱
処理を行うことにより、Ｐウェル５５を形成する。
つぎに、酸化膜５２．５４をエツチング除去した後、熱
酸化により酸化膜５６を厚み８０００人となるよう成長
させ、レジスト膜の光蝕刻法によす形成したパターンを
マスクとして、素子領域部（トランジスタ部）５７．５
８の酸化膜５６をエツチング除去する（図（ｂ）参照）
。
酸化により酸化膜５６を厚み８０００人となるよう成長
させ、レジスト膜の光蝕刻法によす形成したパターンを
マスクとして、素子領域部（トランジスタ部）５７．５
８の酸化膜５６をエツチング除去する（図（ｂ）参照）
。
引き続き、素子領域部５７．５８にゲート酸化膜５９を
熱酸化により成長させ、ゲート電極膜として多結晶シリ
コン膜６０を減圧ＣＶＤ法などにより成長させた後、レ
ジスト膜の光蝕刻法により形成したパターンをマスクと
して、前記多結晶シリコン膜６０をエツチングする（図
（Ｃ）参照）。
熱酸化により成長させ、ゲート電極膜として多結晶シリ
コン膜６０を減圧ＣＶＤ法などにより成長させた後、レ
ジスト膜の光蝕刻法により形成したパターンをマスクと
して、前記多結晶シリコン膜６０をエツチングする（図
（Ｃ）参照）。
つぎに、Ｎ形シリコン基板５１内のトランジスタ部５７
に、レジスト膜により形成したパターンをマスクとして
Ｐ形不純物（たとえば、ボロンなど）をイオン注入しく
多結晶シリコン膜６ｏがある部分はこれでマスクされて
イオン注入されない）、Ｐウェル５５内のトランジスタ
部５８にＮ形不純物（たとえば、リンなど）をイオン注
入しく多結晶シリコン膜６０がある部分はこれでマスク
されてイオン注入されない）、熱処理を行う（図（ｄｌ
参照）。
に、レジスト膜により形成したパターンをマスクとして
Ｐ形不純物（たとえば、ボロンなど）をイオン注入しく
多結晶シリコン膜６ｏがある部分はこれでマスクされて
イオン注入されない）、Ｐウェル５５内のトランジスタ
部５８にＮ形不純物（たとえば、リンなど）をイオン注
入しく多結晶シリコン膜６０がある部分はこれでマスク
されてイオン注入されない）、熱処理を行う（図（ｄｌ
参照）。
つぎに、減圧ＣＶＤ法などにより、全面に中間絶縁膜６
１を成長させた後、Ｎ形シリコン基板５１および多結晶
シリコン膜６０とアルミニウム配線のコンタクト穴を、
レジスト膜の加工によるマスクを用いてエツチングによ
り形成し、引き続き、アルミニウム６２を蒸着した後、
加工したレジスト膜をマスクとしてエツチングを行い、
配線パターンを形成する（図（ｅ）参照）。
１を成長させた後、Ｎ形シリコン基板５１および多結晶
シリコン膜６０とアルミニウム配線のコンタクト穴を、
レジスト膜の加工によるマスクを用いてエツチングによ
り形成し、引き続き、アルミニウム６２を蒸着した後、
加工したレジスト膜をマスクとしてエツチングを行い、
配線パターンを形成する（図（ｅ）参照）。
集積度の向上に伴い、パターン寸法の縮小化が−進むと
、第４図（ｅ）にみるような従来のような構成では、電
流容量の大きいものを得るためには面積が大きくなるの
で、構成できる素子数に限界がある。
、第４図（ｅ）にみるような従来のような構成では、電
流容量の大きいものを得るためには面積が大きくなるの
で、構成できる素子数に限界がある。
近年では、素子分離技術の向上により、三次元デバイス
も実現されている。
も実現されている。
この発明は、以上のことに鑑みて、小さい面積で電流容
量の大きいものが得られ、高集積化を図ることができる
相補形ＭＯＳ半導体装置を提供することを目的とする。
量の大きいものが得られ、高集積化を図ることができる
相補形ＭＯＳ半導体装置を提供することを目的とする。
この発明は、上記の目的を達成するために、半導体基板
の上に、２つの横形チャネル領域が形成されている相補
形ＭＯＳ半導体装置において、前記２つの横形チャネル
領域の間にトレンチが形成されており、このトレンチの
側方にチャネル領域が形成されていて、ＰチャネルＭＯ
ＳＩ−ランジスタおよびＮチャネルＭＯＳ）ランジスタ
がそれぞれ複数個のチャネル領域を有することを特徴と
する相補形ＭＯＳ半導体装置を要旨としている。
の上に、２つの横形チャネル領域が形成されている相補
形ＭＯＳ半導体装置において、前記２つの横形チャネル
領域の間にトレンチが形成されており、このトレンチの
側方にチャネル領域が形成されていて、ＰチャネルＭＯ
ＳＩ−ランジスタおよびＮチャネルＭＯＳ）ランジスタ
がそれぞれ複数個のチャネル領域を有することを特徴と
する相補形ＭＯＳ半導体装置を要旨としている。
以下に、この発明を、その実施例をあられす図面を参照
しながら詳しく説明する。
しながら詳しく説明する。
第１図は、この発明の１実施例であって、第２図に示す
ようなＣＭＯＳインバータ回路が得られるＣＭＯＳイン
バータをあられす。第１図と第２図で、同じものには同
じ番号・記号を付している図にみるように、この相補形
ＭＯ５半導体装置は、Ｎ形の半導体基ｖｉ１の上に、２
つの横形チャネル領域、すなわち、横形Ｐチャネル領域
２と横形Ｎチャネル領域４が形成されている。
ようなＣＭＯＳインバータ回路が得られるＣＭＯＳイン
バータをあられす。第１図と第２図で、同じものには同
じ番号・記号を付している図にみるように、この相補形
ＭＯ５半導体装置は、Ｎ形の半導体基ｖｉ１の上に、２
つの横形チャネル領域、すなわち、横形Ｐチャネル領域
２と横形Ｎチャネル領域４が形成されている。
横形Ｐチャネル領域２と横形Ｎチャネル領域４の間には
、トレンチ（溝）６が形成されている。
、トレンチ（溝）６が形成されている。
トレンチ６の両側方には縦形のＰチャネル領域７および
縦形のＮチャネル領域８が形成されているこの実施例の
相補形ＭＯＳ半導体装置では、ＰチャネルＭＯＳトラン
ジスタ３が横形Ｐチャネル領域２および縦形のＰチャネ
ル領域７を有しているとともに、ＮチャネルＭＯＳ）ラ
ンジスタ５が横形Ｎチャネル領域４および縦形のＮチャ
ネル領域８を有している。
縦形のＮチャネル領域８が形成されているこの実施例の
相補形ＭＯＳ半導体装置では、ＰチャネルＭＯＳトラン
ジスタ３が横形Ｐチャネル領域２および縦形のＰチャネ
ル領域７を有しているとともに、ＮチャネルＭＯＳ）ラ
ンジスタ５が横形Ｎチャネル領域４および縦形のＮチャ
ネル領域８を有している。
このように、この発明の相補形ＭＯＳ半導体装置は、従
来の相補形ＭＯＳ半導体装置と同程度の素子面積内に、
ＰチャネルＭＯＳ）ランジスタおよびＮチャネルＭＯＳ
）ランジスタのいずれもが複数個のチャネル領域を有し
ているので、従来のものと同面積でより大きい電流容量
のものとなっている。このため、集積度を大幅に上げる
ことが可能である。また、トレンチの深さ、各部分の不
純物濃度を適当に選ぶことにより、ゲート幅（チャネル
幅）Ｗとゲート長（チャネル長）Ｌの比も制御すること
が可能であり、小さな面積でＷ／Ｌ比の大きなトランジ
スタセルを製作でき、小面積で電流容量の大きいトラン
ジスタセルを実現することができる。
来の相補形ＭＯＳ半導体装置と同程度の素子面積内に、
ＰチャネルＭＯＳ）ランジスタおよびＮチャネルＭＯＳ
）ランジスタのいずれもが複数個のチャネル領域を有し
ているので、従来のものと同面積でより大きい電流容量
のものとなっている。このため、集積度を大幅に上げる
ことが可能である。また、トレンチの深さ、各部分の不
純物濃度を適当に選ぶことにより、ゲート幅（チャネル
幅）Ｗとゲート長（チャネル長）Ｌの比も制御すること
が可能であり、小さな面積でＷ／Ｌ比の大きなトランジ
スタセルを製作でき、小面積で電流容量の大きいトラン
ジスタセルを実現することができる。
２つの横形チャネル領域は、Ｐチャネル領域とＮチャネ
ル領域に限らず、Ｐチャネル領域のみであってもよ（、
Ｎチャネル領域のみであってもよい。トレンチの形状も
上記のようなＵ字形に限らず、■字形や他の形状であっ
てもよい。トレンチの側方に形成されているチャネル領
域は、縦形のチャネル領域に限らず、■字形のトレンチ
の斜面に沿うような斜め形チャネルや、Ｕ字形のトレン
チの底面に沿うような横形チャネルなどであってもよい
。ＰチャネルＭｏＳトランジスタが有するチャネル領域
は２つに限らず、３以上であってもよい。ＮチャネルＭ
ＯＳ）ランジスタが有するチャネル領域も２つに限らず
、３以上であってもよい。ＰチャネルＭＯＳ）ランジス
タの有するチャネル領域の数とＮチャネルＭＯＳ）ラン
ジスタの有するチャネル領域の数とは同じであってもよ
く、異なっていてもよい。なお、各チャネル領域の間に
チャネルが形成されるおそれがあるときには、その部分
に、反転防止用不純物領域を形成しておくのが好ましい
。各チャネル領域の接続の仕方は、第１図のものに限ら
ず、他の接続の仕方であってもよい。
ル領域に限らず、Ｐチャネル領域のみであってもよ（、
Ｎチャネル領域のみであってもよい。トレンチの形状も
上記のようなＵ字形に限らず、■字形や他の形状であっ
てもよい。トレンチの側方に形成されているチャネル領
域は、縦形のチャネル領域に限らず、■字形のトレンチ
の斜面に沿うような斜め形チャネルや、Ｕ字形のトレン
チの底面に沿うような横形チャネルなどであってもよい
。ＰチャネルＭｏＳトランジスタが有するチャネル領域
は２つに限らず、３以上であってもよい。ＮチャネルＭ
ＯＳ）ランジスタが有するチャネル領域も２つに限らず
、３以上であってもよい。ＰチャネルＭＯＳ）ランジス
タの有するチャネル領域の数とＮチャネルＭＯＳ）ラン
ジスタの有するチャネル領域の数とは同じであってもよ
く、異なっていてもよい。なお、各チャネル領域の間に
チャネルが形成されるおそれがあるときには、その部分
に、反転防止用不純物領域を形成しておくのが好ましい
。各チャネル領域の接続の仕方は、第１図のものに限ら
ず、他の接続の仕方であってもよい。
つぎに、この発明の相補形Ｍ ＯＳ半導体装置を製造す
る１方法を示すが、この方法以外の方法で作られてもよ
い。
る１方法を示すが、この方法以外の方法で作られてもよ
い。
第３図（ａ）〜（Ｊ）は、この発明の相補形ＭＯＳ半導
体装置を製造する１方法の１例をあられす。図（ａ）に
みるように、Ｎ形（１００）面のシリコン基板１１を熱
酸化することにより酸化膜１２を成長させ、レジストに
より形成したパターンをマスクとしてＮチャネルデバイ
ス形成領域１３の酸化膜１２をエツチング除去した後、
その部分１３に保護酸化膜１４を熱酸化により成長させ
、酸化膜１２をマスクとしてボロンをイオン注入して熱
処理を行うことにより、Ｐ形不純物領域（Ｐウェル）１
５を形成する。
体装置を製造する１方法の１例をあられす。図（ａ）に
みるように、Ｎ形（１００）面のシリコン基板１１を熱
酸化することにより酸化膜１２を成長させ、レジストに
より形成したパターンをマスクとしてＮチャネルデバイ
ス形成領域１３の酸化膜１２をエツチング除去した後、
その部分１３に保護酸化膜１４を熱酸化により成長させ
、酸化膜１２をマスクとしてボロンをイオン注入して熱
処理を行うことにより、Ｐ形不純物領域（Ｐウェル）１
５を形成する。
つぎに、酸化膜１２．１４を全面エツチング除去した後
、表面を再び熱酸化させて酸化膜１６を成長させ、レジ
スト膜により形成したパターンをマスクとして酸化膜１
６を通してＰ゛埋込領域１７、Ｐ゛反転防止用不純物領
域１９にボロンなどのＰ形不純物をイオン注入し、Ｎ゛
埋込領域１８、Ｎ“反転防止用不純物領域２０にリンな
どのＮ形不純物をイオン注入した後、熱処理を行う（図
（′ｂ）参照）、前記反転防止用不純物領域１９゜２０
は、いずれも、ＰチャネルＭＯＳトランジスタ３とＮチ
ャネルＭＯＳ）ランジスタ５との間にチャネルが形成さ
れるのを防ぐ働きをするものであり、必ず設けられる。
、表面を再び熱酸化させて酸化膜１６を成長させ、レジ
スト膜により形成したパターンをマスクとして酸化膜１
６を通してＰ゛埋込領域１７、Ｐ゛反転防止用不純物領
域１９にボロンなどのＰ形不純物をイオン注入し、Ｎ゛
埋込領域１８、Ｎ“反転防止用不純物領域２０にリンな
どのＮ形不純物をイオン注入した後、熱処理を行う（図
（′ｂ）参照）、前記反転防止用不純物領域１９゜２０
は、いずれも、ＰチャネルＭＯＳトランジスタ３とＮチ
ャネルＭＯＳ）ランジスタ５との間にチャネルが形成さ
れるのを防ぐ働きをするものであり、必ず設けられる。
つぎに、Ｎチャネルが形成される側の酸化膜１６を除去
し、Ｐ−結晶層（Ｐ形成製層）２１を選択エピタキシャ
ル成長により形成する。Ｐチャネルが形成される側には
多結晶シリコン層２２が成長する（図（Ｃ１参照）。
し、Ｐ−結晶層（Ｐ形成製層）２１を選択エピタキシャ
ル成長により形成する。Ｐチャネルが形成される側には
多結晶シリコン層２２が成長する（図（Ｃ１参照）。
さらに、熱酸化により酸化膜２３を成長させた後、Ｐチ
ャネルが形成される側に成長した酸化膜２３・多結晶シ
リコン層２２・酸化膜１６を除去し、Ｐチャネルが形成
される側にＮ−結晶層（Ｎ形成製層）２４を選択エピタ
キシャル成長により成長させる。このとき図（ｄ）にみ
るように成長した多結晶シリコンＮ２５、酸化膜２３を
エツチング除去したのち（図（ａ）参照）、異方性ドラ
イエツチングによりＰ−結晶層２１およびＮ−結晶層２
４の境界部分をエツチングし、トレンチ２６′を形成す
る（図（ｆ）参照）。
ャネルが形成される側に成長した酸化膜２３・多結晶シ
リコン層２２・酸化膜１６を除去し、Ｐチャネルが形成
される側にＮ−結晶層（Ｎ形成製層）２４を選択エピタ
キシャル成長により成長させる。このとき図（ｄ）にみ
るように成長した多結晶シリコンＮ２５、酸化膜２３を
エツチング除去したのち（図（ａ）参照）、異方性ドラ
イエツチングによりＰ−結晶層２１およびＮ−結晶層２
４の境界部分をエツチングし、トレンチ２６′を形成す
る（図（ｆ）参照）。
その後、レジスト膜により形成したパターンをマスクと
して、Ｎ−’結晶層２４にボロンなどのＰ形不純物をイ
オン注入し、熱処理してソース・ドレイン形成用Ｐ形第
１不純物領域２７を形成するとともに、Ｐ−結晶Ｊ’ｉ
２１にリンなどのＮ形不純物をイオン注入し、熱処理し
てソース・ドレイン形成用Ｎ形第１不純物領域２８を形
成する（図（ｇ）参照）。
して、Ｎ−’結晶層２４にボロンなどのＰ形不純物をイ
オン注入し、熱処理してソース・ドレイン形成用Ｐ形第
１不純物領域２７を形成するとともに、Ｐ−結晶Ｊ’ｉ
２１にリンなどのＮ形不純物をイオン注入し、熱処理し
てソース・ドレイン形成用Ｎ形第１不純物領域２８を形
成する（図（ｇ）参照）。
つぎに、ゲート酸化膜２９を熱酸化により形成し、多結
晶シリコン膜３０を減圧ＣＶＤ法により成長させた後、
エツチングによりゲート電極パターンを形成する（図（
ｈｌ参照）。
晶シリコン膜３０を減圧ＣＶＤ法により成長させた後、
エツチングによりゲート電極パターンを形成する（図（
ｈｌ参照）。
さらに、レジストパターンによるマスクを用いて、ボロ
ンなどのＰ形不純物のイオン注入と熱処理によりＮ−結
晶層２４にＰチャネルソース・ドレイン第２領域３１を
、リンなどのＮ形不純物のイオン注入と熱処理によりＰ
−結晶層２１にＮチャネルソース・ドレイン第２領域３
２をそれぞれ形成する（図（１１参照）。
ンなどのＰ形不純物のイオン注入と熱処理によりＮ−結
晶層２４にＰチャネルソース・ドレイン第２領域３１を
、リンなどのＮ形不純物のイオン注入と熱処理によりＰ
−結晶層２１にＮチャネルソース・ドレイン第２領域３
２をそれぞれ形成する（図（１１参照）。
つぎに、中間絶縁膜３３として、減圧ＣＶＤ法によるＰ
Ｓ Ｇ （ｐｈｏｓｐｈｏｒｏｕｓ ５ｉｌｉｃａｔ
ｅ ｇｌａｓｓ）を堆積し、ソース・ドレイン領域およ
びゲート電極のコンタクト穴を形成した後、アルミニウ
ム蒸着膜３４をスパッタにより成長させた後、レジスト
により形成したパターンをマスクとしてエツチングによ
り配線パターニングを行い、図０１のごときＣＭＯＳ構
造を実現できる。
Ｓ Ｇ （ｐｈｏｓｐｈｏｒｏｕｓ ５ｉｌｉｃａｔ
ｅ ｇｌａｓｓ）を堆積し、ソース・ドレイン領域およ
びゲート電極のコンタクト穴を形成した後、アルミニウ
ム蒸着膜３４をスパッタにより成長させた後、レジスト
により形成したパターンをマスクとしてエツチングによ
り配線パターニングを行い、図０１のごときＣＭＯＳ構
造を実現できる。
この実施例の構造においては、従来の横方向のチャネル
領域２，４の形成と同時に、縦方向のチャネル領域７．
８を、同程度の素子面積内に実現できる。
領域２，４の形成と同時に、縦方向のチャネル領域７．
８を、同程度の素子面積内に実現できる。
なお、この発明は、以上の実施例にかぎられない。Ｎ形
の部分とＰ形の部分が入れかわってもよい。また、その
製法も以上に示したものにかぎられない。半導体基板は
シリコン基板以外のものが用いられてもよく、Ｐ形のも
の、Ｎ形のものでもよい。半導体基板に設けられている
ウェルは、基板がＮ形であればＰ形であり、基板がＰ形
であればＮ形である。
の部分とＰ形の部分が入れかわってもよい。また、その
製法も以上に示したものにかぎられない。半導体基板は
シリコン基板以外のものが用いられてもよく、Ｐ形のも
の、Ｎ形のものでもよい。半導体基板に設けられている
ウェルは、基板がＮ形であればＰ形であり、基板がＰ形
であればＮ形である。
この発明の相補形Ｍ ＯＳ半導体装置は、以上にみるよ
うに、半導体基板の上に、２つの横形チャネル領域が形
成されていて、これら２つの横形チャネル領域の間にト
レンチが形成されており、このトレンチの側方にチャネ
ル領域が形成されていて、ＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳ）ランジスタがそれぞれ複数
個のチャネル領域を有することを特徴とするので、同じ
電流容量のものを従来より小さい面積で形成できる。あ
るいは、従来のものと同じ面積でより電流容量の大きい
ものを得ることができる。このため、集積度を大幅に上
げることが可能である。また、トレンチの深さ、各部分
の不純物濃度を適当に選ぶことにより、小さな面積でＷ
／Ｌ比の大きなトランジスタセルを製作でき、小面積で
電流容量の大きいトランジスタセルを実現することがで
きる
うに、半導体基板の上に、２つの横形チャネル領域が形
成されていて、これら２つの横形チャネル領域の間にト
レンチが形成されており、このトレンチの側方にチャネ
ル領域が形成されていて、ＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳ）ランジスタがそれぞれ複数
個のチャネル領域を有することを特徴とするので、同じ
電流容量のものを従来より小さい面積で形成できる。あ
るいは、従来のものと同じ面積でより電流容量の大きい
ものを得ることができる。このため、集積度を大幅に上
げることが可能である。また、トレンチの深さ、各部分
の不純物濃度を適当に選ぶことにより、小さな面積でＷ
／Ｌ比の大きなトランジスタセルを製作でき、小面積で
電流容量の大きいトランジスタセルを実現することがで
きる
第１図はこの発明の相補形ＭＯＳ半導体装置の１実施例
をあられす断面図、第２図はその回路図、第３図（ａ）
〜（ｊｌはこの発明の相補形ＭＯＳ半導体装置をつくる
１方法をあられす断面図、第４図（ａ）〜（ｅ）は従来
の相補形ＭＯＳ半導体装置をつくる１方法をあられす断
面図である。 １．１１・・・シリコン基板 ２・・・横形Ｐチャネル
領域 ３・・・ＰチャネルＭＯＳ）ランジスタ ４・・
・横形Ｎチャネル領域 ５・・・ＮチャネルＭＯＳトラ
ンジスタ ６・・・トレンチ ７・・・縦形Ｐチャネル
領域 ８・・・縦形Ｎチャネル領域 代理人 弁理士 松 本 武 彦 第２ｖ！： ｙｏ。 ｓｓ 第３図 第３図
をあられす断面図、第２図はその回路図、第３図（ａ）
〜（ｊｌはこの発明の相補形ＭＯＳ半導体装置をつくる
１方法をあられす断面図、第４図（ａ）〜（ｅ）は従来
の相補形ＭＯＳ半導体装置をつくる１方法をあられす断
面図である。 １．１１・・・シリコン基板 ２・・・横形Ｐチャネル
領域 ３・・・ＰチャネルＭＯＳ）ランジスタ ４・・
・横形Ｎチャネル領域 ５・・・ＮチャネルＭＯＳトラ
ンジスタ ６・・・トレンチ ７・・・縦形Ｐチャネル
領域 ８・・・縦形Ｎチャネル領域 代理人 弁理士 松 本 武 彦 第２ｖ！： ｙｏ。 ｓｓ 第３図 第３図
Claims (1)
- （１）半導体基板の上に、２つの横形チャネル領域が形
成されている相補形ＭＯＳ半導体装置において、前記２
つの横形チャネル領域の間にトレンチが形成されており
、このトレンチの側方にチャネル領域が形成されていて
、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯ
Ｓトランジスタがそれぞれ複数個のチャネル領域を有す
ることを特徴とする相補形ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149002A JPS635554A (ja) | 1986-06-25 | 1986-06-25 | 相補形ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149002A JPS635554A (ja) | 1986-06-25 | 1986-06-25 | 相補形ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635554A true JPS635554A (ja) | 1988-01-11 |
Family
ID=15465512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149002A Pending JPS635554A (ja) | 1986-06-25 | 1986-06-25 | 相補形ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635554A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0346632A2 (en) * | 1988-06-13 | 1989-12-20 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
| JPH0529560A (ja) * | 1991-07-23 | 1993-02-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6523748B1 (en) | 1999-03-02 | 2003-02-25 | Nikon Corporation | Substrate for exposure, readout method and apparatus for the substrate, exposure apparatus, and method for producing semiconductor devices using the exposure apparatus |
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
| JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
-
1986
- 1986-06-25 JP JP61149002A patent/JPS635554A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0346632A2 (en) * | 1988-06-13 | 1989-12-20 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
| EP0346632A3 (en) * | 1988-06-13 | 1991-06-05 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
| EP0346632B1 (en) * | 1988-06-13 | 1996-01-03 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
| JPH0529560A (ja) * | 1991-07-23 | 1993-02-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6523748B1 (en) | 1999-03-02 | 2003-02-25 | Nikon Corporation | Substrate for exposure, readout method and apparatus for the substrate, exposure apparatus, and method for producing semiconductor devices using the exposure apparatus |
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
| JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
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