JP2008166775A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】半導体及びその製造方法を提供する。
【解決手段】実施例に係る半導体素子は、高濃度の第１導電型半導体基板と、前記半導体基板上に形成された低濃度の第１導電型エピタキシャル層と、前記エピタキシャル層の所定領域に離隔して形成された複数の第２導電型ベース領域と、前記ベース領域内に形成された高濃度の第１導電型ソース領域と、前記ベース領域の間に形成された高濃度の第１導電型ドレイン領域と、前記ソース領域とベース領域を貫通して形成されたトレンチと、前記トレンチ内に形成された第１ゲート導電層と、前記基板に露出されたベース領域上に形成された第２ゲート導電層と、を含む。
【選択図】図２

Description

実施例は、半導体素子及びその製造方法に関する。
電力用ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、バイポーラトランジスタに比べて高い入力インピーダンスを有するので、ゲート駆動回路が非常に簡単である。また、電力用ＭＯＳＦＥＴは、ユニポーラ（ｕｎｉｐｏｌａｒ）素子であるので、素子がターンオフされる間、小数キャリアによる蓄積または再結合による時間遅延が発生しないという長所を有する。ＭＯＳＦＥＴは、スイッチングモードパワーサプライ（ｓｗｉｔｃｈｉｎｇ ｍｏｄｅ ｐｏｗｅｒ ｓｕｐｐｌｙ）、ランプバラスト（ｌａｍｐ ｂａｌｌａｓｔ）及びモータ駆動回路に使用される。電力用ＭＯＳＦＥＴとしては、プレーナー拡散（ｐｌａｎａｒ ｄｉｆｆｕｓｉｏｎ）技術を用いるドレイン拡張（ｄｒａｉｎ ｅｘｔｅｎｄｅｄ）ＭＯＳＦＥＴ構造が使用される。半導体基板を所定深さでエッチングしてトレンチ（ｔｒｅｎｃｈ）を形成し、その内部をゲート導電層で埋め込むトレンチゲート型ＭＯＳＦＥＴ構造が研究されている。トレンチゲート型ＭＯＳＦＥＴは、単位面積当たりセル密度を増加させ、素子間の接合電界効果トランジスタ（ＪＦＥＴ）抵抗を減少させることで、高集積化とともに低いソース−ドレインオン抵抗（Ｒｄｓ（ｏｎ））を具現することができる。
トレンチゲートＭＯＳＦＥＴは、ドレインが基板下部（ｂｏｔｔｏｍ）と電気的に連結されるので、単一素子としてのみ使用され、水平型素子とは集積することが難しい。一方、水平型高電圧素子であるドレイン拡張ＭＯＳＦＥＴは、チャネルが水平方向に形成されていて、大きい電圧と電流容量を有するためには、広いチップ面積を占めるようになる。
実施例は、半導体素子及びその製造方法を提供する。
実施例は、垂直型チャネル構造を維持すると同時に、水平方向のチャネルとドレインを備える半導体素子及びその製造方法を提供する。
実施例は、小さい面積を有しながら、他の素子と集積可能なトレンチゲートＭＯＳＦＥＴ及びその製造方法を提供する。
実施例に係る半導体素子は、基板に対して垂直方向のゲート領域、水平方向のゲート領域、ドレイン領域を一緒に有する。
実施例に係る半導体素子は、高濃度の第１導電型半導体基板と、前記半導体基板上に形成された低濃度の第１導電型エピタキシャル層と、前記エピタキシャル層の所定領域に離隔して形成された複数の第２導電型ベース領域と、前記ベース領域内に形成された高濃度の第１導電型ソース領域と、前記ベース領域の間に形成された高濃度の第１導電型ドレイン領域と、前記ソース領域とベース領域を貫通して形成されたトレンチと、前記トレンチ内に形成された第１ゲート導電層と、前記基板に露出されたベース領域上に形成された第２ゲート導電層と、を含む。
また、実施例に係る半導体素子の製造方法は、高濃度の第１導電型半導体基板に、低濃度の第１導電型エピタキシャル層を形成するステップと、前記エピタキシャル層に、複数の第２導電型ベース領域を互いに離隔するように形成するステップと、前記ベース領域に高濃度の第１導電型ソース領域を、前記ベース領域の間に高濃度の第１導電型ドレイン領域を形成するステップと、前記ソース領域とベース領域を貫通してトレンチを形成するステップと、前記トレンチ内に第１ゲート導電層を形成し、前記ベース領域上に第２ゲート導電層を形成するステップと、を含む。
実施例に係る半導体素子によれば、電流チャネルが、垂直型トレンチゲートにより形成されたチャネルを介してエピタキシャル層に流れる成分と、水平型ゲートにより形成されたチャネルを流れる成分とからなるので、効率性が高く、素子のオン抵抗（Ｒｄｓ ｏｎ）を低下させるなど、電気的特性が向上する。実施例に係る半導体素子は、水平型ドレイン構造を介して、他の素子との集積が可能である。
以下、添付図面に基づき、実施例を詳細に説明する。図面において、同一な構成要素または部品には、なるべく同一な参照符号を付けている。実施例を説明するにおいて、関連する公知機能または構成に対する具体的な説明は、実施例の要旨を明白にするために省略する。
また、実施例の説明において、各層（膜）、領域、パターンまたは構造物が基板、各層（膜）、領域、パッドまたはパタンの「上（ｏｎ／ａｂｏｖｅ／ｏｖｅｒ／ｕｐｐｅｒ）」に、または「下（ｄｏｗｎ／ｂｅｌｏｗ／ｕｎｄｅｒ／ｌｏｗｅｒ）」に形成されると記載される場合に、その意味は、各層（膜）、領域、パッド、パターンまたは構造物が直接基板、各層（膜）、領域、パッドまたはパターンに接触して形成されると解釈可能で、他の層（膜）、他の領域、他のパッド、他のパターンまたは他の構造物がその間に追加的に形成されるとも解釈され得る。したがって、その意味は本出願文書の技術的思想により判断するべきである。
図１は、実施例に係るトレンチゲートＭＯＳＦＥＴの平面図である。図１に示すように、実施例に係るトレンチゲートＭＯＳＦＥＴは、ソース配線層８１、ドレイン配線層８２、ゲート導電層６０、６１を含む。後述されるトレンチＴを埋め込むゲート導電層６０とベース領域上に形成されたゲート導電層６１とが、端部で互いに連結されている。後述される実施例は、トレンチゲートＭＯＳＦＥＴをＡ−Ａ線に沿って切り取った断面図を参照して説明される。
図２は、実施例に係るトレンチゲートＭＯＳＦＥＴの断面図である。高濃度第１導電型基板、例えば、ｎ型基板５０上に、低濃度ｎ型のエピタキシャル層５２が形成されている。前記エピタキシャル層５２内には、低濃度第２導電型ベース領域、例えば、ｐ型のベース領域５４が形成されている。前記ベース領域５４は、エピタキシャル層５２の所定領域にだけ、多数のベース領域が離隔した状態で形成される。ベース領域５４の形態は様々に具現されることができる。ここでは、半円形、実際には半球形または半円柱形の断面を有する場合が示されている。後述するが、ベース領域は、四角形、実際には四角柱形の断面を有するように形成されることができる。ベース領域５４の形態は、ドーピング濃度を適切に調節して形成することができる。もちろん、ベース領域の形態は、これに限定されるのではない。
ベース領域に要求される特徴は、水平型ゲートの下のベース領域の長さと垂直型ゲート側面の長さが同一である必要があるが、これは、垂直型チャネルと水平型チャネルを同時に形成するためである。それによって、素子が最適の動作をするようになる。このような要求条件を最適に満足させる方法の一つが、本実施例で説明している半球形または半円柱形のベース領域形状である。後述される四角柱形ベース領域は、前記のような要求条件に近い形状であって、素子の製造装備及び環境などによって、適切な適応性（ａｄａｐｔｉｖｅｎｅｓｓ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を与える。
ベース領域５４内には、高濃度のｎ型ソース領域５６が形成され、前記ベース領域５４の間には、高濃度のｎ型ドレイン領域５７が形成される。前記エピタキシャル層５２の一側表面に、所定の深さでトレンチＴが形成されている。
トレンチＴ表面と低濃度の第２導電型ベース領域５４が基板で露出された部分上には、ゲート酸化膜５８ａ、５８ｂが形成されている。トレンチＴ表面に形成されたゲート酸化膜５８ａ上には、トレンチＴを埋め込むゲート導電層６０が形成されており、ベース領域５４上に形成されたゲート酸化膜５８ｂ上にも、ゲート導電層６１が形成されている。
前記ゲート導電層６０、６１の上には、層間絶縁層７０が形成されている。層間絶縁層７０内には、ソースコンタクト（図示せず）、ゲートコンタクト（図示せず）及びドレインコンタクト（図示せず）が形成されている。層間絶縁層７０の上に、ゲート配線層（図示せず）、ソース配線層８１及びドレイン配線層８２が形成されている。前記ゲート配線層は、ゲートコンタクトを介して前記ゲート導電層６０、６１と電気的に接続され、前記ソース配線層８１は、ソースコンタクトを介して前記ソース領域５６と電気的に接続され、前記ドレイン配線層８２は、ドレインコンタクトを介して前記ドレイン領域５７と電気的に接続される。
図３は、他の実施例に係るトレンチゲートＭＯＳＦＥＴを示す断面図である。本実施例では、ベース領域５４ａは、四角形の断面を、実際には、四角柱形の断面を有する。ドレイン領域５７も四角柱形状を有する。他の部分は、前述した実施例と同一な符号で表記されている。
図４は、また他の実施例に係るトレンチゲートＭＯＳＦＥＴの断面図である。ドレイン領域５７ａを除いて、他の部分は前述した実施例と同一な符号で表記されている。本実施例で、ドレイン領域５７ａは、高濃度の第１導電型基板、例えば、ｎ型基板５０と連結されている。本実施例でも、ベース領域５４の断面は、半球形、半円柱形、または四角柱形のうち選択される形状を有することができる。一般に、エピタキシャル層５２領域は、ＭＯＳ素子のドレインの役割をする基板５０やドレイン領域５７より低いドーピング濃度を有する。これは、素子の降伏電圧を増加させるが、素子のオン抵抗（Ｒｄｓ ｏｎ）成分が大きくなるという短所を有する。図４に示すように、高濃度の基板５０領域までドレイン領域５７ａを拡張すると、電流の流れが前記の実施例におけるドレイン領域５７のように相対的に狭い領域に集中されることを、拡張されたドレイン領域５７ａに分散させる効果がある。また、これは、ドレイン配線層８２でのオン抵抗成分が減少するという意味にもなる。
実施例において、ベース領域の形状は、要求される電気的／機械的特性や、素子の製造装備及び環境などによって、適切な適応性（ａｄａｐｔｉｖｅｎｅｓｓ）を与えるためのものであって、実施例に説明された構造や形状に制限されない。
実施例に係るトレンチゲートＭＯＳＦＥＴによると、電流は、水平方向のゲート導電層６１により形成されるチャネルを流れる成分と、垂直方向のゲート導電層６０により形成されるチャネルを介してエピタキシャル層を流れる成分とからなる。ソース領域とベース領域の大きさとドーピング濃度の調節などによって、垂直と水平の２次元的な電流の流れを具現することができる。ソース配線層は、ソース領域とベース領域の大きさ比率を調節することにより、オーミック接続（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成することができる。したがって、ソース領域とベース領域が一緒になっている構造を形成することができる。
以下、実施例に係るトレンチゲートＭＯＳＦＥＴの製造方法を説明する。
図５に示すように、高濃度の第１導電型基板、例えば、ｎ型基板５０上に、低濃度のｎ型エピタキシャル層５２を形成する。次に、図６に示すように、前記エピタキシャル層５２内に低濃度の第２導電型ベース領域、例えば、ｐ型ベース領域５４を形成する。前記ベース領域５４は、エピタキシャル層５２の所定領域にだけ、多数のベース領域５４が離隔するように形成する。ベース領域は、半球形、半円柱形、または四角柱形に形成することができる。ベース領域の形態は、これに限定されるのではない。
続いて、図７に示すように、ベース領域とベース領域の間のエピタキシャル層に、高濃度の第１導電型イオン、例えば、ｎ型イオンをドーピングして、高濃度のｎ型ソース領域５６とドレイン領域５７を形成する。次に、図８に示すように、ソース領域５６とベース領域５４を貫通するトレンチＴを形成した後、基板全面に酸化膜５８を形成する。次に、図９に示すように、酸化膜が形成された結果物上に導電層を形成する。例えば、不純物がドーピングされたポリシリコン層を形成した後、パターニングして、前記トレンチＴに埋め込まれるゲート導電層６０と、前記ベース領域５４上に形成されるゲート導電層６１とを形成する。次に、図１０に示すように、ゲート導電層６０、６１が形成された結果物の全面に絶縁物を蒸着した後、パターニングして、その内部にゲートコンタクト、ソースコンタクト及びドレインコンタクトが形成された層間絶縁層７０を形成する。続いて、層間絶縁層７０が形成された結果物の全面に、導電物、例えば、金属を蒸着した後、パターニングして、前記ゲートコンタクトを介して前記ゲート導電層６０と電気的に接続されるゲート配線層と、前記ソースコンタクトを介して前記ソース領域５６及びベース領域５４と電気的に接続されるソース配線層８１と、前記ドレインコンタクトを介して前記ドレイン領域５７と電気的に接続されるドレイン配線層８２とを形成する。
実施例に係る半導体素子は、垂直型トレンチゲートと水平ゲートを一緒に有するＭＯＳＦＥＴ素子である。実施例に係る半導体素子は、電流チャネルが、垂直型トレンチゲートにより形成されたチャネルを介してエピタキシャル層に流れる成分と、水平型ゲートにより形成されたチャネルを流れる成分とからなるので、効率性が高く、素子のオン抵抗（Ｒｄｓ ｏｎ）を低下させるなど、電気的特性が向上する。実施例に係る半導体素子は、水平型ドレイン構造を介して、他の素子との集積が可能である。
実施例に係る半導体素子の平面図である。 実施例に係る半導体素子の断面図である。 他の実施例に係る半導体素子の断面図である。 また他の実施例に係る半導体素子の断面図である。 実施例に係る半導体素子の製造方法を示す工程断面図である。 実施例に係る半導体素子の製造方法を示す工程断面図である。 実施例に係る半導体素子の製造方法を示す工程断面図である。 実施例に係る半導体素子の製造方法を示す工程断面図である。 実施例に係る半導体素子の製造方法を示す工程断面図である。 実施例に係る半導体素子の製造方法を示す工程断面図である。
符号の説明
５０ 基板、 ５２ エピタキシャル層、 ５４ ベース領域、 ５６ ソース領域、 ５７ ドレイン領域、 ５８ 酸化膜、 ６０ ゲート導電層、 ６１ ゲート導電層、 ７０ 層間絶縁層、 ８１ ソース配線層、 ８２ ドレイン配線層、 Ｔ トレンチ。

Claims (17)

  1. 高濃度の第１導電型半導体基板と、
    前記半導体基板上に形成された低濃度の第１導電型エピタキシャル層と、
    前記エピタキシャル層の所定領域に離隔して形成された複数の第２導電型ベース領域と、
    前記ベース領域内に形成された高濃度の第１導電型ソース領域と、
    前記ベース領域の間に形成された高濃度の第１導電型ドレイン領域と、
    前記ソース領域とベース領域を貫通して形成されたトレンチと、
    前記トレンチ内に形成された第１ゲート導電層と、
    前記基板に露出されたベース領域上に形成された第２ゲート導電層と、を含むことを特徴とする半導体素子。
  2. 前記ベース領域は、半円形または四角形の断面を有することを特徴とする請求項１に記載の半導体素子。
  3. 前記ドレイン領域は、前記高濃度の第１導電型半導体基板と連結されることを特徴とする請求項１に記載の半導体素子。
  4. 高濃度の第１導電型半導体基板に、低濃度の第１導電型エピタキシャル層を形成するステップと、
    前記エピタキシャル層に、複数の第２導電型ベース領域を互いに離隔するように形成するステップと、
    前記ベース領域に高濃度の第１導電型ソース領域を、前記ベース領域の間に高濃度の第１導電型ドレイン領域を形成するステップと、
    前記ソース領域とベース領域を貫通してトレンチを形成するステップと、
    前記トレンチ内に第１ゲート導電層を形成し、前記ベース領域上に第２ゲート導電層を形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  5. 前記ベース領域は、半円形または四角形の断面を有することを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記ドレイン領域は、前記高濃度の第１導電型基板と連結されることを特徴とする請求項４に記載の半導体素子の製造方法。
  7. 基板に対して垂直方向のゲート領域、水平方向のゲート領域、ドレイン領域を一緒に有することを特徴とする半導体素子。
  8. 前記垂直方向のゲート領域は、トレンチ構造を有することを特徴とする請求項７に記載の半導体素子。
  9. 前記垂直方向のゲート領域と水平方向のゲート領域により複数の電流チャネルを有することを特徴とする請求項７に記載の半導体素子。
  10. 前記垂直方向のゲート領域から水平方向のゲート領域にいたるベース領域を含むことを特徴とする請求項７に記載の半導体素子。
  11. 前記垂直方向のゲート領域から水平方向のゲート領域にいたる高濃度ベース領域と低濃度ベース領域を含むことを特徴とする請求項７に記載の半導体素子。
  12. 前記垂直方向のゲート領域から水平方向のゲート領域にいたる半球形、半円柱形、四角柱形のうち選択される形状を有するベース領域を含むことを特徴とする請求項７に記載の半導体素子。
  13. 前記ドレイン領域が基板まで連結されることを特徴とする請求項７に記載の半導体素子。
  14. 前記ドレイン領域は、基板に対して水平方向に形成されることを特徴とする請求項７に記載の半導体素子。
  15. 前記垂直方向のゲート領域と水平方向のゲート領域は、導電体により互いに連結されることを特徴とする請求項７に記載の半導体素子。
  16. 前記垂直方向のゲート領域、水平方向のゲート領域、ドレイン領域は、基板上のエピタキシャル層に形成されることを特徴とする請求項７に記載の半導体素子。
  17. 前記ドレイン領域がエピタキシャル層を介して基板まで連結されることを特徴とする請求項１６に記載の半導体素子。
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