JPH09205204A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 プラナー型・溝堀り型共存のIGTが本来意
図した通りの特性を発揮できるようにする。 【解決手段】 チャネルを形成するためのプラナー型構
造及び溝堀り型構造の2種類の構造を同一チップ内に共
存させた絶縁ゲート型半導体装置において、プラナー型
構造形成部11である第1導電形の自己分離領域12内
に、拡散自己整合層として第2導電型のエミッタ層13
を形成し、該エミッタ層13内に第1導電形の高濃度層
14を形成し、第3の閾値電圧(Vthp')を生じせし
め、プラナー型構造における閾値電圧(Vthp)及び溝
堀り型構造における閾値電圧(Vthg)との間に、Vthp
<Vthg<Vthp'の関係を成立させることにより、プラ
ナー型構造及び溝堀り型構造のIGTの電流に対する寄
与度を自由に制御可能とする。
図した通りの特性を発揮できるようにする。 【解決手段】 チャネルを形成するためのプラナー型構
造及び溝堀り型構造の2種類の構造を同一チップ内に共
存させた絶縁ゲート型半導体装置において、プラナー型
構造形成部11である第1導電形の自己分離領域12内
に、拡散自己整合層として第2導電型のエミッタ層13
を形成し、該エミッタ層13内に第1導電形の高濃度層
14を形成し、第3の閾値電圧(Vthp')を生じせし
め、プラナー型構造における閾値電圧(Vthp)及び溝
堀り型構造における閾値電圧(Vthg)との間に、Vthp
<Vthg<Vthp'の関係を成立させることにより、プラ
ナー型構造及び溝堀り型構造のIGTの電流に対する寄
与度を自由に制御可能とする。
Description
【0001】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置(以下、IGTと略記する)の中でも特にプラナ
ー型及び溝堀り型が同一の半導体チップ内に共存してい
るIGTに関し、両MOS FETチャネル部の閾値電
圧の相互関係を自由に制御することを目的に、P型自己
分離領域内に設けたP↑+層を所望の形状にしたIGT
に関するものである。
体装置(以下、IGTと略記する)の中でも特にプラナ
ー型及び溝堀り型が同一の半導体チップ内に共存してい
るIGTに関し、両MOS FETチャネル部の閾値電
圧の相互関係を自由に制御することを目的に、P型自己
分離領域内に設けたP↑+層を所望の形状にしたIGT
に関するものである。
【0002】
【従来の技術】従来のこの種のIGTの構造を図9及び
図10を参照して説明する。これらの図に示されたIG
Tは、プラナー型及び溝堀り型共存の構造を備えてい
る。図9では溝堀り部をいわゆるU字状溝1とした構造
であり、また、図10では該溝堀り部がいわゆるトレン
チ構造2をしている。ところで、いずれもこれらの溝堀
り型構造をあえてプラナー(平面)型構造と共存させる
のは、その目的において共通点がある。即ち、本来製法
の行い易さ、不純物濃度の制御のし易さからすると、プ
ラナー型そのものが優れていることは言うまでもない
が、現在一般に広く普及しているかかるプラナー型にも
溝堀り型に比べてどうしても劣る面がある。
図10を参照して説明する。これらの図に示されたIG
Tは、プラナー型及び溝堀り型共存の構造を備えてい
る。図9では溝堀り部をいわゆるU字状溝1とした構造
であり、また、図10では該溝堀り部がいわゆるトレン
チ構造2をしている。ところで、いずれもこれらの溝堀
り型構造をあえてプラナー(平面)型構造と共存させる
のは、その目的において共通点がある。即ち、本来製法
の行い易さ、不純物濃度の制御のし易さからすると、プ
ラナー型そのものが優れていることは言うまでもない
が、現在一般に広く普及しているかかるプラナー型にも
溝堀り型に比べてどうしても劣る面がある。
【0003】これを図9を参照して説明する。プラナー
型装置のP型自己分離領域(以下、P−ウエルと呼ぶ)
相互間には、IGTがオンモードを開始した後、図示の
ような空乏層2が両P−ウエル3,3側からN↑−層エ
ピタキシャル層4側に張り出して形成されるため、該I
GTのオン電流はこの両空乏層2,2により狭められた
狭い通路を経て、チャネル、ソースにと流れる(経路
)。この時、この狭い通路の部分にRJFET抵抗分が発
生し、このRJFETと電流IONとの積がこの部分で浪費さ
れる電圧降下分を発生させる。即ち、ΔVRJFET=ION
・RJFET・・・・・(1)で示される電圧降下が生じ
る。他の学術文献等の資料によれば、上記ΔVRJFETの
値は、600V系半導体装置における定格電流におい
て、約0.2V程度であると言われ、これがプラナー型
のどうしても避けることができない欠点として残る。
型装置のP型自己分離領域(以下、P−ウエルと呼ぶ)
相互間には、IGTがオンモードを開始した後、図示の
ような空乏層2が両P−ウエル3,3側からN↑−層エ
ピタキシャル層4側に張り出して形成されるため、該I
GTのオン電流はこの両空乏層2,2により狭められた
狭い通路を経て、チャネル、ソースにと流れる(経路
)。この時、この狭い通路の部分にRJFET抵抗分が発
生し、このRJFETと電流IONとの積がこの部分で浪費さ
れる電圧降下分を発生させる。即ち、ΔVRJFET=ION
・RJFET・・・・・(1)で示される電圧降下が生じ
る。他の学術文献等の資料によれば、上記ΔVRJFETの
値は、600V系半導体装置における定格電流におい
て、約0.2V程度であると言われ、これがプラナー型
のどうしても避けることができない欠点として残る。
【0004】一方、このようなプラナー型IGTに、該
IGTのスイッチング速度を改善することを目的として
重金属、特に金(Au)を用いると、図11に示すよう
にコレクタ・エミッタ間の電流(ICE)の立上り部に負
性モードMnを有するようになり、これが特定用途での
使用で問題となる。これを避け初期のスムーズな電流の
立ち上がりを得るために提唱された構造が、前記図9及
び図10に概略図示した特開平2−312281号公報
記載のプラナー型・溝堀り型共存のIGTである。
IGTのスイッチング速度を改善することを目的として
重金属、特に金(Au)を用いると、図11に示すよう
にコレクタ・エミッタ間の電流(ICE)の立上り部に負
性モードMnを有するようになり、これが特定用途での
使用で問題となる。これを避け初期のスムーズな電流の
立ち上がりを得るために提唱された構造が、前記図9及
び図10に概略図示した特開平2−312281号公報
記載のプラナー型・溝堀り型共存のIGTである。
【0005】図9及び図10の従来構造であるプラナー
型・溝堀り型共存のIGTが本来意図するところは、概
略以下の通りである。即ち、RJFET効果を、特に立ち上
がり時において避ける、あるいは軽減する目的をもっ
て、図9及び図10における経路にはRJFETが本来存
在しないことから、特に立ち上がり時の電流の一部を経
路から経路へと、その一部あるいは全てを回し、分
散させることである。なお、全てが経路である場合は
完全な溝堀り型に相当し、この場合は本発明の対象外で
あるため、ここではその説明を省略する。
型・溝堀り型共存のIGTが本来意図するところは、概
略以下の通りである。即ち、RJFET効果を、特に立ち上
がり時において避ける、あるいは軽減する目的をもっ
て、図9及び図10における経路にはRJFETが本来存
在しないことから、特に立ち上がり時の電流の一部を経
路から経路へと、その一部あるいは全てを回し、分
散させることである。なお、全てが経路である場合は
完全な溝堀り型に相当し、この場合は本発明の対象外で
あるため、ここではその説明を省略する。
【0006】上記の結果、初期のスムーズな立ち上がり
特性を得、IGTが一旦オンした後は、経路に十分な
通路が形成されるようになるので、その後は、RJFET効
果以外は特性上においても、殆ど全ての点、例えばチャ
ネル特性、耐量等で勝るプラナー型の経路を主に電流
を負担させることを意図していると考察される。一方、
実際のIGTに上記の構造を適用して見ると、本来意図
した通りに該IGTが動作しないことが判明した。即
ち、従来構造のプラナー型・溝堀り型共存装置のままで
は実際には以下のような問題点が発生する。
特性を得、IGTが一旦オンした後は、経路に十分な
通路が形成されるようになるので、その後は、RJFET効
果以外は特性上においても、殆ど全ての点、例えばチャ
ネル特性、耐量等で勝るプラナー型の経路を主に電流
を負担させることを意図していると考察される。一方、
実際のIGTに上記の構造を適用して見ると、本来意図
した通りに該IGTが動作しないことが判明した。即
ち、従来構造のプラナー型・溝堀り型共存装置のままで
は実際には以下のような問題点が発生する。
【0007】図8はDSA(拡散自己整合)窓5を通し
て2種類の不純物をDSA拡散した場合の縦方向、横方
向での不純物濃度分布を説明するための図である。この
図において、分布は、P−ウエル3及びN↑+ソース
層6の拡散後の縦方向分布(Gaussian分布)を示す。ま
た、分布は上記拡散における図のB点から右のX方向
の分布(Complementaly-Error-function分布)を表わし
たものである。ここで、縦方向分布(分布)を数式で
表わせば以下の(2)式のようになる。
て2種類の不純物をDSA拡散した場合の縦方向、横方
向での不純物濃度分布を説明するための図である。この
図において、分布は、P−ウエル3及びN↑+ソース
層6の拡散後の縦方向分布(Gaussian分布)を示す。ま
た、分布は上記拡散における図のB点から右のX方向
の分布(Complementaly-Error-function分布)を表わし
たものである。ここで、縦方向分布(分布)を数式で
表わせば以下の(2)式のようになる。
【0008】
【数1】
【0009】また、横方向分布(分布)を数式で表わ
せば以下の(3)式のようになる。
せば以下の(3)式のようになる。
【0010】
【数2】
【0011】次に、ある拡散条件の下でDSA拡散を行
った時の分布の一例を図13に示す。次に、閾値電圧の
基本式を以下の(4)式に示す。
った時の分布の一例を図13に示す。次に、閾値電圧の
基本式を以下の(4)式に示す。
【0012】
【数3】
【0013】上記(4)式より閾値電圧Vthp(プラナ
ー型)及び閾値電圧Vthg(溝堀り型)を求める。この
場合、上記(4)式中のNamaxに図13のNamaxと
Namaxを代入して上記のVthpとVthgとする。その
結果、Vthp=6.063(V)、Vthg=13.9
37(V)となった。また、Namax=7.5×10
↑17(1/cm↑3)、Namax=1.6×10↑17
(1/cm↑3)と仮定した時、単純計算によれば、Δ
Vth(閾値電圧の差)は以下の(5)式のようになる。 ΔVth=|Vthg−Vthp|=|13.94−6.06|=7.88(V)・・ ・・・・・(5)
ー型)及び閾値電圧Vthg(溝堀り型)を求める。この
場合、上記(4)式中のNamaxに図13のNamaxと
Namaxを代入して上記のVthpとVthgとする。その
結果、Vthp=6.063(V)、Vthg=13.9
37(V)となった。また、Namax=7.5×10
↑17(1/cm↑3)、Namax=1.6×10↑17
(1/cm↑3)と仮定した時、単純計算によれば、Δ
Vth(閾値電圧の差)は以下の(5)式のようになる。 ΔVth=|Vthg−Vthp|=|13.94−6.06|=7.88(V)・・ ・・・・・(5)
【0014】以上のことから例えば図13場合、プラナ
ー型と溝堀り型では明かにVthg>Vthpとなっているこ
とが分かる。さらにはU字状溝形成面は、〈100〉結
晶ウェーハを用いると、異方性エッチング後〈111〉
面となっているため、U−MOS FETのチャネル
は、D−MOS FETのチャネルの約1.5倍長とな
ること、また、結晶面の酸化速度差によりゲート酸化膜
厚は約1300オングストローム(D−MOS FET
の場合、1000オングストローム)となるため、余計
にVthgを増大させるという結果になる。
ー型と溝堀り型では明かにVthg>Vthpとなっているこ
とが分かる。さらにはU字状溝形成面は、〈100〉結
晶ウェーハを用いると、異方性エッチング後〈111〉
面となっているため、U−MOS FETのチャネル
は、D−MOS FETのチャネルの約1.5倍長とな
ること、また、結晶面の酸化速度差によりゲート酸化膜
厚は約1300オングストローム(D−MOS FET
の場合、1000オングストローム)となるため、余計
にVthgを増大させるという結果になる。
【0015】
【発明が解決しようとする課題】上記した従来のIGT
には概略次のような解決しようとする課題がある。 (1)閾値電圧Vthp(プラナー型)<閾値電圧Vthg
(溝堀り型)となっているため、通常VthpでIGTが
まずオンし、続いてVthgで、ある運転条件が満たされ
た時にオンする。 (2)結果として、このままでは意図したような初期の
スムーズな運転開始時のコレクタ・エミッタ間電流の立
ち上がり特性を期待できない。即ち、依然としてプラナ
ー構造の狭い通路が主電流通路となり、本来期待した効
果が得られない。 (3)上記のことを防ぐためには溝堀りの途中でエッチ
ングを中断し、濃度補償用のN型不純物を溝底部のP型
層に導入後再エッチングするとか、あるいは表面の局所
にのみ注入しておいた後、エッチングする等の手段が必
要なため、工程が複雑で、かつ、閾値電圧Vthgはあく
までもエッチング後の〈111〉表面濃度により決まる
ものであるから、結果的に閾値電圧の制御が困難とな
る。
には概略次のような解決しようとする課題がある。 (1)閾値電圧Vthp(プラナー型)<閾値電圧Vthg
(溝堀り型)となっているため、通常VthpでIGTが
まずオンし、続いてVthgで、ある運転条件が満たされ
た時にオンする。 (2)結果として、このままでは意図したような初期の
スムーズな運転開始時のコレクタ・エミッタ間電流の立
ち上がり特性を期待できない。即ち、依然としてプラナ
ー構造の狭い通路が主電流通路となり、本来期待した効
果が得られない。 (3)上記のことを防ぐためには溝堀りの途中でエッチ
ングを中断し、濃度補償用のN型不純物を溝底部のP型
層に導入後再エッチングするとか、あるいは表面の局所
にのみ注入しておいた後、エッチングする等の手段が必
要なため、工程が複雑で、かつ、閾値電圧Vthgはあく
までもエッチング後の〈111〉表面濃度により決まる
ものであるから、結果的に閾値電圧の制御が困難とな
る。
【0016】
【発明の目的】本発明は、上記のような課題を解決する
ためになされたもので、プラナー型・溝堀り型共存のI
GTが本来意図した通りの特性を発揮し得るIGTを提
供することを目的とする。
ためになされたもので、プラナー型・溝堀り型共存のI
GTが本来意図した通りの特性を発揮し得るIGTを提
供することを目的とする。
【0017】
【課題を解決するための手段】本発明のIGTは、チャ
ネルを形成するためのプラナー型構造及び溝堀り型構造
の2種類の構造を同一チップ内に共存させた絶縁ゲート
型半導体装置において、プラナー型構造形成部である第
1導電形の自己分離領域内に、拡散自己整合層として第
2導電型のエミッタ層を形成し、該エミッタ層内に第1
導電形の高濃度層を形成し、第3の閾値電圧(Vthp')
を生じせしめ、プラナー型構造における閾値電圧(Vth
p)及び溝堀り型構造における閾値電圧(Vthg)との間
に、Vthp<Vthg<Vthp'の関係を成立させることによ
り、プラナー型構造及び溝堀り型構造のIGTの電流に
対する寄与度を自由に制御可能とする。
ネルを形成するためのプラナー型構造及び溝堀り型構造
の2種類の構造を同一チップ内に共存させた絶縁ゲート
型半導体装置において、プラナー型構造形成部である第
1導電形の自己分離領域内に、拡散自己整合層として第
2導電型のエミッタ層を形成し、該エミッタ層内に第1
導電形の高濃度層を形成し、第3の閾値電圧(Vthp')
を生じせしめ、プラナー型構造における閾値電圧(Vth
p)及び溝堀り型構造における閾値電圧(Vthg)との間
に、Vthp<Vthg<Vthp'の関係を成立させることによ
り、プラナー型構造及び溝堀り型構造のIGTの電流に
対する寄与度を自由に制御可能とする。
【0018】
【発明の実施の形態】本発明は、IGTの表面側にある
閾値電圧Vthp(プラナー型)を制御することの方が閾
値電圧Vthg(溝堀り型)を制御するよりはるかに簡単
であることに着眼し、このVthp形成部の一部を、より
閾値電圧の高いVthp’が存在するようにし、VthgとV
thp'の形成比率をP↑+層不純物導入パターン、あるい
はその深さを適切化することによって、より特性の優れ
た構造のIGTを得るようにしたものである。以下に本
発明の実施例を図1乃至図4を参照して説明する。
閾値電圧Vthp(プラナー型)を制御することの方が閾
値電圧Vthg(溝堀り型)を制御するよりはるかに簡単
であることに着眼し、このVthp形成部の一部を、より
閾値電圧の高いVthp’が存在するようにし、VthgとV
thp'の形成比率をP↑+層不純物導入パターン、あるい
はその深さを適切化することによって、より特性の優れ
た構造のIGTを得るようにしたものである。以下に本
発明の実施例を図1乃至図4を参照して説明する。
【0019】
【実施例】図1は本発明の構造を備えたIGTの平面図
であり、図2〜図5は図1の各パターンを示す配置図で
ある。また、図6は図1のA−A線に沿う断面図、図7
は図2のB−B線に沿う断面図である。本発明は、チャ
ネルを形成するためのプラナー型構造及び溝堀り型構造
の2種類の構造を同一チップ内に共存させたIGTにお
いて、プラナー型構造形成部11である第1導電形、例
えばP型の自己分離領域12内に、拡散自己整合層とし
て第2導電型、例えばN↑+型のエミッタ層13を形成
し、該エミッタ層13内に第1導電形、例えばP↑+型
の高濃度層14を形成したことを特徴とする。
であり、図2〜図5は図1の各パターンを示す配置図で
ある。また、図6は図1のA−A線に沿う断面図、図7
は図2のB−B線に沿う断面図である。本発明は、チャ
ネルを形成するためのプラナー型構造及び溝堀り型構造
の2種類の構造を同一チップ内に共存させたIGTにお
いて、プラナー型構造形成部11である第1導電形、例
えばP型の自己分離領域12内に、拡散自己整合層とし
て第2導電型、例えばN↑+型のエミッタ層13を形成
し、該エミッタ層13内に第1導電形、例えばP↑+型
の高濃度層14を形成したことを特徴とする。
【0020】前記高濃度層14は、前記自己分離領域1
2の横方向拡散端がプラナー形構造形成部11のゲート
G1側下部では前記エミッタ層13よりも外側に形成さ
れている。また、溝堀り形構造15のゲートG2側下部
では前記エミッタ層13の内側に位置するように形成さ
れている。一方、前記高濃度層14の深さは、前記エミ
ッタ層13の深さよりも深く形成されている。また、前
記高濃度層14全体の平面形状は図1に示したように、
櫛歯状に凹凸に形成され、凸部14aの歯幅をL’、凹
部14bの溝幅をLとしたときに、L/(L’+L)=
0〜0.5の範囲にあるのように形成されている。かか
る範囲内でその数値は目的に応じて適宜選定される。
2の横方向拡散端がプラナー形構造形成部11のゲート
G1側下部では前記エミッタ層13よりも外側に形成さ
れている。また、溝堀り形構造15のゲートG2側下部
では前記エミッタ層13の内側に位置するように形成さ
れている。一方、前記高濃度層14の深さは、前記エミ
ッタ層13の深さよりも深く形成されている。また、前
記高濃度層14全体の平面形状は図1に示したように、
櫛歯状に凹凸に形成され、凸部14aの歯幅をL’、凹
部14bの溝幅をLとしたときに、L/(L’+L)=
0〜0.5の範囲にあるのように形成されている。かか
る範囲内でその数値は目的に応じて適宜選定される。
【0021】図8は本発明と従来の構造を比較して示し
た上記高濃度層14の平面パターン形状の例を示したも
のである。図8(a)はL’/(L’+L)=0.5と
したもの、図8はL’/(L’+L)=0としたもの、
また、図8(c)は従来構造を示すものでL/(L’+
L)=1となっている。
た上記高濃度層14の平面パターン形状の例を示したも
のである。図8(a)はL’/(L’+L)=0.5と
したもの、図8はL’/(L’+L)=0としたもの、
また、図8(c)は従来構造を示すものでL/(L’+
L)=1となっている。
【0022】
【発明の効果】本発明のIGTは上記のような構造とし
たので、概略次のような効果がある。 (1)プラナー型構造形成部である第1導電形の自己分
離領域内に、拡散自己整合層として第2導電型のエミッ
タ層を形成し、該エミッタ層内に第1導電形の高濃度層
を形成し、第3の閾値電圧(Vthp')を生じせしめ、プ
ラナー型構造における閾値電圧(Vthp)及び溝堀り型
構造における閾値電圧(Vthg)との間に、Vthp<Vth
g<Vthp'の関係を成立させることにより、プラナー型
構造及び溝堀り型構造のIGTの電流に対する寄与度が
自由に制御可能となる。 (2)L/(L’+L)の比率を自由に制御することに
よりプラナー型か溝堀り型を自由に制御可能となる。 (3)溝堀りの途中で注入するというような従来技術で
行っていた複雑な工程を採用することなく、制御し易い
IGTの表面側で処理できる利点がある。 (4)高濃度層を設けることは通常の例えばIGBT構
造で行われており、特別工程を追加する必要がなく、製
造原価を増加させることもない。
たので、概略次のような効果がある。 (1)プラナー型構造形成部である第1導電形の自己分
離領域内に、拡散自己整合層として第2導電型のエミッ
タ層を形成し、該エミッタ層内に第1導電形の高濃度層
を形成し、第3の閾値電圧(Vthp')を生じせしめ、プ
ラナー型構造における閾値電圧(Vthp)及び溝堀り型
構造における閾値電圧(Vthg)との間に、Vthp<Vth
g<Vthp'の関係を成立させることにより、プラナー型
構造及び溝堀り型構造のIGTの電流に対する寄与度が
自由に制御可能となる。 (2)L/(L’+L)の比率を自由に制御することに
よりプラナー型か溝堀り型を自由に制御可能となる。 (3)溝堀りの途中で注入するというような従来技術で
行っていた複雑な工程を採用することなく、制御し易い
IGTの表面側で処理できる利点がある。 (4)高濃度層を設けることは通常の例えばIGBT構
造で行われており、特別工程を追加する必要がなく、製
造原価を増加させることもない。
【図1】本発明のIGTの概略構造を示す平面図であ
る。
る。
【図2】図1のIGTを形成する場合の第1のパターン
を示す配置図である。
を示す配置図である。
【図3】図1のIGTを形成する場合の第2のパターン
を示す配置図である。
を示す配置図である。
【図4】図1のIGTを形成する場合の第3のパターン
を示す配置図である。
を示す配置図である。
【図5】図1のIGTを形成する場合の第4のパターン
を示す配置図である。
を示す配置図である。
【図6】図1のA−A線に沿う断面図である。
【図7】図1のB−B線に沿う断面図である。
【図8】本発明構造(a),(b)と従来構造(c)を
比較して示した平面図である。
比較して示した平面図である。
【図9】従来のIGTにおける溝堀り構造を示す断面図
である。
である。
【図10】従来のIGTにおけるトレンチ構造を示す断
面図である。
面図である。
【図11】従来のIGTにおけるコレクタ・エミッタ間
電流の立ち上がり波形図である。
電流の立ち上がり波形図である。
【図12】二酸化シリコンのDSA窓を通して2種類の
不純物をDSA拡散した場合の縦方向・横方向での不純
物濃度分布を説明するための図である。
不純物をDSA拡散した場合の縦方向・横方向での不純
物濃度分布を説明するための図である。
【図13】特定条件下でDSA拡散を行った場合の分布
の例を示す図である。
の例を示す図である。
10 IGT 11 プラナー構造形成部 12 自己分離領域 13 エミッタ層 14 高濃度層 14a 凸部 14b 凹部 15 溝堀り構造 16 ポリシリコンゲート
Claims (4)
- 【請求項1】 チャネルを形成するためのプラナー型構
造及び溝堀り型構造の2種類の構造を同一チップ内に共
存させた絶縁ゲート型半導体装置において、プラナー型
構造形成部である第1導電形の自己分離領域内に、拡散
自己整合層として第2導電型のエミッタ層を形成し、該
エミッタ層内に第1導電形の高濃度層を形成したことを
特徴とする絶縁ゲート型半導体装置。 - 【請求項2】 前記高濃度層は、前記自己分離領域の横
方向拡散端がプラナー形構造のゲート側下部では前記エ
ミッタ層よりも外側に形成され、かつ、溝堀り形構造の
ゲート側下部では前記エミッタ層の内側に位置するよう
に形成したことを特徴とする請求項1に記載の絶縁ゲー
ト型半導体装置。 - 【請求項3】 前記高濃度層の深さは、前記エミッタ層
の深さよりも深く形成したことを特徴とする請求項2に
記載の絶縁ゲート型半導体装置。 - 【請求項4】 前記高濃度層の平面形状は櫛歯状に凹凸
に形成され、凸部の歯幅をL’、凹部の溝幅をLとした
ときに、L/(L’+L)=0〜0.5の範囲にあるの
ように、前記凹凸部を形成したことを特徴とする請求項
1乃至請求項3のいずれかに記載の絶縁ゲート型半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8031376A JPH09205204A (ja) | 1996-01-25 | 1996-01-25 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8031376A JPH09205204A (ja) | 1996-01-25 | 1996-01-25 | 絶縁ゲート型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09205204A true JPH09205204A (ja) | 1997-08-05 |
Family
ID=12329543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8031376A Pending JPH09205204A (ja) | 1996-01-25 | 1996-01-25 | 絶縁ゲート型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09205204A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004032243A1 (en) * | 2002-10-04 | 2004-04-15 | Koninklijke Philips Electronics N.V. | Power semiconductor devices |
EP1703566A1 (en) * | 2005-03-18 | 2006-09-20 | AMI Semiconductor Belgium BVBA | MOS device having at least two channel regions |
US7372088B2 (en) | 2004-01-27 | 2008-05-13 | Matsushita Electric Industrial Co., Ltd. | Vertical gate semiconductor device and method for fabricating the same |
JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
US7626229B2 (en) | 2004-02-16 | 2009-12-01 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
JP2014508409A (ja) * | 2011-02-12 | 2014-04-03 | フリースケール セミコンダクター インコーポレイテッド | 半導体素子及び関連する形成方法 |
-
1996
- 1996-01-25 JP JP8031376A patent/JPH09205204A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004032243A1 (en) * | 2002-10-04 | 2004-04-15 | Koninklijke Philips Electronics N.V. | Power semiconductor devices |
US7372088B2 (en) | 2004-01-27 | 2008-05-13 | Matsushita Electric Industrial Co., Ltd. | Vertical gate semiconductor device and method for fabricating the same |
US7626229B2 (en) | 2004-02-16 | 2009-12-01 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
EP1703566A1 (en) * | 2005-03-18 | 2006-09-20 | AMI Semiconductor Belgium BVBA | MOS device having at least two channel regions |
JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
JP2014508409A (ja) * | 2011-02-12 | 2014-04-03 | フリースケール セミコンダクター インコーポレイテッド | 半導体素子及び関連する形成方法 |
US9105495B2 (en) | 2011-02-12 | 2015-08-11 | Freescale Semiconductor, Inc. | Semiconductor device and related fabrication methods |
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