JPH07183488A

JPH07183488A - Ｍｏｓ制御形サイリスタおよびその製造方法

Info

Publication number: JPH07183488A
Application number: JP32830693A
Authority: JP
Inventors: Toronnamuchiyai Kuraison; トロンナムチャイクライソン
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1993-12-24
Filing date: 1993-12-24
Publication date: 1995-07-21

Abstract

(57)【要約】【目的】ゲート電極に負の電圧を印加したときに形成
されるＰ形チャネルの面方位を（１１０）方位とするこ
とにより、ラッチアップ状態にあるサイリスタを確実か
つ迅速にターンオフさせる。【構成】（１１０）方位のＰ⁺形シリコン基板１上に
形成されたＮ^-形ベース領域３と、Ｎ^-形ベース領域３上
にゲート絶縁膜４を介して形成されたゲート電極５と、
ゲート電極５をマスクにしてＰ形ベース領域６、Ｎ形カ
ソード領域７およびＰ⁺形カソード領域８を順に形成し
たＭＯＳ制御形サイリスタであり、ゲート電極５に負の
電圧を印加したときにＰ形ベース領域６とＰ⁺形カソー
ド領域８との間に形成されるＰ形チャネルの面方位を
（１１０）方位とする。これにより、Ｐ形チャネルを通
過する正孔の移動度が向上し、ラッチアップ状態にある
サイリスタは確実かつ迅速にターンオフする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラッチアップ状態にあ
るサイリスタを、確実かつ迅速にターンオフさせるＭＯ
Ｓ制御形サイリスタに関するものである。

【０００２】

【従来の技術】図９は従来のＭＯＳ制御形サイリスタ
（以下、単にサイリスタと呼ぶこともある）の構造を示
す図である。図９において、１は（１００）方位のＳｉ
基板を用いて形成されたＰ⁺形アノード領域であり、そ
の下面にはアノード電極２が接続されている。また、Ｐ
⁺形アノード領域１の上面にはＮ^-形ベース領域３が形成
され、その上面にはＳｉＯ₂膜等によるゲート絶縁膜４
を介してゲート電極５が形成されている。ゲート電極５
の所定箇所にはエッチング等によってＮ^-形ベース領域
３が露出するように溝が掘られ、露出したＮ^-形ベース
領域３の上面に、順にＰ形ベース領域６とＮ形カソード
領域７が形成されている。Ｎ形カソード領域７の上面に
は一対のＰ⁺形カソード領域８が相対して形成され、Ｎ
形カソード領域７とＰ⁺形カソード領域８はカソード電
極９に接続されている。

【０００３】図５は図９に示す従来のＭＯＳ制御形サイ
リスタの製造方法を説明する図であり、この図を用いて
従来の製造方法を順を追って説明する。図５（ａ）で
は、（１００）方位のＰ⁺形基板をＰ⁺形アノード領域１
として用い、その上面にエピタキシャル成長法などによ
ってＮ^-形ベース領域３を形成し、さらにその上面にゲ
ート絶縁膜４を介してゲート電極５を形成する。次に、
フォトリソグラフィー法などによってゲート電極５およ
びゲート絶縁膜４の一部を除去してＮ^-形ベース領域３
を露出し、露出したＮ^-形ベース領域３の上面にイオン
注入等によってＰ形ベース領域６を形成する。

【０００４】図５（ｂ）では、ゲート電極５をマスクに
してＰ形ベース領域６の上面にリンまたはヒ素等の不純
物をイオン注入した後に熱拡散し、Ｎ形カソード領域７
を形成する。ここで行うイオン注入は、結晶軸である＜
１００＞方向に対して５°以上、例えば７°傾けて行
う。このように、結晶軸から所定角度傾けてイオン注入
することにより、不純物をＰ形ベース領域６の浅い箇所
に注入することができる。注入された不純物は熱拡散に
よってＰ形ベース領域６の縦方向（Ｐ⁺アノード領域１
方向）に進入し、Ｎ形カソード領域７の縦方向の厚さは
所定値Ｗになる。また、熱拡散によってＮ形カソード領
域７は横方向にも広がる。

【０００５】図５（ｃ）では、ゲート電極５をマスクに
してボロン等の不純物をイオン注入し、一対のＰ⁺形カ
ソード領域８を相対して形成する。このとき、Ｐ⁺形カ
ソード領域８とＰ形ベース領域６との間隔Ｌによって、
ゲート電極５に負の電圧を印加した際に形成されるＰ形
チャネルのチャネル長が定まる。この場合、Ｐ形チャネ
ル長Ｌは図５（ｂ）の熱拡散の条件によって定まり、Ｌ
はＷの約０．８倍である。図５（ｄ）では、ＰＳＧ等に
よる層間絶縁膜１０およびカソード電極９となるＡｌ膜
を形成して、図９に示すサイリスタが完成する。

【０００６】図９に基づいて従来のＭＯＳ制御形サイリ
スタの動作を説明する。カソード電極９を接地してアノ
ード電極２に正の電圧を印加すると、Ｎ^-形ベース領域
３とＰ形ベース領域６の間に逆バイアス電圧がかかるた
め、このサイリスタには電流は流れない。

【０００７】この状態でゲート電極５に正の電圧を印加
すると、図１０に示すように、Ｐ形ベース領域６のゲー
ト絶縁膜４側の界面にＮ形チャネルＣ１が形成されるた
め、Ｎ形カソード領域７の電子は、このＮ形チャネルＣ
１を通ってＮ^-形ベース領域３に進入する。この結果、
Ｎ^-形ベース領域３とＰ形ベース領域６の間の逆バイア
ス電圧が低くなり、Ｐ⁺形アノード領域１からの正孔は
Ｎ^-形ベース領域３を通ってＰ形ベース領域６に進入
し、さらにＮ形カソード領域７を通ってＰ⁺形カソード
領域８に達する。これにより、アノード電極２からカソ
ード電極９に電流が流れてサイリスタはターンオンす
る。このようなＭＯＳ制御形サイリスタは、Ｎ形ＭＣＴ
（MOS CONTROLLED THYRISTOR）とも呼ばれる。

【０００８】以上の動作を図１１に示す等価回路を用い
て説明する。図９に示すＰ⁺形アノード領域１、Ｎ^-形ベ
ース領域３およびＰ形ベース領域６とで、図１１に示す
ＰＮＰトランジスタＴＲ１が構成され、Ｎ^-形ベース領
域３、Ｐ形ベース領域６およびＮ形カソード領域７と
で、ＮＰＮトランジスタＴＲ２が構成される。また、ゲ
ート電極５に正の電圧を印加したときに形成されるＮ形
チャネルＣ１は、図１１に示すＭＯＳゲートＧ１のドレ
インＤ、ソースＳ間の経路に置き換えられる。

【０００９】図１１において、カソード電極Ｋ（９）を
接地してアノード電極Ａ（２）に正の電圧を印加した場
合、ゲート電極Ｇ（５）が０ボルトであれば、ＭＯＳゲ
ートＧ１はオフ状態であり、ＴＲ１のベースに電流は流
れない。したがって、ＴＲ１はオンせず、ＴＲ２のベー
スにも電流は流れないためＴＲ２もオンせず、結局アノ
ード電極Ａ（２）からカソード電極Ｋ（９）に電流は流
れない。

【００１０】ゲート電極Ｇ（５）に正の電圧を印加する
と、ＭＯＳゲートＧ１がオン状態になり、ＴＲ１のベー
スからＭＯＳゲートのドレインＤ、ソースＳを介してカ
ソード電極Ｋ（９）に電流が流れる。これにより、ＴＲ
１がオンしてアノード電極Ａ（２）からＴＲ１のコレク
タに電流が流れる。この電流はＴＲ２のベースに流れる
ため、ＴＲ２がオンし、結局アノード電極Ａ（２）から
の電流は、図示のＬ１およびＬ２の経路を通ってカソー
ド電極Ｋ（９）に流れる。

【００１１】この状態では、ＴＲ１のコレクタを流れる
電流によってＴＲ２はオン状態を維持し、ＴＲ２のコレ
クタを流れる電流によってＴＲ１はオン状態を維持する
ため、ゲート電極Ｇ（５）に印加する電圧を０ボルトに
しても、アノード電極Ａ（２）からカソード電極Ｋ
（９）に電流は流れ続ける。すなわち、図９に示すサイ
リスタは、いったんゲート電極Ｇ（５）に正の電圧を印
加した後は、負の電圧を印加しない限り、いわゆるラッ
チアップ状態を維持する。

【００１２】このようなラッチアップ状態では、Ｐ⁺形
アノード領域１からの正孔とＮ形カソード領域７からの
電子が、図９に示すＮ^-形ベース領域にそれぞれ大量に
進入して蓄積するため、Ｎ^-形ベース領域３で電導度変
調が起こり電導度が上昇する。これにより、サイリスタ
のターンオン時のオン抵抗が小さくなり、サイリスタに
は大量の電流を流すことができるようになる。また、ラ
ッチアップ時には、電流が縦方向（図９の矢印方向）に
流れるため、流せる電流の量は基板の面方位に依存しな
い。このため、従来は拡散定数や酸化レート等の製造プ
ロセスに関する種々の定数値が既知である（１００）方
位の基板を用いてＭＯＳ制御形サイリスタを製造してい
た。

【００１３】次に、図９に示すサイリスタのゲート電極
５に負の電圧を印加すると、Ｐ形ベース領域６の表面に
形成されていたＮ形チャネルＣ１は消滅し、その代わり
に図１２に示すように、Ｐ⁺形カソード領域８とＰ形ベ
ース領域６の間のゲート絶縁膜４側の界面付近にＰ形チ
ャネルＣ２が形成される。その結果、Ｐ形ベース領域６
とＰ⁺形カソード領域８とが電気的に接続され、サイリ
スタのオン時にＰ⁺形アノード領域１からＮ^-形ベース領
域３を通ってＰ形ベース領域６に注入されて蓄積してい
る大量の正孔はこのＰ形チャネルＣ２を通ってＰ⁺カソ
ード領域８に進入する。このため、Ｎ形カソード領域７
からＰ形ベース領域６を通ってＮ^-形ベース領域３に縦
方向に進入する電子が減少する。これによって、サイリ
スタはラッチアップ状態から脱し、アノード電極２から
カソード電極９に電流は流れなくなり、サイリスタはタ
ーンオフする。

【００１４】このターンオンからターンオフに移行する
動作を図１１（ｂ）に示す等価回路を用いて説明する
と、ゲート電極５に負の電圧を印加したときに形成され
るＰ形チャネルＣ２は、図示のＭＯＳゲートＧ２のドレ
インＤ、ソースＳ間の経路に置き換えられる。サイリス
タのオン時に図示の経路Ｌ２を流れる電流はすべてＴＲ
２のベース端子に流れるのに対し、ＭＯＳゲートＧ２が
オンすると経路Ｌ２を流れる電流の一部がＭＯＳゲート
Ｇ２にも流れるようになる。その結果、ＴＲ２のベース
電流が減少し、これによりＴＲ２のコレクタ電流すなわ
ちＴＲ１のベース電流も減少する。その結果、ＴＲ１，
ＴＲ２は双方ともオン状態を維持できなくなり、サイリ
スタはターンオフする。

【００１５】

【発明が解決しようとする課題】図１３に示すように、
正孔と電子の移動度はともに面方位によって変化し、
（１１０）方位のときに最も正孔の移動度が大きく、
（１００）方位での正孔の移動度は（１１０）方位に比
べて２分の１程度にすぎない。したがって、従来のよう
に、Ｐ形チャネルＣ２部分が（１００）方位に形成され
ている場合、Ｐ形チャネルＣ２を通れる正孔の量は制限
される。すなわち、（１００）方位の基板上に形成され
たＰ形チャネルＣ２部分の抵抗は大きい。このため、図
１２において、ターンオン時に大量の電流が流れている
状態でゲート電極５に負の電圧を印加すると、Ｐ形ベー
ス領域６に蓄積している大量の正孔は、Ｐ形チャネルＣ
２部分の抵抗によってＰ⁺カソード領域８に進入でき
ず、結局サイリスタはターンオフせず、ラッチアップ状
態を維持し続ける。すなわち、図１１（ｂ）に示すＭＯ
ＳゲートＧ２の抵抗が大きければＭＯＳゲートＧ２にあ
まり電流が流れず、したがってＴＲ１およびＴＲ２のベ
ース電流の量はターンオン時とあまり変わらず、ＴＲ１
およびＴＲ２はオン状態を維持し、サイリスタはオン状
態（ラッチアップ状態）を維持する。

【００１６】Ｐ形チャネルＣ２の抵抗を下げるために
は、例えばＰ形チャネルＣ２のチャネル長Ｌを短くする
ことが考えられる。特に、Ｎ形ＭＣＴの場合には、Ｐ⁺
形カソード領域８とＰ形ベース領域６の間にかかる電圧
は小さいため、ピンチオフを考慮する必要はなく、Ｐ形
チャネル長Ｌは短いほど望ましい。しかし、図５に示す
従来の製造方法では、イオン注入後の熱拡散によってＰ
形チャネル長Ｌが規定されるため、Ｐ形チャネル長Ｌ
は、Ｎ形カソード領域の厚さＷの約０．８倍というほぼ
決まった値になる。したがって、チャネル長Ｌを短くす
ると厚さＷも小さくなってしまう。

【００１７】また、従来のＮ形ＭＣＴは、Ｐ形チャネル
Ｃ２を正孔が移動する際に界面散乱の影響を受けやす
く、この界面散乱によって移動度が小さくなるという問
題もある。図３は、Ｐ形チャネル付近の界面状態と、Ｐ
形チャネルを移動する正孔の移動経路を示す図である。
図示のように、界面は平面ではなく、凹凸を繰り返して
いる。Ｐ形ベース領域６とＰ⁺形カソード領域８間の電
位差（以下、ドレイン電圧と呼ぶ）とゲート電圧が図示
の細線矢印の向きに印加される場合、それらを合成した
合成電圧の向きは太線矢印で示される。

【００１８】図３（ａ）はドレイン電圧が大きい場合、
図３（ｂ）はドレイン電圧が小さい場合（例えば、ドレ
イン電圧が０．５ボルト）を示す。図３（ａ），（ｂ）
の合成電圧を比較すると、ドレイン電圧の小さい図３
（ｂ）の太線矢印の方が、界面方向を向いている。この
ため、図３（ｂ）の方が界面の凹凸の影響を強く受け、
図示のように、正孔の移動経路が長くなり、正孔の移動
度が小さくなる。Ｎ形ＭＣＴのターンオン時には、アノ
ード・カソード間の電圧は約１ボルト以下になるため、
ドレイン電圧は約０．５ボルト以下になる。したがっ
て、Ｐ形チャネルＣ２を移動する正孔の移動経路は図３
（ｂ）のようになり、正孔の移動度が小さくなる。

【００１９】このような問題を解決するため、図９のＰ
⁺形アノード領域１、Ｎ^-形ベース領域３、Ｐ形ベース領
域６、Ｎ形カソード領域７およびＰ⁺カソード領域８の
各電導形をすべて逆にした、Ｐ形ＭＣＴを用いることも
考えられる。Ｐ形ＭＣＴの場合、ターンオフ時に形成さ
れるチャネルはＮ形である。図１３に示すように、電子
の移動度は正孔よりも大きく、また、基板の面方位が
（１００）面の場合が最も移動度が大きい。このため、
Ｎ形ＭＣＴよりもＰ形ＭＣＴの方が先に商品化されてい
る（例えば、HARRIS SEMICONDUCTOR社 MCTV75P60E1ま
たはMCTA75P60E1等）。

【００２０】しかし、Ｐ形ＭＣＴを使用する際は、図１
４（ａ）に示すように、カソードに負荷を接続した、い
わゆるハイサイドスイッチ構成にする必要があり、電圧
制御が面倒になるという問題がある。すなわち、Ｐ形Ｍ
ＣＴをターンオンさせるためには、ゲート電極Ｇ（５）
の電圧をアノード電極Ａ（２）の電圧よりも低くする必
要があり、一方ターンオフさせるためには、ゲート電極
Ｇ（５）の電圧をアノード電極Ａ（２）の電圧よりも高
くする必要があり、ゲート電極Ｇ（５）に電源電圧以上
の電圧を印加する必要があり、電圧制御が複雑になる。
なお、Ｐ形ＭＣＴを、図１４（ｂ）に示すように、アノ
ード電極Ａ（２）に負荷を接続した、いわゆるローサイ
ドスイッチ構成にして負の電圧を用いることも考えられ
るが、ローサイドスイッチ構成の場合には負の電源電圧
を用意しなければならず、またゲート電極Ｇ（５）に負
の電圧を印加しなければならず、やはり電圧制御が複雑
になる。

【００２１】一方、図１４（ｃ）に示すように、Ｎ形Ｍ
ＣＴをローサイドスイッチ構成にすると、ゲート電極Ｇ
（５）に０ボルトより大きい電圧を印加すればターンオ
ンし、０ボルトにすればターンオフするため、Ｐ形ＭＣ
Ｔに比べて回路が簡易化する（HARRIS SEMICONDUCTOR社
MCT USER'S GUIDE P2.2 参照）。

【００２２】本発明の目的は、ゲート電極に負の電圧を
印加したときに形成されるＰ形チャネルの面方位を（１
１０）方位とすることにより、ラッチアップ状態にある
サイリスタを確実かつ迅速にターンオフさせるＭＯＳ制
御形サイリスタおよびその製造方法を提供することにあ
る。

【００２３】

【課題を解決するための手段】実施例を示す図１に対応
づけて本発明を説明すると、本発明は、Ｐ形アノード１
上に形成されたＮ形ベース領域３と、このＮ形ベース領
域３上に、ゲート絶縁膜４を介して形成されたゲート電
極５と、ゲート絶縁膜４およびゲート電極５の所定箇所
を除去して露出させたＮ形ベース領域３上に、Ｐ形ベー
ス領域６、Ｎ形カソード領域７およびＰ形カソード領域
９を順に形成するＭＯＳ制御形サイリスタに適用され、
ゲート電極５に負の電圧を印加したときにＰ形ベース領
域６とＰ形カソード領域９との間に形成されるＰ形チャ
ネルＣ２の面方位を（１１０）方位にすることにより、
上記目的は達成される。請求項２に記載の発明は、（１
１０）方位のＰ形シリコン基板上にＮ形ベース領域３を
形成する工程と、Ｎ形ベース領域３上にゲート絶縁膜４
を介してゲート電極５を形成する工程と、ゲート絶縁膜
４およびゲート電極５の所定箇所を除去してＮ形ベース
領域３を露出させる工程と、露出させたＮ形ベース領域
３上に、Ｐ形ベース領域６を形成する工程と、Ｐ形ベー
ス領域６上に、＜１１０＞方向からチャネリングを起こ
させるようにＮ型不純物をイオン注入してＮ形カソード
領域７を形成する工程と、Ｎ形カソード領域７上にＰ形
不純物をイオン注入してＰ形カソード領域９を形成する
工程とを備えることにより、上記目的は達成される。請
求項３に記載の発明は、請求項２に記載されたＭＯＳ制
御形サイリスタの製造方法において、Ｐ形ベース領域６
上に、Ｎ形不純物を＜１１０＞方向に対して５度以内の
角度からイオン注入してＮ形カソード領域７を形成する
ものである。

【００２４】

【作用】請求項１に記載の発明では、ゲート電極５に負
の電圧が印加された場合すなわちサイリスタがターンオ
フの場合に、Ｐ形ベース領域６とＰ形カソード領域９と
の間に形成されるＰ形チャネルＣ２の面方位を（１１
０）方位としたため、Ｐ形チャネルＣ２を移動する正孔
の移動度が大きくなり、ターンオンしているサイリスタ
は確実かつ迅速にターンオフする。請求項２に記載の発
明では、Ｎ形不純物を＜１１０＞方向からチャネリング
を起こさせるようにイオン注入してＮ形カソード領域７
を形成する工程を設けたため、ターンオフ時にＰ形ベー
ス領域６とＰ形カソード領域８との間に形成されるＰ形
チャネルＣ２のチャネル長が短くなり、そのオン抵抗は
小さく、したがって、ターンオンしているサイリスタは
確実かつ迅速にターンオフする。請求項３に記載の発明
では、Ｎ形不純物を＜１１０＞方向に対して５度以内の
角度からイオン注入してＮ形カソード領域７を形成する
ため、ターンオフ時にＰ形ベース領域６とＰ形カソード
領域８との間に形成されるＰ形チャネルＣ２のチャネル
長は短くなり、したがってそのオン抵抗は小さくなる。

【００２５】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。

【００２６】

【実施例】

−第１の実施例− 図１は本発明によるＮ形ＭＯＳ制御形サイリスタ（Ｎ形
ＭＣＴ）の第１の実施例の構造を示す図である。図１は
（１１０）方位の基板を用いてサイリスタの各領域を形
成する点を除いて、図９に示す従来のＮ形ＭＣＴと同様
の構造を有するため、構造の説明を省略して図１に基づ
いてターンオフ時の動作を説明する。なお、ターンオン
時の動作は図９と同様であるため、説明を省略する。

【００２７】ターンオンしているサイリスタのゲート電
極５に負の電圧を印加すると、Ｐ⁺形カソード領域８と
Ｐ形ベース領域６の間にＰ形チャネルＣ２が形成され
る。Ｐ形ベース領域６に蓄積している大量の正孔は、Ｐ
形チャネルＣ２を通ってＰ⁺形カソード領域８に進入す
る。Ｐ形チャネルＣ２の面方位は（１１０）方位である
ため、図１３に示すように、正孔の移動度は十分に大き
い。したがって、Ｐ形ベース領域６の正孔は速やかにＰ
⁺形カソード領域８に移動し、サイリスタはラッチアッ
プ状態から脱してターンオフする。

【００２８】また、（１１０）面は（１００）面に比べ
て界面散乱の影響が少ない。すなわち、図２に示す（１
１０）面は、図３に示す（１００）面に比べて界面の凹
凸が少ないため、ドレイン電圧が大きい場合の正孔の移
動は図２（ａ）のようになり、図３（ａ）に比べて正孔
の移動経路は短くなる。その分、（１１０）面の方が
（１００）面に比べ、正孔の移動度が大きくなり、チャ
ネル抵抗も小さくなる。この傾向は図２（ｂ）に示すよ
うに、ドレイン電圧が小さい場合に特に顕著であり、図
３（ｂ）に示す（１００）面に比較して正孔の移動度は
格段に大きくなる。前述したように、ゲート電極５に負
の電圧を印加した場合には、Ｐ形ベース領域６とＰ⁺形
カソード領域８間の電位差は０．５ボルト以下になるた
め、Ｐ形チャネルＣ２の移動経路は図２（ｂ）のように
なる。

【００２９】図４は図１に示すサイリスタの製造方法を
説明する図であり、この図を用いて製造方法を順を追っ
て説明する。図４（ａ）は面方位が（１１０）の基板を
用いて図５（ａ）と同様に製造する。図４（ｂ）では、
ゲート電極５をマスクにして、リンまたはヒ素を＜１１
０＞方向に対してチャネリングを起こす臨界角度以内、
例えば５°以内の角度でイオン注入する。シリコン結晶
を（１１０）面から眺めると、図６に示すように、シリ
コン原子のない隙間が存在する。このため、＜１１０＞
方向から注入されたイオンは、シリコン原子に衝突する
ことなく、結晶内部に進入し、これをチャネリングと呼
ぶ。そして、イオン注入する角度を＜１１０＞方向から
少しずつ傾けていき、チャネリングを起こさなくなる限
界の角度をチャネリング臨界角度と呼び、（１１０）面
の場合は約５°である。

【００３０】チャネリング臨界角度以内でイオン注入す
ると、イオン注入された不純物はチャネリングによって
縦方向の深さＷ１まで進入する。その後、熱拡散を行う
と、さらにＷ２だけ深く進入するため、これらを合わせ
るとＮ形カソード領域７の縦方向の厚さＷはＷ＝Ｗ１＋
Ｗ２となる。図４（ｃ）では、図５（ｃ）と同様にＰ⁺
形カソード領域８を形成する。図４（ｂ）の熱拡散を行
うと、不純物は横方向にも進入するため、Ｐ⁺形カソー
ド領域８とＰ形ベース領域６の間隔Ｌ（Ｐ形チャネル
長）は、約Ｗ２×０．８と規定される。この値は従来の
Ｐ形チャネル長約Ｗ×０．８よりも短い。図４（ｄ）で
は、図５（ｄ）と同様にして層間絶縁膜１０およびカソ
ード電極９を形成する。

【００３１】このように、本実施例では、ゲート電極５
に負の電圧を印加した場合に形成されるＰ形チャネルＣ
２の面方位を（１１０）方位としたため、Ｐ形チャネル
Ｃ２を移動する正孔の移動度を大きくすることができ、
ターンオンしているサイリスタを確実かつ迅速にターン
オフすることができる。また、チャネリングと熱拡散と
の二重拡散によって、Ｎ形カソード領域７の厚さＷを規
定するため、従来よりも熱拡散を行う時間が短くて済
み、その分Ｐ⁺形カソード領域８とＰ形ベース領域６と
の間隔（Ｐ形チャネル長）Ｌを短くできる。

【００３２】図４に示す製造方法では、Ｐ形ベース領域
６やＰ⁺形カソード領域８を形成する際には、チャネリ
ングを起こさない方向からイオン注入を行っているが、
チャネリングを起こす方向からイオン注入してもよい。
これにより、イオン注入の角度制御を行う手間が省け
る。

【００３３】−第２の実施例− 第１の実施例は、（１１０）方位のシリコン基板を用い
てサイリスタの各領域を形成したのに対し、第２の実施
例は、従来と同様に（１００）方位の基板を用いてサイ
リスタの各領域を形成し、Ｐ形チャネル部分だけを（１
１０）方位にするものである。図７は第２の実施例の構
造を示す図である。この第２の実施例は図４に示す従来
の製造方法によって図４（ｃ）を形成した後、ドライエ
ッチング等によって一対のＰ⁺カソード領域８の間にあ
るＮ形カソード領域７を直角に、すなわち＜１１０＞方
向に除去して溝を作製し、溝の底面がＰ形ベース領域６
に届くようにする。作製された溝の底面および側面にゲ
ート絶縁膜４１を介して多結晶シリコンによるゲート電
極５１を形成した後、図４（ｄ）と同様にＰＳＧ等によ
る層間絶縁膜１０とカソード電極９となるＡｌ膜を形成
する。

【００３４】このようにして形成したＮ形ＭＣＴでは、
ターンオン時には第１の実施例と同様の箇所にＮ形チャ
ネルＣ１が形成され、一方ターンオフ時には図７に示す
ように、溝の側面に沿って、すなわち＜１１０＞方向に
Ｐ形チャネルＣ２が形成される。

【００３５】この第２の実施例のＮ形ＭＣＴは、製造プ
ロセスに関する種々の定数値が既知である（１００）方
位の基板を使用してサイリスタの各領域を形成するた
め、製造誤差および基板コストの低減が図れる。また、
（１００）方位の基板に溝を作製し、ターンオフ時に
は、その溝の側面にＰ形チャネルＣ２を形成するように
したため、第１の実施例のようにＰ形チャネルＣ２を基
板の横方向に形成する場合に比較して、素子構造の微細
化が図れる。また、この溝の側面は＜１１０＞方向に設
けられるため、第１の実施例と同様に、Ｐ形チャネルＣ
２を通る正孔の移動度を大きくすることができ、サイリ
スタを確実かつ迅速にターンオフさせることができる。
さらに、溝の側面の面積を大きくすることが容易にでき
るため、これによりＰ形チャネル幅を広げることがで
き、よりいっそう正孔の移動度を大きくすることができ
る。

【００３６】−第３の実施例− 第３の実施例は、第２の実施例よりも溝の厚さを厚くし
てゲート電極の数を減らしたものである。図８は第３の
実施例の構造を示す図である。第３の実施例は、第２の
実施例と同様に、（１００）方位の基板に側面が＜１１
０＞方向の溝を作製する。その際、第２の実施例と異な
り、溝の底面がＰ形ベース領域６を貫通してＮ^-形ベー
ス領域３に届くまで深く掘り出す。また、ゲート電極５
は溝の内部だけに設ける。このようにすると、サイリス
タがターンオンしたときに形成されるＮ形チャネルＣ１
と、ターンオフしたときに形成されるＰ形チャネルＣ２
は図８に示されるように、ともに溝の側面に沿って形成
される。また、第３の実施例では、溝の内部だけにゲー
ト電極５を設ければよいため、第２の実施例に比べてよ
りいっそうの微細化が図れる。

【００３７】上記第２，第３の実施例では、（１００）
方位の基板を用いる例を示したが、（１１０）方位と直
交する面方位の基板であればよく、例えば（１１１）方
位の基板を用いてもよい。

【００３８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ゲート電極に負の電圧を印加したときに形成され
るＰ形チャネルの面方位を（１１０）方位としたため、
Ｐ形チャネルを通過する正孔の移動度が向上し、ラッチ
アップ状態にあるサイリスタを確実かつ迅速にターンオ
フさせることができる。また、Ｐ形チャネルを通過する
正孔は、（１１０）方位の方が（１００）方位よりも界
面散乱の影響を受けないため、よりいっそう正孔の移動
度が向上する。したがって、サイリスタの電流容量を大
きくすることができる。

【図面の簡単な説明】

【図１】本発明によるＭＯＳ制御形サイリスタの第１の
実施例の構造を示す図である。

【図２】（１１０）面のＰ形チャネル付近の界面状態と
正孔の移動経路を示す図である。

【図３】（１００）面のＰ形チャネル付近の界面状態と
正孔の移動経路を示す図である。

【図４】図１に示すサイリスタの製造方法を説明する図
である。

【図５】従来のサイリスタの製造方法を説明する図であ
る。

【図６】＜１１０＞方向からシリコン結晶を眺めた図で
ある。

【図７】本発明によるＭＯＳ制御形サイリスタの第２の
実施例の構造を示す図である。

【図８】本発明によるＭＯＳ制御形サイリスタの第３の
実施例の構造を示す図である。

【図９】従来のＭＯＳ制御形サイリスタの構造を示す図
である。

【図１０】図９のサイリスタのゲート電極に正の電圧を
印加した場合に形成されるＮ形チャネルを示す図であ
る。

【図１１】図１１（ａ）はターンオン時の等価回路図、
図１１（ｂ）はターンオフ時の等価回路図である。

【図１２】図９のサイリスタのゲート電極に負の電圧を
印加した場合に形成されるＰ形チャネルを示す図であ
る。

【図１３】面方位と移動度との関係を説明する図であ
る。

【図１４】サイリスタのハイサイドスイッチ構成とロー
サイドスイッチ構成を示す図である。

【符号の説明】

１Ｐ⁺形アノード領域２アノード電極３Ｎ^-形ベース領域４ゲート絶縁膜５ゲート電極６Ｐ形ベース領域７Ｎ形カソード領域８Ｐ⁺形カソード領域９カソード電極１０層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/74 ＱＣ

Claims

【特許請求の範囲】

【請求項１】Ｐ形アノード上に形成されたＮ形ベース
領域と、このＮ形ベース領域上に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート絶縁膜および前記ゲート電極の所定箇所を除
去して露出させたＮ形ベース領域上に、Ｐ形ベース領
域、Ｎ形カソード領域およびＰ形カソード領域を順に形
成するＭＯＳ制御形サイリスタにおいて、前記ゲート電極に負の電圧を印加したときに前記Ｐ形ベ
ース領域と前記Ｐ形カソード領域との間に形成されるＰ
形チャネルの面方位を（１１０）方位にすることを特徴
とするＭＯＳ制御形サイリスタ。
【請求項２】（１１０）方位のＰ形シリコン基板上に
Ｎ形ベース領域を形成する工程と、前記Ｎ形ベース領域上にゲート絶縁膜を介してゲート電
極を形成する工程と、前記ゲート絶縁膜および前記ゲート電極の所定箇所を除
去してＮ形ベース領域を露出させる工程と、露出させた前記Ｎ形ベース領域上に、Ｐ形ベース領域を
形成する工程と、前記Ｐ形ベース領域上に、＜１１０＞方向からチャネリ
ングを起こさせるようにＮ型不純物をイオン注入してＮ
形カソード領域を形成する工程と、前記Ｎ形カソード領域上にＰ形不純物をイオン注入して
Ｐ形カソード領域を形成する工程とを備えることを特徴
とするＭＯＳ制御形サイリスタの製造方法。
【請求項３】請求項２に記載されたＭＯＳ制御形サイ
リスタの製造方法において、前記Ｐ形ベース領域上に、Ｎ形不純物を＜１１０＞方向
に対して５度以内の角度からイオン注入してＮ形カソー
ド領域を形成することを特徴とするＭＯＳ制御形サイリ
スタの製造方法。