JP2864629B2 - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
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- JP2864629B2 JP2864629B2 JP2053063A JP5306390A JP2864629B2 JP 2864629 B2 JP2864629 B2 JP 2864629B2 JP 2053063 A JP2053063 A JP 2053063A JP 5306390 A JP5306390 A JP 5306390A JP 2864629 B2 JP2864629 B2 JP 2864629B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スイッチング速度を向上するための、いわ
ゆるアノード・ショートあるいはカソード・ショート構
造を有する伝導度変調型MOSFETに関する。
ゆるアノード・ショートあるいはカソード・ショート構
造を有する伝導度変調型MOSFETに関する。
伝導度変調型MOSFETは、バイポーラトランジスタのベ
ース電流をMOSFETにより供給することによって電圧駆動
を可能にしたもので、絶縁ゲート型バイポーラトランジ
スタとも呼ばれるので以下、IGBTと略記する。第２図は
従来のｎチャネルIGBTの構造を示す。この構造は、p+層
６となるｐ型シリコン基板上にn+層5,n-層４を順次エピ
タキシャル成長させ、n-層４表面部にｐウエル２、その
表面部にｎ型ソース領域３を形成し、ソース領域３の間
の表面上に図示しないゲート絶縁膜を介してゲート端子
Ｇに接続されるゲート電極１を通常のたて型MOSFETの製
造プロセスと同様にして設ける。そして、ｐウエル２内
のp+層21とソース領域３にエミッタ端子Ｅに接続される
エミッタ電極７、p+層６にコレクタ端子Ｃに接続される
コレクタ電極８を接触させることにより作成される。
ース電流をMOSFETにより供給することによって電圧駆動
を可能にしたもので、絶縁ゲート型バイポーラトランジ
スタとも呼ばれるので以下、IGBTと略記する。第２図は
従来のｎチャネルIGBTの構造を示す。この構造は、p+層
６となるｐ型シリコン基板上にn+層5,n-層４を順次エピ
タキシャル成長させ、n-層４表面部にｐウエル２、その
表面部にｎ型ソース領域３を形成し、ソース領域３の間
の表面上に図示しないゲート絶縁膜を介してゲート端子
Ｇに接続されるゲート電極１を通常のたて型MOSFETの製
造プロセスと同様にして設ける。そして、ｐウエル２内
のp+層21とソース領域３にエミッタ端子Ｅに接続される
エミッタ電極７、p+層６にコレクタ端子Ｃに接続される
コレクタ電極８を接触させることにより作成される。
このIGBTの動作は、まずゲート電極１に正のゲート電
圧を印加し、ゲート電極直下のｐウエル２の表面を反転
させ、チャネルを形成する。エミッタ電極７を接地し、
コレクタ電極８に正の電圧を印加すると、ソース領域３
から電子がチャネルを通ってn-層４に流れ込む。またp+
層からn+層6,n-層４に注入される少数キャリアの正孔に
より、n-層４に伝導度変調が誘起される。この伝導度変
調により、n-層４が低抵抗となるため、高耐圧素子にも
かかわらず、コレクタ，エミッタ間飽和電圧VCE(sat)を
低くすることができる。例えば耐圧1200V,コレクタ電流
密度46A/cm2のときに3VのVCE(sat)が得られる。
圧を印加し、ゲート電極直下のｐウエル２の表面を反転
させ、チャネルを形成する。エミッタ電極７を接地し、
コレクタ電極８に正の電圧を印加すると、ソース領域３
から電子がチャネルを通ってn-層４に流れ込む。またp+
層からn+層6,n-層４に注入される少数キャリアの正孔に
より、n-層４に伝導度変調が誘起される。この伝導度変
調により、n-層４が低抵抗となるため、高耐圧素子にも
かかわらず、コレクタ，エミッタ間飽和電圧VCE(sat)を
低くすることができる。例えば耐圧1200V,コレクタ電流
密度46A/cm2のときに3VのVCE(sat)が得られる。
しかし、第２図に示す構造のIGBTでは、ターンオフ時
にn-層に入った電子が正孔の注入により消滅するまで、
コレクタ電流が流れるのでスイッチング時間が長くなる
という欠点がある。ライフタイムキラーを導入し、高速
スイッチングと低飽和電圧の双方を再現性よく達成する
ことは、製造プロセス上の制御が難しく、歩留の低下を
まねく。また、高耐圧を達成するために、n-層４を100
μｍと厚く積まなければならないのでコストアップとな
るという欠点がある。
にn-層に入った電子が正孔の注入により消滅するまで、
コレクタ電流が流れるのでスイッチング時間が長くなる
という欠点がある。ライフタイムキラーを導入し、高速
スイッチングと低飽和電圧の双方を再現性よく達成する
ことは、製造プロセス上の制御が難しく、歩留の低下を
まねく。また、高耐圧を達成するために、n-層４を100
μｍと厚く積まなければならないのでコストアップとな
るという欠点がある。
この対策として、スイッチング特性と飽和電圧の関係
を再現性よくし、かつコストダウンを図るために、第３
図に示すような構造をもつ、いわゆるアノード・ショー
ト型のIGBTがある。このIGBTの製造には、厚さ200μｍ
程度のn-基板を用いることができるので安価にできる。
そして、通常のMOSFET製造工程のほかに、コレクタ電極
８の設けられる側にn+層5,p+層６が板面方向に隣接する
よう、反転マスクを用いてのイオン注入とアニールによ
り形成する。この製造工程はライフタイムキラー導入に
比して安定であり、工程増によるコストアップはわずか
である。この構造では、p+層６とn-層４が接するため、
正孔の注入効率は高いので、低飽和電圧が確保でき、ま
た、ターンオフ時には、n-層４中の電子がn+層５を通っ
てすばやくコレクタ電極８へ引き出されるので高速スイ
ッチングが期待される。ｐチャネルIGBTにおいても同様
な構造によってカソード・ショート型にすることによ
り、同様な効果が期待できる。
を再現性よくし、かつコストダウンを図るために、第３
図に示すような構造をもつ、いわゆるアノード・ショー
ト型のIGBTがある。このIGBTの製造には、厚さ200μｍ
程度のn-基板を用いることができるので安価にできる。
そして、通常のMOSFET製造工程のほかに、コレクタ電極
８の設けられる側にn+層5,p+層６が板面方向に隣接する
よう、反転マスクを用いてのイオン注入とアニールによ
り形成する。この製造工程はライフタイムキラー導入に
比して安定であり、工程増によるコストアップはわずか
である。この構造では、p+層６とn-層４が接するため、
正孔の注入効率は高いので、低飽和電圧が確保でき、ま
た、ターンオフ時には、n-層４中の電子がn+層５を通っ
てすばやくコレクタ電極８へ引き出されるので高速スイ
ッチングが期待される。ｐチャネルIGBTにおいても同様
な構造によってカソード・ショート型にすることによ
り、同様な効果が期待できる。
上記のようなアノード・ショート型のIGBTの飽和電圧
VCE(sat)および125℃におけるターンオフ時間のアノー
ド・ショート率依存性を第4,第５図に示す。アノード・
ショート率はn+層５の面積のコレクタ電極８の全接触面
積に対する割合である。すなわち、第２図に示したIGBT
ではアノードショート率０、p+層６のないたて型MOSFET
ではアノード・ショート率100％である。第4,第５図か
らわかるように、アノード・ショート型IGBTでは飽和電
圧が電力素子の評価の基準となる3Vの場合にターンオフ
時間が2.1μsecとまだ遅いという欠点がある。
VCE(sat)および125℃におけるターンオフ時間のアノー
ド・ショート率依存性を第4,第５図に示す。アノード・
ショート率はn+層５の面積のコレクタ電極８の全接触面
積に対する割合である。すなわち、第２図に示したIGBT
ではアノードショート率０、p+層６のないたて型MOSFET
ではアノード・ショート率100％である。第4,第５図か
らわかるように、アノード・ショート型IGBTでは飽和電
圧が電力素子の評価の基準となる3Vの場合にターンオフ
時間が2.1μsecとまだ遅いという欠点がある。
本発明の目的は、この欠点を除き、低い飽和電圧でタ
ーンオフ時間を短くしたIGBTを提供することにある。
ーンオフ時間を短くしたIGBTを提供することにある。
上記の目的を達成するために、低不純物濃度で第一導
電型の第一領域、その第一領域の一側の表面部に選択的
に形成された第二導電型の第二領域、その第二領域の表
面部に選択的に形成された第一導電型の第三領域、第二
領域の第一領域および第三領域にはさまれた表面領域上
にゲート絶縁膜を介して設けられたゲート電極、第二領
域および第三領域に共通に接触するエミッタ電極ならび
に第一領域の他側面に隣接する該他側面に対して平行方
向に交互に形成された第一導電型の第四領域および第二
導電型の第五領域に共通に接触するコレクタ電極を備え
たものにおいて、一部の第五領域の第一領域との接触面
積が他の第五領域の第一領域との接触面積に比して大き
くされたものとする。
電型の第一領域、その第一領域の一側の表面部に選択的
に形成された第二導電型の第二領域、その第二領域の表
面部に選択的に形成された第一導電型の第三領域、第二
領域の第一領域および第三領域にはさまれた表面領域上
にゲート絶縁膜を介して設けられたゲート電極、第二領
域および第三領域に共通に接触するエミッタ電極ならび
に第一領域の他側面に隣接する該他側面に対して平行方
向に交互に形成された第一導電型の第四領域および第二
導電型の第五領域に共通に接触するコレクタ電極を備え
たものにおいて、一部の第五領域の第一領域との接触面
積が他の第五領域の第一領域との接触面積に比して大き
くされたものとする。
オン時に第一領域，第二領域，第三領域およびゲート
電極によって構成されるMOS構造によって第一導電型の
第一領域に供給される多数キャリアの電流は、一部広く
した第二導電型の第五領域に沿って低不純物濃度の第一
領域から第一導電型高不純物濃度の第四領域へ流れるの
で、第五領域と第一領域の間に電位差が生じ、それによ
り第五領域から第一領域への第一領域の少数キャリアの
注入効率が高められる。従って、短いターンオフ時間を
得るためアノード・ショート率を高くしても、従来のア
ノード・ショートあるいはカソード・ショート構造より
低い飽和電圧を達成することができる。
電極によって構成されるMOS構造によって第一導電型の
第一領域に供給される多数キャリアの電流は、一部広く
した第二導電型の第五領域に沿って低不純物濃度の第一
領域から第一導電型高不純物濃度の第四領域へ流れるの
で、第五領域と第一領域の間に電位差が生じ、それによ
り第五領域から第一領域への第一領域の少数キャリアの
注入効率が高められる。従って、短いターンオフ時間を
得るためアノード・ショート率を高くしても、従来のア
ノード・ショートあるいはカソード・ショート構造より
低い飽和電圧を達成することができる。
これを図を用いてｎチャネルIGBTについて説明する。
第６図はp+層６が交互に同じ幅で条状に形成されたアノ
ード・シーョト率50％のIGBTのコレクタ電極側を示す。
第７図はコレクタ電極８と接触する条状のp+層が一部は
第６図のp+層６より幅の広いp+層61として、他は幅の狭
いp+層62として形成され、全体としてアノード・ショー
ト率を50％とした本発明に基づくIGBTのコレクタ電極側
を示す。いずれの場合も、n-層４内の電子電流10には、
n+層５を通ってコレクタ電極８に流れるものと、p+層6,
61,62から注入される正孔電流11と再結合するものがあ
る。第６図の場合は、p+層６の面方向に沿って流れる電
子電流10の移動距離が短いため、十分な伝導度変調を起
こすに足る正孔を注入させるようなp+−n-間の電位差が
生じないので、第４図に示したように飽和電圧が上昇し
てしまう。しかるに、第７図の場合は、p+層61に沿って
流れる電子電流10の移動距離が長くなるので、p+層61と
n-層４の間に十分な電位差が生じ、伝導度変調が効果的
に働く。他のp+層62の領域は幅が狭くなるが、正孔の注
入はわずかな電位差の相違で指数函数的に変化するの
で、全体的には正孔の注入が増加する。この効果は数値
計算によっても確認できた。これにより、アノード・シ
ョート率を下げなくても、すなわち、第５図に示すよう
にターンオフ時間を長くしなくても、飽和電圧を低くす
ることができる。
第６図はp+層６が交互に同じ幅で条状に形成されたアノ
ード・シーョト率50％のIGBTのコレクタ電極側を示す。
第７図はコレクタ電極８と接触する条状のp+層が一部は
第６図のp+層６より幅の広いp+層61として、他は幅の狭
いp+層62として形成され、全体としてアノード・ショー
ト率を50％とした本発明に基づくIGBTのコレクタ電極側
を示す。いずれの場合も、n-層４内の電子電流10には、
n+層５を通ってコレクタ電極８に流れるものと、p+層6,
61,62から注入される正孔電流11と再結合するものがあ
る。第６図の場合は、p+層６の面方向に沿って流れる電
子電流10の移動距離が短いため、十分な伝導度変調を起
こすに足る正孔を注入させるようなp+−n-間の電位差が
生じないので、第４図に示したように飽和電圧が上昇し
てしまう。しかるに、第７図の場合は、p+層61に沿って
流れる電子電流10の移動距離が長くなるので、p+層61と
n-層４の間に十分な電位差が生じ、伝導度変調が効果的
に働く。他のp+層62の領域は幅が狭くなるが、正孔の注
入はわずかな電位差の相違で指数函数的に変化するの
で、全体的には正孔の注入が増加する。この効果は数値
計算によっても確認できた。これにより、アノード・シ
ョート率を下げなくても、すなわち、第５図に示すよう
にターンオフ時間を長くしなくても、飽和電圧を低くす
ることができる。
第１図は、本発明の一実施例のIGBTの断面構造を示
し、第2,第3,第6,第７図と共通の部分には同一の符号が
付されている。このIGBTのエミッタ電極，ゲート電極側
の構造は第３図と同様でn-層４（第一領域）の一側にｐ
ウエル２（第二領域）が形成され、ｐウエル２の表面部
にｎソース領域３（第三領域）およびp+コンタクト層21
が形成されている。p+層21およびソース領域３にはエミ
ッタ電極７が接触し、二つのソース領域３にはさまれた
部分の表面上には、図示しないゲート絶縁膜を介してゲ
ート電極１が設けられている。n-層４の他側には条状の
p+層（第五領域）とn+層（第四領域）が交互に設けら
れ、それにコレクタ電極が接触するアノード・ショート
構造を有するが、p+層には幅の広いp+層61と幅の狭いp+
層62がある。p+層61の位置およびその幅については、上
面のMOS構造のパターンとの整合性を取らなければなら
ないのは当然であり、いろいろな場合が考えられる。図
に示した実施例ではアノード・ショート率50％におい
て、p+層61はゲート電極１の中央の直下に位置し、その
幅は33μｍである。p+層61の幅は15μｍで、6.25μｍの
幅のn+層５をはさんで設けられている。このようなコレ
クタ電極側の構造を形成する工程は第３図の場合と同様
であり、n+層５とp+層61,62を形成するためのマスクパ
ターンを変更するだけである。これによって、p+層61と
n-層４の間に伝導度変調が十分に起こり得る電位差約0.
7Vを発生させることができた。この結果、定格1200V,25
Aのアノード・ショート型IGBTにおいて、アノード・シ
ョート率を50％にして、ターンオフ時間1.5μsecで飽和
電圧VCE(sat)を従来のアノード・ショート構造の3.7Vか
ら3Vに低くすることができた。
し、第2,第3,第6,第７図と共通の部分には同一の符号が
付されている。このIGBTのエミッタ電極，ゲート電極側
の構造は第３図と同様でn-層４（第一領域）の一側にｐ
ウエル２（第二領域）が形成され、ｐウエル２の表面部
にｎソース領域３（第三領域）およびp+コンタクト層21
が形成されている。p+層21およびソース領域３にはエミ
ッタ電極７が接触し、二つのソース領域３にはさまれた
部分の表面上には、図示しないゲート絶縁膜を介してゲ
ート電極１が設けられている。n-層４の他側には条状の
p+層（第五領域）とn+層（第四領域）が交互に設けら
れ、それにコレクタ電極が接触するアノード・ショート
構造を有するが、p+層には幅の広いp+層61と幅の狭いp+
層62がある。p+層61の位置およびその幅については、上
面のMOS構造のパターンとの整合性を取らなければなら
ないのは当然であり、いろいろな場合が考えられる。図
に示した実施例ではアノード・ショート率50％におい
て、p+層61はゲート電極１の中央の直下に位置し、その
幅は33μｍである。p+層61の幅は15μｍで、6.25μｍの
幅のn+層５をはさんで設けられている。このようなコレ
クタ電極側の構造を形成する工程は第３図の場合と同様
であり、n+層５とp+層61,62を形成するためのマスクパ
ターンを変更するだけである。これによって、p+層61と
n-層４の間に伝導度変調が十分に起こり得る電位差約0.
7Vを発生させることができた。この結果、定格1200V,25
Aのアノード・ショート型IGBTにおいて、アノード・シ
ョート率を50％にして、ターンオフ時間1.5μsecで飽和
電圧VCE(sat)を従来のアノード・ショート構造の3.7Vか
ら3Vに低くすることができた。
同様なカソード・ショート構造をとることにより、ｐ
チャネルIGBTでも短いターンオフ時間で低い飽和電圧を
実現することができる。
チャネルIGBTでも短いターンオフ時間で低い飽和電圧を
実現することができる。
本発明によれば、ライフタイムキラー導入に比して安
定した製造工程でスイッチング時間を短くできるアノー
ド・ショートまたはカソード・ショート構造で、内部の
低抵抗層と異なる導電型の接触層の一部の幅を拡げるだ
けで、低抵抗層への少数キャリアの注入効率を高め、伝
導度変調が十分に起こり得るようにすることができ、シ
ョート率を高めてターンオフ時間を短くしても、低いオ
ン電圧をもつIGBTを得ることができた。
定した製造工程でスイッチング時間を短くできるアノー
ド・ショートまたはカソード・ショート構造で、内部の
低抵抗層と異なる導電型の接触層の一部の幅を拡げるだ
けで、低抵抗層への少数キャリアの注入効率を高め、伝
導度変調が十分に起こり得るようにすることができ、シ
ョート率を高めてターンオフ時間を短くしても、低いオ
ン電圧をもつIGBTを得ることができた。
第１図は本発明の一実施例のIGBTの断面図、第２図は従
来のIGBTの断面図、第３図は従来のアノード・ショート
型IGBTの断面図、第４図は飽和電圧とアノード・ショー
ト率の関係線図、第５図はターンオフ時間とアノード・
ショート率の関係線図、第６図は従来のアノード・ショ
ート型IGBTのキャリアの流れを示す断面図、第７図は本
発明によるアノード・ショート型IGBTのキャリアの流れ
を示す断面図である。 1:ゲート電極、2:pウエル、3:nソース領域、4:n-層、5:
n+層、61,62:p+層、7:エミッタ電極、8:コレクタ電極。
来のIGBTの断面図、第３図は従来のアノード・ショート
型IGBTの断面図、第４図は飽和電圧とアノード・ショー
ト率の関係線図、第５図はターンオフ時間とアノード・
ショート率の関係線図、第６図は従来のアノード・ショ
ート型IGBTのキャリアの流れを示す断面図、第７図は本
発明によるアノード・ショート型IGBTのキャリアの流れ
を示す断面図である。 1:ゲート電極、2:pウエル、3:nソース領域、4:n-層、5:
n+層、61,62:p+層、7:エミッタ電極、8:コレクタ電極。
Claims (1)
- 【請求項１】低不純物濃度で第一導電型の第一領域、そ
の第一領域の一側の表面部に選択的に形成された第二導
電型の第二領域、その第二領域の表面部に選択的に形成
された第一導電型の第三領域、第二領域の第一領域およ
び第三領域にはさまれた表面領域上にゲート絶縁膜を介
して設けられたゲート電極、第二領域および第三領域に
共通に接触するエミッタ電極ならびに第一領域の他側面
に隣接する該他側面に対して平行方向に交互に形成され
た第一導電型の第四領域および第二導電型の第五領域に
共通に接触するコレクタ電極を備えたものにおいて、一
部の第五領域の第一領域との接触面積が他の第五領域の
第一領域との接触面積に比して大きくされたことを特徴
とする伝導度変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053063A JP2864629B2 (ja) | 1990-03-05 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053063A JP2864629B2 (ja) | 1990-03-05 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03254159A JPH03254159A (ja) | 1991-11-13 |
| JP2864629B2 true JP2864629B2 (ja) | 1999-03-03 |
Family
ID=12932381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053063A Expired - Lifetime JP2864629B2 (ja) | 1990-03-05 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864629B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057235A (ja) * | 2003-07-24 | 2005-03-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路 |
| DE102005019178A1 (de) * | 2005-04-25 | 2006-11-02 | Infineon Technologies Ag | Halbleiterbauelement, insbesondere rückwärts leitender IGBT |
| JP5197098B2 (ja) * | 2008-03-28 | 2013-05-15 | 新電元工業株式会社 | Ｉｇｂｔの製造方法 |
| EP2184781A1 (en) * | 2008-11-05 | 2010-05-12 | ABB Technology AG | Reverse-conducting semiconductor device |
| JP5250871B2 (ja) | 2008-12-24 | 2013-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ムラ評価装置、ムラ評価方法、ディスプレイ検査装置、およびプログラム |
| JP5742711B2 (ja) * | 2011-12-28 | 2015-07-01 | 株式会社デンソー | 半導体装置 |
| JP2014022708A (ja) * | 2012-07-17 | 2014-02-03 | Yoshitaka Sugawara | 半導体装置とその動作方法 |
| JP2014146629A (ja) * | 2013-01-28 | 2014-08-14 | Hitachi Power Semiconductor Device Ltd | 半導体装置 |
| CN110100314B (zh) * | 2017-06-09 | 2022-08-09 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
| JP2017228790A (ja) * | 2017-08-30 | 2017-12-28 | 良孝 菅原 | 半導体装置とその動作方法 |
| JP6615291B2 (ja) * | 2018-09-14 | 2019-12-04 | 三菱電機株式会社 | 電力用半導体装置 |
| JP6618591B2 (ja) * | 2018-09-14 | 2019-12-11 | 三菱電機株式会社 | 電力用半導体装置 |
| JP6615292B2 (ja) * | 2018-09-14 | 2019-12-04 | 三菱電機株式会社 | 電力用半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605568A (ja) * | 1983-06-23 | 1985-01-12 | Sanken Electric Co Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
| JPS60170263A (ja) * | 1984-02-15 | 1985-09-03 | Nec Corp | 縦型電界効果トランジスタ |
-
1990
- 1990-03-05 JP JP2053063A patent/JP2864629B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03254159A (ja) | 1991-11-13 |
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