JPS605568A - 縦型絶縁ゲ−ト電界効果トランジスタ - Google Patents
縦型絶縁ゲ−ト電界効果トランジスタInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は縦型の絶縁ゲート電界効果トランジスタ（以下
ＭＯ８ＦＥＴと呼ぶ）に関し、更に詳細には、電力損失
の少ない縦型ＭＯ８ＦＥＴに関する。
ＭＯ８ＦＥＴと呼ぶ）に関し、更に詳細には、電力損失
の少ない縦型ＭＯ８ＦＥＴに関する。
従来技術
従来の縦型ｎチャンネルＭＯ８ＦＥＴは、第１図及び第
２図に示す如く、シリコン半導体基板（１）の表面に露
出する部分（２ａ）を有するように設けられたｎ型（第
１導電型）の高抵抗ドレイン領域（２）と、この高抵抗
ドレイン領域（２）の下部に設けられたｎ−一の低抵抗
ドレイン領域（３）とを有し、ドレイン電流が基板１１
１の厚み方向に流れるように構成されている。（４）は
ｐ型（第２導電型）のベース領域即ちバルク領域であり
、高抵抗ドレイン領域（２）の表面露出部分（２ａ）を
環状に囲むよ５に形成され【いる。なお、この表面露出
部分によってチャネル領域（４ａ）が環状に設けられて
いる。（５）はｎ型（第１導電型）のソース領域であり
、ベース領域（４）に囲まれるように形成されている。
２図に示す如く、シリコン半導体基板（１）の表面に露
出する部分（２ａ）を有するように設けられたｎ型（第
１導電型）の高抵抗ドレイン領域（２）と、この高抵抗
ドレイン領域（２）の下部に設けられたｎ−一の低抵抗
ドレイン領域（３）とを有し、ドレイン電流が基板１１
１の厚み方向に流れるように構成されている。（４）は
ｐ型（第２導電型）のベース領域即ちバルク領域であり
、高抵抗ドレイン領域（２）の表面露出部分（２ａ）を
環状に囲むよ５に形成され【いる。なお、この表面露出
部分によってチャネル領域（４ａ）が環状に設けられて
いる。（５）はｎ型（第１導電型）のソース領域であり
、ベース領域（４）に囲まれるように形成されている。
このソース領域（５）は第２図から明らかなように高抵
抗ドレイン領域（２）の表面露出部分（２ａ）を環状に
囲むように形成され且つ基板（１）の表面に露出する部
分を有する。
抗ドレイン領域（２）の表面露出部分（２ａ）を環状に
囲むように形成され且つ基板（１）の表面に露出する部
分を有する。
（６）はＳ ｉ０２から成るゲート絶縁膜であり、チャ
ネル領域（４ａ）の上に設けられている。（７）はゲー
ト絶縁膜（６）の上に設けられたゲート電極、（８）は
ソース領域（５）の上に設けられたソース電極、（８ａ
）はベース領域（４）の上にソース電極（８）と一体に
設けられたソース接続用電極、（９）は低抵抗ドレイン
領域（３）に設けられたドレイン電極、（１０）は保護
絶縁膜である。
ネル領域（４ａ）の上に設けられている。（７）はゲー
ト絶縁膜（６）の上に設けられたゲート電極、（８）は
ソース領域（５）の上に設けられたソース電極、（８ａ
）はベース領域（４）の上にソース電極（８）と一体に
設けられたソース接続用電極、（９）は低抵抗ドレイン
領域（３）に設けられたドレイン電極、（１０）は保護
絶縁膜である。
このＭＯＳＦＥＴのソース電極（８）に負の電圧、ゲー
ト電極（７）及びドレイン電極（９）に正電圧を印加す
ると、ＭＯ８効果によってチャネル領域（４ａ）がｎ型
反転層となり、ソース領域（５）とチャネル領域（４ａ
）と高抵抗ドレイン領域（２）と低抵抗ドレイン領域（
３）とから成る多数キャリア（電子）が流れる通路が形
成され、ドレイン電流が流れる。
ト電極（７）及びドレイン電極（９）に正電圧を印加す
ると、ＭＯ８効果によってチャネル領域（４ａ）がｎ型
反転層となり、ソース領域（５）とチャネル領域（４ａ
）と高抵抗ドレイン領域（２）と低抵抗ドレイン領域（
３）とから成る多数キャリア（電子）が流れる通路が形
成され、ドレイン電流が流れる。
ところで、高耐圧の縦型ＭＯ８ＦＥＴを得るためには、
高抵抗ドレイン領域（２）の不純物濃度をベース領域（
４）の不純物濃度よりも大に設計し、更にペース領域（
４）と高抵抗ドレイン領域（４）との間のｐｎ接合にお
ける空乏層の広がりを許すようにドレイン領域（４）の
幅Ｗを大に設計しなけれＩＩ了ならな（・。
高抵抗ドレイン領域（２）の不純物濃度をベース領域（
４）の不純物濃度よりも大に設計し、更にペース領域（
４）と高抵抗ドレイン領域（４）との間のｐｎ接合にお
ける空乏層の広がりを許すようにドレイン領域（４）の
幅Ｗを大に設計しなけれＩＩ了ならな（・。
従って、大きなドレイン電流が流れた時に高抵抗ドレイ
ン領域（２）における電圧降下刃−大きくなり（１００
０Ｖ級の素子では全電圧降下に占める害Ｕ合カーフ０〜
９０％になる）、電力損失カー大きくなった。
ン領域（２）における電圧降下刃−大きくなり（１００
０Ｖ級の素子では全電圧降下に占める害Ｕ合カーフ０〜
９０％になる）、電力損失カー大きくなった。
発明の目的
そこで、本発明の目的は電力損失の少な〜・高耐圧縦型
ＭＯ８ＦＥＴを提供することにある。
ＭＯ８ＦＥＴを提供することにある。
発明の構成
上記目的を達成するための本発明ヲよ、半導体基板の表
面に露出する部分と前記半導体基板の裏面に露出する部
分とを有する第１導電型のドレイン領域と、前記ドレイ
ン領域に隣接するように設けられ且つ前記表面に露出す
る部分を有し且つ前記第１導電型と反対の第２導電型を
有して℃・るベース領域と、前記ペース領域内に設けら
れ且つ前＝己表面に露出する部分を有し且つ前記第１導
電型を有しているソース領域と、前記裏面に露出する部
分を有し且つ前記第２の導電型を有して前記ドレイン領
域に少数キャリアを注入するように設けられているキャ
リア注入領域と、少なくとも前記ベース領域のチャネル
となる部分を被覆するゲート絶縁膜と、前記ゲート絶縁
膜の上に設けられたゲート電極と、前記ソース領域に設
けられたソース電極と、前記ソース領域と前記ベース領
域とを前記チャネルとなる部分から離れた位置で接続す
るために前記ベース領域に設けられたソース接続用電極
と、 前記ドレイン領域及 極と、から成る縦型絶縁ゲート電界効果トランジスタに
係わるものである。
面に露出する部分と前記半導体基板の裏面に露出する部
分とを有する第１導電型のドレイン領域と、前記ドレイ
ン領域に隣接するように設けられ且つ前記表面に露出す
る部分を有し且つ前記第１導電型と反対の第２導電型を
有して℃・るベース領域と、前記ペース領域内に設けら
れ且つ前＝己表面に露出する部分を有し且つ前記第１導
電型を有しているソース領域と、前記裏面に露出する部
分を有し且つ前記第２の導電型を有して前記ドレイン領
域に少数キャリアを注入するように設けられているキャ
リア注入領域と、少なくとも前記ベース領域のチャネル
となる部分を被覆するゲート絶縁膜と、前記ゲート絶縁
膜の上に設けられたゲート電極と、前記ソース領域に設
けられたソース電極と、前記ソース領域と前記ベース領
域とを前記チャネルとなる部分から離れた位置で接続す
るために前記ベース領域に設けられたソース接続用電極
と、 前記ドレイン領域及 極と、から成る縦型絶縁ゲート電界効果トランジスタに
係わるものである。
発明の作用効果
上記発明によれば、キャリア注入領域を設けたので、ド
レイン領域とキャリア注入領域との間のｐｎ接合に順方
向の立上り電圧（約０．５５ Ｖ ”）を越える電圧が
印加されると、キャリア注入領域からドレイン領域に小
数キャリアが注入され、高抵抗ドレイン領域に伝導度変
調が生じ、抵抗率が低下したと等価な状態になり、ソー
ス・ドレイン間のオン抵抗が減少し、電力損失が抑制さ
れる。
レイン領域とキャリア注入領域との間のｐｎ接合に順方
向の立上り電圧（約０．５５ Ｖ ”）を越える電圧が
印加されると、キャリア注入領域からドレイン領域に小
数キャリアが注入され、高抵抗ドレイン領域に伝導度変
調が生じ、抵抗率が低下したと等価な状態になり、ソー
ス・ドレイン間のオン抵抗が減少し、電力損失が抑制さ
れる。
実施例
次に第３図及び第４図を参照して本発明の実施例に係わ
る縦型ＭＯ８ＦＥＴについて述べる。但し、第３図及び
第４図に於いて符号（１）〜ａωで示す部分は第１図及
び第２図で同一符号で示す部分と実質的に同一であるの
で、その説明を省略する。
る縦型ＭＯ８ＦＥＴについて述べる。但し、第３図及び
第４図に於いて符号（１）〜ａωで示す部分は第１図及
び第２図で同一符号で示す部分と実質的に同一であるの
で、その説明を省略する。
第３図に示す第１の実施例のＭＯＳＦＥＴは、ドレイン
電極（９）に接続されたｐ型（第２導電型）のキャリア
注入領域ＱＢを有している。このキャリア注入領域（１
１１はドレイン電流の通路に小数キャリア（正孔）を注
入するために、高抵抗ドレイン領域（２）の表面露出部
分（２ａ）及びチャネル領域（４ａ）の下部に相当する
位置に設けられている。各領域の平均不純物濃度を例示
すると、高抵抗ドレイン領域（２）は２×１０ｍ４／ｃ
ｒｒｉ３、低抵抗トレイン領域（３）ハ１×１０１９／
ｃｒｎ８、ベース領域（４）は２ Ｘ １０ ”／１ｙ
ｎ８、ソース領域はＩ Ｘ １０１９／ｃｍ３．キャリ
ア注入領域（ｉｌｌはｌ×１０１７／ｃｒｒ１３ の平
均不純物濃度を有する。
電極（９）に接続されたｐ型（第２導電型）のキャリア
注入領域ＱＢを有している。このキャリア注入領域（１
１１はドレイン電流の通路に小数キャリア（正孔）を注
入するために、高抵抗ドレイン領域（２）の表面露出部
分（２ａ）及びチャネル領域（４ａ）の下部に相当する
位置に設けられている。各領域の平均不純物濃度を例示
すると、高抵抗ドレイン領域（２）は２×１０ｍ４／ｃ
ｒｒｉ３、低抵抗トレイン領域（３）ハ１×１０１９／
ｃｒｎ８、ベース領域（４）は２ Ｘ １０ ”／１ｙ
ｎ８、ソース領域はＩ Ｘ １０１９／ｃｍ３．キャリ
ア注入領域（ｉｌｌはｌ×１０１７／ｃｒｒ１３ の平
均不純物濃度を有する。
コノ第３図７７）ＭＯ８ＦＥＴＩＣ第１図のＭＯＳＦＥ
Ｔと同様に電圧を印加すると、チャネル領域（４ａ）が
ｎ型反転層になり、ドレイン電流が流れる。
Ｔと同様に電圧を印加すると、チャネル領域（４ａ）が
ｎ型反転層になり、ドレイン電流が流れる。
この場合、小電流領域では、キャリア注入領域（１１）
とドレイン領域＋２１ （３）との間のｐｎ接合に立上
り電圧（約帆５５Ｖ）以上の電圧が加らないので、点線
ａ渇で示すような通路で電流が流れる。一方、ドレイン
電流が増大すると、キャリア注入領域（１１）とドレイ
ン領域（２＋ （３）との境界近傍を流れる電流に基づ
（電圧降下がｐｎ接合の順方向立上り電圧以上になる部
分が生じ、ここから小数キャリア（正孔）が高抵抗ドレ
イン領域（２）に点線（１３１で示すように注入される
。この結果、高抵抗ドレイン領域（２）が伝導度変調を
受けて抵抗率が低下したと等価な状態になり、ソース・
ドレイン間の電圧降下の増大が制限されて大電流領域に
於ける電力損失が少なくなる。なおスイッチオン時にキ
ャリア注入領域圓から注入された正孔は、チャネル領域
（４ａ）からドレイン領域（２）に流れ込む電子と再結
合する。
とドレイン領域＋２１ （３）との間のｐｎ接合に立上
り電圧（約帆５５Ｖ）以上の電圧が加らないので、点線
ａ渇で示すような通路で電流が流れる。一方、ドレイン
電流が増大すると、キャリア注入領域（１１）とドレイ
ン領域（２＋ （３）との境界近傍を流れる電流に基づ
（電圧降下がｐｎ接合の順方向立上り電圧以上になる部
分が生じ、ここから小数キャリア（正孔）が高抵抗ドレ
イン領域（２）に点線（１３１で示すように注入される
。この結果、高抵抗ドレイン領域（２）が伝導度変調を
受けて抵抗率が低下したと等価な状態になり、ソース・
ドレイン間の電圧降下の増大が制限されて大電流領域に
於ける電力損失が少なくなる。なおスイッチオン時にキ
ャリア注入領域圓から注入された正孔は、チャネル領域
（４ａ）からドレイン領域（２）に流れ込む電子と再結
合する。
ところで、ｐ型のキャリア注入領域Ｑｌ）とｎ−型のド
レイン領域（２）とｐ型のベース領域（４）とｎ＋型の
ソース領域（５）とから成るｐｎｐｎ四層構造がサイリ
スクとして動作するとＭＯＳＦＥＴの機能が得られない
。従って、このＭＯＳＦＥＴはサイリスタとして動作し
ないように構成されている。サイリスクとして動作しな
いための条件は、キャリア注入領域（１１）、高抵抗ド
レイン領域（２）、ベース領域を夫々エミッタ、ベース
、コレクタとするｐｎｐトランジスタのペー、ス接地電
流増幅率をαｌとし、ソース領域（５）、ベース領域＋
／ｉｉ、ドレイン領域（２）を夫々エミッタ、ベース、
コレクタとするｎｐｎ ）ランリスクのベース接地電流
増幅率をα２とした時、α１＋α２〈１である。
レイン領域（２）とｐ型のベース領域（４）とｎ＋型の
ソース領域（５）とから成るｐｎｐｎ四層構造がサイリ
スクとして動作するとＭＯＳＦＥＴの機能が得られない
。従って、このＭＯＳＦＥＴはサイリスタとして動作し
ないように構成されている。サイリスクとして動作しな
いための条件は、キャリア注入領域（１１）、高抵抗ド
レイン領域（２）、ベース領域を夫々エミッタ、ベース
、コレクタとするｐｎｐトランジスタのペー、ス接地電
流増幅率をαｌとし、ソース領域（５）、ベース領域＋
／ｉｉ、ドレイン領域（２）を夫々エミッタ、ベース、
コレクタとするｎｐｎ ）ランリスクのベース接地電流
増幅率をα２とした時、α１＋α２〈１である。
この条件を満足させるために、具体的には、高抵抗ドレ
イン領域（２）の幅Ｗを約１００μｍとし、ドレイン領
域（２）における正孔の拡散長りを約８０μｍとするこ
とにより、Ｌ≦Ｗとしている。また、ｐ型のキャリア注
入領域（１１）の不純物濃度を１×１０１７／ｃｒ１１
３と低くすることによってα１を小さくしている。また
ソース領域（５）の平均不純物濃度（１×１０Ｉ９／ｃ
ｒｎ３）とベース領域（４）の平均不純物濃度（２Ｘ
１０”７ｃｍりとの比を１００倍以下にすることによっ
てα２を小さくしている。
イン領域（２）の幅Ｗを約１００μｍとし、ドレイン領
域（２）における正孔の拡散長りを約８０μｍとするこ
とにより、Ｌ≦Ｗとしている。また、ｐ型のキャリア注
入領域（１１）の不純物濃度を１×１０１７／ｃｒ１１
３と低くすることによってα１を小さくしている。また
ソース領域（５）の平均不純物濃度（１×１０Ｉ９／ｃ
ｒｎ３）とベース領域（４）の平均不純物濃度（２Ｘ
１０”７ｃｍりとの比を１００倍以下にすることによっ
てα２を小さくしている。
上述から明らかな如く、本実施例によれば高耐圧である
にも拘らず大電流領域で電力損失の少ない縦型ＭＯ８Ｆ
ＥＴを提供することが出来る。
にも拘らず大電流領域で電力損失の少ない縦型ＭＯ８Ｆ
ＥＴを提供することが出来る。
第４図は第２の実施例に係わる縦型ＭＯＳ Ｆ ＥＴを
示すものである。この実施例では平均不純物濃度がＩ
Ｘ １０ ”７ｃｍ３である高抵抗ベース領域（４）ト
平均不純物濃度がＩ Ｘ １０”７ｃｍ３ である低抵
抗ベース領域（４ｂ）とによってベース領域が構成され
。
示すものである。この実施例では平均不純物濃度がＩ
Ｘ １０ ”７ｃｍ３である高抵抗ベース領域（４）ト
平均不純物濃度がＩ Ｘ １０”７ｃｍ３ である低抵
抗ベース領域（４ｂ）とによってベース領域が構成され
。
低抵抗ベース領域（４ｂ）にソース接続用電極（８ａ）
が設けられている。これ以外の部分は第３図と同一に構
成されている。このように構成すれば、α２が小さくな
り、サイリスタ動作が確実に防止される。また低いゲー
ト電圧でチャネルを得ることが可能になる。
が設けられている。これ以外の部分は第３図と同一に構
成されている。このように構成すれば、α２が小さくな
り、サイリスタ動作が確実に防止される。また低いゲー
ト電圧でチャネルを得ることが可能になる。
変形例
本発明は上述の実施例に限定されるものでなく、変形例
が可能なものである。
が可能なものである。
（５） ドレイン領域（２）に於ける正孔の拡散長りを
大幅に短かくしたいときには、ＰｔやＡｕ等のライフタ
イムキラーをドレイン領域（２）内にドープしてもよい
。
大幅に短かくしたいときには、ＰｔやＡｕ等のライフタ
イムキラーをドレイン領域（２）内にドープしてもよい
。
ＣＢ） キャリア注入層Ｉを高抵抗ドレイン領域（２）
の中に突出するように、更に深く形成してもよい。
の中に突出するように、更に深く形成してもよい。
また逆に低抵抗ドレイン領域（３）よりも浅く形成して
もよい。
もよい。
（０ソース接続用電極（８ａ）をソース電極（８）と一
体に形成しているが、両者を分離した状態に形成し、外
部回路で接続してもよい。
体に形成しているが、両者を分離した状態に形成し、外
部回路で接続してもよい。
第１図は従来の縦型ＭＯ８ＦＥＴを示す断面図、第２図
は第１図のＦＥＴの基板の表面の一部を示す平面図、第
３図は本発明の第１の実施例のＭＯＳＦＥＴを示す断面
図、第４図は本発明の第２の実施例のＭＯＳＦＥＴを示
す断面図である。 （１）・・・半導体基板、（２）・・・高抵抗ドレイン
領域、（３）・・・低抵抗ドレイン領域、（４）・・・
ベース領域、（４ａ）・・・チャネル領域、（５）・・
・ソース領域、（６）・・・ゲート絶縁膜、（７）・・
・ゲート電極、（８）・・・ソース電極、（８ａ）・・
・ソース接続用電極、（９）・・・ドレイン電極、■用
キャリア注入領域。 代理人 高野則次
は第１図のＦＥＴの基板の表面の一部を示す平面図、第
３図は本発明の第１の実施例のＭＯＳＦＥＴを示す断面
図、第４図は本発明の第２の実施例のＭＯＳＦＥＴを示
す断面図である。 （１）・・・半導体基板、（２）・・・高抵抗ドレイン
領域、（３）・・・低抵抗ドレイン領域、（４）・・・
ベース領域、（４ａ）・・・チャネル領域、（５）・・
・ソース領域、（６）・・・ゲート絶縁膜、（７）・・
・ゲート電極、（８）・・・ソース電極、（８ａ）・・
・ソース接続用電極、（９）・・・ドレイン電極、■用
キャリア注入領域。 代理人 高野則次
Claims (1)
- 【特許請求の範囲】 （１１半導体基板の表面に露出する部分と前記半導体基
板の裏面に露出する部分りを有する第１導電型のドレイ
ン領域と、 前記ドレイン領域に隣接するように設けられ且つ前記表
面に露出する部分を有し且つ前記第１導電型と反対の第
２導電型を有しているベース領域と、 前記ペース領域内に設けられ且つ前記表面に露出する部
分を有し且一つ前記第１導電型を有しているソース領域
と、 前記裏面に露出する部分を有し且つ前記第２の導電型を
有して前記ドレイン領域に少数キャリアを注入するよう
に設けられているキャリア注入領域と、 少なくとも前記ベース領域のチャネルとなる部分を被覆
するゲート絶縁膜と、 前記ゲート絶縁膜の上に設けられたゲート電極と、前記
ソース領域に設けられたソース電極と、前記ソース領域
と前記ベース領域とを前記チャネルとなる部分から離れ
た位置で接続するために前記ベース領域に設けられたソ
ース接続用電極と、前記ドレイン領域及び前記キャリア
注入領域の前記裏面に露出する部分に設けられたドレイ
ン電極と、 から成る縦型絶縁ゲート電界効果トランジスタ。 （２）前記キャリア注入領域は、前記チャネルとなる部
分と前記ドレイン領域との境界の下部に対応する位置に
設けられたものである特許請求の範囲第１項記載の絶縁
ゲート電界効果トランジスタ。 （３）前記ドレイン領域は、前記キャリア注入領域と前
記ベース領域との間に介在する前記ドレイン領域の幅よ
りも小さい小数キャリアの拡散長を有する部分である特
許請求の範囲第１項又は第２項記載の絶縁ゲート電界効
果トランジスタ。 （４）前記ドレイン領域は、前記ベース領域に隣接する
高抵抗ドレイン領域と前記ドレイン電極を設けるための
低抵抗ドレイン領域とからなるものである特許請求の範
囲第１項又は第２項又は第３項記載の絶縁ゲート電界効
果トランジスタ。 （５）前記ベース領域は、前記チャネルを得る部分に設
けられた高抵抗ペース領域と前記ソース接続用電極を設
ける部分に設けられた低抵抗ペース領域とから成るもの
である特許請求の範囲第１項又は第２項又は第３項又は
第４項記載の絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11329583A JPS605568A (ja) | 1983-06-23 | 1983-06-23 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11329583A JPS605568A (ja) | 1983-06-23 | 1983-06-23 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605568A true JPS605568A (ja) | 1985-01-12 |
| JPH0465552B2 JPH0465552B2 (ja) | 1992-10-20 |
Family
ID=14608573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11329583A Granted JPS605568A (ja) | 1983-06-23 | 1983-06-23 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605568A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281557A (ja) * | 1985-04-24 | 1986-12-11 | ゼネラル・エレクトリツク・カンパニイ | 絶縁ゲ−ト半導体装置 |
| JPS62109365A (ja) * | 1985-11-07 | 1987-05-20 | Fuji Electric Co Ltd | 半導体装置 |
| JPS62282465A (ja) * | 1986-03-05 | 1987-12-08 | イクシス・コーポレーション | モノリシツク半導体デバイスおよびその製造方法 |
| JPS6373670A (ja) * | 1986-09-17 | 1988-04-04 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
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| EP0310112A2 (en) * | 1987-09-30 | 1989-04-05 | Nec Corporation | Insulated gate transistor operable at a low drain-source voltage |
| US4841345A (en) * | 1985-08-27 | 1989-06-20 | Mitsubishi Denki Kabushiki Kaisha | Modified conductivity modulated MOSFET |
| JPH01191477A (ja) * | 1988-01-27 | 1989-08-01 | Fuji Electric Co Ltd | 電界効果トランジスタ |
| JPH03254159A (ja) * | 1990-03-05 | 1991-11-13 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| US6198129B1 (en) | 1999-08-31 | 2001-03-06 | Oki Electric Industry Co., Ltd. | Vertical type insulated gate transistor |
Citations (2)
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| JPS594077A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 電界効果トランジスタ |
-
1983
- 1983-06-23 JP JP11329583A patent/JPS605568A/ja active Granted
Patent Citations (2)
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| US6198129B1 (en) | 1999-08-31 | 2001-03-06 | Oki Electric Industry Co., Ltd. | Vertical type insulated gate transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465552B2 (ja) | 1992-10-20 |
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