JPH05190561A - 半導体装置 - Google Patents
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- JPH05190561A JPH05190561A JP4004632A JP463292A JPH05190561A JP H05190561 A JPH05190561 A JP H05190561A JP 4004632 A JP4004632 A JP 4004632A JP 463292 A JP463292 A JP 463292A JP H05190561 A JPH05190561 A JP H05190561A
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- bipolar transistor
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
Abstract
(57)【要約】
【目的】エミッタにバラスト抵抗を接続することなく、
コレクタの電流集中化を防止しターンオフ特性を改善す
るに好適なパワー・バイポーラ・トランジスタを提供す
る。 【構成】Ｎ+半導体基板１上にＰ+ベース領域３を形成
し、ベース領域３に接してＰ+ベース引出し領域４と第
１のＰ+カソード領域１３を形成し、ベース領域３の所
定位置にＮ+フローティングエミッタ領域１２とＮ+カソ
ード領域１４を形成し、Ｎ+フローティングエミッタ領
域１２とＮ+カソード領域１４の中間のベース領域３の
表面にゲート絶縁層１６を介してゲート電極Ｇを接続
し、ベース引出し領域４にベース電極１８を接続し、第
１のカソード領域１３と第２のカソード領域１４が共に
カソード電極Ｋに接続された半導体装置。
コレクタの電流集中化を防止しターンオフ特性を改善す
るに好適なパワー・バイポーラ・トランジスタを提供す
る。 【構成】Ｎ+半導体基板１上にＰ+ベース領域３を形成
し、ベース領域３に接してＰ+ベース引出し領域４と第
１のＰ+カソード領域１３を形成し、ベース領域３の所
定位置にＮ+フローティングエミッタ領域１２とＮ+カソ
ード領域１４を形成し、Ｎ+フローティングエミッタ領
域１２とＮ+カソード領域１４の中間のベース領域３の
表面にゲート絶縁層１６を介してゲート電極Ｇを接続
し、ベース引出し領域４にベース電極１８を接続し、第
１のカソード領域１３と第２のカソード領域１４が共に
カソード電極Ｋに接続された半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
耐圧が高くオン抵抗が低くターンオフ特性が優れたＭＯ
ＳＦＥＴを集積してなる半導体装置に関する。
耐圧が高くオン抵抗が低くターンオフ特性が優れたＭＯ
ＳＦＥＴを集積してなる半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置、例えばパワー・バイ
ポーラ・トランジスタは図１０に示すようなものがあ
り、その構成を説明すると、高濃度Ｎ形の半導体基板１
表面上に低濃度Ｎ形のエピタキシャル層２が形成されて
いる。エピタキシャル層２の表面上に所定の濃度と厚み
を有するベース領域３が形成され、ベース領域３の表面
所定個所に高濃度Ｎ形のエミッタ領域５が形成されてい
る。エミッタ領域５は多結晶Ｓｉエミッタ引き出し領域
６を介してエミッタ電極７に接続されている。ベース領
域３は、高濃度ベース引き出し領域４を介してベース電
極８に接続されている。絶縁層９はベース電極８と多結
晶Ｓｉエミッタ引き出し領域６を分離するために形成さ
れている。図１０（ｂ）は、図１０（ａ）に示すバイポ
ーラ・トランジスタセルを複数個並列に接続した場合の
等価回路図である。
ポーラ・トランジスタは図１０に示すようなものがあ
り、その構成を説明すると、高濃度Ｎ形の半導体基板１
表面上に低濃度Ｎ形のエピタキシャル層２が形成されて
いる。エピタキシャル層２の表面上に所定の濃度と厚み
を有するベース領域３が形成され、ベース領域３の表面
所定個所に高濃度Ｎ形のエミッタ領域５が形成されてい
る。エミッタ領域５は多結晶Ｓｉエミッタ引き出し領域
６を介してエミッタ電極７に接続されている。ベース領
域３は、高濃度ベース引き出し領域４を介してベース電
極８に接続されている。絶縁層９はベース電極８と多結
晶Ｓｉエミッタ引き出し領域６を分離するために形成さ
れている。図１０（ｂ）は、図１０（ａ）に示すバイポ
ーラ・トランジスタセルを複数個並列に接続した場合の
等価回路図である。
【０００３】作用を説明する。バイポーラ・トランジス
タがオフ状態になっている場合、コレクタ電圧がエピタ
キシャル層２に印加される。エピタキシャル層２は濃度
が低く十分な厚みを有しているためその耐圧が高い。次
にベース電流を流し、バイポーラ・トランジスタをター
ンオンさせた場合について説明する。ベース領域３や高
濃度ベース引き出し領域４からエピタキシャル層２へ大
量の正孔が注入され、エピタキシャル層２の伝導度が変
調され、その結果、エピタキシャル層２の抵抗が減少す
る。伝導度変調効果によって特に高耐圧のバイポーラ・
トランジスタは同等な耐圧をもつＭＯＳＦＥＴよりもオ
ン抵抗が低い。
タがオフ状態になっている場合、コレクタ電圧がエピタ
キシャル層２に印加される。エピタキシャル層２は濃度
が低く十分な厚みを有しているためその耐圧が高い。次
にベース電流を流し、バイポーラ・トランジスタをター
ンオンさせた場合について説明する。ベース領域３や高
濃度ベース引き出し領域４からエピタキシャル層２へ大
量の正孔が注入され、エピタキシャル層２の伝導度が変
調され、その結果、エピタキシャル層２の抵抗が減少す
る。伝導度変調効果によって特に高耐圧のバイポーラ・
トランジスタは同等な耐圧をもつＭＯＳＦＥＴよりもオ
ン抵抗が低い。
【０００４】半導体装置の他の例として、例えば、図１
２に示すものは、縦型パワーＭＯＳＦＥＴの断面を示す
ものであって、高濃度基板３１上に低濃度ドリフト領域
３２と、ドリフト領域３２上の所定個所にゲート電圧に
応じて表面にチャネル形成用のボディ領域３３が形成さ
れ、ボディ領域３３上の所定個所にソース領域３４およ
びボディ・コンタクト領域３５が形成されている。さら
に低濃度ドリフト領域３２とソース領域３４によって挾
まれたボディ領域３３の表面上にゲート絶縁膜３６を介
してゲート電極３７が形成されている。なお高濃度基板
３１はドレイン電極、ソース領域３４とボディ・コンタ
クト領域３５はともにソース電極に接続されている。
２に示すものは、縦型パワーＭＯＳＦＥＴの断面を示す
ものであって、高濃度基板３１上に低濃度ドリフト領域
３２と、ドリフト領域３２上の所定個所にゲート電圧に
応じて表面にチャネル形成用のボディ領域３３が形成さ
れ、ボディ領域３３上の所定個所にソース領域３４およ
びボディ・コンタクト領域３５が形成されている。さら
に低濃度ドリフト領域３２とソース領域３４によって挾
まれたボディ領域３３の表面上にゲート絶縁膜３６を介
してゲート電極３７が形成されている。なお高濃度基板
３１はドレイン電極、ソース領域３４とボディ・コンタ
クト領域３５はともにソース電極に接続されている。
【０００５】次に作用を説明すると、ゲート電圧を印加
するとボディ領域３３の表面上にチャネルとなる反転層
３８が形成され、電流がドレイン電極から３１→３２→
３８→３４を経てソース電極へ流れる。従ってこのとき
のオン抵抗は低濃度ドリフト領域３２の濃度が高いほ
ど、また低濃度ドリフト領域３２の厚みが薄いほど小さ
くなる。しかしながら低濃度ドリフト領域３２の濃度を
高くするか、または低濃度ドリフト領域３２の厚みを薄
くするとドレインとソース間の耐圧が低下する。そのた
めに所定耐圧を有するＭＯＳＦＥＴのオン抵抗はある一
定値以下にすることができず、ＭＯＳＦＥＴは耐圧を高
くするとオン抵抗が大きくなってしまう問題点があっ
た。このために、特に数百Ｖ以上の高耐圧ＭＯＳＦＥＴ
は実用化されていない。
するとボディ領域３３の表面上にチャネルとなる反転層
３８が形成され、電流がドレイン電極から３１→３２→
３８→３４を経てソース電極へ流れる。従ってこのとき
のオン抵抗は低濃度ドリフト領域３２の濃度が高いほ
ど、また低濃度ドリフト領域３２の厚みが薄いほど小さ
くなる。しかしながら低濃度ドリフト領域３２の濃度を
高くするか、または低濃度ドリフト領域３２の厚みを薄
くするとドレインとソース間の耐圧が低下する。そのた
めに所定耐圧を有するＭＯＳＦＥＴのオン抵抗はある一
定値以下にすることができず、ＭＯＳＦＥＴは耐圧を高
くするとオン抵抗が大きくなってしまう問題点があっ
た。このために、特に数百Ｖ以上の高耐圧ＭＯＳＦＥＴ
は実用化されていない。
【０００６】
【発明が解決しようとする課題】従来のパワー・バイポ
ーラ・トランジスタには以下のような問題点があった。
ーラ・トランジスタには以下のような問題点があった。
【０００７】（ａ）温度上昇にともなってコレクタ電流
が増加し、消費電力も増加する。その結果、さらに温度
が上昇し電流集中による局部破壊を引き起すおそれがあ
る。
が増加し、消費電力も増加する。その結果、さらに温度
が上昇し電流集中による局部破壊を引き起すおそれがあ
る。
【０００８】（ｂ）バイポーラ・トランジスタをターン
オフさせるときエピタキシャル層２に蓄積された正孔が
電子と再結合して消滅するまで継続してコレクタ電流が
流れターンオフ時間が長くなる。
オフさせるときエピタキシャル層２に蓄積された正孔が
電子と再結合して消滅するまで継続してコレクタ電流が
流れターンオフ時間が長くなる。
【０００９】従来は上記電流集中を防ぐため、エミッタ
にバラスト抵抗ＲEを接続することにより、集中して電
流が流れているバイポーラ・トランジスタセルのエミッ
タ電位が上昇し、その結果としてベースとエミッタ間の
電圧が減少し、ベースおよびコレクタ電流が減少する。
図１０に示す例では多結晶Ｓｉエミッタ引き出し領域６
の抵抗がバラスト抵抗ＲEとして作用する。
にバラスト抵抗ＲEを接続することにより、集中して電
流が流れているバイポーラ・トランジスタセルのエミッ
タ電位が上昇し、その結果としてベースとエミッタ間の
電圧が減少し、ベースおよびコレクタ電流が減少する。
図１０に示す例では多結晶Ｓｉエミッタ引き出し領域６
の抵抗がバラスト抵抗ＲEとして作用する。
【００１０】バイポーラ・トランジスタのターンオフ特
性を改善するために、図１１に示す回路が考えられてい
る。（例えば“MOS-Controlled Thyristors-A New Clas
s ofPower Devices”，V.A.K.Temple, IEEE-ED vol.33
No.10,Oct.1986, p.1609）その構成は、高耐圧パワー・
バイポーラ・トランジスタ１０のエミッタに低耐圧パワ
ーＭＯＳＦＥＴ１１が直列に接続されカスコード構成に
なっている。この構成の作用を説明すると、オン状態で
はバイポーラ・トランジスタ１０および低耐圧パワーＭ
ＯＳＦＥＴ１１に電流が流れる。バイポーラ・トランジ
スタ１０のオン抵抗は伝導度変調効果によって小さい。
また低耐圧パワーＭＯＳＦＥＴ１１が低耐圧でよいため
に短チャネル化ができ、オン抵抗を十分小さく設計する
ことができる。高耐圧パワー・バイポーラ・トランジス
タ１０および低耐圧パワーＭＯＳＦＥＴ１１をターンオ
フすると低耐圧パワーＭＯＳＦＥＴ１１が先にターンオ
フし、その結果として電流が流れることができなくな
り、従ってターンオフ時間が短くなる。さらにオフ状態
ではバイポーラ・トランジスタ１０のエミッタがフロー
ティングしているためにその耐圧が高い。
性を改善するために、図１１に示す回路が考えられてい
る。（例えば“MOS-Controlled Thyristors-A New Clas
s ofPower Devices”，V.A.K.Temple, IEEE-ED vol.33
No.10,Oct.1986, p.1609）その構成は、高耐圧パワー・
バイポーラ・トランジスタ１０のエミッタに低耐圧パワ
ーＭＯＳＦＥＴ１１が直列に接続されカスコード構成に
なっている。この構成の作用を説明すると、オン状態で
はバイポーラ・トランジスタ１０および低耐圧パワーＭ
ＯＳＦＥＴ１１に電流が流れる。バイポーラ・トランジ
スタ１０のオン抵抗は伝導度変調効果によって小さい。
また低耐圧パワーＭＯＳＦＥＴ１１が低耐圧でよいため
に短チャネル化ができ、オン抵抗を十分小さく設計する
ことができる。高耐圧パワー・バイポーラ・トランジス
タ１０および低耐圧パワーＭＯＳＦＥＴ１１をターンオ
フすると低耐圧パワーＭＯＳＦＥＴ１１が先にターンオ
フし、その結果として電流が流れることができなくな
り、従ってターンオフ時間が短くなる。さらにオフ状態
ではバイポーラ・トランジスタ１０のエミッタがフロー
ティングしているためにその耐圧が高い。
【００１１】本発明は、図１１の高耐圧パワー・バイポ
ーラ・トランジスタ１０と低耐圧パワーＭＯＳＦＥＴ１
１のカスコード接続を同一半導体基板上に集積し、集積
によって生じる寄生デバイスが動作に悪影響を与えない
構成を提供すること、及び集積によって低耐圧パワーＭ
ＯＳＦＥＴ１１が高耐圧パワー・バイポーラ・トランジ
スタ１０のバラスト抵抗として働くようにし、バイポー
ラ・トランジスタ１０のバラスト抵抗を不要にし、構成
を簡略にすることを目的とするものである。また図１２
に示すような縦型パワーＭＯＳＦＥＴに対する耐圧を高
めることをもう一つの目的としてなされたものである。
ーラ・トランジスタ１０と低耐圧パワーＭＯＳＦＥＴ１
１のカスコード接続を同一半導体基板上に集積し、集積
によって生じる寄生デバイスが動作に悪影響を与えない
構成を提供すること、及び集積によって低耐圧パワーＭ
ＯＳＦＥＴ１１が高耐圧パワー・バイポーラ・トランジ
スタ１０のバラスト抵抗として働くようにし、バイポー
ラ・トランジスタ１０のバラスト抵抗を不要にし、構成
を簡略にすることを目的とするものである。また図１２
に示すような縦型パワーＭＯＳＦＥＴに対する耐圧を高
めることをもう一つの目的としてなされたものである。
【００１２】
【課題を解決するための手段】上記課題を解決するため
第１の発明は、第１の導電形を有する半導体基板と、前
記半導体基板の一主面に形成した第２の導電形を有する
ベース領域と、前記ベース領域に接して独立にそれぞれ
形成した、前記ベース領域と同じ導電形を有する高不純
物濃度のベース引き出し領域及び第１のカソード領域
と、前記ベース領域内の所定個所に形成した、第１の導
電形を有する高不純物濃度のフローティングエミッタ領
域並びに第２のカソード領域と、前記フローティングエ
ミッタ領域と前記第２のカソード領域によって挾まれた
前記ベース領域の一主面にゲート絶縁層を介して形成し
たゲート電極と、前記高不純物濃度のベース引き出し領
域に接続したベース電極と、前記第１のカソード領域と
前記第２カソード領域が共に短絡接続されたカソード電
極とから構成される。また第２の発明は、第１の導電形
を有する半導体基板と、前記半導体基板の一主面に形成
した第２の導電形を有するベース領域と、該ベース領域
と同じ導電形で高不純物濃度を有しかつ該ベース領域に
接して形成したベース引き出し領域並びにボディ・コン
タクト領域と、前記ベース領域内所定個所に形成した第
１導電形の高不純物濃度を有するソース領域と、前記ベ
ース領域の一主面上に前記ソース領域に接するゲート絶
縁膜を介して形成したゲート電極と、前記ボディ・コン
タクト領域と前記ソース領域が共に短絡短絡されたカソ
ード電極とから構成される。
第１の発明は、第１の導電形を有する半導体基板と、前
記半導体基板の一主面に形成した第２の導電形を有する
ベース領域と、前記ベース領域に接して独立にそれぞれ
形成した、前記ベース領域と同じ導電形を有する高不純
物濃度のベース引き出し領域及び第１のカソード領域
と、前記ベース領域内の所定個所に形成した、第１の導
電形を有する高不純物濃度のフローティングエミッタ領
域並びに第２のカソード領域と、前記フローティングエ
ミッタ領域と前記第２のカソード領域によって挾まれた
前記ベース領域の一主面にゲート絶縁層を介して形成し
たゲート電極と、前記高不純物濃度のベース引き出し領
域に接続したベース電極と、前記第１のカソード領域と
前記第２カソード領域が共に短絡接続されたカソード電
極とから構成される。また第２の発明は、第１の導電形
を有する半導体基板と、前記半導体基板の一主面に形成
した第２の導電形を有するベース領域と、該ベース領域
と同じ導電形で高不純物濃度を有しかつ該ベース領域に
接して形成したベース引き出し領域並びにボディ・コン
タクト領域と、前記ベース領域内所定個所に形成した第
１導電形の高不純物濃度を有するソース領域と、前記ベ
ース領域の一主面上に前記ソース領域に接するゲート絶
縁膜を介して形成したゲート電極と、前記ボディ・コン
タクト領域と前記ソース領域が共に短絡短絡されたカソ
ード電極とから構成される。
【００１３】
【作用】上記の構成により、第１の発明は、半導体基板
とエピタキシャル層とベース領域とフローティングエッ
ミッタ領域によりバイポーラ・トランジスタセルが形成
され、また、フローティングエミッタ領域と第２カソー
ド領域とゲート電極によってＭＯＳＦＥＴセルが形成さ
れ、またベース領域は、バイポーラ・トランジスタセル
及びＭＯＳＦＥＴセルのベース領域を兼ねる構成になっ
ている。バイポーラ・トランジスタセルとＭＯＳＦＥＴ
セルの集積により半導体基板、エピタキシャル層、第１
のカソード領域によって寄生ダイオードが構成され、半
導体基板、エピタキシャル層、ベース領域、第２のカソ
ード領域により、また、フローティングエミッタ領域、
ベース領域、第２のカソード領域により、２種の寄生バ
イポーラ・トランジスタが生成される。
とエピタキシャル層とベース領域とフローティングエッ
ミッタ領域によりバイポーラ・トランジスタセルが形成
され、また、フローティングエミッタ領域と第２カソー
ド領域とゲート電極によってＭＯＳＦＥＴセルが形成さ
れ、またベース領域は、バイポーラ・トランジスタセル
及びＭＯＳＦＥＴセルのベース領域を兼ねる構成になっ
ている。バイポーラ・トランジスタセルとＭＯＳＦＥＴ
セルの集積により半導体基板、エピタキシャル層、第１
のカソード領域によって寄生ダイオードが構成され、半
導体基板、エピタキシャル層、ベース領域、第２のカソ
ード領域により、また、フローティングエミッタ領域、
ベース領域、第２のカソード領域により、２種の寄生バ
イポーラ・トランジスタが生成される。
【００１４】ゲート電極に電圧を印加し、低耐圧パワー
ＭＯＳＦＥＴセルをターンオンし、ベース電極から電流
を流すと高耐圧バイポーラ・トランジスタセルがターン
オンし電流がアノードとカソードに流れ、このとき寄生
バイポーラ・トランジスタのベース電位は、バイポーラ
・トランジスタセルの電位より低く、寄生バイポーラ・
トランジスタのベース抵抗が十分小さければ、寄生バイ
ポーラ・トランジスタは何れもターンオンすることがで
きない。ターンオン時、電流はパワー・バイポーラ・ト
ランジスタセルとＭＯＳＦＥＴセルを流れる。バイポー
ラ・トランジスタセルのオン抵抗は伝導度変調効果によ
って抵抗値が小さく、ＭＯＳＦＥＴセルのオン抵抗が小
さいので全体としてのオン抵抗も小さい。また、ＭＯＳ
ＦＥＴセルのエミッタがバイポーラ・トランジスタセル
に接続されているために、バイポーラ・トランジスタセ
ルはＭＯＳＦＥＴセルのエミッタバラスト抵抗として働
き電流集中効果を緩和する。
ＭＯＳＦＥＴセルをターンオンし、ベース電極から電流
を流すと高耐圧バイポーラ・トランジスタセルがターン
オンし電流がアノードとカソードに流れ、このとき寄生
バイポーラ・トランジスタのベース電位は、バイポーラ
・トランジスタセルの電位より低く、寄生バイポーラ・
トランジスタのベース抵抗が十分小さければ、寄生バイ
ポーラ・トランジスタは何れもターンオンすることがで
きない。ターンオン時、電流はパワー・バイポーラ・ト
ランジスタセルとＭＯＳＦＥＴセルを流れる。バイポー
ラ・トランジスタセルのオン抵抗は伝導度変調効果によ
って抵抗値が小さく、ＭＯＳＦＥＴセルのオン抵抗が小
さいので全体としてのオン抵抗も小さい。また、ＭＯＳ
ＦＥＴセルのエミッタがバイポーラ・トランジスタセル
に接続されているために、バイポーラ・トランジスタセ
ルはＭＯＳＦＥＴセルのエミッタバラスト抵抗として働
き電流集中効果を緩和する。
【００１５】ベース電流及びゲート電圧印加を止めると
バイポーラ・トランジスタセルＭＯＳＦＥＴセルがター
ンオフする。バイポーラ・トランジスタセルのターンオ
フが遅いために、先ずＭＯＳＦＥＴセルがターンオフす
る。バイポーラ・トランジスタセル、ＭＯＳＦＥＴセル
を通って流れるためにＭＯＳＦＥＴセルがターンオフす
ると電流が流れることができなくなり、全体としてのタ
ーンオフ時間は短い。
バイポーラ・トランジスタセルＭＯＳＦＥＴセルがター
ンオフする。バイポーラ・トランジスタセルのターンオ
フが遅いために、先ずＭＯＳＦＥＴセルがターンオフす
る。バイポーラ・トランジスタセル、ＭＯＳＦＥＴセル
を通って流れるためにＭＯＳＦＥＴセルがターンオフす
ると電流が流れることができなくなり、全体としてのタ
ーンオフ時間は短い。
【００１６】寄生ダイオードは上記正常動作時の特性に
影響を及ぼさない。カソードの電位がアノードの電位よ
り高くなるような異常動作時に、寄生ダイオードがフラ
イホイールダイオードとしての作用により電流を流す結
果、高い電圧がＭＯＳＦＥＴセルに印加されず、高い電
圧による破壊からＭＯＳＦＥＴセルを保護する。
影響を及ぼさない。カソードの電位がアノードの電位よ
り高くなるような異常動作時に、寄生ダイオードがフラ
イホイールダイオードとしての作用により電流を流す結
果、高い電圧がＭＯＳＦＥＴセルに印加されず、高い電
圧による破壊からＭＯＳＦＥＴセルを保護する。
【００１７】さらに、第２の発明は、ＭＯＳＦＥＴの反
転層が実質エミッタとして働き、ボディ領域につながる
ように、新たにベース領域およびベース引き出し領域を
設け、ベースおよびベース引き出し領域から少数キャリ
アを注入することによって低濃度ドリフト領域の伝導度
が変調される。
転層が実質エミッタとして働き、ボディ領域につながる
ように、新たにベース領域およびベース引き出し領域を
設け、ベースおよびベース引き出し領域から少数キャリ
アを注入することによって低濃度ドリフト領域の伝導度
が変調される。
【００１８】
【実施例】以下、この発明を図面に基づいて説明する。
図１は、この発明の第１実施例を示す断面図であって、
まず構成を説明すると高濃度Ｎ形の半導体基板１上に低
濃度Ｎ形のエピタキシャル層２、エピタキシャル層２上
に所定濃度と厚みを有するＰ形のベース領域３が形成さ
れている。ベース領域３上の所定個所に高濃度Ｎ形のフ
ローティングエミッタ領域１２とＮ+カソード領域１４
が形成されている。フローティングエミッタ領域１２と
Ｎ+カソード領域１４の間のＰ形のベース領域３表面上
にゲート絶縁膜絶縁層１６を介してゲート多結晶Ｓｉ膜
１５が形成されている。Ｐ+ベース領域３が高濃度Ｐ形
ベース引き出し領域４を介してベース電極８に接続され
るとともに、Ｐ+カソード領域１３を介してカソード電
極１７に接続されている。カソード電極１７は絶縁層１
６によってゲート多結晶Ｓｉ膜１５から絶縁され、Ｎ+
カソード領域１４に接続されている。
図１は、この発明の第１実施例を示す断面図であって、
まず構成を説明すると高濃度Ｎ形の半導体基板１上に低
濃度Ｎ形のエピタキシャル層２、エピタキシャル層２上
に所定濃度と厚みを有するＰ形のベース領域３が形成さ
れている。ベース領域３上の所定個所に高濃度Ｎ形のフ
ローティングエミッタ領域１２とＮ+カソード領域１４
が形成されている。フローティングエミッタ領域１２と
Ｎ+カソード領域１４の間のＰ形のベース領域３表面上
にゲート絶縁膜絶縁層１６を介してゲート多結晶Ｓｉ膜
１５が形成されている。Ｐ+ベース領域３が高濃度Ｐ形
ベース引き出し領域４を介してベース電極８に接続され
るとともに、Ｐ+カソード領域１３を介してカソード電
極１７に接続されている。カソード電極１７は絶縁層１
６によってゲート多結晶Ｓｉ膜１５から絶縁され、Ｎ+
カソード領域１４に接続されている。
【００１９】以上の構成の特徴をまとめると次のように
なる。 （Ａ）フローティングエミッタ領域１２が外部端子に直
接接続されていない。
なる。 （Ａ）フローティングエミッタ領域１２が外部端子に直
接接続されていない。
【００２０】（Ｂ）フローティングエミッタ領域１２
は、 半導体基板１と エピタキシャル層２と ベース領域３と フローティングエミッタ領域１２と からなるＮ+Ｎ-Ｐ-Ｎ+バイポーラ・トランジスタセル１
９のエミッタを構成すると同時に、 フローティングエミッタ領域１２と ゲート多結晶Ｓｉ膜１５と Ｎ+カソード領域１４と によって構成されている低耐圧パワーＭＯＳＦＥＴセル
２０のドレインにもなっている。
は、 半導体基板１と エピタキシャル層２と ベース領域３と フローティングエミッタ領域１２と からなるＮ+Ｎ-Ｐ-Ｎ+バイポーラ・トランジスタセル１
９のエミッタを構成すると同時に、 フローティングエミッタ領域１２と ゲート多結晶Ｓｉ膜１５と Ｎ+カソード領域１４と によって構成されている低耐圧パワーＭＯＳＦＥＴセル
２０のドレインにもなっている。
【００２１】（Ｃ）ベース領域３は、高耐圧パワー・バ
イポーラ・トランジスタセル１９のベース領域であると
同時に低耐圧パワーＭＯＳＦＥＴセル２０のベース領域
にもなっている。
イポーラ・トランジスタセル１９のベース領域であると
同時に低耐圧パワーＭＯＳＦＥＴセル２０のベース領域
にもなっている。
【００２２】（Ｄ）Ｐ+カソード領域１３とＮ+カソード
領域１４は、ともにカソード電極１７に接続されてい
る。
領域１４は、ともにカソード電極１７に接続されてい
る。
【００２３】図１（ｂ）は、図１（ａ）の等価回路図で
ある。図１（ｂ）には集積によって生じる寄生デバイス
も示されている。すなわち、高耐圧パワー・バイポーラ
・トランジスタセル１９と低耐圧パワーＭＯＳＦＥＴセ
ル２０を集積した結果、半導体基板１、エピタキシャル
層２、Ｐ+カソード領域１３によって構成された寄生ダ
イオード２１と、半導体基板１、エピタキシャル層２、
ベース領域３、Ｎ+カソード領域１４によって構成され
た寄生バイポーラ・トランジスタ２２ａと、フローティ
ングエミッタ領域１２、ベース領域３、Ｎ+カソード領
域１４によって構成された寄生バイポーラ・トランジス
タ２２ｂとが生成される。またベース電極８がベース領
域３によって構成された抵抗Ｒ1を介してカソード電極
１７に接続されている。
ある。図１（ｂ）には集積によって生じる寄生デバイス
も示されている。すなわち、高耐圧パワー・バイポーラ
・トランジスタセル１９と低耐圧パワーＭＯＳＦＥＴセ
ル２０を集積した結果、半導体基板１、エピタキシャル
層２、Ｐ+カソード領域１３によって構成された寄生ダ
イオード２１と、半導体基板１、エピタキシャル層２、
ベース領域３、Ｎ+カソード領域１４によって構成され
た寄生バイポーラ・トランジスタ２２ａと、フローティ
ングエミッタ領域１２、ベース領域３、Ｎ+カソード領
域１４によって構成された寄生バイポーラ・トランジス
タ２２ｂとが生成される。またベース電極８がベース領
域３によって構成された抵抗Ｒ1を介してカソード電極
１７に接続されている。
【００２４】次に作用を説明する。ゲートＧに電圧を印
加して低耐圧パワーＭＯＳＦＥＴセル２０をターンオン
し、ベースＢから電流を流すと高耐圧バイポーラ・トラ
ンジスタセル１９がターンオンし、電流がアノードＡと
カソードＫを流れる。このとき寄生バイポーラ・トラン
ジスタ２２ａ、２２ｂのベース電位は、Ｒ1によって高
耐圧パワー・バイポーラ・トランジスタセル１９の電位
より低く、寄生バイポーラ・トランジスタ２２ａ、２２
ｂのベース抵抗を十分小さく設計しておけば寄生バイポ
ーラ・トランジスタ２２ａ、２２ｂともにターンオンす
ることができない。寄生バイポーラ・トランジスタ２２
ａ、２２ｂのベース抵抗を小さくするにはＰ+カソード
領域１３の不純物濃度を濃くし深く拡散するようにすれ
ばよい。
加して低耐圧パワーＭＯＳＦＥＴセル２０をターンオン
し、ベースＢから電流を流すと高耐圧バイポーラ・トラ
ンジスタセル１９がターンオンし、電流がアノードＡと
カソードＫを流れる。このとき寄生バイポーラ・トラン
ジスタ２２ａ、２２ｂのベース電位は、Ｒ1によって高
耐圧パワー・バイポーラ・トランジスタセル１９の電位
より低く、寄生バイポーラ・トランジスタ２２ａ、２２
ｂのベース抵抗を十分小さく設計しておけば寄生バイポ
ーラ・トランジスタ２２ａ、２２ｂともにターンオンす
ることができない。寄生バイポーラ・トランジスタ２２
ａ、２２ｂのベース抵抗を小さくするにはＰ+カソード
領域１３の不純物濃度を濃くし深く拡散するようにすれ
ばよい。
【００２５】従って、ターンオン時、電流は必ず高耐圧
パワー・バイポーラ・トランジスタセル１９と低耐圧パ
ワーＭＯＳＦＥＴセル２０を流れる。高耐圧パワー・バ
イポーラ・トランジスタセル１９のオン抵抗は伝導度変
調効果によって抵抗値が小さく、低耐圧パワーＭＯＳＦ
ＥＴセル２０のオン抵抗が小さいので全体としてのオン
抵抗も小さい。また低耐圧パワーＭＯＳＦＥＴセル２０
のエミッタが高耐圧パワー・バイポーラ・トランジスタ
セル１９に接続されているために高耐圧パワー・バイポ
ーラ・トランジスタセル１９は低耐圧パワーＭＯＳＦＥ
Ｔセル２０のエミッタバラスト抵抗として働き、電流集
中効果を緩和する。従ってこの構造の場合にはほかのバ
ラスト抵抗を必要としない。
パワー・バイポーラ・トランジスタセル１９と低耐圧パ
ワーＭＯＳＦＥＴセル２０を流れる。高耐圧パワー・バ
イポーラ・トランジスタセル１９のオン抵抗は伝導度変
調効果によって抵抗値が小さく、低耐圧パワーＭＯＳＦ
ＥＴセル２０のオン抵抗が小さいので全体としてのオン
抵抗も小さい。また低耐圧パワーＭＯＳＦＥＴセル２０
のエミッタが高耐圧パワー・バイポーラ・トランジスタ
セル１９に接続されているために高耐圧パワー・バイポ
ーラ・トランジスタセル１９は低耐圧パワーＭＯＳＦＥ
Ｔセル２０のエミッタバラスト抵抗として働き、電流集
中効果を緩和する。従ってこの構造の場合にはほかのバ
ラスト抵抗を必要としない。
【００２６】次にベース電流およびゲート電圧の印加を
止めると高耐圧パワー・バイポーラ・トランジスタセル
１９、低耐圧パワーＭＯＳＦＥＴセル２０がターンオフ
する。高耐圧パワー・バイポーラ・トランジスタセル１
９のターンオフが遅いために、先ず低耐圧パワーＭＯＳ
ＦＥＴセル２０がターンオフする。電流が必ず高耐圧パ
ワー・バイポーラ・トランジスタセル１９、低耐圧パワ
ーＭＯＳＦＥＴセル２０を通って流れるために低耐圧パ
ワーＭＯＳＦＥＴセル２０がターンオフすると電流が流
れることができなくなる。従って全体としてのターンオ
フ時間が短い。
止めると高耐圧パワー・バイポーラ・トランジスタセル
１９、低耐圧パワーＭＯＳＦＥＴセル２０がターンオフ
する。高耐圧パワー・バイポーラ・トランジスタセル１
９のターンオフが遅いために、先ず低耐圧パワーＭＯＳ
ＦＥＴセル２０がターンオフする。電流が必ず高耐圧パ
ワー・バイポーラ・トランジスタセル１９、低耐圧パワ
ーＭＯＳＦＥＴセル２０を通って流れるために低耐圧パ
ワーＭＯＳＦＥＴセル２０がターンオフすると電流が流
れることができなくなる。従って全体としてのターンオ
フ時間が短い。
【００２７】寄生ダイオード２１は以上述べた正常動作
時の特性に影響を及ぼさない。カソードＫの電位がアノ
ードＡの電位より高くなるような異常動作時に、寄生ダ
イオード２１がフライホイールダイオードとしての作用
により電流を流す結果、高い電圧が低耐圧パワーＭＯＳ
ＦＥＴセル２０に印加されず、従って高い電圧による破
壊から低耐圧パワーＭＯＳＦＥＴセル２０を保護するこ
とができる。
時の特性に影響を及ぼさない。カソードＫの電位がアノ
ードＡの電位より高くなるような異常動作時に、寄生ダ
イオード２１がフライホイールダイオードとしての作用
により電流を流す結果、高い電圧が低耐圧パワーＭＯＳ
ＦＥＴセル２０に印加されず、従って高い電圧による破
壊から低耐圧パワーＭＯＳＦＥＴセル２０を保護するこ
とができる。
【００２８】図２は平面レイアウトパターンの実施例図
である。このパターンの場合には高濃度ベース引き出し
領域４、フローティングエミッタ領域１２、Ｎ+カソー
ド領域１４、Ｐ+カソード領域１３およびゲート１５の
全てがストライプ状になっており、コンタクト孔２３を
介してＮ+カソード領域１３、Ｐ+カソード領域１４がカ
ソード電極１７に、また高濃度ベース引き出し領域４が
ベース電極８にそれぞれ接続されている。
である。このパターンの場合には高濃度ベース引き出し
領域４、フローティングエミッタ領域１２、Ｎ+カソー
ド領域１４、Ｐ+カソード領域１３およびゲート１５の
全てがストライプ状になっており、コンタクト孔２３を
介してＮ+カソード領域１３、Ｐ+カソード領域１４がカ
ソード電極１７に、また高濃度ベース引き出し領域４が
ベース電極８にそれぞれ接続されている。
【００２９】図３は別の平面レイアウトパターンの実施
例図である。これはＮ+カソード領域１４とＰ+カソード
領域１３が、同心円状になってカソードセルを形成した
ものである。またベース引き出し領域４とフローティン
グエミッタ領域１２も同心円状に配置されベースセルを
形成する。ベースセルが正６角形の中心に配置されカソ
ードセルは正６角形の各頂点に配置されている。この正
６角形配置によって円形セルを最密に配置できるために
オン抵抗をさらに低減できる。正６角形配置でも、図３
とは逆にカソードセルを中心に、ベースセルを各頂点に
それぞれ配置するレイアウトパターンも図３の応用実施
例として適用することができる。
例図である。これはＮ+カソード領域１４とＰ+カソード
領域１３が、同心円状になってカソードセルを形成した
ものである。またベース引き出し領域４とフローティン
グエミッタ領域１２も同心円状に配置されベースセルを
形成する。ベースセルが正６角形の中心に配置されカソ
ードセルは正６角形の各頂点に配置されている。この正
６角形配置によって円形セルを最密に配置できるために
オン抵抗をさらに低減できる。正６角形配置でも、図３
とは逆にカソードセルを中心に、ベースセルを各頂点に
それぞれ配置するレイアウトパターンも図３の応用実施
例として適用することができる。
【００３０】また、カソード電極１７、ベース電極８の
平面レイアウトパターンとして、図４に示すフィンガー
パターンによる実施例がある。
平面レイアウトパターンとして、図４に示すフィンガー
パターンによる実施例がある。
【００３１】さらにまた、多層金属配線技術を用いてカ
ソード電極１７とベース電極８を配置することが可能で
あり、例えば、図５に示すものは、２層に金属配線した
実施例図である。本実施例ではベース電極として第１金
属層２４を用い、カソード電極として第１金属層２４お
よび第２金属層２６を用いており、カソード電極とベー
ス電極の間は、層間絶縁膜２５によって絶縁されてい
る。このように、多層金属配線技術を用いることによ
り、カソードセルおよびベースセルをさらに密に配置で
きるためオン抵抗を単層配線よりも一層小さくすること
ができる。
ソード電極１７とベース電極８を配置することが可能で
あり、例えば、図５に示すものは、２層に金属配線した
実施例図である。本実施例ではベース電極として第１金
属層２４を用い、カソード電極として第１金属層２４お
よび第２金属層２６を用いており、カソード電極とベー
ス電極の間は、層間絶縁膜２５によって絶縁されてい
る。このように、多層金属配線技術を用いることによ
り、カソードセルおよびベースセルをさらに密に配置で
きるためオン抵抗を単層配線よりも一層小さくすること
ができる。
【００３２】図６に本発明の第２実施例を示す。この実
施例では各バイポーラ・トランジスタセルにＵＭＯＳが
集積されている。この場合でもフローティングエミッタ
領域１２がバイポーラ・トランジスタのエミッタとなっ
ているほか、ＵＭＯＳＦＥＴのドレインにもなってい
る。またベース領域３はバイポーラ・トランジスタのベ
ースとして働くと同時にＵＭＯＳＦＥＴのベースにもな
っており、ベース領域３の溝側面にＵＭＯＳＦＥＴのチ
ャネルが形成される。さらに、Ｐ+カソード領域１３を
介してベース領域３の一方がカソード電極１７に接続さ
れ、ベース領域３の他方がベース引き出し領域４を介し
てベース電極８に接続される。ＭＯＳＦＥＴをＵＭＯＳ
にしたことによりセルを図１（ａ）に示す表面形ＭＯＳ
ＦＥＴの場合よりも密に配置できる。さらにＵＭＯＳに
した場合寄生バイポーラ・トランジスタ２２ａ、２２ｂ
のベース抵抗を容易に小さくできる効果がある。
施例では各バイポーラ・トランジスタセルにＵＭＯＳが
集積されている。この場合でもフローティングエミッタ
領域１２がバイポーラ・トランジスタのエミッタとなっ
ているほか、ＵＭＯＳＦＥＴのドレインにもなってい
る。またベース領域３はバイポーラ・トランジスタのベ
ースとして働くと同時にＵＭＯＳＦＥＴのベースにもな
っており、ベース領域３の溝側面にＵＭＯＳＦＥＴのチ
ャネルが形成される。さらに、Ｐ+カソード領域１３を
介してベース領域３の一方がカソード電極１７に接続さ
れ、ベース領域３の他方がベース引き出し領域４を介し
てベース電極８に接続される。ＭＯＳＦＥＴをＵＭＯＳ
にしたことによりセルを図１（ａ）に示す表面形ＭＯＳ
ＦＥＴの場合よりも密に配置できる。さらにＵＭＯＳに
した場合寄生バイポーラ・トランジスタ２２ａ、２２ｂ
のベース抵抗を容易に小さくできる効果がある。
【００３３】上記各実施例の説明は、ＮＰＮ形バイポー
ラ・トランジスタと、Ｎ形ＭＯＳＦＥＴを集積した構造
について説明を述べてきたが、本発明はＰＮＰ形バイポ
ーラ・トランジスタとＰ形ＭＯＳＦＥＴを集積する場合
にも適用することができる。
ラ・トランジスタと、Ｎ形ＭＯＳＦＥＴを集積した構造
について説明を述べてきたが、本発明はＰＮＰ形バイポ
ーラ・トランジスタとＰ形ＭＯＳＦＥＴを集積する場合
にも適用することができる。
【００３４】図７は、第３実施例を示す図であって、ま
ず構成を説明すると、図１２の従来技術と同様に高濃度
基板３１上に低濃度ドリフト領域３２、ボディ領域３
３、ソース領域３４、ボディ・コンタクト領域３５、ゲ
ート絶縁膜３６、ゲート電極７が形成されている。さら
にボディ領域３３につながるようにベース領域３９が低
濃度ドリフト領域３２の表面上に形成される。最後にボ
ディ領域３３やボディ・コンタクト領域３５とは独立に
ベース領域３９とベース外部端子を接続するためのベー
ス引き出し領域４０が形成される。
ず構成を説明すると、図１２の従来技術と同様に高濃度
基板３１上に低濃度ドリフト領域３２、ボディ領域３
３、ソース領域３４、ボディ・コンタクト領域３５、ゲ
ート絶縁膜３６、ゲート電極７が形成されている。さら
にボディ領域３３につながるようにベース領域３９が低
濃度ドリフト領域３２の表面上に形成される。最後にボ
ディ領域３３やボディ・コンタクト領域３５とは独立に
ベース領域３９とベース外部端子を接続するためのベー
ス引き出し領域４０が形成される。
【００３５】図７に示す半導体装置をターンオンするに
はゲート電圧を印加し、さらにベース電極Ｂよりベース
電流を流す。ゲート電圧によって反転層３８がゲートＧ
直下に形成される。反転層３８は、高濃度基板３１→ド
リフト領域３２→ベース領域３９→反転層３８なるバイ
ポーラ・トランジスタの実質エミッタとして働くために
ゲート直下にバイポーラ・トランジスタが形成される。
ベース電流によってベース引き出し領域側に近いゲート
Ｇ直下に形成されたバイポーラ・トランジスタがターン
オンし、電流がドレインＤから上記バイポーラ・トラン
ジスタ、反転層３８を通ってソース電極へ流れる。この
とき、ベース電流によってドリフト領域３２に少数キャ
リアが注入され、ドリフト領域３２の伝導度が変調され
る。その結果ドリフト領域３２の抵抗が小さくなり、本
半導体装置のオン抵抗が同じ耐圧を有するＭＯＳＦＥＴ
よりも小さくなる。
はゲート電圧を印加し、さらにベース電極Ｂよりベース
電流を流す。ゲート電圧によって反転層３８がゲートＧ
直下に形成される。反転層３８は、高濃度基板３１→ド
リフト領域３２→ベース領域３９→反転層３８なるバイ
ポーラ・トランジスタの実質エミッタとして働くために
ゲート直下にバイポーラ・トランジスタが形成される。
ベース電流によってベース引き出し領域側に近いゲート
Ｇ直下に形成されたバイポーラ・トランジスタがターン
オンし、電流がドレインＤから上記バイポーラ・トラン
ジスタ、反転層３８を通ってソース電極へ流れる。この
とき、ベース電流によってドリフト領域３２に少数キャ
リアが注入され、ドリフト領域３２の伝導度が変調され
る。その結果ドリフト領域３２の抵抗が小さくなり、本
半導体装置のオン抵抗が同じ耐圧を有するＭＯＳＦＥＴ
よりも小さくなる。
【００３６】このときボディ・コンタクト領域３５側に
近いゲートＧ直下に形成されたバイポーラ・トランジス
タや基板３１→ドリフト領域３２→ボディ領域３３→ソ
ース領域３４によって構成される寄生バイポーラ・トラ
ンジスタのベースがボディ・コンタクト領域３５を介し
てエミッタとなるソース領域３４に短絡されているため
に、これらのバイポーラ・トランジスタがターンオンで
きない。その結果として本半導体装置のドレインＤ・ソ
ースＳ間を流れる電流は必ず反転層３８を通って流れ
る。温度が上昇すると反転層３８の抵抗が大きくなり、
本半導体装置を流れる電流が減少する。従ってこの場合
バイポーラ・トランジスタのように温度上昇部に電流が
集中して局部破壊することはない。
近いゲートＧ直下に形成されたバイポーラ・トランジス
タや基板３１→ドリフト領域３２→ボディ領域３３→ソ
ース領域３４によって構成される寄生バイポーラ・トラ
ンジスタのベースがボディ・コンタクト領域３５を介し
てエミッタとなるソース領域３４に短絡されているため
に、これらのバイポーラ・トランジスタがターンオンで
きない。その結果として本半導体装置のドレインＤ・ソ
ースＳ間を流れる電流は必ず反転層３８を通って流れ
る。温度が上昇すると反転層３８の抵抗が大きくなり、
本半導体装置を流れる電流が減少する。従ってこの場合
バイポーラ・トランジスタのように温度上昇部に電流が
集中して局部破壊することはない。
【００３７】図８に、図７に示す実施例のボディ領域３
３を省略した第４実施例の断面図を示す。この場合でも
図７と同様に動作し、オン抵抗が同等耐圧のＭＯＳＦＥ
Ｔよりも小さくなる。
３を省略した第４実施例の断面図を示す。この場合でも
図７と同様に動作し、オン抵抗が同等耐圧のＭＯＳＦＥ
Ｔよりも小さくなる。
【００３８】図９は、第５実施例を示す図である。この
実施例は、図８に示す実施例のゲート電極を溝内に形成
したものである。この構造の場合、基板３１→ドリフト
領域３２→ベース領域３９→ソース領域３４によって構
成される寄生バイポーラ・トランジスタが図８に示す構
造のそれよりもターンオンしにくい。
実施例は、図８に示す実施例のゲート電極を溝内に形成
したものである。この構造の場合、基板３１→ドリフト
領域３２→ベース領域３９→ソース領域３４によって構
成される寄生バイポーラ・トランジスタが図８に示す構
造のそれよりもターンオンしにくい。
【００３９】
【発明の効果】以上説明してきたように、第１の発明に
よれば、その構成を各バイポーラ・トランジスタセルの
エミッタをフローティングにし、フローティングエミッ
タをＭＯＳＦＥＴセルのドレイン（キャリアの吸入口）
として用い、バイポーラ・トランジスタのベースとその
表面にチャネルが形成されるＭＯＳＦＥＴのベースを共
通の領域で構成し、ベース領域の所定個所とＭＯＳＦＥ
Ｔセルのソース（キャリア供給源）を短絡しカソード電
極に接続するようにしたため、バイポーラ・トランジス
タと、ＭＯＳＦＥＴをモノリシックにカスコード接続
し、かつ寄生バイポーラトランジスタがターンオンでき
ず、オン電流が必ずＭＯＳＦＥＴを流れ、従ってターン
オフ特性を改善できること、ＭＯＳＦＥＴセルがバラス
ト抵抗の働きをするので構造が簡単になること、および
アノードとカソード間にフライホイールダイオードを同
時に集積できるという効果が得られる。また、第２の発
明によれば、その構成をボディ・コンタクト領域または
ボディ領域に隣接したベース領域およびベース引き出し
領域を設け、ベース引き出し領域よりベース電流を流
し、ＭＯＳＦＥＴの反転層が実質エミッタとして作動す
るようにしたため、ベース電流によってドリフト領域に
少数キャリアが注入され、ドリフト領域の伝導度が変調
され、同等の耐圧を有するＭＯＳＦＥＴよりもオン抵抗
を小さくできるという効果が得られる。
よれば、その構成を各バイポーラ・トランジスタセルの
エミッタをフローティングにし、フローティングエミッ
タをＭＯＳＦＥＴセルのドレイン（キャリアの吸入口）
として用い、バイポーラ・トランジスタのベースとその
表面にチャネルが形成されるＭＯＳＦＥＴのベースを共
通の領域で構成し、ベース領域の所定個所とＭＯＳＦＥ
Ｔセルのソース（キャリア供給源）を短絡しカソード電
極に接続するようにしたため、バイポーラ・トランジス
タと、ＭＯＳＦＥＴをモノリシックにカスコード接続
し、かつ寄生バイポーラトランジスタがターンオンでき
ず、オン電流が必ずＭＯＳＦＥＴを流れ、従ってターン
オフ特性を改善できること、ＭＯＳＦＥＴセルがバラス
ト抵抗の働きをするので構造が簡単になること、および
アノードとカソード間にフライホイールダイオードを同
時に集積できるという効果が得られる。また、第２の発
明によれば、その構成をボディ・コンタクト領域または
ボディ領域に隣接したベース領域およびベース引き出し
領域を設け、ベース引き出し領域よりベース電流を流
し、ＭＯＳＦＥＴの反転層が実質エミッタとして作動す
るようにしたため、ベース電流によってドリフト領域に
少数キャリアが注入され、ドリフト領域の伝導度が変調
され、同等の耐圧を有するＭＯＳＦＥＴよりもオン抵抗
を小さくできるという効果が得られる。
【図１】本発明の第１実施例図（ａ）およびその等価回
路図（ｂ）である。
路図（ｂ）である。
【図２】本発明の平面レイアウトパターンの実施例を示
す図である。
す図である。
【図３】本発明の平面レイアウトパターンの別の実施例
を示す図である。
を示す図である。
【図４】本発明のフィンガーパターンによる電極レイア
ウトの実施例を示す図である。
ウトの実施例を示す図である。
【図５】本発明の第１実施例に２層金属配線を用いた図
である。
である。
【図６】本発明の第２実施例図である。
【図７】本発明の第３実施例を示す図である。
【図８】本発明の第４実施例を示す図である。
【図９】本発明の第５の実施例を示す図である。
【図１０】従来のパワー・バイポーラ・トランジスタを
示す図である。
示す図である。
【図１１】パワー・バイポーラ・トランジスタとＭＯＳ
ＦＥＴをカスコード接続した従来の回路構成図である。
ＦＥＴをカスコード接続した従来の回路構成図である。
【図１２】他の従来技術を示す図である。
１…半導体基板 ２…エピタキシャル層 ３
…ベース領域 ４…高濃度ベース引き出し領域 ５
…エミッタ領域 ６…多結晶Ｓｉエミッタ引き出し領域 ７
…エミッタ電極 ８…ベース電極 ９…絶縁層 ＲE…エミ
ッタ・バラスト抵抗 １０…高耐圧パワー・バイポーラ・トランジスタ １１…低耐圧パワーＭＯＳＦＥＴ １２…フローティングエミッタ領域 １３…Ｐ+カソード領域 １４…Ｎ+カソード領域 １
５…ゲート多結晶Ｓｉ膜 １６…絶縁層 １７…カソード電極 １
８…ベース電極 １９…高耐圧パワー・バイポーラ・トランジスタセル ２０…低耐圧パワーＭＯＳＦＥＴセル ２１…寄生ダイオード ２２…寄生バイポーラ・トラ
ンジスタ ２３…コンタクト孔 ２４…第１金属層 ２
５…層間絶縁層 ２６…第２金属層 ３１…高濃度基板 ３２…低濃度ドリフト領域 ３３…ボディ領域 ３４…ソース領域 ３５…ボディ・コンタクト領域 ３
６…ゲート絶縁膜 ３７…ゲート電極 ３８…反転層 ３
９…ベース領域 ４０…ベース引き出し領域
…ベース領域 ４…高濃度ベース引き出し領域 ５
…エミッタ領域 ６…多結晶Ｓｉエミッタ引き出し領域 ７
…エミッタ電極 ８…ベース電極 ９…絶縁層 ＲE…エミ
ッタ・バラスト抵抗 １０…高耐圧パワー・バイポーラ・トランジスタ １１…低耐圧パワーＭＯＳＦＥＴ １２…フローティングエミッタ領域 １３…Ｐ+カソード領域 １４…Ｎ+カソード領域 １
５…ゲート多結晶Ｓｉ膜 １６…絶縁層 １７…カソード電極 １
８…ベース電極 １９…高耐圧パワー・バイポーラ・トランジスタセル ２０…低耐圧パワーＭＯＳＦＥＴセル ２１…寄生ダイオード ２２…寄生バイポーラ・トラ
ンジスタ ２３…コンタクト孔 ２４…第１金属層 ２
５…層間絶縁層 ２６…第２金属層 ３１…高濃度基板 ３２…低濃度ドリフト領域 ３３…ボディ領域 ３４…ソース領域 ３５…ボディ・コンタクト領域 ３
６…ゲート絶縁膜 ３７…ゲート電極 ３８…反転層 ３
９…ベース領域 ４０…ベース引き出し領域
Claims (2)
- 【請求項１】第１の導電形を有する半導体基板と、 前記半導体基板の一主面に形成した第２の導電形を有す
るベース領域と、 前記ベース領域に接して独立にそれぞれ形成した、前記
ベース領域と同じ導電形を有する高不純物濃度のベース
引き出し領域及び第１のカソード領域と、 前記ベース領域内の所定個所に形成した、第１の導電形
を有する高不純物濃度のフローティングエミッタ領域並
びに第２のカソード領域と、 前記フローティングエミッタ領域と前記第２のカソード
領域によって挾まれた前記ベース領域の一主面にゲート
絶縁層を介して形成したゲート電極と、 前記高不純物濃度のベース引き出し領域に接続したベー
ス電極と、 前記第１のカソード領域と前記第２のカソード領域が共
に短絡接続されたカソード電極と、 を備えることを特徴とする半導体装置。 - 【請求項２】第１の導電形を有する半導体基板と、 前記半導体基板の一主面に形成した第２の導電形を有す
るベース領域と、 該ベース領域と同じ導電形で高不純物濃度を有しかつ該
ベース領域に接して形成したベース引き出し領域並びに
ボディ・コンタクト領域と、 前記ベース領域内所定個所に形成した第１導電形の高不
純物濃度を有するソース領域と、 前記ベース領域の一主面上に前記ソース領域に接するゲ
ート絶縁膜を介して形成したゲート電極と、 前記ボディ・コンタクト領域と前記ソース領域が共に短
絡接続されたカソード電極と、 を備えることを特徴とする半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP04004632A JP3114317B2 (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04004632A JP3114317B2 (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH05190561A true JPH05190561A (ja) | 1993-07-30 |
| JP3114317B2 JP3114317B2 (ja) | 2000-12-04 |
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ID=11589393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04004632A Expired - Fee Related JP3114317B2 (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
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| JP (1) | JP3114317B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998010469A1 (en) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor and method of manufacturing the same |
| JP2004039838A (ja) * | 2002-07-03 | 2004-02-05 | Renesas Technology Corp | トレンチゲート型半導体装置 |
| JP2009010395A (ja) * | 2008-07-22 | 2009-01-15 | Renesas Technology Corp | トレンチゲート型半導体装置 |
| JP2009278099A (ja) * | 2008-05-15 | 2009-11-26 | Triquint Semiconductor Inc | 静電気放電に耐久性を有するヘテロ接合バイポーラトランジスタ素子 |
| JP2010080786A (ja) * | 2008-09-26 | 2010-04-08 | Toshiba Corp | 半導体装置 |
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-
1992
- 1992-01-14 JP JP04004632A patent/JP3114317B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3114317B2 (ja) | 2000-12-04 |
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