JP2004039838A - トレンチゲート型半導体装置 - Google Patents
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Abstract
【解決手段】トレンチゲート型半導体装置において、第1導電型の第1半導体層101と、前記第1半導体層と隣接する第2導電型の第2半導体層103と、前記第2半導体層と隣接する前記第1導電型の第3半導体層104と、前記第3半導体層を貫き、前記第2半導体層に達する複数の絶縁ゲート105と、前記絶縁ゲートに接する第2導電型の第4半導体層111と、前記第3半導体層及び前記第4半導体層に電気的に接続する第1主電極109と、前記第1半導体層に電気的に接続する第2主電極100とを備え、第3半導体層115が抵抗を介して前記第1主電極に電気的に接続されている。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、トレンチゲートを有する半導体装置の構造に関する。
【0002】
【従来の技術】
絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor、以下IGBTと略する)は、コレクタ電極とエミッタ電極の間に流す電流を、ゲート電極に加える電圧によって制御するスイッチング素子である。
【0003】
制御できる電力は、数十ワットから数十万ワットであり、スイッチング周波数の幅も数十ヘルツから百キロヘルツに及ぶ。この特長を生かして、エアコンディショナーや電子レンジなどのような家庭用の小電力機器から、鉄道や製鉄所用のインバータなどのような大電力機器まで広く使われている。
【0004】
IGBTの性能の中で最も重要なものの一つが損失である。近年は損失低減のためにトレンチゲート型IGBTが注目されている。トレンチゲート型IGBTはゲート電極がシリコン基板に埋め込まれた構造をしている。
【0005】
基本的構成は、シリコン基板上へp型コレクタ層、低抵抗のn型バッファ層、高抵抗のn型ドリフト層の3層を形成し、そのドリフト層の露出面側にp型ベース層を形成したものである。
【0006】
p型ベース層には、平面形状がストライプ形状の複数本の同じ形状をした溝が掘られている。この溝の中には、多結晶シリコンで形成されたトレンチゲート電極が、絶縁膜によりシリコン基板と絶縁された状態で設けられている。したがって、トレンチゲート電極の側壁が、MOSのチャネルとなる構造をしている。
【0007】
トレンチゲート型IGBTは、ゲート電極をシリコン基板表面に形成するプレーナーゲート型IGBTに比して同じ面積により多くのゲート電極を形成することができる。このため、チャネルの数を多くすることができ、チャネル抵抗が低く損失が小さい。 また、従来のプレーナー型IGBTに比べて、オン電圧、すなわち、導通時のコレクタ−エミッタ間に発生する電圧が低い。
【0008】
特開2000−307116号公報には、トレンチゲート電極の配列ピッチを変えて、損失を低減する構造が開示されている。この従来技術には、ゲート間のピッチの広い箇所にはチャネルを形成せず、p層だけ〔FP層〕をフローティング状態、すなわち、ゲート電極、エミッタ電極、コレクタ電極のいずれの電極にも電気的に接触しない状態に形成し、ピッチの狭い箇所にだけチャネルを形成した構造が開示されている。このような構成によれば、過電流による素子の破壊を防止するとともに、導通損失及びオン電圧を低減できる。
【0009】
【発明が解決しようとする課題】
上述の構造ではフローティング状態のFP層を設けているが、本発明者らの調査の結果、コレクタ−ゲート間容量が大きくなることが分かった。
【0010】
したがって、本発明の目的は、寄生容量が小さいトレンチゲート型半導体装置を提供することである。
【0011】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に形成された第1導電型の第1半導体層と、前記第1半導体層と隣接する第2導電型の第2半導体層と、前記第2半導体層と隣接する第1導電型の第3半導体層と、前記第3半導体層の一主表面から前記第3半導体層を貫き、前記第2半導体層に達する複数の絶縁ゲートと、チャンネルに電気的に接続する第1主電極と、第1半導体層に電気的に接続する第2主電極とを備え、前記第3半導体層は前記複数の絶縁ゲートにより第1および第2の領域に区分され、第1の領域には前記チャンネルが形成され、第2の領域は、抵抗を介して前記第1主電極に電気的に接続されているトレンチゲート型半導体装置である。
【0012】
この時、前記抵抗を少なくとも100Ω以上にするのが好ましい。また、上述の第2の領域における前記第3半導体層内に第3半導体層よりも高不純物濃度である第5半導体層を形成して、この第5半導体層を抵抗を介して第1主電極に電気的に接続しても良い。更に、この抵抗が半導体層の表面に形成されている酸化膜の表面上に形成された、多結晶シリコンにより形成されていることが好ましい。
【0013】
【発明の実施の形態】
(実施例1)
図1に本実施例のトレンチゲート型半導体装置の断面構造図を示す。本実施例の半導体装置は、コレクタ電極100、p導電型のコレクタ層101、n導電型のバッファ層102、n導電型のドリフト層103、p導電型のベース層104、ゲート電極105、ゲート絶縁膜106、絶縁膜107、絶縁膜108、エミッタ電極109、p導電型のコンタクト層110、n導電型のエミッタ層111、ゲート端子112、短絡抵抗113、エミッタ端子114、フローティングp層115(以下FP層と略す)、コレクタ端子116を備えている。
【0014】
コレクタ電極100は、半導体基板の一端部に形成される第1導電型の第1半導体層、たとえば、p導電型のコレクタ層101に電気的に接続している。このコレクタ層101に隣接して第2導電型の第2半導体層、たとえば、n導電型の半導体層が設けられる。実施例では、この半導体層は、n+導電型のバッファ層102、 バッファ層102に隣接し、バッファ層102よりも不純物濃度が低いn−導電型のドリフト層103からなっている。ドリフト層103に隣接して第1導電型の第3の半導体層、たとえば、p導電型のベース層104が設けられる。
【0015】
p導電型のベース層104の一主表面からベース層104を貫いて、n型の半導体層であるドリフト層103に達する複数のゲート電極105が設けられる。ゲート電極105の外周は、ゲート絶縁膜106により覆われている。
【0016】
ベース層104の主表面上には、絶縁膜107、絶縁膜108の順序で絶縁膜が設けられている。ベース層104は、複数のゲート電極105により第1の領域と第2の領域に区分される。第1領域に属するベース層104内には、絶縁ゲート105に接する第2導電型の第4半導体層、たとえば、n導電型のエミッタ層111が形成されている。エミッタ電極109は、n導電型のエミッタ層111に接続するとともに、p導電型のコンタクト層110を介してベース層104に接続する。これによって、二つのゲート電極105の間にチャンネルが形成される。一方、第2領域に属するベース層104は、いずれの電極にも直接接続しないフローティング層115(以下FP層と略す)であり、短絡抵抗113を介してエミッタ電極109へ接続する。ゲート電極105,エミッタ電極109、コレクタ電極100は、それぞれゲート端子112、エミッタ端子114、コレクタ端子116を備えている。
【0017】
次に図1に基づいて本実施例の動作を説明する。始めにコレクタ端子116とエミッタ端子114の間に数十ボルトから数千ボルト程度の電圧を加え、次にゲート端子112とエミッタ端子114の間に15ボルト程度の電圧を加える。
【0018】
ゲート端子112に加えられた15ボルトはゲート電極105に伝わり、ベース層104及びFP層115とゲート絶縁膜106との境界部分に反転層を形成する。ベース層104に形成される反転層はエミッタ層111とドリフト層103を電気的に接続し、チャネルが形成される。
【0019】
このチャネルを通って、電子がエミッタ層111からドリフト層103に注入され、この電子がコレクタ層101からのホールの注入を促す。コレクタ層101から注入されたホールはドリフト層103を通り、ベース層104を抜けてエミッタ電極109に流れ込む。ホール電流の一部はFP層115を抜けて短絡抵抗113を通ってエミッタ端子114に流れてゆく。
【0020】
しかしこのホール電流は短絡抵抗113があるためにベース層104を流れるホール電流に比べて極めて小さい。なぜならば、抵抗113を流れるホール電流が増えると抵抗113の両端の電圧が増加して、FP層115の電位が上昇し、ホールがFP層115に流れ込むのを阻害するからである。
【0021】
このため、FP層115は特開2000−307116号公報に記載された、従来技術の半導体装置の構造と同じようにフローティングに近い状態になり、ホールをドリフト層から逃がさないためにホールがドリフト層に蓄積されてオン電圧が下がるという特徴を持つ。これにより、本実施例は十分に低いオン電圧を有する。一方、この短絡抵抗113はコレクタ−ゲート間容量を低減する効果もある。
【0022】
図2(a)、(b)はそれぞれ本実施例と従来の装置の断面構造の等価回路図である。従来の装置は、図1において、抵抗113がないため、第2領域のFP層115がどこにも接続されていない構造である。従って、その等価回路は図2(b)のように表される。
【0023】
図2(b)はその等価回路であり、IGBT200、コレクタ−エミッタ間容量Cce201、コレクタ−ゲート間容量Ccg202、ゲート−エミッタ間容量Cge203、FP層−ドリフト層間容量Cfd204、ゲート−FP層間容量Cgf205から構成されている。
【0024】
図2(b)ではIGBTを便宜的に記号を使って表記し、その記号に寄生容量等を接続した構成で等価回路を示している。この構造ではフローティング状態のFP層を設けているが、本発明者らの調査の結果、コレクタ−ゲート間容量が大きくなることが分かった。以下その理由を説明する。
【0025】
FP層があると、ゲート−FP層間の容量CgfとFP層−ドリフト層間容量Cfdが帰還容量に加わり、コレクタ−ゲート間容量が増加してしまう。コレクタ−ゲート間容量Ccgが増加すると、IGBTがオフする時のコレクタ電圧の急激な電圧変化(dv/dt)によりコレクタ−ゲート間容量Ccgを通して流れる寄生電流も増加し、この電流がゲート端子に流れ込んでIGBTが誤点弧する可能性がある。
【0026】
そのため、一般にIGBTを使ったインバータではゲート端子に接続するゲート抵抗の値を小さくし、誤点弧を防いでいる。しかしながら、ゲート抵抗を小さくするとゲート電流が増加してしまい、容量の大きなゲート駆動回路を使わなければならなくなり、インバータが大きく、重くなる。
【0027】
また、大きなノイズがIGBTのコレクタ−エミッタ間に入力されると、コレクタ−ゲート間容量Ccgを通って寄生電流がゲートに流れ込んでIGBTが誤動作する。このために、ノイズフィルターなどのノイズ対策用の部品が必要となり、部品点数が増えてインバータが大型化したり、重量が増加したり、あるいは製造コストが高くなる。
【0028】
更に、上述のようにインバータが大型化すると、これを使った電気自動車システムなども車体が大きく、重くなり、航続距離が短くなったり、あるいは電気自動車の値段が高くなる。
【0029】
これに対して本実施例では、図2(a)に示すように、短絡抵抗113をFP層115とエミッタ電極109との間に設けている。したがって、コレクタ−エミッタ間に急激に高い電圧が印加されると、誤動作を引き起こす寄生電流が、図2(a)に矢印で示すように短絡抵抗113を通ってエミッタにバイパスされるためにゲートには流れ込まなくなり、誤動作を防止できる。
【0030】
(実施例2)
図3に本実施例の平面図の半導体装置の平面図を示す。また、図4には図3中のC−D線に沿う断面を示す。図3、4において、図1、2と同じ構成要素には同一の符号を付けてある。図3において、300はコンタクト、301はコンタクト、302はp導電型のウェル層である。本実施例の特徴は、FP層115の抵抗成分を短絡抵抗113として使った点にある。
【0031】
FP層115は一般的に不純物の拡散により形成されある特定の抵抗を有する。この抵抗は多くの場合数十Ω〜数百Ωのシート抵抗値を有しており、これを抵抗113として利用する。
【0032】
この構成によれば、新たに抵抗113を設けなくても、実施例1と同様の効果を得ることができる。また、FP層115により短絡抵抗113を形成すると、(1)製造プロセスを増加すること無く所望の構成を実現できる、(2)素子内部に抵抗113を集積化できるので素子を小型化できる。
【0033】
(実施例3)
図5に本実施例の半導体装置の断面図を示す。図5において図1、4と同じ構成要素には同一の符号を付けてある。図5の特徴は、FP層115とエミッタ端子114の接続にダイオード500を使った点にある。
【0034】
ダイオード500をFP層115とエミッタ端子114の接続に使うと、FP層115の電位がダイオード500の内蔵電位より低い時にはFP層115はフローティング状態になる。FP層115の電位がダイオードの内蔵電位よりも高くなるとダイオード500が導通して、FP層115がエミッタ端子に短絡される。なお、内蔵電位は、一般には0.6V〜1.0V程度である。
【0035】
FP層115をフローティング状態にすべきオン状態では、IGBTのコレクタ電極100−エミッタ電極109間の電圧は数ボルト程度に低下しているために、FP層の電位は1ボルト程度までしか上昇せず、FP層115はダイオード500の内蔵電位によりフローティング状態になる。
【0036】
一方、コレクタ電圧の増加時にはコレクタ電極100−エミッタ電極109間の電圧は数十ボルト以上になり、これに合わせてFP層115の電位も数ボルト以上に増加する。このためダイオード500が導通し、FP層115はエミッタ端子114に短絡される。FP層がエミッタ端子114に短絡されると寄生電流がゲート電極に流れ込まずにエミッタ電極に流れ込むために誤動作を防止できる。
【0037】
本実施例によれば、上記の動作によりオン電圧が低く、同時にコレクタ−ゲート間容量の小さいトレンチIGBTを実現できる。図5ではダイオード1個の場合について説明した。しかし、この個数はIGBTの耐圧に合わせて増やすのが好ましい。
【0038】
例えば、耐圧が3300Vを超えるIGBTの場合には、オン状態でのコレクタ電極100−エミッタ電極109間の電圧は5V程度まで増加するために、ダイオード500の個数を少なくとも5個以上つなぎ、内蔵電位の合計が5Vを超えるように設定するのがよい。
【0039】
また、FP層115よりもエミッタ端子114の電位が高くなるノイズなどが加えられた場合にダイオード500が壊れるのを防ぐために、ダイオード500と反対方向に保護ダイオードを接続する構成も好ましい。
【0040】
(実施例4)
図6に本実施例の半導体装置の平面構造を、図7に図6中のE−F線に沿う断面図を示す。図6、7において図1から5と同じ構成要素には同じ符号を付けてある。
【0041】
本実施例の特徴は、FP層115とウェル層302の間隔をLにした点にある。コレクタ電圧が増大し、FP層115の電位が増加した時、空乏層がFP層115及びウェル層302から拡がる。FP層115はフローティング状態のため、空乏層の延びはウェル層302からの方が大きい。コレクタ電圧が増加し、ウェル層302からの空乏層がFP層115に到達すると、FP層115とウェル層302がパンチスルーし、FP層115から空乏層を抜けてウェル層302に電流が流れるようになる。
【0042】
すなわちFP層115はパンチスルー電圧より低い時にフローティング状態になり、パンチスルー電圧より高くなるとエミッタ電極に空乏層を介して短絡される。
【0043】
その結果、実施例1〜3と同様の効果が得られる。パンチスルー電圧はこのLを任意の寸法に設定することで変えることができ、実施例3のダイオードの接続数を変えたのと同じ効果を得られる。
【0044】
(実施例5)
図8は、本実施例の半導体装置の断面図を示す。図8において図1から7と同じ構成要素には同一の符号を付けてある。本実施例の特徴は、FP層115内部に短絡層600を形成し、FP層115の抵抗を低減した点にある。FP層115は前述したように抵抗を持っている。このため、図3に示すようにAB断面の近辺のFP層115と、コンタクト301に近いFP層115とでは、エミッタ端子114への短絡抵抗113の抵抗値が異なる。
【0045】
場所により短絡抵抗113の抵抗値が変わると、オン電圧に分布ができたりコレクタ−ゲート間容量に分布ができたりする。そこで、FP層115の抵抗を減らすために高不純物濃度のp導電型の短絡層600を形成する。
【0046】
抵抗113はチップ外部で配線により個別抵抗に接続するか、あるいはチップ内部に多結晶シリコンなどを使って形成する方法がある。図9にその実施例の平面構成図を、図10に図9中のG−H線に沿う断面図を示す。
【0047】
図9、10において、図1から8と同じ構成要素には同一の符号を付けてある。図9中のE−F線に沿う断面図が図8である。本構成によれば、抵抗901をチップ表面に形成し、短絡層600を介してFP層115に接続されたFP電極900と、エミッタ電極109とを接続したことにより、抵抗をチップ内部に集積化できる。エミッタ電極109および、FP電極900との間には絶縁膜902が設けられ、抵抗901が外部に露出するのを防いでいる。
【0048】
この抵抗は、シリコン基板上に形成された酸化膜108の上に堆積した多結晶シリコン膜に不純物を注入して形成するのが好ましい。本実施例によれば、短絡層600を設けたことによりFP層115の抵抗によるオン電圧の分布や帰還容量の分布を無くすことができる。更に、多結晶シリコンを使って抵抗を形成することでチップ内に抵抗を集積化できる。
【0049】
(実施例6)
図11に本実施例の半導体装置の平面図を、図12に断面図を示す。図12は図11のI−J断面を示している。図1から10と同じ構成要素には同一の符号を付けてある。
【0050】
図11、12において、1100は多結晶シリコンゲート配線、1101はゲート配線、1102はフィールド酸化膜、1103は多結晶シリコンダイオードの高濃度のp型不純物層(アノード層)、1104は多結晶シリコンダイオードの低濃度のn型不純物層(カソード層)、1105は多結晶シリコンダイオードの高濃度のn型不純物層(カソードコンタクト層)、1106はコンタクト層である。図11、12のI側はチップの導通領域側を示し、J側は周辺領域側を示す。
【0051】
一般に導通領域側のIと周辺領域のJ側の間にはゲートの配線1101が配置されている。本実施例の特徴は、導通領域の周辺にゲート配線が配置されている構造の素子に短絡ダイオードを内蔵した点にある。
【0052】
FP層115は短絡層600及びウェル層302及びコンタクト層1106を介してFP電極900に接続されている。そして、FP電極900は多結晶シリコンダイオードのアノード電極を兼ねており、ダイオードを通ってエミッタ電極109に接続されている。
【0053】
周辺のゲート配線部では多結晶シリコンとアルミ電極のいずれもがゲート配線に使用されているために、本実施例のようにゲート配線の下のドリフト層を通って、ダイオードのアノード電極につなげなくてはならない。
【0054】
本実施例の構造を使えば、周辺にゲート配線を配置したIGBTの場合でもダイオードをチップ内部に集積化可能となる。図13から図16は本発明の第6の実施例の製造方法を示す。
【0055】
いずれも図11のI−J断面を示している。工程を説明する。図13において、はじめにp導電型のコレクタ層101とn導電型のバッファ層102、及びn導電型のドリフト層103からなる基板を用意する。
【0056】
この基板はp導電型のコレクタ層101にn導電型のバッファ層102、及びn導電型のドリフト層103をエピタキシャル成長させて作製しても良いし、あるいはn導電型のドリフト層103にコレクタ側面から不純物注入、熱拡散などによりp導電型のコレクタ層101とn導電型のバッファ層102を形成しても良い。
【0057】
次にこの基板に選択的にウェル層302をイオン打ち込み及び熱拡散で形成する。続いて、選択酸化工程により部分的にフィールド酸化膜102を形成する。
【0058】
図14において、FP層115及び短絡層600をイオン打ち込み及び熱拡散で形成する。図15において、多結晶シリコンを堆積させ、フィールド酸化膜の上の部分だけを残して除去する。
【0059】
この残った多結晶シリコン膜にイオン打ち込み及び熱拡散でダイオードのアノード及びカソード、カソードコンタクト層を形成する。最後に図16において、絶縁膜108を堆積し、アルミ電極との接触部分に穴を開ける。
【0060】
次いで、アルミ膜を堆積し、パターニングして、エミッタ電極、ゲート配線、FP電極を形成する。そして、裏面のコレクタ電極100を形成する。必要とあれば、エミッタ電極形成後に表面保護膜を形成するのも好ましい。
【0061】
また、更に必要に応じて、シリコン結晶中のキャリアのライフタイムを制御するために電子線やヘリウムなどを照射する場合もある。電子線やヘリウムを照射した場合には、その後熱処理をして照射による欠陥を回復する場合が多い。最後に、ウェハをチップに切り出し、パッケージなどに組み立てて完成する。
【0062】
(実施例7)
図17は本実施例の回路図である。図17で図1から16と同じ構成要素には同一の符号を付けてある。図17において、1700はゲート駆動回路、1701は入力端子、1702は入力端子、1703はIGBT、1704はダイオード、1705乃至1707は出力端子である。本実施例の特徴は、インバータに実施例1から6で説明したIGBTを適用した点にある。
【0063】
本実施例に用いたIGBTはコレクタ−ゲート間容量が小さいためにdv/dt誤点弧が起こりにくい。このため、ゲート電流を減らせ、ゲート駆動回路に容量の小さいものを使えるようになると言う効果がある。またゲート駆動回路を小型化できるため、インバータ装置の小型化や低価格化が可能となるという効果も有する。
【0064】
(実施例8)
図18に本実施例を示す。図18において、1000はバッテリー、1001はインバータ、1002はモーター、1003は変速機、1004は車輪、1005はシャフトである。
【0065】
図18の動作を説明する。バッテリー1000から供給される電力をインバータ1001で制御し、モータ1002を回転させる。モーター1002の回転で発生した駆動力はシャフト1005を介して変速機1003に伝わる。変速機1003で駆動力が左右の車輪に分配、変速され車輪が回転し、車体が移動する。
【0066】
本実施例の特徴は、本発明のトレンチゲート型半導体装置を電気自動車のインバータ1001に適用した点にある。本発明のトレンチゲート型半導体装置は、▲1▼ノイズに強くノイズフィールターを小さくできる、▲2▼ゲート電流が小さくゲートドライバを小さくできるという特徴があり、電気自動車の小型・軽量化に効果がある。
【0067】
また、軽くできると走行距離が伸び、電気代を節約できるという効果もある。更に、ノイズフィルター、ゲートドライバーを小さくすることで製造コストを減らすことができ、安価に電気自動車を提供できるようになるという効果もある。
【0068】
本実施例では電気自動車を例に本発明によるトレンチゲート型半導体装置を適用した場合の効果を説明したが、もちろん電気自動車に限られるものではなく、インバータを搭載したものであれば同様の効果を得られる。
【0069】
例えば、ハイブリッド車のように内燃機関とモーター・インバータの組み合わせシステムでも、上述した電気自動車の例と同様に、本発明によるトレンチゲート型半導体装置を適用すると、小型・軽量化による燃費向上、コスト低減などの効果を得られる。また同様に、鉄道車両などに適用しても効果を得ることができる。
【0070】
(実施例9)
以上、実施例1から8ではIGBTを例に説明したが、本発明はこれに限定されるわけではなく、トレンチゲートを有するデバイス、たとえば、トレンチゲート型MOSFETでも同様の効果を得ることができる。
【0071】
図19は、本発明をMOSFETに実施した場合の実施例を示す断面図である。図19においては、図1から18と同じ構成要素には同一の符号を付けてある。
【0072】
図19においては、高不純物濃度のn型のドレイン層2001が半導体基板の一主表面上に形成され、それにコレクタ電極100が接触している。高不純物濃度のn型のドレイン層2001上には、n導電型のドリフト層103が隣接して形成される。その他の構成は、図1ないし図18で説明した構成である。
【0073】
この実施例の特徴は、パワーMOSFETに本発明を適用した点にある。図19に示すようにパワーMOSFETでもフローティングp層115を短絡抵抗113でエミッタ電極109に接続することである。これによって帰還容量を低減でき、コレクタ−エミッタ間に急激に高い電圧が印加されても、誤動作を引き起こす寄生電流が短絡抵抗113を通ってエミッタにバイパスされるためにゲートには流れ込まなくなり、誤動作を防止できる。
【0074】
上記実施例ではインバータ装置について説明したが、本発明の半導体装置はコンバータやチョッパ等のその他の電力変換装置でも同様の効果を得られる。
【0075】
【発明の効果】
以上説明したように、フローティングp層(FP層)を抵抗やダイオードを介してエミッタ電極に接続することによりコレクタ−ゲート間容量を低減でき、IGBTの誤点弧を防止できるので、ゲートドライバを小容量化できる、ノイズ対策を無くすか、もしくは、少なくでき、インバータを小型・軽量化・低コスト化できる。
【図面の簡単な説明】
【図1】第1の実施例の断面構造図である。
【図2】第1の実施例および従来の装置の等価回路図である。
【図3】第2の実施例の平面構造図である。
【図4】第2の実施例の断面構造図である。
【図5】第3の実施例の断面構造図である。
【図6】第4の実施例の平面構造図である。
【図7】第4の実施例の断面構造図である。
【図8】第5の実施例の断面構造図である。
【図9】第5の実施例の平面構造図である。
【図10】第5の実施例の他の断面構造図である。
【図11】第6の実施例の平面構造図である。
【図12】第6の実施例の断面構造図である。
【図13】第6の実施例の製造方法を示す断面構造図である。
【図14】第6の実施例の製造方法を示す断面構造図である。
【図15】第6の実施例の製造方法を示す断面構造図である。
【図16】第6の実施例の製造方法を示す断面構造図である。
【図17】第7の実施例の等価回路図である。
【図18】第8の実施例のブロック図である。
【図19】本発明の第9の実施例を示す断面図である。
【符号の説明】
100…コレクタ電極、101…p導電型のコレクタ層、102…n導電型のバッファ層、103…n導電型のドリフト層、104…p導電型のベース層、105…ゲート電極、106…ゲート絶縁膜、107…絶縁膜、108…絶縁膜、109…エミッタ電極、110…p導電型のコンタクト層、111…n導電型のエミッタ層、112…ゲート端子、113…短絡抵抗、114…エミッタ端子、115…フローティングp層、116…コレクタ端子、200…IGBT、201…コレクタ−エミッタ間容量Cce、202…コレクタ−ゲート間容量Ccg、203…ゲート−エミッタ間容量Cge、204…FP層−ドリフト層間容量Cfd、205…ゲート−FP層間容量Cgf、300…コンタクト、301…コンタクト、302…p導電型のウェル層、500…短絡ダイオード、800…短絡層、900…FP電極、901…短絡抵抗、902…絶縁膜、1000…バッテリー、1001…インバータ、1002…モーター、1003…変速機、1004…車輪、1005…シャフト、1100…多結晶シリコンゲート配線、1101…ゲート配線、1102…フィールド酸化膜、1103…多結晶シリコンダイオードの高濃度のp型不純物層(アノード層)、1104…多結晶シリコンダイオードの低濃度のn型不純物層(カソード層)、1105…多結晶シリコンダイオードの高濃度のn型不純物層(カソードコンタクト層)、1106…コンタクト層、1700はゲート駆動回路、1701は入力端子、1702は入力端子、1703はIGBT、1704…ダイオード、1705乃至1707…出力端子。
Claims (11)
- 半導体基板上に形成された第1導電型の第1半導体層と、前記第1半導体層と隣接する第2導電型の第2半導体層と、前記第2半導体層と隣接する第1導電型の第3半導体層と、前記第3半導体層の一主表面から前記第3半導体層を貫き、前記第2半導体層に達する複数の絶縁ゲートと、チャンネルに電気的に接続する第1主電極と、前記第1半導体層に電気的に接続する第2主電極とを備え、前記第3半導体層は前記複数の絶縁ゲートにより第1および第2の領域に区分され、第1の領域には前記チャンネルが形成され、第2の領域は、抵抗を介して前記第1主電極に電気的に接続されていることを特徴とするトレンチゲート型半導体装置。
- 半導体基板上に形成された第1導電型の第1半導体層と、前記第1半導体層と隣接する第2導電型の第2半導体層と、前記第2半導体層と隣接する第1導電型の第3半導体層と、前記第3半導体層の一主表面から前記第3半導体層を貫き、前記第2半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲートの間に形成された領域であって、互いに隣接する第1領域及び第2領域と、前記第1領域における前記第3半導体層内において、前記絶縁ゲートに接する第2導電型の第4半導体層と、前記第1領域において、前記第3半導体層及び前記第4半導体層に電気的に接続する第1主電極と、前記第1半導体層に電気的に接続する第2主電極とを備え、
前記第2領域における前記第3半導体層が抵抗を介して前記第1主電極に電気的に接続されていることを特徴とするトレンチゲート型半導体装置。 - 前記抵抗が少なくとも100Ω以上である請求項1に記載のトレンチゲート型半導体装置。
- 前記第3半導体層内の前記第2の領域に形成され、前記第3半導体層よりも高不純物濃度である第5半導体層と、前記第5半導体層を前記第1主電極に電気的に接続する抵抗を備えた請求項1に記載のトレンチゲート型半導体装置。
- 前記第3半導体層内の前記第2の領域に形成され、前記第3半導体層よりも高不純物濃度である第5半導体層と、前記第5半導体層を前記第1主電極に電気的に接続する抵抗を備え、前記抵抗が、前記第3半導体層の表面に形成された酸化膜と、その表面に形成された多結晶シリコンにより形成されている請求項1に記載のトレンチゲート型半導体装置。
- 第1導電型の第1半導体層と、前記第1半導体層と隣接する第2導電型の第2半導体層と、前記第2半導体層と隣接する前記第1導電型の第3半導体層と、前記第3半導体層を貫き、前記第2半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲート間の領域であって、互いに隣接する第1領域及び第2領域と、前記第1の領域における前記第3半導体層内において、前記絶縁ゲートに接する第2導電型の第4半導体層と、前記第1領域において、前記第3半導体層及び前記第4半導体層に電気的に接続する第1主電極と、前記第1半導体層に電気的に接続する第2主電極とを備え、
前記第2領域における前記第3半導体層が、前記第3半導体層から前記第1主電極へ電流を流す方向に、少なくとも1個接続されたダイオードを介して、前記第1主電極に電気的に接続されているトレンチゲート型半導体装置。 - 前記ダイオードと逆の電流を流す方向に前記第3半導体層と前記第1主電極の間に少なくとも1個以上のダイオードが接続された請求項6に記載のトレンチゲート型半導体装置。
- 前記第2の領域における前記第3半導体層内に形成され、前記第3半導体層よりも高不純物濃度である第5半導体層と、前記第5半導体層を前記第1主電極に電気的に接続するダイオードとを備えた請求項6に記載のトレンチゲート型半導体装置。
- 前記ダイオードが、前記第3半導体層の表面に形成された酸化膜に隣接して形成された、多結晶シリコンにより形成されている請求項6に記載のトレンチゲート型半導体装置。
- 第1導電型の第1半導体層と、前記第1半導体層と隣接する第2導電型の第2半導体層と、前記第2半導体層と隣接し、互いに隣接する第1領域と第2領域を有する第1導電型の第3の半導体層と、前記第3の半導体層の第1領域と第2領域を貫き、前記第2半導体層に達する複数の絶縁ゲートと、前記第3半導体層の第1の領域内において、前記絶縁ゲートに接する第2導電型の第4半導体層と、前記第1領域において、前記第3半導体層及び前記第4半導体層に電気的に接続する第1主電極と、前記第1半導体層に電気的に接続する第2主電極と、前記第2の領域に形成された第1導電型の第5の半導体層と、前記第5の半導体層に電気的に接続する第3の主電極とを備え、
前記第2領域における前記第3半導体層が、前記第5半導体層と少なくともL以上の距離を持ち、この距離Lの大きさは前記第3の半導体層と第5の半導体層の電位差が0.5V以上になった時にパンチスルーするように選ばれていることを特徴とするトレンチゲート型半導体装置。 - 第1導電型の第1半導体層と、前記第1半導体層と隣接する前記第1半導体層よりも低不純物濃度の第1導電型の第2半導体層と、前記第2半導体層と隣接する第2導電型の第3半導体層と、前記第3半導体層を貫き、前記第2半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲート間の領域であって、互いに隣接する第1領域及び第2領域と、前記第1の領域における前記第3半導体層内において、前記絶縁ゲートに接する第1導電型の第4半導体層と、前記第1領域において、前記第3半導体層及び前記第4半導体層に電気的に接続する第1主電極と、前記第1半導体層に電気的に接続する第2主電極とを備え、
前記第2領域における前記第3半導体層が抵抗を介して前記第1主電極に電気的に接続されているトレンチゲート型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002194335A JP4676125B2 (ja) | 2002-07-03 | 2002-07-03 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002194335A JP4676125B2 (ja) | 2002-07-03 | 2002-07-03 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008188158A Division JP4944847B2 (ja) | 2008-07-22 | 2008-07-22 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004039838A true JP2004039838A (ja) | 2004-02-05 |
JP4676125B2 JP4676125B2 (ja) | 2011-04-27 |
Family
ID=31703061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002194335A Expired - Fee Related JP4676125B2 (ja) | 2002-07-03 | 2002-07-03 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4676125B2 (ja) |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040212 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040212 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050131 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080204 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080204 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080520 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080722 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080729 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080829 |
|
A711 | Notification of change in applicant |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101220 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110127 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140204 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |