JP2002100774A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】
【課題】 本発明の目的は、ターンオフ耐量を向上した
半導体装置を提供することである。 【解決手段】 本発明の半導体装置においては、隣り合
うｐ型ベース層２の間にｐ型ベース層２よりも深くｐ型
アバランシェ領域９が形成されている。このｐ型アバラ
ンシェ領域９に注目すると、ターンオフ状態においてエ
ミッタ−コレクタ間電圧が高くなり空乏層中の電界があ
る臨界点を超えるとアバランシェ電流が発生するが、ｐ
型アバランシェ領域９の方がｐ型ベース層２よりも深く
形成されているので、ｐ型アバランシェ領域９の直下の
方が電界強度は強くなり、ｐ型アバランシェ領域９の直
下でアバランシェ電流が発生する。本実施の形態の半導
体装置では集中した電流がｐ型アバランシェを流れるの
で、ラッチアップが生じることなく確実にターンオフで
きる。
半導体装置を提供することである。 【解決手段】 本発明の半導体装置においては、隣り合
うｐ型ベース層２の間にｐ型ベース層２よりも深くｐ型
アバランシェ領域９が形成されている。このｐ型アバラ
ンシェ領域９に注目すると、ターンオフ状態においてエ
ミッタ−コレクタ間電圧が高くなり空乏層中の電界があ
る臨界点を超えるとアバランシェ電流が発生するが、ｐ
型アバランシェ領域９の方がｐ型ベース層２よりも深く
形成されているので、ｐ型アバランシェ領域９の直下の
方が電界強度は強くなり、ｐ型アバランシェ領域９の直
下でアバランシェ電流が発生する。本実施の形態の半導
体装置では集中した電流がｐ型アバランシェを流れるの
で、ラッチアップが生じることなく確実にターンオフで
きる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート構造を
有する高耐圧半導体装置に関する。
有する高耐圧半導体装置に関する。
【０００２】
【従来の技術】従来、高耐圧の半導体スイッチングデバ
イスとしてはＧＴＯが用いられてきたが、近年絶縁ゲー
ト構造を持ったＩＧＢＴが盛んに用いられるようになっ
てきた。図２１に従来用いられてきたＩＧＢＴの断面図
を示す。このＩＧＢＴにおいては、ｎ型ベース層１０１
上にｐ型ベース層１０２が形成されている。ｐ型ベース
層１０２の表面にｎ型エミッタ層１０３が形成されてい
る。ｎ型ベース層１０１、ｐ型ベース層１０２およびｎ
型エミッタ層１０３の表面にゲート絶縁膜１０４を介し
てゲート電極１０５が形成されている。ｎ型エミッタ層
１０３およびｐ型ベース層１０２に接するようにエミッ
タ電極１０６が形成されている。ｎ型ベース層１０１の
反対側の面には、ｐ型エミッタ層１０７が形成されてい
る。ｐ型エミッタ層１０７上にはコレクタ電極１０８が
形成されている。
イスとしてはＧＴＯが用いられてきたが、近年絶縁ゲー
ト構造を持ったＩＧＢＴが盛んに用いられるようになっ
てきた。図２１に従来用いられてきたＩＧＢＴの断面図
を示す。このＩＧＢＴにおいては、ｎ型ベース層１０１
上にｐ型ベース層１０２が形成されている。ｐ型ベース
層１０２の表面にｎ型エミッタ層１０３が形成されてい
る。ｎ型ベース層１０１、ｐ型ベース層１０２およびｎ
型エミッタ層１０３の表面にゲート絶縁膜１０４を介し
てゲート電極１０５が形成されている。ｎ型エミッタ層
１０３およびｐ型ベース層１０２に接するようにエミッ
タ電極１０６が形成されている。ｎ型ベース層１０１の
反対側の面には、ｐ型エミッタ層１０７が形成されてい
る。ｐ型エミッタ層１０７上にはコレクタ電極１０８が
形成されている。
【０００３】上記装置の動作を説明する。コレクタ電極
１０８、エミッタ電極１０６間に正バイアス（コレクタ
電極１０８が＋）が印加された状態で、エミッタ電極１
０６に対してゲート電極１０５に正の電圧（正バイア
ス）を印加すると、ｐ型ベース層１０２とゲート絶縁膜
１０４の界面付近にｎ型の反転層が形成され（図示せ
ず）、ｎ型エミッタ層１０３からｎ型ベース層１０１中
に電子が注入される。この電子の注入量に応じて正孔が
ｐ型エミッタ層１０７からｎ型ベース層１０１中に注入
され、ｎ型ベース層１０１中にキャリアが充満して伝導
度変調を起こし、ｎ型ベース層１０１の抵抗が低下して
装置が通電状態になる。
１０８、エミッタ電極１０６間に正バイアス（コレクタ
電極１０８が＋）が印加された状態で、エミッタ電極１
０６に対してゲート電極１０５に正の電圧（正バイア
ス）を印加すると、ｐ型ベース層１０２とゲート絶縁膜
１０４の界面付近にｎ型の反転層が形成され（図示せ
ず）、ｎ型エミッタ層１０３からｎ型ベース層１０１中
に電子が注入される。この電子の注入量に応じて正孔が
ｐ型エミッタ層１０７からｎ型ベース層１０１中に注入
され、ｎ型ベース層１０１中にキャリアが充満して伝導
度変調を起こし、ｎ型ベース層１０１の抵抗が低下して
装置が通電状態になる。
【０００４】次にターンオフ時の動作について説明す
る。上記通電状態においてゲート電極１０５に負バイア
スを印加すると、ｐ型ベース層１０２とゲート絶縁膜１
０４との界面付近のｎ型反転層が消失し、ｎ型エミッタ
層１０３からｎ型ベース層１０１中への電子の注入が停
止する。その結果、ｐ型エミッタ層１０７中からｎ型ベ
ース層１０１中への正孔の注入が止まる。その後、ｎ型
ベース層１０１中に充満したキャリアは排出され、ｐ型
ベース層１０２とｎ型ベース層１０１との接合から空乏
層が広がり、装置は阻止状態となる。
る。上記通電状態においてゲート電極１０５に負バイア
スを印加すると、ｐ型ベース層１０２とゲート絶縁膜１
０４との界面付近のｎ型反転層が消失し、ｎ型エミッタ
層１０３からｎ型ベース層１０１中への電子の注入が停
止する。その結果、ｐ型エミッタ層１０７中からｎ型ベ
ース層１０１中への正孔の注入が止まる。その後、ｎ型
ベース層１０１中に充満したキャリアは排出され、ｐ型
ベース層１０２とｎ型ベース層１０１との接合から空乏
層が広がり、装置は阻止状態となる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＩＧＢ
Ｔをチョッパ回路のスイッチング素子として使用する
と、エミッタ−コレクタ間電圧が高くなり空乏層中の電
界がある臨界点を超えるとアバランシェ電流が発生す
る。アバランシェ電流が発生すると電子電流が流れるの
で、電界が緩和される。その結果、電圧の上昇が緩やか
になり、アバランシェ電流の発生も抑制されるので、Ｉ
ＧＢＴは破壊することなくターンオフする。しかしなが
ら、構造の不均一等の理由により，アバランシェ電流が
素子のごく一部分で不均一に発生すると電流がこの部分
に集中し、さらに電界が強くなってアバランシェ電流が
増大するという正帰還プロセスが働き、電流が集中して
ｎ型エミッタ層１０３直下のｐ型ベース層１０２中を流
れる電流が増加するので、ｐ型ベース層１０２の横方向
の抵抗によってｐ型ベース層１０２の電位が上昇し、ｎ
型エミッタ層１０３からｎ型ベース層１０１中へ直接電
子の注入が始まり、最終的にｐ型エミッタ層１０７、ｎ
型ベース層１０１、ｐ型ベース層１０２、ｎ型エミッタ
層１０３からなる寄生サイリスタがラッチアップして破
壊に至る。すなわち、ターンオフ耐量がかなり低くなっ
てしまう。
Ｔをチョッパ回路のスイッチング素子として使用する
と、エミッタ−コレクタ間電圧が高くなり空乏層中の電
界がある臨界点を超えるとアバランシェ電流が発生す
る。アバランシェ電流が発生すると電子電流が流れるの
で、電界が緩和される。その結果、電圧の上昇が緩やか
になり、アバランシェ電流の発生も抑制されるので、Ｉ
ＧＢＴは破壊することなくターンオフする。しかしなが
ら、構造の不均一等の理由により，アバランシェ電流が
素子のごく一部分で不均一に発生すると電流がこの部分
に集中し、さらに電界が強くなってアバランシェ電流が
増大するという正帰還プロセスが働き、電流が集中して
ｎ型エミッタ層１０３直下のｐ型ベース層１０２中を流
れる電流が増加するので、ｐ型ベース層１０２の横方向
の抵抗によってｐ型ベース層１０２の電位が上昇し、ｎ
型エミッタ層１０３からｎ型ベース層１０１中へ直接電
子の注入が始まり、最終的にｐ型エミッタ層１０７、ｎ
型ベース層１０１、ｐ型ベース層１０２、ｎ型エミッタ
層１０３からなる寄生サイリスタがラッチアップして破
壊に至る。すなわち、ターンオフ耐量がかなり低くなっ
てしまう。
【０００６】以上説明したように、従来のＩＧＢＴで
は、半導体装置内でアバランシェ電流が不均一に発生し
たときに、電流集中がアバランシェ電流の増大を引き起
こし、さらに電流が集中するといった正帰還プロセスが
働くので、ターンオフ耐量が低下してしまうという問題
点があった。
は、半導体装置内でアバランシェ電流が不均一に発生し
たときに、電流集中がアバランシェ電流の増大を引き起
こし、さらに電流が集中するといった正帰還プロセスが
働くので、ターンオフ耐量が低下してしまうという問題
点があった。
【０００７】本発明は、上記事情を考慮したもので、ア
バランシェ電流の発生が不均一でもラッチアップするこ
となく、ターンオフ耐量が低下しない高耐圧半導体装置
を提供する事を目的とする。
バランシェ電流の発生が不均一でもラッチアップするこ
となく、ターンオフ耐量が低下しない高耐圧半導体装置
を提供する事を目的とする。
【０００８】
【課題を解決するための手段】この発明による高耐圧半
導体装置は、第１導電型半導体基板と、この第１導電型
半導体基板の第１主面上に選択的に形成された第２導電
型ベース層と、この第２導電型ベース層内に選択的に形
成された第１導電型エミッタ層と、この第１導電型エミ
ッタ層および前記第２導電型ベース層、前記第１導電型
半導体基板に接するようにゲート絶縁膜を介して形成さ
れたゲート電極と、前記第１導電型エミッタ層と前記第
２導電型ベース層に接するように形成された第１主電極
と、前記第１導電型半導体基板の第２主面上に形成され
た第２導電型エミッタ層と、この第２導電型エミッタ層
に接して形成された第２主電極とを具備し、通電状態で
は主要な電流経路となる高耐圧半導体素子が配列形成さ
れてなる高耐圧半導体装置において、前記第１主電極と
電気的に接続され、かつ前記主要な電流経路となる高耐
圧半導体素子に囲まれ、かつ前記主要な電流経路となる
高耐圧半導体素子より早くアバランシェを起こし、前記
第１主電極に電気的に接続された第２導電型アバランシ
ェ領域が複数存在することを特徴としている。
導体装置は、第１導電型半導体基板と、この第１導電型
半導体基板の第１主面上に選択的に形成された第２導電
型ベース層と、この第２導電型ベース層内に選択的に形
成された第１導電型エミッタ層と、この第１導電型エミ
ッタ層および前記第２導電型ベース層、前記第１導電型
半導体基板に接するようにゲート絶縁膜を介して形成さ
れたゲート電極と、前記第１導電型エミッタ層と前記第
２導電型ベース層に接するように形成された第１主電極
と、前記第１導電型半導体基板の第２主面上に形成され
た第２導電型エミッタ層と、この第２導電型エミッタ層
に接して形成された第２主電極とを具備し、通電状態で
は主要な電流経路となる高耐圧半導体素子が配列形成さ
れてなる高耐圧半導体装置において、前記第１主電極と
電気的に接続され、かつ前記主要な電流経路となる高耐
圧半導体素子に囲まれ、かつ前記主要な電流経路となる
高耐圧半導体素子より早くアバランシェを起こし、前記
第１主電極に電気的に接続された第２導電型アバランシ
ェ領域が複数存在することを特徴としている。
【０００９】この発明によれば、他の部分より早くアバ
ランシェを起こす第２導電型アバランシェ領域を第１主
電極に接続しているので、アバランシェ領域に電流が集
中した場合でもラッチアップを起こすことなく、正常に
ターンオフができる。
ランシェを起こす第２導電型アバランシェ領域を第１主
電極に接続しているので、アバランシェ領域に電流が集
中した場合でもラッチアップを起こすことなく、正常に
ターンオフができる。
【００１０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。尚、以下の説明におい
て、第１導電型としてｎ型、第２導電型としてｐ型を用
いることとする。また、略同一の機能および構成を有す
る構成要素については、同一符号を付し、重複説明は必
要な場合にのみ行う。 （第１の実施の形態）図１は、本発明における第１の実
施の形態に係る半導体装置の主要部分の構成を示す断面
図である、この半導体装置においては、ｎ型ベース層１
上にｐ型ベース層２が形成されている。ｐ型ベース層２
の表面にｎ型エミッタ層３が形成されている。ｎ型ベー
ス層１、ｐ型ベース層２およびｎ型エミッタ層３の表面
にゲート絶縁膜４を介してゲート電極５が形成されてい
る。ｎ型エミッタ層３およびｐ型ベース層２に接するよ
うにエミッタ電極６が形成されている。ｎ型ベース層１
の反対側の面には、ｐ型エミッタ層７が形成されてい
る。ｐ型エミッタ層７上にはコレクタ電極８が形成され
ている。さらに、隣り合うｐ型ベース層２の間にｐ型ベ
ース層２よりも深くｐ型アバランシェ領域９が形成され
ている。ｐ型アバランシェ領域９上にはエミッタ電極６
が形成されている。
の実施の形態について説明する。尚、以下の説明におい
て、第１導電型としてｎ型、第２導電型としてｐ型を用
いることとする。また、略同一の機能および構成を有す
る構成要素については、同一符号を付し、重複説明は必
要な場合にのみ行う。 （第１の実施の形態）図１は、本発明における第１の実
施の形態に係る半導体装置の主要部分の構成を示す断面
図である、この半導体装置においては、ｎ型ベース層１
上にｐ型ベース層２が形成されている。ｐ型ベース層２
の表面にｎ型エミッタ層３が形成されている。ｎ型ベー
ス層１、ｐ型ベース層２およびｎ型エミッタ層３の表面
にゲート絶縁膜４を介してゲート電極５が形成されてい
る。ｎ型エミッタ層３およびｐ型ベース層２に接するよ
うにエミッタ電極６が形成されている。ｎ型ベース層１
の反対側の面には、ｐ型エミッタ層７が形成されてい
る。ｐ型エミッタ層７上にはコレクタ電極８が形成され
ている。さらに、隣り合うｐ型ベース層２の間にｐ型ベ
ース層２よりも深くｐ型アバランシェ領域９が形成され
ている。ｐ型アバランシェ領域９上にはエミッタ電極６
が形成されている。
【００１１】次に、このような半導体装置の動作につい
て説明する。本実施の形態の半導体装置の動作は、前述
した従来のＩＧＢＴの動作と同様であるので説明を省略
する。本実施の形態の半導体装置の特徴であるｐ型アバ
ランシェ領域９に注目すると、ターンオフ状態において
エミッタ−コレクタ間電圧が高くなり空乏層中の電界が
ある臨界点を超えるとアバランシェ電流が発生するが、
ｐ型アバランシェ領域９の方がｐ型ベース層２よりも深
く形成されているので、ｐ型アバランシェ領域９の直下
の方が電界強度は強くなり、ｐ型アバランシェ領域９の
直下でアバランシェ電流が発生する。上述のように、ア
バランシェ電流が不均一に発生すると電流集中が起こる
が、本実施の形態の半導体装置では集中した電流がｐ型
アバランシェを流れるので、ラッチアップが生じること
なく確実にターンオフできる。
て説明する。本実施の形態の半導体装置の動作は、前述
した従来のＩＧＢＴの動作と同様であるので説明を省略
する。本実施の形態の半導体装置の特徴であるｐ型アバ
ランシェ領域９に注目すると、ターンオフ状態において
エミッタ−コレクタ間電圧が高くなり空乏層中の電界が
ある臨界点を超えるとアバランシェ電流が発生するが、
ｐ型アバランシェ領域９の方がｐ型ベース層２よりも深
く形成されているので、ｐ型アバランシェ領域９の直下
の方が電界強度は強くなり、ｐ型アバランシェ領域９の
直下でアバランシェ電流が発生する。上述のように、ア
バランシェ電流が不均一に発生すると電流集中が起こる
が、本実施の形態の半導体装置では集中した電流がｐ型
アバランシェを流れるので、ラッチアップが生じること
なく確実にターンオフできる。
【００１２】また、図２に示すようにｐ型アバランシェ
領域９はｐ型ベース層２の近傍に形成してもよい。ｐ型
ベース層２の近傍の方が通電時の電流密度が大きいの
で、このように形成したほうがよりアバランシェ電流が
発生しやすくなる。 （第２の実施の形態）図３は、本発明における第２の実
施の形態に係る半導体装置の主要部分の構成を示す断面
図である。図１と異なる点は、ｐ型アバランシェ領域９
とエミッタ電極間にｐｎダイオード１０を挿入したこと
である。図１の半導体装置では、通電状態でも電流がｐ
型アバランシェ領域９に流れるので、ｐ型アバランシェ
領域９がない状態に比べて通電損失が大きくなるのに対
して、図３の半導体装置ではｐ型アバランシェ領域９の
電位がｐｎダイオード１０の拡散電位差０．７Ｖ程度上
昇するまで、ｐ型アバランシェ領域９には電流が流れな
いようになる。したがって、通電時にはｐ型アバランシ
ェ領域９の影響は現れず、ターンオフ時のみアバランシ
ェ領域として働くようにすることができる。
領域９はｐ型ベース層２の近傍に形成してもよい。ｐ型
ベース層２の近傍の方が通電時の電流密度が大きいの
で、このように形成したほうがよりアバランシェ電流が
発生しやすくなる。 （第２の実施の形態）図３は、本発明における第２の実
施の形態に係る半導体装置の主要部分の構成を示す断面
図である。図１と異なる点は、ｐ型アバランシェ領域９
とエミッタ電極間にｐｎダイオード１０を挿入したこと
である。図１の半導体装置では、通電状態でも電流がｐ
型アバランシェ領域９に流れるので、ｐ型アバランシェ
領域９がない状態に比べて通電損失が大きくなるのに対
して、図３の半導体装置ではｐ型アバランシェ領域９の
電位がｐｎダイオード１０の拡散電位差０．７Ｖ程度上
昇するまで、ｐ型アバランシェ領域９には電流が流れな
いようになる。したがって、通電時にはｐ型アバランシ
ェ領域９の影響は現れず、ターンオフ時のみアバランシ
ェ領域として働くようにすることができる。
【００１３】尚、本実施の形態に示した構造は、本実施
の形態に限定されるものではなく、以下に示す実施の形
態にも適用可能である。 （第３の実施の形態）図４は、本発明における第３の実
施の形態に係る半導体装置の主要部分の構成を示す断面
図である。図１と異なる点は、ｐ型アバランシェ領域１
３をｐ型ベース層２より浅く形成し、かつｎ型ベース層
１との間の接合の曲率をｐ型ベース層２とｎ型ベース層
１との間の接合よりも大きくしたことにある。このよう
に、ｐ型アバランシェ領域１３を形成すると、深い拡散
層を形成することなく図１のｐ型アバランシェ領域９同
様の効果を得ることができる。 （第４の実施の形態）図５は、本発明における第４の実
施の形態に係る半導体装置の主要部分の構成を示す断面
図である。この半導体装置においては、トレンチ１１が
ｐ型ベース層２を貫き、ｎ型ベース層１に達するように
形成されている。トレンチ１１内の側壁および底面に形
成されたゲート絶縁膜４を介して、ゲート電極５が埋め
込み形成されている。また、ｐ型アバランシェ領域９は
トレンチ−トレンチ間の領域にトレンチ１１よりも深く
拡散形成されている。本実施の形態においても、ｐ型ア
バランシェ領域９はトレンチ１１よりも深く形成されて
いるので、アバランシェ電流はｐ型アバランシェ領域９
を主に流れるので、電流が集中してもラッチアップする
ことがなく、ターンオフ耐量の低下を防ぐことができ
る。さらに、絶縁ゲートをトレンチゲート構造としたた
め、第１の実施の形態に比べてチャネル密度を大きくす
ることができるので、装置の通電時の特性を向上させる
ことができる。
の形態に限定されるものではなく、以下に示す実施の形
態にも適用可能である。 （第３の実施の形態）図４は、本発明における第３の実
施の形態に係る半導体装置の主要部分の構成を示す断面
図である。図１と異なる点は、ｐ型アバランシェ領域１
３をｐ型ベース層２より浅く形成し、かつｎ型ベース層
１との間の接合の曲率をｐ型ベース層２とｎ型ベース層
１との間の接合よりも大きくしたことにある。このよう
に、ｐ型アバランシェ領域１３を形成すると、深い拡散
層を形成することなく図１のｐ型アバランシェ領域９同
様の効果を得ることができる。 （第４の実施の形態）図５は、本発明における第４の実
施の形態に係る半導体装置の主要部分の構成を示す断面
図である。この半導体装置においては、トレンチ１１が
ｐ型ベース層２を貫き、ｎ型ベース層１に達するように
形成されている。トレンチ１１内の側壁および底面に形
成されたゲート絶縁膜４を介して、ゲート電極５が埋め
込み形成されている。また、ｐ型アバランシェ領域９は
トレンチ−トレンチ間の領域にトレンチ１１よりも深く
拡散形成されている。本実施の形態においても、ｐ型ア
バランシェ領域９はトレンチ１１よりも深く形成されて
いるので、アバランシェ電流はｐ型アバランシェ領域９
を主に流れるので、電流が集中してもラッチアップする
ことがなく、ターンオフ耐量の低下を防ぐことができ
る。さらに、絶縁ゲートをトレンチゲート構造としたた
め、第１の実施の形態に比べてチャネル密度を大きくす
ることができるので、装置の通電時の特性を向上させる
ことができる。
【００１４】図６〜図９は、図５の半導体装置を製造す
るプロセスについて説明するための図である。あらかじ
めｐ型エミッタ層７を拡散形成した半導体基板上にマス
クとなる絶縁膜１７を堆積し、絶縁膜１７を選択的に除
去する。絶縁膜１７をマスクとしてトレンチ１８を形成
することにより図６の構造が得られる。次に、ｐ型不純
物をイオン注入によりトレンチ１８側壁に導入する（図
７）。次に、絶縁膜１７を除去し、熱処理することによ
りｐ型アバランシェ領域９を形成する（図８）。その
後、トレンチ１８内に導電体１９を埋め込む。その後、
ｐ型ベース層２、ｎ型エミッタ層３、トレンチゲートエ
ミッタ電極、コレクタ電極を形成して図９の構造が得ら
れる。 （第５の実施の形態）図１０は、本発明における第５の
実施の形態に係る半導体装置の主要部分の平面図であ
る。また、図１１〜図１３は、それぞれ図１０のＡ−Ａ
´断面、Ｂ−Ｂ´断面、Ｃ−Ｃ´断面を示す断面図であ
る。
るプロセスについて説明するための図である。あらかじ
めｐ型エミッタ層７を拡散形成した半導体基板上にマス
クとなる絶縁膜１７を堆積し、絶縁膜１７を選択的に除
去する。絶縁膜１７をマスクとしてトレンチ１８を形成
することにより図６の構造が得られる。次に、ｐ型不純
物をイオン注入によりトレンチ１８側壁に導入する（図
７）。次に、絶縁膜１７を除去し、熱処理することによ
りｐ型アバランシェ領域９を形成する（図８）。その
後、トレンチ１８内に導電体１９を埋め込む。その後、
ｐ型ベース層２、ｎ型エミッタ層３、トレンチゲートエ
ミッタ電極、コレクタ電極を形成して図９の構造が得ら
れる。 （第５の実施の形態）図１０は、本発明における第５の
実施の形態に係る半導体装置の主要部分の平面図であ
る。また、図１１〜図１３は、それぞれ図１０のＡ−Ａ
´断面、Ｂ−Ｂ´断面、Ｃ−Ｃ´断面を示す断面図であ
る。
【００１５】図１０〜図１３の半導体装置は、図５の半
導体装置と異なり、ｐ型アバランシェ領域９をトレンチ
１１と直交して形成したことである。このようなｐ型ア
バランシェ領域９はトレンチ１１を形成する前に、あら
かじめｐ型不純物を拡散することにより形成できる。こ
のような構成においても、ｐ型アバランシェ領域９は図
１および図４におけるｐ型アバランシェ領域と同様の効
果がある。さらに、トレンチ１１で区切られた領域間を
濃度の高いｐ型アバランシェ領域９でつないでいるの
で、ｐ型ベース層２間の電圧のバラツキを抑制すること
ができる。
導体装置と異なり、ｐ型アバランシェ領域９をトレンチ
１１と直交して形成したことである。このようなｐ型ア
バランシェ領域９はトレンチ１１を形成する前に、あら
かじめｐ型不純物を拡散することにより形成できる。こ
のような構成においても、ｐ型アバランシェ領域９は図
１および図４におけるｐ型アバランシェ領域と同様の効
果がある。さらに、トレンチ１１で区切られた領域間を
濃度の高いｐ型アバランシェ領域９でつないでいるの
で、ｐ型ベース層２間の電圧のバラツキを抑制すること
ができる。
【００１６】尚、本実施の形態に示した構造は、本実施
の形態に限定されるものではなく、以下に示す実施の形
態にも適用可能である。 （第６の実施の形態）図１４は、本発明における第６の
実施の形態に係る半導体装置の構成を示す断面図であ
る。この実施の形態に係る半導体装置は、図５の半導体
装置とは異なり、トレンチ間の半導体基板表面のすべて
の部分をエミッタ電極６に接続することなく、ある周期
をもって接続したことにある。すなわち、エミッタ電極
６と接続された部分は電流通路として使用されるが、接
続されていない部分は電流が流れない。したがって、電
流通路間の領域は幅の広いトレンチを形成したことと同
様の働きをもつ。ｐ型アバランシェ領域９は、電流通路
として使用されない部分に形成される。このように半導
体装置を形成することにより、この半導体装置の通電状
態でｎ型ベース層１中に充満した正孔が、エミッタ電極
に流れ出る際の抵抗を高めることができるので、ｎ型ベ
ース層１中のキャリア密度を高めることができ、半導体
装置の通電損失を低減することができる。
の形態に限定されるものではなく、以下に示す実施の形
態にも適用可能である。 （第６の実施の形態）図１４は、本発明における第６の
実施の形態に係る半導体装置の構成を示す断面図であ
る。この実施の形態に係る半導体装置は、図５の半導体
装置とは異なり、トレンチ間の半導体基板表面のすべて
の部分をエミッタ電極６に接続することなく、ある周期
をもって接続したことにある。すなわち、エミッタ電極
６と接続された部分は電流通路として使用されるが、接
続されていない部分は電流が流れない。したがって、電
流通路間の領域は幅の広いトレンチを形成したことと同
様の働きをもつ。ｐ型アバランシェ領域９は、電流通路
として使用されない部分に形成される。このように半導
体装置を形成することにより、この半導体装置の通電状
態でｎ型ベース層１中に充満した正孔が、エミッタ電極
に流れ出る際の抵抗を高めることができるので、ｎ型ベ
ース層１中のキャリア密度を高めることができ、半導体
装置の通電損失を低減することができる。
【００１７】尚、図１４において電流通路の周期は４で
あるが、この周期は４に限定されることはなくｎ型ベー
ス層１の厚さ、トレンチ１１の深さ、トレンチ間の間隔
に応じて適切に設定される。
あるが、この周期は４に限定されることはなくｎ型ベー
ス層１の厚さ、トレンチ１１の深さ、トレンチ間の間隔
に応じて適切に設定される。
【００１８】また、図１５に示すように、ｐ型アバラン
シェ領域９は電流通路の隣の領域に形成してもよい。電
流通路の近傍の方が通電時の電流密度が大きいので、こ
のように形成したほうがよりアバランシェ電流が発生し
やすくなる。
シェ領域９は電流通路の隣の領域に形成してもよい。電
流通路の近傍の方が通電時の電流密度が大きいので、こ
のように形成したほうがよりアバランシェ電流が発生し
やすくなる。
【００１９】尚、本実施の形態に示した構造は、本実施
の形態に限定されるものではなく、第５の実施の形態お
よび以下に示す実施の形態にも適用可能である。 （第７の実施の形態）図１６は、本発明における第７の
実施の形態に係る半導体装置の主要部分の構成を示す断
面図である。図１６の半導体装置においては、トレンチ
の間隔を他の部分より広げた領域にｐ型アバランシェ領
域９は形成される。このようにトレンチ間隔を広げるこ
とにより、トレンチ底部で電界が集中するので、アバラ
ンシェ電流が他の部分より発生しやすくなる。したがっ
て、アバランシェ電流はｐ型アバランシェ領域９に集中
し、上述の実施の形態と同様の効果を得ることができ
る。 （第８の実施の形態）図１７は、本発明における第８の
実施の形態に係る半導体装置の主要部分の構成を示す断
面図である。図１７の半導体装置において、側壁のみ絶
縁膜１５が形成され、内部に埋め込み形成された電極１
６とｐ型アバランシェ領域９が底部で接続されている。
このように形成することによって、ｐ型アバランシェ領
域付近に電界が集中するので、アバランシェ電流はｐ型
アバランシェ領域９に集中し、上述の実施の形態と同様
の効果を得ることができる。
の形態に限定されるものではなく、第５の実施の形態お
よび以下に示す実施の形態にも適用可能である。 （第７の実施の形態）図１６は、本発明における第７の
実施の形態に係る半導体装置の主要部分の構成を示す断
面図である。図１６の半導体装置においては、トレンチ
の間隔を他の部分より広げた領域にｐ型アバランシェ領
域９は形成される。このようにトレンチ間隔を広げるこ
とにより、トレンチ底部で電界が集中するので、アバラ
ンシェ電流が他の部分より発生しやすくなる。したがっ
て、アバランシェ電流はｐ型アバランシェ領域９に集中
し、上述の実施の形態と同様の効果を得ることができ
る。 （第８の実施の形態）図１７は、本発明における第８の
実施の形態に係る半導体装置の主要部分の構成を示す断
面図である。図１７の半導体装置において、側壁のみ絶
縁膜１５が形成され、内部に埋め込み形成された電極１
６とｐ型アバランシェ領域９が底部で接続されている。
このように形成することによって、ｐ型アバランシェ領
域付近に電界が集中するので、アバランシェ電流はｐ型
アバランシェ領域９に集中し、上述の実施の形態と同様
の効果を得ることができる。
【００２０】次に、図１８〜図２０を用いて、図１７の
半導体装置の構造を形成するプロセスについて説明す
る。この実施の形態では、まず、ｐ型エミッタ層７およ
びｐ型ベース層２を形成した半導体基板上にマスクとな
る絶縁膜１７を形成し選択的に除去した後、これをマス
クとしてトレンチ１４を形成する。絶縁膜１５を形成し
た後全面を異方性エッチングによりエッチバックするこ
とにより、トレンチ１４の側壁に絶縁膜１５を残すこと
により図１８の構造が得られる。その後、ｐ型不純物を
イオン注入によりトレンチ１５の底部に導入し、熱処理
を行うことによりｐ型アバランシェ領域９を形成すると
図１９の構造が得られる。その後ｎ型エミッタ層３、ト
レンチゲート、エミッタ電極６、コレクタ電極８を形成
することにより図２０の構造がえられる。
半導体装置の構造を形成するプロセスについて説明す
る。この実施の形態では、まず、ｐ型エミッタ層７およ
びｐ型ベース層２を形成した半導体基板上にマスクとな
る絶縁膜１７を形成し選択的に除去した後、これをマス
クとしてトレンチ１４を形成する。絶縁膜１５を形成し
た後全面を異方性エッチングによりエッチバックするこ
とにより、トレンチ１４の側壁に絶縁膜１５を残すこと
により図１８の構造が得られる。その後、ｐ型不純物を
イオン注入によりトレンチ１５の底部に導入し、熱処理
を行うことによりｐ型アバランシェ領域９を形成すると
図１９の構造が得られる。その後ｎ型エミッタ層３、ト
レンチゲート、エミッタ電極６、コレクタ電極８を形成
することにより図２０の構造がえられる。
【００２１】上記の説明では、ｐ型アバランシェ領域９
を形成した後トレンチゲートを形成しているが、ｎ型エ
ミッタ層３、トレンチゲートを形成した後に、ｐ型アバ
ランシェ層領域９を形成してもよい。
を形成した後トレンチゲートを形成しているが、ｎ型エ
ミッタ層３、トレンチゲートを形成した後に、ｐ型アバ
ランシェ層領域９を形成してもよい。
【００２２】
【発明の効果】以上述べたように、本発明によれば、ア
バランシェ電流が発生した場合でもラッチアップせずタ
ーンオフ耐量の高い高耐圧半導体装置を提供することが
できる。
バランシェ電流が発生した場合でもラッチアップせずタ
ーンオフ耐量の高い高耐圧半導体装置を提供することが
できる。
【図１】本発明の第１の実施の形態にかかる半導体装置
の構成を示す断面図。
の構成を示す断面図。
【図２】本発明の第１の実施の形態の変形例を示す断面
図。
図。
【図３】本発明の第２の実施の形態にかかる半導体装置
の構成を示す断面図。
の構成を示す断面図。
【図４】本発明の第３の実施の形態にかかる半導体装置
の構成を示す断面図。
の構成を示す断面図。
【図５】本発明の第４の実施の形態にかかる半導体装置
の構成を示す断面図。
の構成を示す断面図。
【図６】本発明の第４の実施の形態にかかる半導体装置
の製造工程示す図。
の製造工程示す図。
【図７】本発明の第４の実施の形態にかかる半導体装置
の製造工程示す図。
の製造工程示す図。
【図８】本発明の第４の実施の形態にかかる半導体装置
の製造工程示す図。
の製造工程示す図。
【図９】本発明の第４の実施の形態にかかる半導体装置
の製造工程示す図。
の製造工程示す図。
【図１０】本発明の第5の実施の形態にかかる半導体装
置の構成を示す平面図。
置の構成を示す平面図。
【図１１】本発明の第５の実施の形態にかかる半導体装
置の構成を示す断面図。
置の構成を示す断面図。
【図１２】本発明の第５の実施の形態にかかる半導体装
置の構成を示す断面図。
置の構成を示す断面図。
【図１３】本発明の第５の実施の形態にかかる半導体装
置の構成を示す断面図。
置の構成を示す断面図。
【図１４】本発明の第６の実施の形態にかかる半導体装
置の構成を示す断面図。
置の構成を示す断面図。
【図１５】本発明の第６の実施の形態の変形例を示す断
面図。
面図。
【図１６】本発明の第７の実施の形態にかかる半導体装
置の構成を示す断面図。
置の構成を示す断面図。
【図１７】本発明の第８の実施の形態にかかる半導体装
置の構成を示す断面図。
置の構成を示す断面図。
【図１８】本発明の第８の実施の形態にかかる半導体装
置の製造工程を示す図。
置の製造工程を示す図。
【図１９】本発明の第８の実施の形態にかかる半導体装
置の製造工程を示す図。
置の製造工程を示す図。
【図２０】本発明の第８の実施の形態にかかる半導体装
置の製造工程を示す図。
置の製造工程を示す図。
【図２１】従来の半導体装置の構成を示す断面図。
１、１０１…ｎ型ベース層 ２、１０２…ｐ型ベース層 ３、１０３…ｎ型エミッタ層 ４、１０４…ゲート絶縁膜 ５、１０５…ゲート電極 ６、１０６…エミッタ電極 ７、１０７…ｐ型エミッタ層 ８、１０８…コレクタ電極 ９、１３…ｐ型アバランシェ領域 １０…ｐｎダイオード １１、１４…トレンチ １２…コンタクト領域 １５…絶縁膜 １６…電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 公一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 小倉 常雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (7)
- 【請求項１】第１導電型半導体基板と、 この第１導電型半導体基板の第１主面上に選択的に形成
された第２導電型ベース層と、 この第２導電型ベース層内に選択的に形成された第１導
電型エミッタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
層、前記第１導電型半導体基板に接するようにゲート絶
縁膜を介して形成されたゲート電極と、 前記第１導電型エミッタ層と前記第２導電型ベース層に
接するように形成された第１主電極と、 前記第１導電型半導体基板の第２主面上に形成された第
２導電型エミッタ層と、 この第２導電型エミッタ層に接して形成された第２主電
極とを具備し、 通電状態では主要な電流経路となる高耐圧半導体素子が
配列形成されてなる高耐圧半導体装置において、 前記第１主電極と電気的に接続され、かつ前記主要な電
流経路となる高耐圧半導体素子に囲まれ、かつ前記主要
な電流経路となる高耐圧半導体素子より早くアバランシ
ェを起こし、前記第１主電極に電気的に接続された第２
導電型アバランシェ領域が複数存在することを特徴とす
る高耐圧半導体装置。 - 【請求項２】前記ゲート電極は、 前記第１導電型エミッタ層および前記第２導電型ベース
層に接し、かつ第１導電型半導体基板に達する深さに形
成されたトレンチにゲート絶縁膜を介して埋め込み形成
されていることを特徴とする請求項１記載の高耐圧半導
体装置。 - 【請求項３】前記第２導電型アバランシェ領域に第２導
電型が電気的に接続され、前記第１主電極に第１導電型
が接続されたダイオードを具備することを特徴とする請
求項１または２記載の高耐圧半導体装置。 - 【請求項４】前記第２導電型アバランシェ領域は、 前記第１導電型半導体基板表面に第２導電型ベース層よ
り深くなるように形成された領域であることを特徴とす
る請求項１または２記載の高耐圧半導体装置。 - 【請求項５】前記第２導電型アバランシェ領域は、 前記第１導電型半導体基板表面に第２導電型ベース層よ
り少なくとも一部分の曲率が大きくなるように形成され
た領域であることを特徴とする請求項１または２記載の
高耐圧半導体装置。 - 【請求項６】前記第２導電型アバランシェ領域は、 前記トレンチよりも深くなるように形成された領域であ
ることを特徴とする請求項２記載の高耐圧半導体装置。 - 【請求項７】前記第２導電型アバランシェ領域は、 隣り合う前記トレンチの間隔が電流流路となるトレンチ
の間隔よりも広く形成された領域であることを特徴とす
る請求項２記載の高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289786A JP2002100774A (ja) | 2000-09-25 | 2000-09-25 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289786A JP2002100774A (ja) | 2000-09-25 | 2000-09-25 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100774A true JP2002100774A (ja) | 2002-04-05 |
Family
ID=18773121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000289786A Pending JP2002100774A (ja) | 2000-09-25 | 2000-09-25 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100774A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039838A (ja) * | 2002-07-03 | 2004-02-05 | Renesas Technology Corp | トレンチゲート型半導体装置 |
| JP2005175425A (ja) * | 2003-11-20 | 2005-06-30 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置 |
| JP2009010395A (ja) * | 2008-07-22 | 2009-01-15 | Renesas Technology Corp | トレンチゲート型半導体装置 |
| KR100880231B1 (ko) | 2007-06-20 | 2009-01-28 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
| CN113658861A (zh) * | 2021-08-19 | 2021-11-16 | 青岛佳恩半导体科技有限公司 | 一种igbt功率器件有源层的制造方法及其结构 |
| US11282948B2 (en) | 2018-08-02 | 2022-03-22 | Mitsubishi Electric Corporation | Wide band gap semiconductor device and power conversion apparatus |
-
2000
- 2000-09-25 JP JP2000289786A patent/JP2002100774A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039838A (ja) * | 2002-07-03 | 2004-02-05 | Renesas Technology Corp | トレンチゲート型半導体装置 |
| JP4676125B2 (ja) * | 2002-07-03 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
| JP2005175425A (ja) * | 2003-11-20 | 2005-06-30 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置 |
| KR100880231B1 (ko) | 2007-06-20 | 2009-01-28 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
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| US11282948B2 (en) | 2018-08-02 | 2022-03-22 | Mitsubishi Electric Corporation | Wide band gap semiconductor device and power conversion apparatus |
| CN113658861A (zh) * | 2021-08-19 | 2021-11-16 | 青岛佳恩半导体科技有限公司 | 一种igbt功率器件有源层的制造方法及其结构 |
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