JP2005268731A - 電圧制御型半導体装置 - Google Patents

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Abstract

【課題】ＳｉＣ−ＩＧＢＴは、ゲート絶縁膜とベース層との界面の表面準位の影響によって、反転型チャネルのチャネル抵抗が高くオン電圧が高いが、このオン電圧を低くすることが求められている。
【解決手段】ＳｉＣ半導体のエミッタ層の上に形成したベース層に、部分的に埋込コレクタ領域を形成する。ベース層及び埋込コレクタ領域上にチャネル層を形成し、蓄積型チャネルを構成する。これにより、オン時には、チャネル層の上層部にホールが蓄積され低抵抗のチャネルが形成される。ホールによる電流はコレクタ領域からのチャネルを通ってエミッタ層へ流れ、埋込コレクタ領域、ベース層、エミッタ層で構成されるｎｐｎトランジスタのベース電流となる。
【選択図】図１

Description

本発明は大電流を制御するパワー半導体に係り、特に高耐圧の絶縁ゲートバイポーラトランジスタ等の電圧制御型半導体装置に関する。
大電流を制御するための半導体装置として、従来からＳｉ（シリコン）の半導体材料によるパワー半導体装置が使用されているが、Ｓｉは電気的物理的特性において限界があり、大幅な性能改善は困難になってきている。そこでＳｉに比べて電気的物理的特性が優れているワイドギャップ半導体材料を用いたパワー半導体装置の開発が進められている。ワイドギャップ半導体材料の代表的な例としては、エネルギーギャップが２．２ｅＶから３．２ｅＶのＳｉＣ（炭化珪素）があり、このＳｉＣを用いた電圧制御型半導体装置である絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が、例えば文献 Material Science Forum Vols. 338-342 (2000)、 pp.1427-1430に開示されている。このＳｉＣ−ＩＧＢＴの断面図を図７に示す。
図７において、下面にエミッタ端子１１３ａにつながるエミッタ電極１１３を有するｎ＋型ＳｉＣの基板１０１の上に、ｐ型ＳｉＣのバッファー層１０２、ｐ-型ＳｉＣのベース層１０３、ｎ型ＳｉＣのベース層１０４及びｐ+型ＳｉＣのエミッタ層１０５を順次エピタキシャル成長法で形成する。ＳｉＣ−ＩＧＢＴの中央部分にベース層１０３まで達するトレンチ１０９を形成し、トレンチ１０９内にゲート絶縁膜１０６を介してゲート端子１１１ａにつながるゲート電極１１１を設けている。ＳｉＣ−ＩＧＢＴの両端部には、ベース層１０４とエミッタ層１０５に接するコレクタ電極１１５が設けられ、コレクタ電極１１５はコレクタ端子１１５ａに接続されている。
ゲート電極１１１とコレクタ電極１１５の間に、ゲート電極１１１が負になるように電圧を印加すると、トレンチ１０９の側壁部分のベース層１０４とゲート電極１１１とで挟まれたゲート絶縁膜１０６に電界が与えられ、ゲート絶縁膜１０６に接するｎ型ベース層１０４の接触面近傍においてｎ型の導電型がｐ型に反転する。ｐ型に反転した反転層であるベース層１０４の部分に電流の流れるチャネルが形成されることから、このチャネルを「反転型」のチャネルという。このチャネルを通ってコレクタ電極１１５とエミッタ電極１１３間に電流が流れる。
ＳｉＣ−ＩＧＢＴの場合、この反転層のチャネル移動度が低いという問題がある。この理由は、ゲート絶縁膜として用いられるＳｉＯ２とＳｉＣの界面に表面準位が存在し、オン時に反転層を流れるホールがその表面準位に捕らえられるからと考えられる。またその界面の荒さが原因となって、キャリアであるホールが電導性に寄与しなくなるため、チャネルのホールの移動度が小さくなると考えられている。このようなことからチャネル抵抗が高くなり、オン電圧が高くなる傾向がある。
特開平１０−２５６５２９号公報 特開平１０−２７８９９号公報 Trans Tech Publication（スイス）、Material Science Forum Vols. 338-342 (2000)、PP1427〜1430
図７に示す従来例のＳｉＣ−ＩＧＢＴでは、ゲート絶縁膜１０６とｎベース層１０３との界面の表面準位の影響で反転型のチャネルのチャネル抵抗は高い。そのためこのＩＧＢＴはオン時のオン抵抗が高く、従ってオン電圧が高いという問題があった。本発明はオン電圧の低い電圧制御型半導体装置を提供することを目的とする。
本発明の電圧制御型半導体装置は、一方の面に被制御電流の電流流入端又は電流流出端のいずれか一方となる第１の電極を有する、第１の導電型のワイドギャップ半導体の第１の半導体層、前記第１の半導体層の他方の面に形成した、前記第１の導電型と異なる第２の導電型のワイドギャップ半導体の第２の半導体層、前記第２の半導体層の、前記第１の半導体層に接する面の対向面近傍に部分的に設けた、前記第２の半導体層と異なる導電型のワイドギャップ半導体の埋込み半導体領域、前記第２の半導体層及び前記埋込み半導体領域に接するように設けた、前記第２の半導体層と同じ導電型のワイドギャップ半導体のチャネル層、前記チャネル層内において、前記埋込み半導体領域に重なるように設けた、前記チャネル層と同じ導電型を有し、かつ不純物濃度が前記チャネル層より大きいワイドギャップ半導体の半導体領域、前記埋込み半導体領域及び前記半導体領域に電気的に接続された、前記第１の半導体層が電流流入端となるときは電流流出端となり、前記第１の半導体層が電流流出端となるときは電流流入端となる第２の電極、及び前記チャネル層及び前記半導体領域に、絶縁膜を介して対向する制御電極を有する。
本発明によれば、ワイドギャップ半導体を用いた電圧制御型半導体装置において、制御電極に絶縁膜を介して対向するチャネル層に接する第２の半導体層の表面近傍に埋込み半導体領域を設けている。これにより、オフ時に制御電極と第２の電極間に電圧を印加しなくても、ＳｉＣ半導体のビルトイン電圧により電流を遮断できる。すなわちオフ状態を維持できるノーマリーオフにできる。また、オン時には、チャネル層から第２の半導体層にホールを流入させることにより、埋込み半導体領域、第２の半導体層、第１の半導体層からなるｎｐｎトランジスタにベース電流を供給し、主電流を前記半導体領域から第１の半導体層へ流す。また、隣り合う埋込み半導体領域の間を広げることにより、ベース層内あるいはチャネル層内で伝導度変調を起こさせて第２の半導体層の抵抗を大幅に低減させることができる。その結果オン電圧を大幅に低くすることができる。
本発明の他の観点の電圧制御型半導体装置は、一方の面に被制御電流の電流流入端又は電流流出端のいずれか一方となる第１の電極を有する、第１の導電型のワイドギャップ半導体の第１の半導体層、前記第１の半導体層の他方の面に形成した、前記第１の導電型と異なる第２の導電型のワイドギャップ半導体の第２の半導体層、前記第２の半導体層の、前記第１の半導体層に接する面の対向面近傍に部分的に設けた、前記第２の半導体層と異なる導電型のワイドギャップ半導体の少なくとも２つの埋込み半導体領域、前記第２の半導体層及び前記埋込み半導体領域に接するように設けた、前記第２の半導体層と同じ導電型のワイドギャップ半導体のチャネル層、前記チャネル層内において、前記埋込み半導体領域に重なるように設けた、前記チャネル層と同じ導電型を有し、かつ不純物濃度が前記チャネル層より大きいワイドギャップ半導体の半導体領域、前記埋込み半導体領域及び前記半導体領域に電気的に接続された、前記第１の半導体層が電流流入端となるときは電流流出端となり、前記第１の半導体層が電流流出端となるときは電流流入端となる第２の電極、及び前記第２の半導体層、前記チャネル層及び前記半導体領域に絶縁膜を介して対向する制御電極を有する。
本発明によれば、ワイドギャップ半導体を用いた電圧制御型半導体装置において、第１の導電型の埋込み半導体領域に挟まれた第２の導電型の第２の半導体層の上部に少なくとも１つの第１の導電型の電界緩和層を設けたことにより、オフ時に絶縁膜に印加される最大電界を大幅に低減できる。また第１の導電型の埋込み半導体領域に挟まれた第２の導電型の第２の半導体層の上部に絶縁膜を介して対向する制御電極を設けることにより、第２の半導体層へのホールの流入を増加させることができる。第２の半導体層へのホールの流入により第２の半導体層を流れる電流が多くなりオン電圧を更に低減できる。
本発明の電圧制御型半導体装置は、ゲート電極にゲート絶縁膜を介して対向するチャネル層及びチャネル層に接するベース層を有し、ベース層に部分的に複数の埋込みコレクタ領域を設けている。これにより、オン時にはゲート絶縁膜に近接するチャネル層にホールが蓄積されて低抵抗のチャネルが形成され、埋込コレクタ領域、ベース層及びエミッタ層で構成されるトランジスタに大きなベース電流を供給する。これによりベース層内で伝導度変調を起こさせオン抵抗の低いすなわちオン電圧の低い電圧制御型半導体装置が得られる。
以下、本発明の電圧制御型半導体装置の好適な実施例について、図１から図６を参照して説明する。
《第１実施例》
以下、本発明の第１実施例の電圧制御型半導体装置について図１を参照して説明する。図１は第１実施例の電圧制御型半導体装置である、ＳｉＣ半導体を用いた耐電圧１０ｋＶのＳｉＣ絶縁ゲートバイポーラトランジスタ（ＳｉＣ−ＩＧＢＴ）のセグメントの断面図である。本実施例のセグメントは紙面に垂直な方向に長い帯状であるが、セグメントの形状は例えば円形や四角形等であってもよい。
図１において、下面に金や銅等によるエミッタ電極７（第１の電極）を有する厚さ約３００μｍの高不純物濃度ｎ型４Ｈ−ＳｉＣ半導体の基板のエミッタ層１（第１の半導体層）の上に、厚さが約３μｍ、不純物濃度が１×１０１７ｃｍ−３のｐ型ＳｉＣ半導体のバッファー層２を形成している。エミッタ電極７はエミッタ端子７ａに接続されている。バッファー層２の上に、厚さが約１００μｍ、不純物濃度が１×１０１３ｃｍ−３〜５×１０１５ｃｍ−３のｐ型ＳｉＣ半導体のベース層３（第２の半導体層）を形成している。ベース層３の上部の両端部にはイオン注入などにより不純物濃度が１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３のｎ＋型ＳｉＣ半導体の埋込みコレクタ領域５（埋込み半導体領域）が形成されている。埋込みコレクタ領域５及びベース層３の上に、不純物濃度が１×１０１４ｃｍ−３〜３×１０１６ｃｍ−３のｐ型ＳｉＣ半導体のチャネル層４が形成されている。上記の例ではチャネル層４の不純物濃度はベース層３の不純物濃度より大きい。しかし、チャネル層４の不純物濃度はベース層３の不純物濃度より小さくてもよい。またチャネル層４の不純物濃度はベース層３の不純物濃度と同じであってもよく、この場合には、ベース層３の内部にイオン打ち込みにより埋込みコレクタ領域５を形成することにより、ベース層３とチャネル層４を同一工程で作ることができる。チャネル層４の上部両端部にはそれぞれ不純物濃度が１×１０１９ｃｍ−３程度のｐ＋型ＳｉＣ半導体のコレクタ領域６（半導体領域）が形成されている。このコレクタ領域６は埋込みコレクタ領域５より横方向に短い。両コレクタ領域６及びチャネル層４の上にゲート絶縁膜１０（絶縁膜）が形成され、ゲート絶縁膜１０の上にゲート端子９ａに接続されたゲート電極９（制御電極）が設けられている。コレクタ領域６の側面と埋込みコレクタ領域５の上面に接するように、コレクタ端子８ａに接続されたコレクタ電極８（第２の電極）が設けられている。コレクタ電極８、ゲート電極９は金や銅等の金属膜により形成されている。
本実施例のＳｉＣ−ＩＧＢＴにおいて、エミッタ電極７とコレクタ電極８との間に、コレクタ電極８の電位が高くなるように電圧を印加し、ゲート電極９の電位をコレクタ電極８の電位より低くすると、ＳｉＣ−ＩＧＢＴはオンになりコレクタ電極８とエミッタ電極７間に主電流が流れる。
オン状態にあるＳｉＣ−ＩＧＢＴをオフにするには、コレクタ電極８の電位がエミッタ電極７の電位より高い状態で、ゲート電極９とコレクタ電極８間の電圧を０にするか、又はゲート電極９の電位をコレクタ電極８に対して正にする。その結果、ＳｉＣ半導体のビルトイン電圧により、埋込みコレクタ領域５とチャネル層４との接合部からチャネル層４内に空乏層が広がり、チャネル層４はピンチオフ状態になる。これによりコレクタ領域６からエミッタ層１に流れる電流が遮断され、ＳｉＣ−ＩＧＢＴはオフ状態になる。すなわちノーマリオフとなる。ゲート電極９とコレクタ電極８間にゲート電極９を正にして電圧を印加すると、コレクタ電極８とエミッタ電極７間のリーク電流を低減できる。
ターンオン時に、ゲート電極９とコレクタ電極８間にゲート電極９を負にして電圧を印加すると、ゲート絶縁膜１０に近いチャネル層４の上層部にホールが蓄積され低抵抗のチャネルが形成される。ホールによる電流は、コレクタ領域６からこのチャネルを通り、両埋込みコレクタ領域５の間を通ってエミッタ層１へと流れる。この電流は、埋込みコレクタ領域５、ベース層３、エミッタ層１で構成されるｎｐｎトランジスタのベース電流となる。主電流はコレクタ電極８、埋込みコレクタ領域５、ベース層３、エミッタ層１及びエミッタ電極７を経て流れる。電子は、エミッタ層１からバッファー層２及びベース層３を経て埋込みコレクタ領域５へと流れる。ホールはコレクタ領域６から前記チャネルを経てベース層３に流入し、ベース層３からエミッタ層１に入る。エミッタ層１からは、ベース電流に応じた電子がベース層３に流入し、埋込みコレクタ領域５に達する。また、隣り合う埋込みコレクタ領域５の間隔を広げると、ベース層３では、これらのホールと埋込みコレクタ領域５からベース層３に流入する電子とで伝導度変調が生じ、ベース層３の抵抗が大幅に低減する。
本実施例の構成では、チャネル層４にホールが蓄積される、「蓄積型」の動作をする。蓄積型の動作では、背景技術の項で説明した反転型の動作時に比べるとチャネル抵抗が小さい。図５の従来のＩＧＢＴでは主電流が、ゲート絶縁膜の側壁の反転型チャネルを流れるため、チャネル部での電圧降下が大きい。しかし本実施例のＳｉＣ−ＩＧＢＴではチャネル層４には主電流が流れず、ゲート電流のみが流れるので、チャネル層４の電圧降下は小さい。また、埋込みコレクタ領域５は不純物濃度が高く抵抗が小さいため、その領域での電圧降下が小さい。チャネル層４の不純物濃度はベース層３と同じでもよいが、チャネル層４の不純物濃度をベース層３の不純物濃度より高くすることにより、オン時にはベース層３及びチャネル層４の内部も低抵抗となる。ベース電流はそれらの領域を流れるため、ベース電流通電時の電圧降下を小さくできる。その結果、ベース電流が大きくなり、出力電流を大きくできる。すなわち、オン電圧を小さくできる。また前記電圧降下が小さいことから、チャネル層４、埋込みコレクタ領域５、ベース層３、バッファー層２及びエミッタ層１によってＳｉＣ−ＩＧＢＴに内在的に形成されるサイリスタ構造において、ゲート電極９による制御が不能になる現象のラッチアップが発生するおそれは少ない。
本実施例のＳｉＣ−ＩＧＢＴのコレクタ電極８とエミッタ電極７間に１００Ａ／ｃｍ２の電流密度で主電流を流したときのオン電圧は３．５Ｖであり、従来のＳｉＣ−ＩＧＢＴのオン電圧９．５Ｖに比べて非常に低い値であった。本実施例では隣り合う埋込みコレクタ領域５の間の間隔を３μｍ以上としたが、１０μｍに広げると埋込みコレクタ領域５間の抵抗が小さくなる。そのため、コレクタ領域６からチャネル層４を通って流れるベース電流が大きくなり、それに伴い主電流が大きくなる。その結果オン電圧は３．２Ｖと更に小さくなった。
本実施例では埋込みコレクタ領域５をイオン注入により形成したが、エピタキシャル法によりｎ＋領域を形成し、必要な部分を残して他をエッチングすることによっても本実施例と同様の埋込みコレクタ領域５を形成することができる。この場合、埋込みコレクタ領域５の上のチャネル層３は、イオン注入の場合に比べて結晶性が良く、チャネル移動度が高くなる。
《第２実施例》
図２は本発明の第２実施例の電圧制御型半導体装置である、ＳｉＣ半導体を用いた耐電圧１０ｋＶの絶縁ゲートバイポーラトランジスタ（ＳｉＣ−ＩＧＢＴ）のセグメントの断面図である。図において、本実施例のＳｉＣ−ＩＧＢＴでは、隣り合う埋込みコレクタ領域５の間のベース層３内に少なくとも１つのｎ＋ＳｉＣ半導体の電界緩和領域５５を設けた点が前記第１実施例と異なり、その他の構成は図１に示す前記第１実施例のものと同じである。電界緩和領域５５の不純物濃度は、埋込みコレクタ領域５と同じにしてもよい。その場合両者を同一工程で形成できるので工程が簡略化される。隣り合う埋込みコレクタ領域５の間に電界緩和領域５５を設けることにより、ＳｉＣ−ＩＧＢＴのオフ時に、電界緩和領域５５とベース層３の接合部からベース層３内に空乏層が広がり、コレクタ・エミッタ間の電圧を分担する。これによりゲート絶縁膜１０に印加される電界強度を緩和することができる。第１実施例のＳｉＣ−ＩＧＢＴでは、オフ時のゲート絶縁膜１０の最大電界強度は２．１ＭＶ／ｃｍであったが、本第２実施例のＳｉＣ−ＩＧＢＴでは０．７ＭＶ／ｃｍとなり、第１実施例のものに比べて約６７％低減できた。第２実施例のＳｉＣ−ＩＧＢＴでは、前記第１実施例のＳｉＣ−ＩＧＢＴの特徴である低いオン電圧に加えて、ゲート絶縁膜１０の電界強度が緩和されるという特徴を有し、ＩＧＢＴの長期の信頼性の向上が図れる。
《第３実施例》
図３は本発明の第３実施例の電圧制御型半導体装置である、ＳｉＣ半導体を用いた耐電圧１０ｋＶの絶縁ゲートバイポーラトランジスタ（ＳｉＣ−ＩＧＢＴ）のセグメントの断面図である。図において、本実施例のＳｉＣ−ＩＧＢＴは、隣り合う埋込みコレクタ領域５間の上方のゲート絶縁膜１０ａの厚みを他の部分より厚くした点が図１に示す前記第１実施例と異なる。その他の構成は図１に示す前記第１実施例のものと同じである。
前記第１実施例のＳｉＣ−ＩＧＢＴでは、オフ時に、隣り合う埋込みコレクタ領域５の間のベース層３に対向する絶縁膜部分１８の電界強度がゲート絶縁膜１０ａの他の部分よりも高くなることを発明者は見つけた。その理由は以下の通りであると思われる。
前記第１実施例の電圧制御型半導体装置において、ベース電流をコレクタ領域６から埋込コレクタ領域５へ効率的に流すために、埋込コレクタ領域５の上から隣り合う埋込コレクタ領域５間の上のできるだけ中央領域まで蓄積層を形成する。それにより、ベース電流が流れる時の電圧降下を小さくする。さらに、隣り合う埋込コレクタ領域５の間は広げ、ベース層３で伝導度変調が十分起こるようにしている。一方、オフ時は埋込コレクタ領域５とベース層３の接合から空乏層が広がるが、両埋込コレクタ領域５間が広く、両者間の中央領域近傍は空乏層が十分に広がらない。そのため空乏層でコレクタ電圧が分担されずゲート絶縁膜１０の中央部が高電界となる。すなわち、オフ時には、埋込みコレクタ領域５とベース層３の接合からベース層３及びチャネル層４に広がる空乏層によりコレクタ領域６とエミッタ層１の間の電圧を分担している。しかしこの空乏層は隣り合う埋込みコレクタ領域５に挟まれたベース層３及びチャネル層４の中央領域には十分に広がらず、絶縁膜１０ａの中央部１０ｇに高電界が印加されやすい。そこでゲート絶縁膜１０ａの中央部１０ｇを他の部分より厚くして耐電界強度特性を向上させる。このようにすると、オフ時にゲート絶縁膜１０ａに印加される最大電界強度を低減することができる。図３に示す本実施例のものでは、厚み０．１μｍのゲート絶縁膜１０ａの、中央部１０ｇの厚みを０．５μｍとし、他の部分の約５倍にしている。これによりオフ時にゲート絶縁膜１０ａの中央部１０ｇに印加される最大電界強度を約７０％低減できる。
絶縁膜１０ａの厚さはチャネル抵抗に影響を与えるが、オン時にベース電流をコレクタ領域６からベース層３へ効率的に流すためには、チャネル抵抗を小さくする必要がある。そのために、チャネル層４の上部にホールが十分蓄積されるようにゲート絶縁膜１０は薄いのが望ましい。本実施例では、ゲート絶縁膜１０ａの高電界が印加されやすい中央部１０ｇのみの膜厚を厚くし、他の部分は厚くしないことにより、前記第１実施例のＳｉＣ−ＩＧＢＴとほぼ同じ構成でオン電圧が低くかつ耐電圧の高いＳｉＣ−ＩＧＢＴを得ることができる。
《第４実施例》
図４は、本発明の第４実施例の電圧制御型半導体装置である、ＳｉＣ半導体を用いた耐電圧１０ｋＶの絶縁ゲートバイポーラトランジスタ（ＳｉＣ−ＩＧＢＴ）のセグメントの断面図である。本実施例のＳｉＣ−ＩＧＢＴでは図においてＳｉＣ−ＩＧＢＴの中央部に、チャネル層４ａを貫通してベース層３に入り込むトレンチ１５を設けている。トレンチ１５の底部にｎ＋ＳｉＣ半導体の電界緩和層５６を設けている。トレンチ１５の側壁及び電界緩和層５６の上にはゲート絶縁膜１０ｂを設けている。トレンチ１５内には、ゲート絶縁膜１０ｂを介してゲート電極９ａが設けられている。ゲート電極９ａはチャネル層４ａの上面に絶縁膜１０ｂを介して対向するとともに、トレンチ１５内でチャネル層４ａの側面にも絶縁膜１０ｂを介して対向している。その他の構成は図１に示す前記第１実施例のものと同じである。
本実施例のＳｉＣ−ＩＧＢＴでは、オン時にゲート絶縁膜１０ｂの下方にチャネル層４ａに形成される蓄積層が、チャネル層４ａを縦断して下方のベース層３の上部に至る領域にまで形成されるので、ベース電流を大きくでき、前記第１から第３の実施例に比べて更にオン電圧を低くできる。また、ゲート絶縁膜１０ｂの一部が電界緩和層５６の上にも形成されているため、ゲート絶縁膜１０ｂの最大電界強度を大幅に低減できる。本実施例のＳｉＣ−ＩＧＢＴでは、１００Ａ／ｃｍ２通電時のオン電圧は３．３Ｖであり、オフ時のゲート絶縁膜１０ｂの最大電界強度は０．１ＭＶ／ｃｍ２であり、前記の各実施例のものより大幅に低減できた。
図５に示す本実施例の他の例のＳｉＣ−ＩＧＢＴは、構造を簡単にするために、図４に示すＳｉＣ−ＩＧＢＴにおける電界緩和層５６を設けていない。電界緩和層５６を設けていないため図４に示すＳｉＣ−ＩＧＢＴに比べると最大電界強度が若干低いが、その点を除けば図４に示すＳｉＣ−ＩＧＢＴと同様の動作をする。また本実施例の特徴として上に挙げたベース電流を大きくできかつオン電圧を低くできる点は同じである。
前記の各実施例において、ｎ型の層及び領域をそれぞれｐ型の層及び領域に置き換え
かつ、ｐ型の層及び領域をそれぞれｎ型の層及び領域に置き換えた構成の電圧制御型半導体装置にも、本発明を適用できる。
前記第１から第４実施例の電圧制御型半導体装置においては、チャネル層４を蓄積型にすることにより、反転型よりもチャネル抵抗を小さくできる。さらに図６に示すように、チャネル層４の表面あるいは内部に不純物濃度を高くしたｐ型の高導電率領域４ｂを形成すると、チャネル層４の抵抗を更に下げる効果が得られる。高導電率領域４ｂは、チャネル層４と絶縁膜１０との界面から０．０５μｍから０．５μｍ程度の深さにエピタキシャル成長により形成するか、あるいはチャネル層４内部にアルミニウムイオンなどのｐ型のイオンを注入することにより形成する。高導電率領域４ｂのチャネル層４の表面からの深さや厚みは不純物濃度により異なり、不純物濃度が高ければ厚みを薄く、不純物濃度が低ければ厚みを厚くすることにより、ノーマリオフのチャネル抵抗を低くできる。高導電率領域４ｂの不純物濃度及び厚みの一例としては、チャネル層４の厚さを０．３μｍとした場合、それぞれ３×１０１６ｃｍ−３及び０．１μｍ程度である。図６は、図１の構成に高導電率領域４ｂを設けたものを示しているが、図２から図５の電圧制御型半導体装置にもチャネル層に同様に高導電率領域を設ければ同様の効果が得られる。
また、前記各実施例では、ワイドギャップ半導体としてＳｉＣを用いた素子の場合について説明したが、本発明はダイヤモンド、ガリウムナイトライドなどの他のワイドギャップ半導体材料を用いた素子にも有効に適用できる。
本発明はオン電圧が低く耐電圧の高い絶縁ゲートバイポーラトランジスタに利用可能である。
本発明の第１実施例の絶縁ゲートバイポーラトランジスタの断面図 本発明の第２実施例の絶縁ゲートバイポーラトランジスタの断面図 本発明の第３実施例の絶縁ゲートバイポーラトランジスタの断面図 本発明の第４実施例の絶縁ゲートバイポーラトランジスタの断面図 本発明の第４実施例の他の例の絶縁ゲートバイポーラトランジスタの断面図 本発明の第１から第４実施例において、チャネル層に形成した高導電率領域を示す断面図 従来の絶縁ゲートバイポーラトランジスタの断面図
符号の説明
１ エミッタ層
２ バッファー層
３ ベース層
４、４ａ チャネル層
５ 埋込みコレクタ領域
６ コレクタ領域
７ エミッタ電極
８ コレクタ電極
９ ゲート電極
１０、１０ａ、１０ｂ ゲート絶縁膜
１５ トレンチ
５５、５６ 電界緩和領域

Claims (9)

  1. 一方の面に被制御電流の電流流入端又は電流流出端のいずれか一方となる第１の電極を有する、第１の導電型のワイドギャップ半導体の第１の半導体層、
    前記第１の半導体層の他方の面に形成した、前記第１の導電型と異なる第２の導電型のワイドギャップ半導体の第２の半導体層、
    前記第２の半導体層の、前記第１の半導体層に接する面の対向面近傍に部分的に設けた、前記第２の半導体層と異なる導電型のワイドギャップ半導体の埋込み半導体領域、
    前記第２の半導体層及び前記埋込み半導体領域に接するように設けた、前記第２の半導体層と同じ導電型のワイドギャップ半導体のチャネル層、
    前記チャネル層内において、前記埋込み半導体領域に重なるように設けた、前記チャネル層と同じ導電型を有し、かつ不純物濃度が前記チャネル層より大きいワイドギャップ半導体の半導体領域、
    前記埋込み半導体領域及び前記半導体領域に電気的に接続された、前記第１の半導体層が電流流入端となるときは電流流出端となり、前記第１の半導体層が電流流出端となるときは電流流入端となる第２の電極、及び
    前記チャネル層及び前記半導体領域に、絶縁膜を介して対向する制御電極
    を有する電圧制御型半導体装置。
  2. 隣り合う前記埋込み半導体領域の間の第２の半導体層に、前記第２の半導体層の導電型と異なる導電型の電界緩和領域を設けたことを特徴とする請求項１に記載の電圧制御型半導体装置。
  3. 前記絶縁膜の、隣り合う前記埋込み半導体領域の間の領域に対向する部分の厚さが他の部分より厚くなされていることを特徴とする請求項１に記載の電圧制御型半導体装置。
  4. 一方の面に被制御電流の電流流入端又は電流流出端のいずれか一方となる第１の電極を有する、第１の導電型のワイドギャップ半導体の第１の半導体層、
    前記第１の半導体層の他方の面に形成した、前記第１の導電型と異なる第２の導電型のワイドギャップ半導体の第２の半導体層、
    前記第２の半導体層の、前記第１の半導体層に接する面の対向面近傍に部分的に設けた、前記第２の半導体層と異なる導電型のワイドギャップ半導体の少なくとも２つの埋込み半導体領域、
    前記第２の半導体層及び前記埋込み半導体領域に接するように設けた、前記第２の半導体層と同じ導電型のワイドギャップ半導体のチャネル層、
    前記チャネル層内において、前記埋込み半導体領域に重なるように設けた、前記チャネル層と同じ導電型を有し、かつ不純物濃度が前記チャネル層より大きいワイドギャップ半導体の半導体領域、
    前記埋込み半導体領域及び前記半導体領域に電気的に接続された、前記第１の半導体層が電流流入端となるときは電流流出端となり、前記第１の半導体層が電流流出端となるときは電流流入端となる第２の電極、及び
    前記第２の半導体層、前記チャネル層及び前記半導体領域に、絶縁膜を介して対向する制御電極
    を有する電圧制御型半導体装置。
  5. 前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である請求項１又は４に記載の電圧制御型半導体装置。
  6. 前記チャネル層の不純物濃度は、第２の半導体層の不純物濃度より大きいことを特徴とする請求項１又は４に記載の電圧制御型半導体装置。
  7. 隣り合う埋込み半導体領域の間の間隔が３μｍ以上であることを特徴とする請求項１又は４に記載の電圧制御型半導体装置。
  8. 前記隣り合う埋込み半導体領域の間の第２の半導体層に、前記第２の半導体層と異なる導電型の電界緩和層を設け、前記制御電極が前記電界緩和層の少なくとも一部分に絶縁膜を介して対向していることを特徴とする請求項４に記載の電圧制御型半導体装置。
  9. 前記チャネル層の内部に高導電率領域を形成したことを特徴とする請求項１又は４に記載の電圧制御型半導体装置。
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